JP2002197852A - 薄膜磁性体記憶装置 - Google Patents

薄膜磁性体記憶装置

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JP2002197852A JP2000393213A JP2000393213A JP2002197852A JP 2002197852 A JP2002197852 A JP 2002197852A JP 2000393213 A JP2000393213 A JP 2000393213A JP 2000393213 A JP2000393213 A JP 2000393213A JP 2002197852 A JP2002197852 A JP 2002197852A
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Abstract

(57)【要約】 【課題】 磁気トンネル接合部を有する磁性体メモリセ
ルによって形成されるＭＲＡＭデバイスのデータ読出を
高速化する。 【解決手段】 データ読出時においては、ビット線ＢＬ
および／ＢＬの一方ずつに、メモリセルＭＣおよびダミ
ーメモリセルＤＭＣが結合されて、データ読出電流が流
される。選択されたメモリセル列において、リードゲー
トＲＧは、ビット線ＢＬおよび／ＢＬの電圧に応じて、
読出データバスＲＤＢおよび／ＲＤＢの電圧を駆動す
る。データ読出回路５５ａは、読出データバスＲＤＢお
よび／ＲＤＢの間の電圧差を増幅して、読出データＤＯ
ＵＴを出力する。リードゲートＲＧを用いることによっ
て、読出データバスＲＤＢおよび／ＲＤＢをデータ読出
電流の経路と切離すことができるので、ビット線ＢＬお
よび／ＢＬにおける電圧変化を速やかに生じさせて、デ
ータ読出を高速化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunneling Junction）を有するメモリセ
ルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Ac
cess Memory）デバイスが注目されている。ＭＲＡＭデ
バイスは、半導体集積回路に形成された複数の薄膜磁性
体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体
の各々に対してランダムアクセスが可能な記憶装置であ
る。
【０００３】特に、近年では磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭ装置
の性能が飛躍的に進歩することが発表されている。磁気
トンネル接合を有するメモリセルを備えたＭＲＡＭデバ
イスについては、“A 10ns Read and Write Non-Volati
le Memory Array Using a Magnetic Tunnel Junction a
nd FET Switch in eachCell”, ISSCC Digest of Techn
ical Papers, TA7.2, Feb. 2000.および“Nonvolatile
RAM based on Magnetic Tunnel Junction Elements”,
ISSCC Digest ofTechnical Papers, TA7.3, Feb. 2000.
等の技術文献に開示されている。
【０００４】図８３は、磁気トンネル接合部を有するメ
モリセル（以下、単に「ＭＴＪメモリセル」とも称す
る）の構成を示す概略図である。
【０００５】図８３を参照して、ＭＴＪメモリセルは、
記憶データのデータレベルに応じて抵抗値が変化する磁
気トンネル接合部ＭＴＪと、アクセストランジスタＡＴ
Ｒとを備える。アクセストランジスタＡＴＲは、電界効
果トランジスタで形成され、磁気トンネル接合部ＭＴＪ
と接地電圧Ｖｓｓとの間に結合される。
【０００６】ＭＴＪメモリセルに対しては、データ書込
を指示するためのライトワード線ＷＷＬと、データ読出
を指示するためのリードワード線ＲＷＬと、データ読出
時およびデータ書込時において記憶データのレベルに対
応した電気信号を伝達するためのデータ線であるビット
線ＢＬとが配置される。
【０００７】図８４は、ＭＴＪメモリセルからのデータ
読出動作を説明する概念図である。図８４を参照して、
磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有
する磁性体層（以下、単に「固定磁気層」とも称する）
ＦＬと、自由磁界を有する磁性体層（以下、単に「自由
磁気層」とも称する）ＶＬとを有する。固定磁気層ＦＬ
および自由磁気層ＶＬとの間には、絶縁体膜で形成され
るトンネルバリアＴＢが配置される。自由磁気層ＶＬに
おいては、記憶データのレベルに応じて、固定磁気層Ｆ
Ｌと同一方向の磁界および固定磁気層ＦＬと異なる方向
の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】データ読出時においては、アクセストラン
ジスタＡＴＲがリードワード線ＲＷＬの活性化に応じて
ターンオンされる。これにより、ビット線ＢＬ〜磁気ト
ンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接
地電圧Ｖｓｓの電流経路に、図示しない制御回路から一
定電流として供給されるセンス電流Ｉｓが流れる。
【０００９】磁気トンネル接合部ＭＴＪの抵抗値は、固
定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対
関係に応じて変化する。具体的には、固定磁気層ＦＬの
磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同
一である場合には、両者の磁界方向が異なる場合に比べ
て磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。
【００１０】したがって、データ読出時においては、セ
ンス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じ
る電圧変化は、自由磁気層ＶＬに記憶された磁界方向に
応じて異なる。これにより、ビット線ＢＬを一旦高電圧
にプリチャージした状態とした後にセンス電流Ｉｓの供
給を開始すれば、ビット線ＢＬの電圧レベル変化の監視
によってＭＴＪメモリセルの記憶データのレベルを読出
すことができる。
【００１１】図８５は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
【００１２】図８５を参照して、データ書込時において
は、リードワード線ＲＷＬは非活性化され、アクセスト
ランジスタＡＴＲはターンオフされる。この状態で、自
由磁気層ＶＬに磁界を書込むためのデータ書込電流がラ
イトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流さ
れる。自由磁気層ＶＬの磁界方向は、ライトワード線Ｗ
ＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電
流の向きの組合せによって決定される。
【００１３】図８６は、データ書込時におけるデータ書
込電流の方向と磁界方向との関係を説明する概念図であ
る。
【００１４】図８６を参照して、横軸で示される磁界Ｈ
ｘは、ライトワード線ＷＷＬを流れるデータ書込電流に
よって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦
軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ
書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
【００１５】自由磁気層ＶＬに記憶される磁界方向は、
磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示される
アステロイド特性線の外側の領域に達する場合において
のみ、新たに書込まれる。すなわち、アステロイド特性
線の内側の領域に相当する磁界が印加された場合におい
ては、自由磁気層ＶＬに記憶される磁界方向は更新され
ない。
【００１６】したがって、磁気トンネル接合部ＭＴＪの
記憶データを書込動作によって更新するためには、ライ
トワード線ＷＷＬとビット線ＢＬとの両方に電流を流す
必要がある。磁気トンネル接合部ＭＴＪに一旦記憶され
た磁界方向すなわち記憶データは、新たなデータ書込が
実行されるまでの間不揮発的に保持される。
【００１７】データ読出動作時においても、ビット線Ｂ
Ｌにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉ
ｓは一般的に、上述したデータ書込電流よりは１〜２桁
程度小さくなるように設定されるので、センス電流Ｉｓ
の影響によりデータ読出時においてＭＴＪメモリセルの
記憶データが誤って書換えられる可能性は小さい。
【００１８】上述した技術文献においては、このような
ＭＴＪメモリセルを半導体基板上に集積して、ランダム
アクセスメモリであるＭＲＡＭデバイスを構成する技術
が開示されている。
【００１９】図８７は、行列状に集積配置されたＭＴＪ
メモリセルを示す概念図である。図８７を参照して、半
導体基板上に、ＭＴＪメモリセルを行列状に配置するこ
とによって、高集積化されたＭＲＡＭデバイスを実現す
ることができる。図８５においては、ＭＴＪメモリセル
をｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示さ
れる。
【００２０】既に説明したように、各ＭＴＪメモリセル
に対して、ビット線ＢＬ、ライトワード線ＷＷＬおよび
リードワード線ＲＷＬを配置する必要がある。したがっ
て、行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対
して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよび
リードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線
ＢＬ１〜ＢＬｍとを配置する必要がある。
【００２１】このように、ＭＴＪメモリセルに対して
は、読出動作と書込動作とのそれぞれに対応して独立し
たワード線を設ける構成が一般的である。
【００２２】図８８は、半導体基板上に配置されたＭＴ
Ｊメモリセルの構造図である。図８８を参照して、半導
体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジ
スタＡＴＲが形成される。アクセストランジスタＡＴＲ
は、ｎ型領域であるソース／ドレイン領域１１０，１２
０とゲート１３０とを有する。ソース／ドレイン領域１
１０は、第１の金属配線層Ｍ１に形成された金属配線を
介して接地電圧Ｖｓｓと結合される。ライトワード線Ｗ
ＷＬには、第２の金属配線層Ｍ２に形成された金属配線
が用いられる。また、ビット線ＢＬは第３の金属配線層
Ｍ３に設けられる。
【００２３】磁気トンネル接合部ＭＴＪは、ライトワー
ド線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット
線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置
される。アクセストランジスタＡＴＲのソース／ドレイ
ン領域１２０は、コンタクトホールに形成された金属膜
１５０と、第１および第２の金属配線層Ｍ１およびＭ２
と、バリアメタル１４０とを介して、磁気トンネル接合
部ＭＴＪと電気的に結合される。バリアメタル１４０
は、磁気トンネル接合部ＭＴＪと金属配線との間を電気
的に結合するために設けられる緩衝材である。
【００２４】既に説明したように、ＭＴＪメモリセルに
おいては、リードワード線ＲＷＬはライトワード線ＷＷ
Ｌとは独立の配線として設けられる。また、ライトワー
ド線ＷＷＬおよびビット線ＢＬは、データ書込時におい
て所定値以上の大きさの磁界を発生させるためのデータ
書込電流を流す必要がある。したがって、ビット線ＢＬ
およびライトワード線ＷＷＬは金属配線を用いて形成さ
れる。
【００２５】一方、リードワード線ＲＷＬは、アクセス
トランジスタＡＴＲのゲート電圧を制御するために設け
られるものであり、電流を積極的に流す必要はない。し
たがって、集積度を高める観点から、リードワード線Ｒ
ＷＬは、独立した金属配線層を新たに設けることなく、
ゲート１３０と同一の配線層において、ポリシリコン層
やポリサイド構造などを用いて形成される。
【００２６】
【発明が解決しようとする課題】しかしながら、図８４
で説明したように、ＭＴＪメモリセルに対するデータ読
出は、抵抗体として作用する磁気トンネル接合部ＭＴＪ
にセンス電流（図８４におけるＩｓ）を流すことで生じ
る電圧変化に基いて実行される。したがって、センス電
流経路のＲＣ定数が大きい場合にはこの電圧変化を速や
かに生じさせることができず、データ読出動作の高速化
が困難になってしまう。
【００２７】また、図８６に示したように、データ書込
は、しきい値として与えられるアステロイド特性線に対
する磁界の大小に応じて実行されるので、メモリセルの
製造時におけるアストテロイド特性線のばらつきがメモ
リセルへの書込マージンのばらつきに直結してしまうと
いう問題点も生じる。
【００２８】図８９は、製造ばらつきがデータ書込マー
ジンに与える影響を説明するための概念図である。
【００２９】図８９を参照して、アストテロイド特性線
の設計値は、図中において符号ＡＳｄで示される。ここ
で、ＭＲＡＭデバイスの製造時ばらつきによって、メモ
リセルのアストテロイド特性線が、符号ＡＳａあるいは
ＡＳｂに示されるように、設計値からずれた場合を考え
る。
【００３０】たとえば、アステロトド特性線ＡＳｂを有
するＭＴＪメモリセルにおいては、設計値に従うデータ
書込電流を流して、データ書込磁界を印可しても、デー
タ書込を行なうことができない。
【００３１】一方、アストテロイド特性線ＡＳａを有す
るＭＴＪメモリセルにおいては、設計値よりも小さいデ
ータ書込磁界が印加された場合においても、データ書込
が実行されてしまう。この結果、このような特性を有す
るＭＴＪメモリセルは、磁気ノイズに対して非常に弱く
なってしまう。
【００３２】このようなアストテロイド特性線の製造ば
らつきは、高集積化に伴うメモリセルの小型化に応じて
さらに増大する可能性がある。したがって、アストテロ
イド特性線の製造ばらつきを低減する製造技術の開発の
みならず、アストテロイド特性線の変動に対応して適切
なデータ書込マージンを確保するための調整を行なう技
術が、製造歩留を確保する上で必要となってくる。
【００３３】さらに、図８５および図８６で説明したよ
うに、データ書込時においては、ビット線ＢＬおよびラ
イトワード線ＷＷＬに比較的大きなデータ書込電流を流
す必要がある。データ書込電流が大きくなると、ビット
線ＢＬおよびライトワード線ＷＷＬにおける電流密度が
上昇し、一般にエレクトロマイグレーションと呼ばれる
現象の発生が発生する可能性が生じる。
【００３４】この結果、これらの配線において断線等に
よってエレクトロマイグレーション断線や配線間短絡が
発生すると、ＭＲＡＭデバイスの動作信頼性が損なわれ
るおそれがある。さらに、データ書込電流が大きくなっ
た場合には、これによって生じる磁気ノイズの影響も無
視できなくなるおそれがある。したがって、より小さい
データ書込電流によって、データ書込を実行できる構成
とすることが望ましい。
【００３５】また、図８７および図８８で説明したよう
に、ＭＴＪメモリセルに対してデータ書込およびデータ
読出を実行するために必要とされる配線数が多いことか
ら、ＭＴＪメモリセルを集積配置したメモリアレイを小
面積化して、ＭＲＡＭデバイスのチップ面積を削減する
ことが困難である。
【００３６】図８３に示したＭＴＪメモリセルと比較し
てさらに高集積化が可能なＭＴＪメモリセルの構造とし
て、アクセストランジスタに代えてＰＮ接合ダイオード
をアクセス素子として用いた構成が知られている。
【００３７】図９０は、ダイオードを用いたＭＴＪメモ
リセルの構成を示す概略図である。図９０を参照して、
ダイオードを用いたＭＴＪメモリセルは、磁気トンネル
接合部ＭＴＪと、アクセスダイオードＤＭとを備える。
アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪ
からワード線ＷＬに向かう方向を順方向として、両者の
間に結合される。ビット線ＢＬは、ワード線ＷＬと交差
する方向に設けられ、磁気トンネル接合部ＭＴＪと結合
される。
【００３８】ダイオードを用いたＭＴＪメモリセルに対
するデータ書込は、ワード線ＷＬおよびビット線ＢＬに
データ書込電流を流すことによって行なわれる。データ
書込電流の方向は、アクセストランジスタを用いたメモ
リセルの場合と同様に、書込データのデータレベルに応
じて設定される。
【００３９】一方、データ読出時においては、選択され
たメモリセルに対応するワード線ＷＬは、低電圧（たと
えば接地電圧Ｖｓｓ）状態に設定される。このとき、ビ
ット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態に
プリチャージしておくことによって、アクセスダイオー
ドＤＭが導通して、センス電流Ｉｓを磁気トンネル接合
部ＭＴＪに流すことができる。一方、非選択のメモリセ
ルに対応するワード線ＷＬは、高電圧状態に設定される
ので、対応するアクセスダイオードＤＭはオフ状態を維
持し、センス電流Ｉｓは流れない。
【００４０】このようにして、アクセスダイオードを用
いたＭＴＪメモリセルにおいても、データ読出およびデ
ータ書込を実行することができる。
【００４１】図９１は、図９０に示されたＭＴＪメモリ
セルを半導体基板上に配置した場合の構造図である。
【００４２】図９１を参照して、半導体主基板ＳＵＢ上
のＮ型ウェルＮＷＬと、Ｎ型ウェルＮＷＬ上に設けられ
たＰ型領域ＰＲＡとによってアクセスダイオードＤＭが
形成される。
【００４３】アクセスダイオードＤＭのカソードに相当
するＮ型ウェルＮＷＬは、金属配線層Ｍ１に配置された
ワード線ＷＬと結合される。アクセスダイオードＤＭの
アノードに相当するＰ型領域ＰＲＡは、バリアメタル１
４０および金属膜１５０を介して、磁気トンネル接合部
ＭＴＪと電気的に結合される。ビット線ＢＬは、金属配
線層Ｍ２に配置され、磁気トンネル接合部ＭＴＪと結合
される。このように、アクセストランジスタに代えてア
クセスダイオードを用いることによって、高集積化に有
利なＭＴＪメモリセルを構成することができる。
【００４４】しかしながら、データ書込時において、ワ
ード線ＷＬおよびビット線ＢＬにはデータ書込電流が流
れるため、これらの配線においてデータ書込電流に電圧
降下がそれぞれ発生する。このような電圧降下が生じた
結果、ワード線ＷＬおよびビット線ＢＬにおける電圧分
布によっては、データ書込の対象となっていないＭＴＪ
メモリセルの一部において、アクセスダイオードＤＭの
ＰＮ接合がオンしてしまうおそれがある。この結果、予
期しない電流がＭＴＪメモリセルを流れることによっ
て、誤ったデータ書込が実行されてしまうおそれがあ
る。
【００４５】このように、アクセスダイオードを用いた
従来のＭＴＪメモリセルは、高集積化に有利である反
面、データ書込動作が不安定化するといった問題点を有
していた。
【００４６】この発明は、これらの問題点を解決するた
めになされたものであって、この発明の第１の目的は、
ＭＴＪメモリセルを備えるＭＲＡＭデバイスにおいて、
データ読出の高速化を図ることである。
【００４７】この発明の第２の目的は、ＭＴＪメモリセ
ルを備えるＭＲＡＭデバイスにおいて、製造ばらつきに
起因する磁気特性の変動を補償して所定のデータ書込マ
ージンを確保するための、データ書込電流量の調整を容
易に実行可能な構成を提供することである。
【００４８】この発明の第３の目的は、ＭＴＪメモリセ
ルを備えるＭＲＡＭデバイスにおいて、データ書込電流
を低減することによって、動作信頼性の向上と磁気ノイ
ズの抑制を図ることである。
【００４９】この発明の第４の目的は、高集積化が可能
で動作信頼性の高いＭＴＪメモリセルの構成を提供する
ことである。
【００５０】この発明の第５の目的は、アレイ状に配置
されたＭＴＪメモリセルを備えるＭＲＡＭデバイスにお
いて、レイアウトの自由度向上およびメモリアレイ全体
に必要な配線数の削減を図ることによって、チップ面積
の抑制を図ることである。
【００５１】
【課題を解決するための手段】請求項１記載の薄膜磁性
体記憶装置は、行列状に配置される、各々が記憶データ
のレベルに応じて第１および第２の抵抗値のいずれか一
方を有する複数の磁性体メモリセルを含むメモリアレイ
と、磁性体メモリセルの列に対応してそれぞれ設けられ
る複数の第１のビット線と、磁性体メモリセルの行に対
応してそれぞれ設けられ、第１の電圧に設定された複数
の第１のビット線と第２の電圧との間に、アドレス選択
された行に対応する磁性体メモリセルをそれぞれ電気的
に結合して、磁性体メモリセルにデータ読出電流を通過
させるための複数の読出ワード線と、読出データを伝達
するための第１の読出データ線と、複数の第１のビット
線のうちのアドレス選択された列に対応する１本の電圧
に応じて、第１の読出データ線の電圧を設定するための
読出ゲート回路と、第１の読出データ線の電圧に応じ
て、読出データのデータレベルを設定するデータ読出回
路とを備える。
【００５２】請求項２記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、データ読出
時において、複数の第１のビット線を第１の電圧と結合
するためのプルアップ回路をさらに備える。
【００５３】請求項３記載の薄膜磁性体記憶装置は、請
求項２記載の薄膜磁性体記憶装置であって、データ読出
時において、アドレス選択された列に対応する第１のビ
ット線とプルアップ回路とを電気的に結合するための選
択回路をさらに備える。
【００５４】請求項４記載の薄膜磁性体記憶装置は、請
求項３記載の薄膜磁性体記憶装置であって、記憶データ
を磁性体メモリセルに書込むためのデータ書込電流を供
給するデータ書込電流供給回路と、データ書込電流を伝
達するための書込データ線と、データ書込時およびデー
タ読出時のそれぞれにおいて、データ書込電流供給回路
およびプルアップ回路と書込データ線とをそれぞれ結合
するためのスイッチ回路とをさらに備える。選択回路
は、書込データ線と複数の第１のビット線との間にそれ
ぞれ配置される複数のコラム選択ゲートを含み、複数の
コラム選択ゲートのうちのアドレス選択された列に対応
する１つは、データ書込時およびデータ読出時の両方に
おいてオンする。
【００５５】請求項５記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、データ読出
前において、複数の第１のビット線を第１の電圧にプリ
チャージするためのプリチャージ回路をさらに備える。
データ読出回路は、入力ノードの電圧と所定電圧との電
圧差を増幅して出力する電圧増幅回路と、アドレス選択
された列に対応する第１のビット線の電圧を、所定のタ
イミングにおいて入力ノードに伝達するためのゲート回
路と、所定のタイミングにおいて、電圧増幅回路の出力
をラッチして読出データを生成するラッチ回路とを含
む。
【００５６】請求項６記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、複数の第１
のビット線と階層的に設けられ、データ読出時におい
て、選択された列に対応する第１のビット線と選択的に
結合される第２の読出データ線をさらに備える。読出ゲ
ート回路は、第１の読出データ線と第２の電圧との間
に、第２の読出データ線の電圧に応じた電流経路を形成
するための電流制御回路を有する。
【００５７】請求項７記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、読出ゲート
回路は、磁性体メモリセルの列に対応してそれぞれ設け
られ、各々が第１の読出データ線と第２の電圧との間
に、複数の第１のビット線のうちの対応する１本の電圧
に応じた電流経路を形成するための複数の電流制御回路
を有する。
【００５８】請求項８記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、複数の第１
のビット線のそれぞれの相補ビット線として設けられる
複数の第２のビット線と、第１の読出データ線の相補デ
ータ線として設けられる第２の読出データ線と、第１お
よび第２の抵抗値の中間の抵抗値を有し、各々が第１お
よび第２のビット線のいずれかと結合される複数のダミ
ーメモリセルと、複数のダミーメモリセルを選択するた
めの複数のダミー読出ワード線とをさらに備える。複数
の読出ワード線は、データ読出時において、第１の電圧
に設定された複数の第１および第２のビット線の一方と
第２の電圧との間に、選択された行に対応する磁性体メ
モリセルをそれぞれ電気的に結合し、複数のダミー読出
ワード線は、データ読出時において、第１の電圧に設定
された複数の第１および第２のビット線の他方と第２の
電圧との間に、ダミーメモリセルをそれぞれ電気的に結
合する。読出ゲート回路は、複数の第１および第２のビ
ット線のうちの選択された列に対応する１本ずつの電圧
レベルに応じて、第１および第２の読出データ線の電圧
レベルを設定する。データ読出回路は、第１および第２
の読出データ線間の電圧差に応じて、読出データのデー
タレベルを設定する。
【００５９】請求項９記載の薄膜磁性体記憶装置は、通
常動作モードとテストモードとを有する薄膜磁性体記憶
装置であって、行列状に配置された複数の磁性体メモリ
セルを有するメモリアレイを備え、複数の磁性体メモリ
セルの各々は、第１および第２のデータ書込電流によっ
て印可されるデータ書込磁界が所定磁界よりも大きい場
合に書込まれる記憶データのレベルに応じて異なる抵抗
値を有し、磁性体メモリセルの行に対応してそれぞれ設
けられ、データ書込時において行選択結果に応じて選択
的に活性化される複数の書込ワード線と、活性化された
複数のワード線に対して、第１の制御ノードの電圧レベ
ルに応じた電流量の第１のデータ書込電流を供給するた
めの書込ワード線ドライバと、データ書込時において、
第２の制御ノードの電圧レベルに応じた電流量の第２の
データ書込電流を供給するためのデータ書込回路と、磁
性体メモリセルの列に対応してそれぞれ設けられ、デー
タ書込時において、列選択結果に応じてデータ書込制御
回路と選択的に接続される複数のビット線とを備え、書
込ワード線およびデータ書込回路の少なくとも一方は、
テストモード時において、第１および第２の制御ノード
の対応する一方の電圧レベルを外部から設定するための
入力端子を有する。
【００６０】請求項１０記載の薄膜磁性体記憶装置は、
請求項９記載の薄膜磁性体記憶装置であって、入力端子
は、テストモード時において、第１および第２の制御ノ
ードの対応する一方と電気的に結合される、外部から所
定電圧を入力可能な基準電圧入力端子を含む。
【００６１】請求項１１記載の薄膜磁性体記憶装置は、
請求項９記載の薄膜磁性体記憶装置であって、書込ワー
ド線およびデータ書込回路の少なくとも一方は、第１お
よび第２の制御ノードの対応する一方に基準電圧を生成
するための基準電圧調整回路を含み、基準電圧調整回路
は、外部からのブロー入力に応じて、第１の状態から第
２の状態に不揮発的に変化する複数のプログラム素子
と、各プログラム素子の状態の組み合わせに応じて、基
準電圧の電圧レベルを設定する電圧調整部とを有する。
【００６２】請求項１２記載の薄膜磁性体記憶装置は、
請求項１１記載の薄膜磁性体記憶装置であって、基準電
圧調整回路は、複数のプログラム素子に対応してそれぞ
れ設けられ、各々が外部からのテスト信号に応じて、対
応するプログラム素子が第２の状態に遷移した場合と同
様の電気的接続状態を形成するための複数のテストゲー
ト回路とを含み、入力端子は、複数のテストゲート回路
に対応してそれぞれ設けられ、複数のテストゲート回路
にそれぞれ対応するテスト信号を入力するための複数の
テスト端子を含む。
【００６３】請求項１３記載の薄膜磁性体記憶装置は、
行列状に配置された複数の磁性体メモリセルを有するメ
モリアレイを備え、複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデ
ータ書込磁界が所定磁界よりも大きい場合に書込まれる
記憶データのレベルに応じて第１および第２の抵抗値の
いずれか一方を有する磁気記憶部を含み、磁性体メモリ
セルの行に対応してそれぞれ設けられ、データ書込時に
おいて第１のデータ書込電流を流すためにアドレス選択
結果に応じて選択的に活性化される複数の書込ワード線
と、第２のデータ書込電流を流すために磁性体メモリセ
ルの列に対応してそれぞれ設けられ、各々が、第１およ
び第２のビット線を含む複数のビット線対とを備え、第
１および第２のビット線の各々は、半導体基板上におい
て、磁気記憶部を挟んで配置される第１および第２の金
属配線層に形成される配線を用いて構成され、各第１の
ビット線と各第２のビット線との間を電気的に結合する
ための結合回路をさらに備え、第２のデータ書込電流
は、結合回路によって電気的に結合された第１および第
２のビット線を往復する電流として流れる。
【００６４】請求項１４記載の薄膜磁性体記憶装置は、
請求項１３記載の薄膜磁性体記憶装置であって、第１の
ビット線の各々は、第１の金属配線層に形成された配線
を有し、第２のビット線の各々は、第２の金属配線層に
形成された配線を有し、薄膜磁性体記憶装置は、複数の
ビット線対のうちのアドレス選択結果に応じて選択され
る１つに含まれる第１および第２のビット線の一端を高
電位状態および低電位状態の一方ずつに設定するための
データ書込回路をさらに備え、結合回路は、複数のビッ
ト線対に対応してそれぞれ設けられ、各々が、データ書
込時において、第１および第２のビット線の他端間を電
気的に結合するための複数のビット線電流制御回路を含
む。
【００６５】請求項１５記載の薄膜磁性体記憶装置は、
請求項１３記載の薄膜磁性体記憶装置であって、第１お
よび第２のビット線の各々は、メモリアレイ上の所定領
域において互いに交差するように、第１および第２の金
属配線層を用いて形成され、各磁性体メモリセルは、第
１の金属配線層において、第１および第２のビット線の
一方と結合される。薄膜磁性体記憶装置は、さらに、第
１および第２の抵抗値の中間の抵抗値を有し、各々が第
１および第２のビット線のいずれかと結合される複数の
ダミーメモリセルと、複数のダミーメモリセルを選択す
るための複数のダミー読出ワード線と、複数の第１およ
び第２のビット線のうちの、選択された列に対応する１
本ずつの電圧差に応じて、読出データのデータレベルを
設定するデータ読出回路とを備える。複数の読出ワード
線および複数のダミー読出ワード線は、行選択結果に応
じてデータ読出電流を流すために、第１の電圧に設定さ
れた複数の第１および第２のビット線と第２の電圧との
間に、磁性体メモリセルおよびダミーメモリセルをそれ
ぞれ電気的に結合する。
【００６６】請求項１６記載の薄膜磁性体記憶装置は、
行列状に配置された複数の磁性体メモリセルを有するメ
モリアレイを備え、複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデ
ータ書込磁界が所定磁界よりも大きい場合に書込まれる
記憶データのレベルに応じて異なる抵抗値を有する磁気
記憶部を含み、磁性体メモリセルの列に対応してそれぞ
れ設けられ、各々が、第１のデータ書込電流を流すため
に設けられる複数のビット線と、磁性体メモリセルの行
に対応してそれぞれ設けられ、データ書込時において第
２のデータ書込電流を流すためにアドレス選択結果に応
じて選択的に活性化される複数の書込ワード線とを備
え、各書込ワード線は、半導体基板上において、磁気記
憶部を上下方向に挟んで配置される第１および第２の金
属配線層にそれぞれ形成される、第１および第２のサブ
書込ワード線を含み、各第１および第２のサブ書込ワー
ド線の間を電気的に結合するための結合回路をさらに備
え、第２のデータ書込電流は、結合回路によって電気的
に結合された第１および第２のサブライトワード線を往
復する電流として流れる。
【００６７】請求項１７記載の薄膜磁性体記憶装置は、
請求項１６記載の薄膜磁性体記憶装置であって、複数の
書込ワード線に対応してそれぞれ設けられ、行選択結果
に応じて、複数の書込ワード線のうちの対応する１つに
含まれる第１のサブ書込ワード線の一端を第１の電圧に
設定するための複数の書込ワードドライバを備え、各第
２のサブ書込ワード線の一端は、第２の電圧と結合さ
れ、結合回路は、第１および第２のサブ書込ワード線の
各々の他端同士の間を結合するための配線を含む。
【００６８】請求項１８記載の薄膜磁性体記憶装置は、
請求項１７記載の薄膜磁性体記憶装置であって、複数の
書込ワードドライバは、所定数の行ごとに、メモリアレ
イに行方向に隣接する領域のそれぞれに分割して配置さ
れる。
【００６９】請求項１９記載の薄膜磁性体記憶装置は、
請求項１６記載の薄膜磁性体記憶装置であって、各第１
および第２のサブ書込ワード線の一端は、第１および第
２の電圧とそれぞれ結合され、結合回路は、複数の書込
ワード線に対応してそれぞれ設けられ、行選択結果に応
じて、複数の書込ワード線のうちの対応する１つに含ま
れる第１および第２のサブ書込ワード線の他端の間を電
気的に結合するためのスイッチ回路を含む。
【００７０】請求項２０記載の薄膜磁性体記憶装置は、
行列状に配置された複数の磁性体メモリセルを含むメモ
リアレイを備え、複数の磁性体メモリセルの各々は、第
１および第２のデータ書込電流によって印可されるデー
タ書込磁界が所定磁界よりも大きい場合に書込まれる記
憶データのレベルに応じて異なる抵抗値を有する磁気記
憶部を含み、磁性体メモリセルの行に対応して設けら
れ、データ読出時において、行選択結果に応じて第１の
電圧に駆動される複数の読出ワード線と、行に対応して
設けられ、データ書込時において第１のデータ書込電流
を流すためにアドレス選択結果に応じて選択的に活性化
される複数の書込ワード線と、磁性体メモリセルの列に
対応して、複数の書込ワード線と交差する方向に設けら
れ、各々が磁気記憶部と結合される複数のビット線とを
備え、複数のビット線のうちのアドレス選択結果に応じ
て選択される１本は、データ読出時およびデータ書込時
において、データ読出電流および第２のデータ書込電流
をそれぞれ流し、各磁性体メモリセルは、さらに、磁気
記憶部と読出ワード線との間に接続される整流素子を含
む。
【００７１】請求項２１記載の薄膜磁性体記憶装置は、
請求項２０記載の薄膜磁性体記憶装置であって、隣接す
る磁性体メモリセルは、複数の書込ワード線のうちの１
本を共有する。
【００７２】請求項２２記載の薄膜磁性体記憶装置は、
請求項２０または２１に記載の薄膜磁性体記憶装置であ
って、各書込ワード線は、各ビット線よりも大きい断面
積を有する。
【００７３】請求項２３記載の薄膜磁性体記憶装置は、
請求項２０記載の薄膜磁性体記憶装置であって、複数の
書込ワード線は、複数のビット線よりもエレクトロマイ
グレーション耐性に優れた材質で形成される。
【００７４】請求項２４記載の薄膜磁性体記憶装置は、
行列状に配置された複数の磁性体メモリセルを含むメモ
リアレイを備え、複数の磁性体メモリセルの各々は、第
１および第２のデータ書込電流によって印可されるデー
タ書込磁界が所定磁界よりも大きい場合に書込まれる記
憶データのレベルに応じて異なる抵抗値を有する磁気記
憶部を含み、磁性体メモリセルの行に対応して設けら
れ、各々が列方向に隣接する磁性体メモリセル間で共有
される複数のワード線と、データ書込時およびデータ読
出において、第１のデータ書込電流およびデータ読出電
流をそれぞれ流すために、複数のワード線のうちの行選
択結果に応じて選択される１本を活性化するためのワー
ド線ドライバと、磁性体メモリセルの列に対応して、複
数のワード線と交差する方向に設けられ、磁気記憶部と
結合される複数のビット線とを備え、複数のビット線の
うちの列選択結果に応じて選択される１本は、データ読
出時およびデータ書込時において、データ読出電流およ
び第２のデータ書込電流をそれぞれ流し、各磁性体メモ
リセルは、さらに、磁気記憶部とワード線との間に接続
される整流素子を含む。
【００７５】請求項２５記載の薄膜磁性体記憶装置は、
請求項２４記載の薄膜磁性体記憶装置であって、各ワー
ド線は、各ビット線よりも大きい断面積を有する。
【００７６】請求項２６記載の薄膜磁性体記憶装置は、
請求項２４記載の薄膜磁性体記憶装置であって、複数の
ワード線は、複数のビット線よりもエレクトロマイグレ
ーション耐性の大きい材質で形成される。
【００７７】請求項２７記載の薄膜磁性体記憶装置は、
行列状に配置された複数の磁性体メモリセルを有するメ
モリアレイを備え、複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデ
ータ書込磁界が所定磁界よりも大きい場合に書込まれる
記憶データのレベルに応じて異なる抵抗値を有する磁気
記憶部と、データ読出時において磁気記憶部にデータ読
出電流を通過させるためのメモリセル選択ゲートとを含
み、磁性体メモリセルの行に対応してそれぞれ設けら
れ、データ読出時において、アドレス選択結果に応じて
対応するメモリセル選択ゲートを作動させるための複数
の読出ワード線と、磁性体メモリセルの列に対応してそ
れぞれ設けられ、データ書込時において第１のデータ書
込電流を流すためにアドレス選択結果に応じて選択的に
活性状態に駆動される複数の書込ワード線と、行に対応
してそれぞれ設けられ、データ書込時において第２のデ
ータ書込電流を流すための複数の書込データ線と、列に
対応してそれぞれ設けられ、データ読出時においてデー
タ読出電流を流すための複数の読出データ線とを備え、
隣接する磁性体メモリセルは、複数の書込ワード線、複
数の読出ワード線および複数のデータ線のうちの少なく
とも１つのうちの対応する１本を共有する。
【００７８】請求項２８記載の薄膜磁性体記憶装置は、
請求項２７記載の薄膜磁性体記憶装置であって、複数の
読出データ線の各々は、対応する行に属する複数の磁気
記憶部の各々と、各メモリセル選択ゲートを介して電気
的に結合される。
【００７９】請求項２９記載の薄膜磁性体記憶装置は、
請求項２７または２８に記載の薄膜磁性体記憶装置であ
って、隣接する磁性体メモリセルは、対応する書込ワー
ド線および書込データ線のうちの磁気記憶部からより遠
い一方を共有し、書込ワード線および書込データ線のう
ちの一方は、対応する書込ワード線および書込データ線
のうちの他方よりも大きい断面積を有する。
【００８０】請求項３０記載の薄膜磁性体記憶装置は、
請求項２７または２８記載の薄膜磁性体記憶装置であっ
て、書込ワード線および書込データ線のうちの磁気記憶
部からより遠い一方は、書込ワード線および書込データ
線のうちの他方よりも、エレクトロマイグレーション耐
性の大きい材質で形成される。
【００８１】請求項３１記載の薄膜磁性体記憶装置は、
請求項２７または２８に記載の薄膜磁性体記憶装置であ
って、複数の読出データ線のうちの２本ずつは、データ
読出時において読出データ線対を構成し、同一の読出ワ
ード線によって選択される複数個の磁性体メモリセル
は、読出データ線対を構成する２本の読出データ線の一
方ずつとそれぞれ接続され、データ読出電流は、列選択
結果に対応する読出データ線対を構成する２本の読出デ
ータ線の各々に対して供給される。
【００８２】請求項３２記載の薄膜磁性体記憶装置は、
請求項２７または２８に記載の薄膜磁性体記憶装置であ
って、複数の書込データ線のうちの２本ずつは、データ
書込時において書込データ線対を構成し、同一の書込ワ
ード線によって選択される複数個の磁性体メモリセル
は、書込データ線対を構成する２本の書込データ線の一
方ずつとそれぞれ接続される。薄膜磁性体記憶装置は、
アドレス選択結果に応じて選択される書込データ線対を
構成する２本の書込データ線を高電位状態および低電位
状態の一方ずつに設定するためのデータ書込制御回路
と、データ書込時において、各書込データ線対を構成す
る２本の書込データ線の間を短絡するための短絡回路と
をさらに備える。
【００８３】請求項３３記載の薄膜磁性体記憶装置は、
請求項２７または２８に記載の薄膜磁性体記憶装置であ
って、複数の読出データ線のうちの２本ずつは、データ
読出時において読出データ線対を構成し、同一の読出ワ
ード線によって選択される複数個の磁性体メモリセル
は、読出データ線対を構成する２本の読出データ線の一
方ずつとそれぞれ接続され、データ読出電流は、列選択
結果に対応する読出データ線対を構成する２本の読出デ
ータ線の各々に対して供給され、複数の書込データ線の
うちの２本ずつは、データ書込時において書込データ線
対を構成し、データ書込時において同一の共通配線によ
って選択される複数個の磁性体メモリセルは、書込デー
タ線対を構成する２本の書込データ線の一方ずつとそれ
ぞれ接続される。薄膜磁性体記憶装置は、アドレス選択
結果に応じて選択される書込データ線対を構成する２本
の書込データ線を高電位状態および低電位状態の一方ず
つに設定するためのデータ書込制御回路と、データ書込
時において、各書込データ線対を構成する２本の書込デ
ータ線の間を短絡するための短絡回路とをさらに備え
る。
【００８４】請求項３４記載の薄膜磁性体記憶装置は、
請求項２７または２８に記載の薄膜磁性体記憶装置であ
って、複数の読出データ線は、データ読出の実行前にお
いて第１の電圧に設定され、複数の読出データ線は、デ
ータ書込時において、第１の電圧に設定される。
【００８５】請求項３５記載の薄膜磁性体記憶装置は、
行列状に配置された複数の磁性体メモリセルを有するメ
モリアレイを備え、複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデ
ータ書込磁界が所定磁界よりも大きい場合に書込まれる
記憶データのレベルに応じて異なる抵抗値を有する磁気
記憶部と、データ読出時において記憶部にデータ読出電
流を通過させるためのメモリセル選択ゲートとを含み、
磁性体メモリセルの行に対応してそれぞれ設けられ、デ
ータ読出時において、アドレス選択結果に応じて対応す
るメモリセル選択ゲートを作動させるための複数の読出
ワード線と、行に対応してそれぞれ設けられ、データ書
込時において第１のデータ書込電流を流すための複数の
書込データ線と、列に対応してそれぞれ設けられる複数
の共通配線とを備え、複数の共通配線の各々は、データ
読出時において、アドレス選択結果に応じてデータ読出
電流の供給を選択的に受け、複数の共通配線の各々は、
データ書込時において、アドレス選択結果に応じて、第
２のデータ書込電流を流すために第１の電圧に選択的に
駆動され、第１の電圧とは異なる第２の電圧と各共通配
線との間を、データ書込時およびデータ読出時のそれぞ
れにおいて結合および遮断する電流制御回路をさらに備
え、隣接する磁性体メモリセルは、複数の書込ワード
線、複数の読出ワード線および複数のデータ線のうちの
少なくとも１つのうちの対応する１本を共有する。
【００８６】請求項３６記載の薄膜磁性体記憶装置は、
請求項３５記載の薄膜磁性体記憶装置であって、複数の
共通配線の各々は、対応する行に属する複数の記憶部の
各々と各メモリセル選択ゲートを介して電気的に結合さ
れる。
【００８７】請求項３７記載の薄膜磁性体記憶装置は、
請求項３５または３６に記載の薄膜磁性体記憶装置であ
って、隣接する磁性体メモリセルは、対応する共通配線
および書込データ線のうちの磁気記憶部からより遠い一
方を共有し、共通配線および書込データ線のうちの一方
は、共通配線および書込データ線のうちの他方よりも大
きい断面積を有する。
【００８８】請求項３８記載の薄膜磁性体記憶装置は、
請求項３５または３６記載の薄膜磁性体記憶装置であっ
て、共通配線および書込データ線のうちの磁気記憶部か
らより遠い一方は、共通配線線および書込データ線のう
ちの他方よりも、エレクトロマイグレーション耐性の大
きい材質で形成される。
【００８９】請求項３９記載の薄膜磁性体記憶装置は、
請求項３５または３６に記載の薄膜磁性体記憶装置であ
って、複数の共通配線のうちの２本ずつは、データ読出
時において読出データ線対を構成し、同一の読出ワード
線によって選択される複数個の磁性体メモリセルは、読
出データ線対を構成する２本の共通配線の一方ずつとそ
れぞれ接続され、データ読出電流は、列選択結果に対応
する読出データ線対を構成する２本の共通配線の各々に
対して供給される。
【００９０】請求項４０記載の薄膜磁性体記憶装置は、
請求項３５または３６に記載の薄膜磁性体記憶装置であ
って、複数の書込データ線のうちの２本ずつは、データ
書込時において書込データ線対を構成し、データ書込時
において同一の共通配線によって選択される複数個の磁
性体メモリセルは、書込データ線対を構成する２本の書
込データ線の一方ずつとそれぞれ接続される。薄膜磁性
体記憶装置は、アドレス選択結果に応じて選択される書
込データ線対を構成する２本の書込データ線を高電位状
態および低電位状態の一方ずつに設定するためのデータ
書込制御回路と、データ書込時において、各書込データ
線対を構成する２本の書込データ線の間を短絡するため
の短絡回路とをさらに備える。
【００９１】請求項４１記載の薄膜磁性体記憶装置は、
請求項３５または３６に記載の薄膜磁性体記憶装置であ
って、複数の共通配線のうちの２本ずつは、データ読出
時において読出データ線対を構成し、同一の読出ワード
線によって選択される複数個の磁性体メモリセルは、読
出データ線対を構成する２本の共通配線の一方ずつとそ
れぞれ接続され、データ読出電流は、列選択結果に対応
する読出データ線対を構成する２本の共通配線の各々に
対して供給され、複数の書込データ線のうちの２本ずつ
は、データ書込時において書込データ線対を構成し、デ
ータ書込時において同一の共通配線によって選択される
複数個の磁性体メモリセルは、書込データ線対を構成す
る２本の書込データ線の一方ずつとそれぞれ接続され
る。薄膜磁性体記憶装置は、アドレス選択結果に応じて
選択される書込データ線対を構成する２本の書込データ
線を高電位状態および低電位状態の一方ずつに設定する
ためのデータ書込制御回路と、データ書込時において、
各書込データ線対を構成する２本の書込データ線の間を
短絡するための短絡回路とをさらに備える。
【００９２】請求項４２記載の薄膜磁性体記憶装置は、
請求項３５または３６に記載の薄膜磁性体記憶装置であ
って、共通配線は、データ読出の実行前において第２の
電圧にプリチャージされ、データ書込時において、アド
レス選択の結果非選択であった共通配線は、第２の電圧
に設定される。
【００９３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。
【００９４】［実施の形態１］図１は、本発明の実施の
形態１に従うＭＲＡＭデバイス１の全体構成を示す概略
ブロック図である。
【００９５】図１を参照して、ＭＲＡＭデバイス１は、
外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに
応答してランダムアクセスを行ない、書込データＤＩＮ
の入力および読出データＤＯＵＴの出力を実行する。
【００９６】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、ｎ行×ｍ列に行列状に配置された複
数のＭＴＪメモリセルを有するメモリアレイ１０とを備
える。メモリアレイ１０の構成は後ほど詳細に説明する
が、ＭＴＪメモリセルの行にそれぞれ対応して複数のラ
イトワード線ＷＷＬおよびリードワード線ＲＷＬが配置
される。また、ＭＴＪメモリセルの列にそれぞれ対応し
て設けられる折返し型で構成されるビット線対が配置さ
れる。ビット線対は、ビット線ＢＬおよび／ＢＬによっ
て構成される。なお以下においては、ビット線ＢＬおよ
び／ＢＬの組をビット線対ＢＬＰとも総称する。
【００９７】ＭＲＡＭデバイス１は、さらに、アドレス
信号ＡＤＤによって示されるロウアドレスＲＡに応じて
メモリアレイ１０における行選択を実行する行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡに応じてメモリアレイ１０における列選択を
実行する列デコーダ２５と、行デコーダ２０の行選択結
果に基づいてリードワード線ＲＷＬおよびライトワード
線ＷＷＬを選択的に活性化するためのワード線ドライバ
３０と、データ書込時においてライトワード線ＷＷＬに
データ書込電流を流すためのワード線電流制御回路４０
と、データ読出およびデータ書込時において、データ書
込電流±Ｉｗおよびセンス電流Ｉｓを流すための読出／
書込制御回路５０，６０とを備える。
【００９８】図２は、メモリアレイ１０およびその周辺
回路の実施の形態１に従う構成を詳細に説明するための
図である。
【００９９】図２を参照して、メモリアレイ１０は、ｎ
行×ｍ列（ｎ，ｍ：自然数）に配列される、図８１に示
した構成を有するＭＴＪメモリセルＭＣを有する。ＭＴ
Ｊメモリセルの行（以下、単に「メモリセル行」とも称
する）に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎ
およびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設
けられる。ＭＴＪメモリセルの列（以下、単に「メモリ
セル列」とも称する）に対応して、ビット線対ＢＬＰ１
〜ＢＬＰｍをそれぞれ構成するビット線ＢＬ１，／ＢＬ
１〜ＢＬｍ，／ＢＬｍがそれぞれ設けられる。
【０１００】ＭＴＪメモリセルＭＣは、１行ごとにビッ
ト線ＢＬおよび／ＢＬのいずれか一方ずつと接続され
る。たとえば、第１番目のメモリセル列に属するＭＴＪ
メモリセルについて説明すれば、第１行目のＭＴＪメモ
リセルは、ビット線／ＢＬ１と結合され、第２行目のＭ
ＴＪメモリセルは、ビット線ＢＬ１と結合される。以下
同様に、ＭＴＪメモリセルの各々は、奇数行においてビ
ット線対の一方ずつの／ＢＬ１〜／ＢＬｍと接続され、
偶数行においてビット線対の他方ずつのＢＬ１〜ＢＬｍ
と接続される。
【０１０１】メモリアレイ１０は、さらに、ビット線Ｂ
Ｌ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれ結合され
る複数のダミーメモリセルＤＭＣを有する。ダミーメモ
リセルＤＭＣは、ダミーリードワード線ＤＲＷＬ１およ
びＤＲＷＬ２のいずれか一方と結合されて、２行×ｍ列
に配置される。ダミーリードワード線ＤＲＷＬ１と結合
されるダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜
ＢＬｍとそれぞれ結合される。一方、ダミーリードワー
ド線ＤＲＷＬ２と結合される残りのダミーメモリセル
は、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ
結合される。
【０１０２】既に説明したように、ＭＴＪメモリセルＭ
Ｃの抵抗値は、記憶データのレベルによって変化する。
ここで、Ｈレベルデータを記憶した場合におけるＭＴＪ
メモリセルＭＣの抵抗値をＲｈとし、Ｌレベルデータを
記憶した場合における抵抗値をＲｌとすると、ダミーメ
モリセルＤＭＣの抵抗値Ｒｄは、ＲｌとＲｈの中間値に
設定される。なお、本発明の実施の形態においては、Ｒ
ｌ＜Ｒｈであるものとする。
【０１０３】また、以下においては、ライトワード線、
リードワード線、ダミーリードワード線、ビット線およ
びビット線対を総括的に表現する場合には、符号ＷＷ
Ｌ、ＲＷＬ、ＤＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰを
用いてそれぞれ表記することとし、特定のライトワード
線、リードワード線、ビット線およびビット線対を示す
場合には、これらの符号に添字を付してＲＷＬ１，ＷＷ
Ｌ１，ＢＬ１（／ＢＬ１），ＢＬＰ１のように表記する
ものとする。
【０１０４】ライトワード線ＷＷＬ１〜ＷＷＬｎは、ワ
ード線電流制御回路４０によって、接地電圧Ｖｓｓと結
合される。これによって、ワード線ドライバ３０によっ
て選択状態（高電圧状態：電源電圧Ｖｃｃ）に活性化さ
れたライトワード線ＷＷＬにデータ書込電流Ｉｐが流さ
れる。
【０１０５】以下においては、信号線の高電圧状態（電
源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）の
それぞれを、ＨレベルおよびＬレベルとも称する。
【０１０６】メモリセル列に対応して、データ書込時に
おける列選択を実行するためのライトコラム選択線ＷＣ
ＳＬ１〜ＷＣＳＬｍがそれぞれ配置される。同様に、メ
モリセル列に対応して、データ読出時における列選択を
実行するためのリードコラム選択線ＲＣＳＬ１〜ＲＣＳ
Ｌｍがそれぞれ設けられる。
【０１０７】列デコーダ２５は、コラムアドレスＣＡの
デコード結果、すなわち列選択結果に応じて、データ書
込時において、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳ
Ｌｍのうちの１本を選択状態（Ｈレベル）に活性化す
る。データ読出時においては、列デコーダ２５は、列選
択結果に応じて、リードコラム選択線ＲＣＳＬ１〜ＲＣ
ＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化す
る。
【０１０８】さらに、書込データを伝達するためのライ
トデータバス対ＷＤＢＰと読出データを伝達するための
ＲＤＢＰとが独立に配置される。ライトデータバス対Ｗ
ＤＢＰは、ライトデータバスＷＤＢおよび／ＷＤＢを含
む。同様に、リードデータバス対ＲＤＢＰは、リードデ
ータバスＲＤＢおよび／ＲＤＢを含む。
【０１０９】読出／書込制御回路５０は、データ書込回
路５１ａと、データ読出回路５５ａと、メモリセル列に
対応してそれぞれ設けられる、ライトコラム選択ゲート
ＷＣＳＧ１〜ＷＣＧｍ、リードコラム選択ゲートＲＣＳ
Ｇ１〜ＲＣＳＧｍおよびリードゲートＲＧ１〜ＲＧｍと
を含む。
【０１１０】ライトコラム選択ゲートＷＣＳＧ１〜ＷＣ
ＳＧｍのうちの１個は、列デコーダ２５の列選択結果に
応じてオン状態となり、ライトデータバス対ＷＤＢＰを
構成するライトデータバスＷＤＢおよび／ＷＤＢを、対
応するビット線ＢＬ／ＢＬとそれぞれ結合する。
【０１１１】たとえば、ライトコラム選択ゲートＷＣＳ
Ｇ１は、ライトデータバスＷＤＢとビット線ＢＬ１との
間に結合されるＮ型ＭＯＳトランジスタと、ライトデー
タバス／ＷＤＢとビット線／ＢＬ１との間に電気的に結
合されるＮ型ＭＯＳトランジスタとを有する。これらの
ＭＯＳトランジスタは、ライトコラム選択線ＷＣＳＬ１
の電圧レベルに応じてオン／オフする。すなわち、ライ
トコラム選択線ＷＣＳＬ１が選択状態（Ｈレベル）に活
性化された場合には、ライトコラム選択ゲートＷＣＳＧ
１は、ライトデータバスＷＤＢ，／ＷＤＢをビット線Ｂ
Ｌ１および／ＢＬ１とそれぞれ電気的に結合する。その
他のメモリセル列に対応してそれぞれ設けられるライト
コラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍも同様の構成
を有する。
【０１１２】データ書込回路５１ａは、データ書込時に
おいて活性化（Ｈレベルへ）される制御信号ＷＥおよび
データ読出時において活性化（Ｈレベルへ）される制御
信号ＲＥに応答して動作する。
【０１１３】なお、以下においては、リードコラム選択
線ＲＣＬ１〜ＲＣＳＬｍ、ライトコラム選択線ＷＣＳＬ
１〜ＷＣＳＬｍ、リードコラム選択ゲートＲＣＳＧ１〜
ＲＣＳＧｍ、ライトコラム選択ゲートＷＣＳＧ１〜ＷＣ
ＳＧｍおよびリードゲートＲＧ１〜ＲＧｍのそれぞれを
総括的に表現する場合には、符号ＲＣＳＬ、ＷＣＳＬ、
ＲＣＳＧ、ＷＣＳＧおよびＲＧをそれぞれ用いることと
する。
【０１１４】図３は、データ書込回路５１ａの構成を示
す回路図である。図３を参照して、データ書込回路５１
ａは、データ書込電流±Ｉｗを供給するためのデータ書
込電流供給回路５２と、データ読出時においてビット線
ＢＬ，／ＢＬをプルアップするためのプルアップ回路５
３とを含む。
【０１１５】データ書込電流供給回路５２は、内部ノー
ドＮｗ０に一定電流を供給するためのＰ型ＭＯＳトラン
ジスタ１５１と、トランジスタ１５１の通過電流を制御
するためのカレントミラー回路を構成するＰ型ＭＯＳト
ランジスタ１５２および電流源１５３とを含む。
【０１１６】データ書込電流供給回路５２は、さらに、
内部ノードＮｗ０から動作電流の供給を受けて動作する
インバータ１５４、１５５および１５６を有する。イン
バータ１５４は、書込データＤＩＮの電圧レベルを反転
して内部ノードＮｗ１に伝達する。インバータ１５５
は、書込データＤＩＮの電圧レベルを反転してインバー
タ１５６の入力ノードに伝達する。インバータ１５６
は、インバータ１５４の出力を反転して内部ノードＮｗ
２に伝達する。したがって、データ書込回路５１ａは、
書込データＤＩＮの電圧レベルに応じて、内部ノードＮ
ｗ１およびＮｗ２の電圧を電源電圧Ｖｃｃおよび接地電
圧Ｖｓｓの一方ずつに設定する。
【０１１７】プルアップ回路５３は、電源電圧Ｖｃｃと
ノードＮｐ１およびＮｐ２との間にそれぞれ電気的に結
合されるＰ型ＭＯＳトランジスタ１５７および１５８を
有する。トランジスタ１５７および１５８のゲートに
は、制御信号ＲＥの反転信号である／ＲＥが入力され
る。
【０１１８】データ書込回路５１ａは、さらに、ノード
Ｎｗ１およびＮｐ１のいずれか一方をライトデータバス
ＷＤＢと選択的に結合するためのスイッチＳＷ１ａと、
ノードＮｗ２およびＮｐ２のいずれか一方をライトデー
タバス／ＷＤＢと選択的に結合するためのスイッチＳＷ
１ｂとを有する。スイッチＳＷ１ａおよびＳＷ１ｂは、
制御信号ＲＷＳに応じて動作する。
【０１１９】スイッチＳＷ１ａおよびＳＷ１ｂは、デー
タ書込時においては、ノードＮｗ１およびＮｗ２をライ
トデータバスＷＤＢおよび／ＷＤＢとそれぞれ接続す
る。この結果、データ書込時においては、データ書込電
流±Ｉｗを流すために、ライトデータバスＷＤＢおよび
／ＷＤＢの電圧が書込データのデータレベルに応じて電
源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに設定さ
れる。
【０１２０】一方、データ読出時においては、スイッチ
ＳＷ１ａおよびＳＷ１ｂは、ノードＮｐ１およびＮｐ２
をライトデータバスＷＤＢおよび／ＷＤＢとそれぞれ結
合する。これにより、データ読出時においては、ライト
データバスＷＤＢおよび／ＷＤＢの各々は、プルアップ
回路５３によって電源電圧Ｖｃｃにプルアップされる。
【０１２１】再び図２を参照して、メモリセル列に対応
してそれぞれ配置される、リードコラム選択ゲートＲＣ
ＳＧ１〜ＲＣＳＧｍの各々およびリードゲートＲＧ１〜
ＲＧｍの各々は、それぞれ同様の構成を有するので、ビ
ット線ＢＬ１，／ＢＬ１に対応して設けられるリードコ
ラム選択ゲートＲＣＳＧ１およびリードゲートＲＧ１の
構成について代表的に説明する。
【０１２２】リードコラム選択ゲートＲＣＳＧ１および
リードゲートＲＧ１は、リードデータバスＲＤＢ，／Ｒ
ＤＢと接地電圧Ｖｓｓとの間に直列に結合される。
【０１２３】リードコラム選択ゲートＲＣＳＧ１は、リ
ードデータバスＲＤＢとノードＮ１ａとの間に結合され
るＮ型ＭＯＳトランジスタと、リードデータバス／ＲＤ
ＢとノードＮ１ｂとの間に電気的に結合されるＮ型ＭＯ
Ｓトランジスタとを有する。これらのＭＯＳトランジス
タは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオ
ン／オフする。すなわち、リードコラム選択線ＲＣＳＬ
１が選択状態（Ｈレベル）に活性化された場合には、リ
ードコラム選択ゲートＲＣＳＧ１は、リードデータバス
ＲＤＢおよび／ＲＤＢをノードＮ１ａおよびＮ１ｂとそ
れぞれ電気的に結合する。
【０１２４】リードゲートＲＧ１は、ノードＮ１ａおよ
びノードＮ１ｂと接地電圧Ｖｓｓとの間にそれぞれ電気
的に結合される、Ｎ型ＭＯＳトランジスタＱ１１および
Ｑ１２を有する。トランジスタＱ１およびＱ２のゲート
は、ビット線／ＢＬ１およびＢＬ１とそれぞれ結合され
る。したがって、ノードＮ１ａおよびＮ１ｂの電圧は、
ビット線／ＢＬ１およびＢＬ１の電圧に応じてそれぞれ
変化する。
【０１２５】具体的には、ビット線ＢＬ１の電圧がビッ
ト線／ＢＬ１の電圧よりも高い場合には、トランジスタ
Ｑ１２によって、ノードＮ１ｂがより強く接地電圧Ｖｓ
ｓに引かれるので、ノードＮ１ａの電圧はノードＮ１ｂ
の電圧よりも高くなる。反対に、ビット線ＢＬ１の電圧
が、ビット線／ＢＬ１の電圧よりも低い場合には、ノー
ドＮ１ｂの電圧がノードＮ１ａの電圧よりも高くなる。
【０１２６】このようにして生じたノードＮ１ａおよび
Ｎ１ｂの間の電圧差は、リードコラム選択ゲートＲＣＳ
Ｇ１を介して、リードデータバスＲＤＢおよび／ＲＤＢ
の間の電圧差に伝達される。データ読出回路５５ａは、
リードデータバス対ＲＤＢＰを構成するリードデータバ
スＲＤＢおよび／ＲＤＢの間の電圧差を増幅して読出デ
ータＤＯＵＴを生成する。
【０１２７】図４は、データ読出回路５５ａの構成を示
す回路図である。図４を参照して、データ読出回路５５
ａは、差動増幅器５６を有する。差動増幅器５６は、リ
ードデータバスＲＤＢおよび／ＲＤＢの電圧を受けて、
両者の電圧差を増幅して読出データＤｏｕｔを生成す
る。
【０１２８】再び図２を参照して、読出／書込制御回路
６０は、ビット線イコライズ信号ＢＬＥＱに応じてオン
／オフされるイコライズトランジスタ６２−１〜６２−
ｍを有する。イコライズトランジスタ６２−１〜６２−
ｍは、メモリセル列に対応してそれぞれ設けられる。た
とえば、イコライズトランジスタ６２−１は、第１番目
のメモリセル列に対応して設けられ、ビット線イコライ
ズ信号ＢＬＥＱの活性化（Ｈレベル）に応答して、ビッ
ト線ＢＬ１と／ＢＬ１とを電気的に結合する。
【０１２９】その他のメモリセル列に対応してそれぞれ
設けられるイコライズトランジスタ６２−２〜６２−ｍ
も同様に、ビット線イコライズ信号ＢＬＥＱの活性化に
応答して、対応するメモリセル列において、ビット線対
ＢＬＰを構成するビット線ＢＬおよび／ＢＬの間を電気
的に結合する。
【０１３０】読出／書込制御回路６０は、さらに、ビッ
ト線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍと接
地電圧Ｖｓｓとの間にそれぞれ設けられるプリチャージ
トランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６
４−ｍｂを有する。プリチャージトランジスタ６４−１
ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂは、ビット線
プリチャージ信号ＢＬＰＲの活性化に応答してオンする
ことにより、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬ
ｍ，／ＢＬｍを接地電圧Ｖｓｓにプリチャージする。
【０１３１】なお、以下においては、イコライズトラン
ジスタ６２−１〜６２−ｍおよびプリチャージトランジ
スタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂ
を、それぞれ総称してイコライズトランジスタ６２およ
びプリチャージトランジスタ６４とも称する。
【０１３２】コントロール回路５によって生成されるビ
ット線イコライズ信号ＢＬＥＱは、ＭＲＡＭデバイス１
のスタンバイ期間、ＭＲＡＭデバイス１のアクティブ期
間のうちのデータ読出動作時以外において、折返し型で
設けられる各ビット線対ＢＬＰを構成するビット線ＢＬ
および／ＢＬを短絡するために、Ｈレベルに活性化され
る。
【０１３３】一方、ＭＲＡＭデバイスのアクティブ期間
におけるデータ読出動作時においては、ビット線イコラ
イズ信号ＢＬＥＱはＬレベルに非活性化される。これに
応答して、各メモリセル列において、各ビット線対ＢＬ
Ｐを構成するビット線ＢＬおよび／ＢＬの間は遮断され
る。
【０１３４】ビット線プリチャージ信号ＢＬＰＲも同様
にコントロール回路５によって生成される。ビット線プ
リチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のアク
ティブ期間において、少なくともデータ読出実行前の所
定期間においてＨレベルに活性化される。一方、ＭＲＡ
Ｍデバイス１のアクティブ期間のうちのデータ読出動作
時においては、ビット線プリチャージ信号ＢＬＰＲは、
Ｌレベルに非活性化されて、プリチャージトランジスタ
６４はオフされる。
【０１３５】次に、データ書込時およびデータ読出時に
おける動作について説明する。図５は、実施の形態１に
従うＭＲＡＭデバイスにおけるデータ読出およびデータ
書込動作を説明するためのタイミングチャートである。
【０１３６】図５を用いて、まずデータ書込時における
動作について説明する。列選択結果に対応したライトコ
ラム選択線ＷＣＳＬが選択状態（Ｈレベル）に活性化さ
れて、対応するライトコラム選択ゲートＷＣＳＧがオン
する。これに応じて、列選択結果に対応するビット線Ｂ
Ｌおよび／ＢＬは、ライトデータバスＷＤＢおよび／Ｗ
ＤＢとそれぞれ結合される。
【０１３７】さらに、データ書込時においては、イコラ
イズトランジスタ６２はオン状態となって、ビット線Ｂ
Ｌおよび／ＢＬの間を短絡する。
【０１３８】既に説明したように、データ書込回路５１
ａは、ライトデータバスＷＤＢおよび／ＷＤＢの電圧
を、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのいずれか一
方ずつに設定する。たとえば、書込データＤＩＮのデー
タレベルがＬレベルである場合には、図３に示されるノ
ードＮｗ２およびＮｗ１の電圧は、それぞれ電源電圧Ｖ
ｃｃおよび接地電圧Ｖｓｓに設定されるので、ライトデ
ータバスＷＤＢにＬレベルデータを書込むためのデータ
書込電流−Ｉｗが流される。データ書込電流−Ｉｗは、
ライトコラム選択ゲートＷＣＳＧ２を介してビット線Ｂ
Ｌに供給される。
【０１３９】ビット線ＢＬに流されるデータ書込電流−
Ｉｗは、イコライズトランジスタ６２によって折返され
る。これにより、他方のビット線／ＢＬにおいては、反
対方向のデータ書込電流＋Ｉｗが流される。ビット線／
ＢＬを流れるデータ書込電流＋Ｉｗは、ライトコラム選
択ゲートＷＣＳＧを介してライトデータバス／ＷＤＢに
伝達される。
【０１４０】さらに、ライトワード線ＷＷＬのうちのい
ずれか１本が、行選択結果に応じて選択状態（Ｈレベ
ル）に活性化されて、データ書込電流Ｉｐが流される。
したがって、列選択結果に対応するメモリセル列におい
て、選択されたライトワード線ＷＷＬに対応するＭＴＪ
メモリセルに対して、データ書込が実行される。このと
き、ビット線ＢＬと結合されるメモリセルＭＣに対して
は、Ｌレベルデータが書込まれ、ビット線／ＢＬ２と結
合されるメモリセルＭＣに対してはＨレベルデータが書
込まれる。
【０１４１】書込データＤＩＮのデータレベルがＬレベ
ルである場合には、ノードＮｗ１およびＮｗ２の電圧の
設定が上記の場合とは反対となり、ビット線ＢＬおよび
／ＢＬに対して、上記と逆方向のデータ書込電流が流れ
されてデータ書込が実行される。このようにして、書込
データＤＩＮのデータレベルに応じた方向を有するデー
タ書込電流±Ｉｗがビット線ＢＬおよび／ＢＬに供給さ
れる。
【０１４２】データ書込時においては、リードワード線
ＲＷＬは非選択状態（Ｌレベル）に維持される。
【０１４３】また、たとえば、データ書込時においても
ビット線プリチャージ信号ＢＬＰＲを活性化（Ｈレベル
へ）することによって、データ書込時におけるビット線
ＢＬおよび／ＢＬの電圧は、データ読出時のプリチャー
ジ電圧レベルに相当する接地電圧Ｖｓｓに設定される。
【０１４４】同様に、リードデータバスＲＤＢおよび／
ＲＤＢは、データ読出時のプリチャージ電圧に相当する
電源電圧Ｖｃｃに設定される。このように、非選択列に
対応するビット線ＢＬ、／ＢＬと、リードデータバスＲ
ＤＢ，／ＲＤＢとのデータ書込時における電圧を、デー
タ読出時におけるプリチャージ電圧と一致させることに
よって、データ読出前に新たなプリチャージ動作の実行
が不要となり、データ読出動作を高速化することができ
る。
【０１４５】次にデータ読出時の動作について説明す
る。データ読出前において、リードデータバスＲＤＢ，
／ＲＤＢおよびビット線ＢＬ，／ＢＬは、電源電圧Ｖｃ
ｃおよび接地電圧Ｖｓｓにそれぞれプリチャージされ
る。
【０１４６】データ読出時においては、ライトデータバ
スＷＤＢおよび／ＷＤＢの各々は、プルアップ回路５３
によって、電源電圧Ｖｃｃにプルアップされる。さら
に、列選択結果に応じて、対応するリードコラム選択線
ＲＣＳＬおよびライトコラム選択線ＷＣＳＬの両方が選
択状態（Ｈレベル）に活性化される。
【０１４７】これにより、ライトデータバスＷＤＢおよ
び／ＷＤＢは、ライトコラム選択ゲートＷＣＳＧを介し
て、選択列に対応するビット線ＢＬおよび／ＢＬと電気
的に結合される。したがって、データ読出時において
は、選択されたメモリセル列に対応するビット線ＢＬお
よび／ＢＬの各々は、電源電圧Ｖｃｃにプルアップされ
る。
【０１４８】リードワード線ＲＷＬのうちのいずれか１
本が行選択結果に応じて選択状態（Ｈレベル）に活性化
されて、対応するメモリセルＭＣがビット線ＢＬおよび
／ＢＬの一方と結合される。
【０１４９】さらに、ダミーリードワード線ＤＲＷＬ１
およびＤＲＷＬ２のいずれか一方が活性化されて、ＭＴ
ＪメモリセルＭＣと非結合である、ビット線ＢＬおよび
／ＢＬの他方は、ダミーメモリセルＤＭＣと結合され
る。
【０１５０】行選択結果に応じて奇数行が選択されて、
ビット線／ＢＬとＭＴＪメモリセルＭＣとが結合される
場合には、ダミーリードワード線ＤＲＷＬ１が活性化さ
れて、ビット線ＢＬとダミーメモリセルＤＭＣとが結合
される。反対に、行選択結果に応じて偶数行が選択され
て、ビット線ＢＬとＭＴＪメモリセルＭＣとが結合され
る場合には、ダミーリードワード線ＤＲＷＬ２が活性化
されて、ビット線／ＢＬとダミーメモリセルＤＭＣとが
結合される。
【０１５１】選択されたＭＴＪメモリセルＭＣにおい
て、アクセストランジスタＡＴＲがターンオンすること
によって、プルアップされたビット線ＢＬもしくは／Ｂ
Ｌ〜メモリセルＭＣ〜接地電圧Ｖｓｓの間にセンス電流
Ｉｓが流される。したがって、ＭＴＪメモリセルと結合
されたビット線ＢＬおよび／ＢＬの一方には、記憶され
たデータレベルに対応する電圧変化ΔＶ１が生じる。図
５においては、一例として、データ読出の対象となった
ＭＴＪメモリセルＭＣが、Ｈレベルデータを保持する場
合、すなわちＭＴＪメモリセルＭＣが抵抗値Ｒｈを有す
る場合の電圧変化が示される。
【０１５２】既に説明したように、ダミーメモリセルＤ
ＭＣの抵抗値Ｒｄは、ＭＴＪメモリセルＭＣの抵抗値Ｒ
ｈおよびＲｌの中間値に設定される。したがって、ダミ
ーメモリセルＤＭＣと結合されたビット線ＢＬおよび／
ＢＬの他方には、中間の抵抗値Ｒｄに応じた電圧変化Δ
Ｖｍが生じる。
【０１５３】したがって、選択されたメモリセル列に対
応するビット線対ＢＬＰを構成するビット線ＢＬおよび
／ＢＬの電圧間の相対関係は、読出された記憶データの
レベルに応じて変化する。このような、ビット線ＢＬお
よび／ＢＬの間の電圧差によって、リードゲートを介し
て、リードデータバスＲＤＢおよび／ＲＤＢが駆動され
る。
【０１５４】すなわち、ビット線ＢＬの電圧がビット線
／ＢＬの電圧よりも高い場合には、リードゲートＲＧに
よって、リードデータバス／ＲＤＢの方が、リードデー
タバスＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動さ
れる（図５における電圧変化ΔＶｂ１＞ΔＶｂｍ）。こ
のようにして生じたリードデータバスＲＤＢおよび／Ｒ
ＤＢの間の電圧差をデータ読出回路５２によって増幅し
て、Ｈレベルの読出データＤｏｕｔを出力することがで
きる。
【０１５５】反対に、データ読出の対象となったＭＴＪ
メモリセルＭＣがＬレベルデータを保持する場合、すな
わちビット線／ＢＬの電圧がビット線ＢＬの電圧よりも
高い場合には、リードゲートＲＧによって、リードデー
タバスＲＤＢの方が、リードデータバス／ＲＤＢよりも
より強く接地電圧Ｖｓｓ側に駆動される。このようにし
て生じたリードデータバスＲＤＢおよび／ＲＤＢの間の
電圧差をデータ読出回路５２によって増幅して、Ｌレベ
ルの読出データＤｏｕｔを出力することができる。
【０１５６】このように、リードゲートＲＧを介してリ
ードデータバスＲＤＢおよび／ＲＤＢを駆動する構成と
することによって、リードデータバスＲＤＢおよび／Ｒ
ＤＢにセンス電流を流すことなくデータ読出を実行する
ことかできる。これにより、センス電流経路のＲＣ負荷
を軽減して、データ読出に必要な電圧変化をビット線Ｂ
Ｌおよび／ＢＬに速やかに生じさせることができる。こ
れにより、データ読出を高速に行なって、ＭＲＡＭデバ
イスへのアクセスを高速化できる。
【０１５７】また、プルアップされたライトデータバス
ＷＤＢおよび／ＷＤＢを、ライトコラム選択ゲートＷＣ
ＳＧを介してビット線ＢＬおよび／ＢＬと結合すること
によって、センス電流Ｉｓを供給する構成としているの
で、データ読出の対象となるメモリセル列に対応するビ
ット線ＢＬおよび／ＢＬに対してのみセンス電流Ｉｓを
流すことができる。これにより、データ読出時における
不要な電力消費を避けることができる。
【０１５８】さらに、折返し型のビット線対によって、
データ書込電流をイコライズトランジスタによって折返
して流すため、各ビット線ＢＬおよび／ＢＬの一端の電
圧を電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに
制御するのみで、異なる方向のデータ書込電流を供給す
ることができる。このように、極性の異なる電圧（負電
圧）を必要とせず、また電流の方向は、ライトデータバ
スＷＤＢおよび／ＷＤＢの電圧を電源電圧および接地電
圧のいずれか一方ずつに設定するのみで切換えることが
できるので、データ書込回路５１ａの構成を簡易化する
ことができる。また、読出／書込制御回路６０において
は、データ書込電流±Ｉｗをシンクさせる構成（接地電
圧Ｖｓｓへの電流パス）を特に設ける必要がなく、イコ
ライズトランジスタ６２のみによってデータ書込電流±
Ｉｗを制御することができる。これらの結果、読出／書
込制御回路５０および６０のうちのデータ書込電流±Ｉ
ｗに関連する回路構成を小型化できる。
【０１５９】また、折返し型のビット線対を設ける構成
の下でダミーメモリセルを用いてデータ読出を行なうの
で、データ読出マージンを十分に確保することができ
る。
【０１６０】［実施の形態１の変形例１］図６は、メモ
リアレイ１０およびその周辺回路の実施の形態１の変形
例１に従う構成を説明するための図である。
【０１６１】図６を参照して、実施の形態１の変形例１
においては、プリチャージトランジスタ６４−１ａ，６
４−１ｂ〜６４−ｍａ，６４−ｍｂは、ビット線ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを電源電圧Ｖｃｃにプ
リチャージするために設けられる点で異なる。また、デ
ータ書込回路５１ａに代えて、データ書込回路５１ｂが
配置され、データ読出回路５５ａに代えてデータ読出回
路５５ｂが配置される。その他の構成については、図２
と同様であるので詳細な説明は繰返さない。
【０１６２】図７は、データ書込回路５１ｂの構成を示
す回路図である。図７を参照して、データ書込回路５１
ｂは、図３に示したデータ書込電流供給回路５２を有す
る。データ書込回路５１ｂは、データ書込電流供給回路
５２の出力ノードＮｗ１およびＮｗ２を、ライトデータ
バス対ＷＤＢおよび／ＷＤＢのそれぞれ直接結合する。
データ書込回路５１ｂは、プルアップ回路５３およびス
イッチＳＷ１ａ，ＳＷ１ｂを備えておらず、データ読出
時におけるプルアップ動作を実行しない。
【０１６３】図８は、データ読出回路５５ｂの構成を示
す回路図である。図８を参照して、データ読出回路５５
ｂは、リードデータバスＲＤＢおよび／ＲＤＢと差動増
幅器５６の入力ノードとの間にそれぞれ設けられるトラ
ンスファーゲートＴＧａおよびＴＧｂを有する。トラン
スファーゲートＴＧａおよびＴＧｂは、トリガパルスφ
ｒに対応して、リードデータバスＲＤＢおよび／ＲＤＢ
を差動増幅器５６の入力ノードと結合する。
【０１６４】データ読出回路５５ｂは、さらに、差動増
幅器５６の出力をラッチするためのラッチ回路５７と、
差動増幅器５６とラッチ回路５７との間に設けられるト
ランスファーゲートＴＧｃとをさらに有する。トランス
ファーゲートＴＧｃは、トランスファーゲートＴＧａお
よびＴＧｂと同様に、トリガパルスφｒに応答して動作
する。ラッチ回路５７は、読出データＤＯＵＴを出力す
る。
【０１６５】したがって、データ読出回路５５ｂは、ト
リガパルスφｒがＨレベルに活性化されたタイミングに
おいて、リードデータバスＲＤＢおよび／ＲＤＢの間の
電圧差を増幅して読出データＤＯＵＴのデータレベルを
設定する。トリガパルスφｒの非活性化（Ｌレベル）期
間においては、読出データＤＯＵＴのデータレベルは、
ラッチ回路５７によって保持される。
【０１６６】図９は、実施の形態１の変形例１に従うＭ
ＲＡＭデバイスにおけるデータ読出およびデータ書込動
作を説明するためのタイミングチャートである。
【０１６７】図９を参照して、データ書込前におけるビ
ット線ＢＬおよび／ＢＬのプリチャージ電圧が、電源電
圧Ｖｃｃに設定される。また、データ書込時において
は、トリガパルスφｒは、非活性状態（Ｌレベル）に維
持される。これらの点を除くデータ書込時における動作
は、図５に示したタイミングチャートと同様であるの
で、詳細な説明は繰返さない。
【０１６８】次にデータ読出時の動作について説明す
る。データ読出前において、ビット線ＢＬ，／ＢＬおよ
びリードデータバスＲＤＢ，／ＲＤＢは、電源電圧Ｖｃ
ｃにプリチャージされる。一方、データ読出時におい
て、ライトコラム選択線ＷＣＳＬは非活性状態（Ｌレベ
ル）に維持される。すなわち、実施の形態１の変形例１
においては、実施の形態１の場合とは異なり、データ読
出時において、ビット線ＢＬおよび／ＢＬは、電源電圧
Ｖｃｃにプルアップされない。
【０１６９】ビット線ＢＬおよび／ＢＬが電源電圧Ｖｃ
ｃにプリチャージされた状態から、行選択結果に応じ
て、リードワード線ＲＷＬが選択的に活性化されると、
データ読出の対象となったＭＴＪメモリセルＭＣにおい
て、アクセストランジスタＡＴＲがターンオンして、セ
ンス電流Ｉｓの経路が形成される。これにより、ビット
線ＢＬおよび／ＢＬの電圧は低下を始める。
【０１７０】この場合におけるビット線ＢＬおよび／Ｂ
Ｌの電圧低下速度は、ビット線ＢＬおよび／ＢＬに結合
された、メモリセルＭＣもしくはダミーメモリセルＤＭ
Ｃの抵抗値に応じて決定される。すなわち、Ｌレベルデ
ータが記憶されたメモリセルＭＣに結合されたビット線
ＢＬ，／ＢＬの電圧低下速度は速く、Ｈレベルデータが
記憶されたメモリセルＭＣと結合されたビット線ＢＬ，
／ＢＬの電圧低下速度は遅い。ダミーメモリセルＤＭＣ
と結合されたビット線ＢＬ，／ＢＬの電圧低下速度は、
これらの中間値となる。
【０１７１】図９には、一例として、データ読出の対象
となったＭＴＪメモリセルＭＣがＬレベルデータを保持
する場合におけるビット線の波形が、ダミーメモリセル
ＤＭＣと結合されたビット線の波形とともに示される。
【０１７２】ビット線ＢＬ，／ＢＬの電圧低下は、実施
の形態１と同様に、リードゲートＲＧを介して、リード
データバスＲＤＢおよび／ＲＤＢに伝達される。したが
って、リードデータバスＲＤＢ，／ＲＤＢの電圧が低下
途中であるタイミングをとらえて、トリガパルスφｒを
活性化してリードデータバスＲＤＢおよび／ＲＤＢの間
の電圧差をラッチ回路５７に取込むことにより、実施の
形態１と同様の高速なデータ読出を実行することができ
る。
【０１７３】なお、実施の形態１の変形例１に従う構成
においては、データ読出時にセンス電流Ｉｓを特に供給
する必要がないので、消費電力の低減をさらに図ること
も可能である。
【０１７４】［実施の形態１の変形例２］図１０は、メ
モリアレイ１０およびその周辺回路の実施の形態１の変
形例２に従う構成を説明するための図である。
【０１７５】実施の形態１の変形例２においては、実施
の形態１およびその変形例１で説明したリードゲートＲ
Ｇを介したデータ読出を開放型ビット線構成に適用す
る。
【０１７６】図１０を参照して、メモリセル列に対応し
て、開放型のビット線ＢＬ１〜ＢＬｍがそれぞれ設けら
れる。ライトデータバスＷＤＢとビット線ＢＬ１〜ＢＬ
ｍとの間には、ライトコラム選択ゲートＷＣＳＧ１〜Ｗ
ＣＳＧｍがそれぞれ設けられる。ライトコラム選択ゲー
トＷＣＳＧ１〜ＷＣＳＧｍは、ライトコラム選択線ＷＣ
ＳＬ１〜ＷＣＳＬｍの電圧に応じてオン／オフする。
【０１７７】読出／書込制御回路６０は、ライトデータ
ベース／ＷＤＢとビット線ＢＬ１〜ＢＬｍとの間にそれ
ぞれ設けられるビット線電流制御トランジスタ６３−１
〜６２−ｍを有する。ビット線電流制御トランジスタ６
３−１〜６３−ｍは、ライトコラム選択ゲートＷＣＳＧ
１〜ＷＣＳＧｍと同様に、ライトコラム選択線ＷＣＳＬ
１〜ＷＣＳＬｍの電圧に応じてそれぞれオン／オフす
る。
【０１７８】プリチャージトランジスタ６４−１〜６４
−ｍは、ビット線プリチャージ信号ＢＬＰＲに応答し
て、ビット線ＢＬ１〜ＢＬｍを電源電圧Ｖｃｃにプリチ
ャージする。
【０１７９】ライトデータバスＷＤＢおよび／ＷＤＢに
対しては、図６の場合と同様に、データ書込回路５１ｂ
によってデータ書込電流±Ｉｗが供給される。このよう
な構成とすることによって、選択されたメモリセル列に
おいて、実施の形態１の変形例１の場合と同様に、デー
タ書込電流を供給することができる。
【０１８０】また、各メモリセル列において、リードデ
ータバスＲＤＢと接地電圧Ｖｓｓとの間にリードコラム
選択ゲートＲＣＳＧとリードゲートＲＧとが直列に結合
される。たとえば、第１番目のメモリセル列において
は、リードデータバスＲＤＢと接地電圧Ｖｓｓとの間
に、リードコラム選択線ＲＣＳＬ１に応じてオン／オフ
するＮ型ＭＯＳトランジスタで形成されるリードコラム
選択ゲートＲＣＳＧ１と、ビット線ＢＬ１と結合された
ゲートを有するＮ型ＭＯＳトランジスタで形成されるリ
ードゲートＲＧ１とが直列に結合される。
【０１８１】このような構成とすることにより、選択さ
れたメモリセル列において、リードゲートＲＧを介し
て、対応するビット線ＢＬの電圧に応じてリードデータ
バスＲＤＢを駆動することができる。したがって、ビッ
ト線ＢＬ１〜ＢＬｍを、電源電圧Ｖｃｃにプリチャージ
した状態から、リードワード線ＲＷＬの活性化を行なう
と、選択されたメモリセルにおいて、ビット線ＢＬ（電
源電圧Ｖｃｃプリチャージ）〜ＭＴＪメモリセル〜接地
電圧Ｖｓｓのセンス電流経路を形成することができる。
【０１８２】これにより、選択されたＭＴＪメモリセル
ＭＣの記憶データレベルに応じた速度の電圧低下が、対
応するビット線ＢＬに生じる。したがって、実施の形態
１の変形例１の場合と同様に、リードデータバスＲＤＢ
の電圧が低下する途中において、適切なタイミングでビ
ット線の電圧レベルをデータ読出回路５５ｃに取込み、
実施の形態１の変形例１におけるダミーメモリセルＤＭ
Ｃの電圧低下スピードに基づいて定められた基準電圧Ｖ
ｍとの電圧比較を行なうことによって、読出データＤｏ
ｕｔを出力することができる。すなわち、データ読出回
路５５ｃの構成は、図８に示されるデータ読出回路５５
ｃの構成をアレンジして、差動増幅器５６の入力ノード
の一方を、リードデータバス／ＲＤＢの電圧に代えて、
基準電圧Ｖｍとすることによって実現できる。
【０１８３】なお、ライトコラム選択ゲートＷＣＳＧお
よびビット線電流制御トランジスタ６２のオン／オフ
を、実施の形態１の場合と同様に制御し、かつデータ書
込回路５１ｂに代えて、プルアップ回路５３を含んだデ
ータ書込回路５１ａを配置して、ビット線ＢＬを電源電
圧Ｖｃｃにプルアップした状態で、実施の形態１と同様
のデータ読出を実行することも可能である。
【０１８４】この場合には、列選択結果に応じて、ライ
トコラム選択ゲートＷＣＳＧは、データ読出時およびデ
ータ書込時の両方においてオンするが、ビット線電流制
御トランジスタ６２は、データ書込時においてのみオン
する構成とすればよい。
【０１８５】また、詳細な構成は図示しないが、データ
読出回路５５ｃに代えて、ライトデータバスＷＤＢの電
圧と、ダミーメモリセルＤＭＣの抵抗値Ｒｄに対応して
設定される基準電圧との比較結果に応じて読出データＤ
ＯＵＴを生成する差動増幅回路を配置すればよい。
【０１８６】このように、開放型のビット線構成の下で
も、実施の形態１およびその変形例１と同様に、データ
読出およびデータ書込を実行することができる。
【０１８７】［実施の形態１の変形例３］実施の形態１
の変形例３においては、列選択に関連するゲート回路数
の削減が図られる。
【０１８８】図１１は、メモリアレイ１０およびその周
辺回路の実施の形態１の変形例３に従う構成を説明する
ための図である。
【０１８９】図１１を参照して、実施の形態１の変形例
３においては、データ入出力線ＩＯおよび／ＩＯによっ
て形成されるデータ入出力線対ＤＩ／ＯＰが配置され
る。
【０１９０】データ入出力線対ＤＩ／ＯＰとビット線対
ＢＬＰ１〜ＢＬＰｍとの間には、コラム選択ゲートＣＳ
Ｇ１〜ＣＳＧｍがそれぞれ設けられる。コラム選択ゲー
トＣＳＧ〜ＣＳＧｍは、選択結果に応じて、列デコーダ
２５によって選択的にＨレベルに活性化されるコラム選
択線ＣＳＬ１〜ＣＳＬｍの電圧に応じてそれぞれオン／
オフする。すなわち、コラム選択ゲートＣＳＧ１〜ＣＳ
Ｇｍは、データ読出時およびデータ書込時の両方におい
て、列選択結果に応じて共通にオン／オフ制御される。
【０１９１】なお、コラム選択ゲートＣＳＧ１〜ＣＳＧ
ｍについても同様に、総括的に表現する場合には符号Ｃ
ＳＧを用いることとする。
【０１９２】データ読出を高速化するためのリードゲー
トは、共通リードゲートＲＣＧとして、リードデータバ
ス対ＲＤＢＰとデータ入出力線対ＤＩ／ＯＰとの間に結
合される。データ入出力線対ＤＩ／ＯＰとライトデータ
バス対との間には、ライト選択ゲートＷＣＧがさらに設
けられる。
【０１９３】メモリアレイ１０および読出／書込制御回
路６０の構成は、図２の場合と同様であるので詳細な説
明は繰返さない。また、データ書込回路５１ａおよびデ
ータ読出回路５５ａの構成および動作も、既に説明した
とおりであるので詳細な説明は繰返さない。
【０１９４】リードゲートＲＧは、リードデータバスＲ
ＤＢと接地電圧Ｖｓｓとの間に直列に結合されるＮ型Ｍ
ＯＳトランジスタＱｃ１およびＱｃ３と、リードデータ
バス／ＲＤＢと接地電圧Ｖｓｓとの間に直列に結合され
るＮ型ＭＯＳトランジスタＱｃ２およびＱｃ４とを有す
る。トランジスタＱｃ１およびＱｃ２のゲートには制御
信号ＲＥが入力される。トランジスタＱｃ３およびＱｃ
４のゲートは、データ入出力線／ＩＯおよびＩＯとそれ
ぞれ接続される。
【０１９５】このような構成とすることにより、制御信
号ＲＥがＨレベルに活性化されるデータ読出時において
は、コラム選択ゲートＣＳＧおよびデータ入出力線対Ｄ
Ｉ／ＯＰを介して、選択されたメモリセル列に対応する
ビット線ＢＬ，／ＢＬによって、リードデータバスＲＤ
Ｂ，／ＲＤＢを駆動することができる。
【０１９６】したがって、共通リードゲートＲＣＧをメ
モリアレイ１０内のメモリセル列で共有して回路面積の
削減を図ることができる。共通リードゲートＲＣＧによ
っても、リードデータバスＲＤＢ，／ＲＤＢにセンス電
流Ｉｓを通過させることなく、高速のデータ読出を実行
することができる。
【０１９７】ライト選択ゲートＷＣＧは、ライトデータ
バスＷＤＢとデータ入出力線ＩＯとの間に電気的に結合
されるＮ型ＭＯＳトランジスタＱｃ５と、ライトデータ
バス／ＷＤＢとデータ入出力線／ＩＯとの間に電気的に
結合されるＮ型ＭＯＳトランジスタＱｃ６とを有する。
トランジスタＱｃ５およびＱｃ６のゲートには制御信号
ＳＧが入力される。制御信号ＳＧは、制御信号ＷＥに応
じてデータ書込時において活性化される。さらに、デー
タ読出時においても、制御信号ＲＥに応じて制御信号Ｓ
Ｇを活性化することにより、トランジスタＱｃ５および
Ｑｃ６をオンして、データ書込回路５１ａ中のプルアッ
プ回路５３によって、選択されたメモリセル列に対応す
るビット線ＢＬおよび／ＢＬをプルアップして、センス
電流Ｉｓを供給することができる。
【０１９８】データ書込時においては、共通リードゲー
トＲＣＧ内におけるトランジスタＱｃ１およびＱｃ２が
ターンオフされるため、リードデータバスＲＤＢおよび
／ＲＤＢの電圧は、データ入出力線ＩＯおよび／ＩＯと
は無関係となる。
【０１９９】一方、制御信号ＳＧの活性化（Ｈレベル）
に応答して、ライト選択ゲートＷＣＧ中のトランジスタ
Ｑｃ５およびＱｃ６によって、ライトデータバスＷＤＢ
および／ＷＤＢは、データ入出力線ＩＯおよび／ＩＯと
それぞれ電気的に結合される。これにより、選択された
メモリセル列に対応するビット線ＢＬおよび／ＢＬに対
して、データ書込電流±Ｉｗを供給することができる。
【０２００】また、図６の場合と同様に、データ書込回
路５１ａおよびデータ読出回路５５ａに代えてデータ書
込回路５１ｂおよびデータ読出回路５１ｂを配置すると
ともに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ
のプリチャージ電圧を電源電圧Ｖｃｃとすることによっ
て、実施の形態１の変形例１と同様に、ビット線におけ
る電圧低下速度に応じたデータ読出を実行することも可
能である。
【０２０１】さらにこの場合には、データ読出時におい
て、制御信号ＳＧをＬレベルに非活性化して、ライト選
択ゲートＷＣＧをオフする必要がある。たとえば、制御
信号ＳＧに代えて制御信号ＷＥを直接用いて、トランジ
スタＱｃ５およびＱｃ６のゲートに入力すればよい。
【０２０２】［実施の形態２］実施の形態２において
は、製造ばらつきに起因するメモリセルの磁気特性の変
動に対応してデータ書込マージンを確保するための、デ
ータ書込電流の調整を実行する構成について説明する。
【０２０３】図１２は、実施の形態２に従うデータ書込
回路の構成を示す回路図である。図１２を参照して、実
施の形態２に従うデータ書込回路は、図３に示したデー
タ書込回路５１ａの構成と比較して、さらにデータ書込
電流調整回路２００を備える点で異なる。
【０２０４】データ書込電流調整回路２００は、データ
書込電流供給回路５２中の電流源１５３の電流量を制御
するための基準電圧Ｖｒｗを出力する。データ書込電流
供給回路５２は、電流源１５３に相当する、ゲートに基
準電圧Ｖｒｗの入力を受けるＮチャネルＭＯＳトランジ
スタを有する。したがって、データ書込電流供給回路５
２において、トランジスタ１５２および１５３との間で
カレントミラーを構成するトランジスタ１５１によって
ノードＮｗ０に供給される電流量、すなわちデータ書込
電流±Ｉｗの電流量は、基準電圧Ｖｒｗに応じて調整す
ることができる。
【０２０５】データ書込電流調整回路２００は、外部か
ら基準電圧Ｖｒｅ１を入力するための基準電圧外部入力
端子２０２と、テストモード時／通常モード時におい
て、基準電圧Ｖｒｗの生成を切換えるためのテストモー
ドエントリ信号ＴＥを入力するためのテスト入力端子２
０４と、内部で基準電圧Ｖｒｉ１を発生するための内部
基準電圧発生回路２０６とを含む。
【０２０６】データ書込電流調整回路２００は、さら
に、基準電圧外部入力端子２０２とノードＮｆ１との間
に結合されるトランスファーゲートＴＧｆ１と、内部基
準電圧発生回路２０６とノードＮｆ１との間に配置され
るトランスファーゲートＴＧｆ２とを含む。トランスフ
ァーゲートＴＧｆ１およびＴＧｆ２は、テストモードエ
ントリ信号ＴＥに応じて、相補的にオンする。ノードＮ
ｆ１は、電流源１５３に相当するＮチャネルＭＯＳトラ
ンジスタのゲートと結合される。
【０２０７】このような構成とすることにより、テスト
モードエントリ信号ＴＥがＬレベルに非活性化される通
常動作時においては、トランスファーゲートＴＧｆ２お
よびトランスファーゲートＴＧｆ１は、それぞれオンお
よびオフする。したがって、内部基準電圧発生回路２０
６が生成した基準電圧Ｖｒｉ１が、基準電圧Ｖｒｗとし
て電流源１５３に相当するトランジスタのゲートに入力
される。
【０２０８】一方、テストモードエントリ信号ＴＥがＨ
レベルに活性化されるテスト動作時においては、トラン
スファーゲートＴＧｆ１およびトランスファーゲートＴ
Ｇｆ２は、それぞれオンおよびオフされる。これによ
り、基準電圧外部入力端子２０２に外部より印加された
基準電圧Ｖｒｅ１が、電流源１５３に相当するトランジ
スタのゲートに入力される。
【０２０９】したがって、テストモード時においては、
テストモードエントリ信号ＴＥを活性化することによ
り、外部から任意の電圧レベルの基準電圧Ｖｒｅ１を入
力して、データ書込マージンのテストを実行することが
できる。これにより、ＭＴＪメモリセルの磁気特性にお
ける製造ばらつきを補償して、データ書込マージンを適
切に確保するためのデータ書込電流量の調整テストを実
行することができる。この調整テストは、たとえばデー
タ書込電流±Ｉｗを規格値から徐々に下げていき、すべ
てのＭＴＪメモリセルにおいて所望のデータ書込マージ
ンが確保されているかどうかを確認すればよい。
【０２１０】内部基準電圧発生回路２０６が生成する電
圧Ｖｒｉ１のレベルは、このような調整テストによって
判明した基準電圧Ｖｒｗの適正値に設定すればよい。
【０２１１】これにより、製造ばらつきに起因するＭＴ
Ｊメモリセルの磁気特性の変動を補償して、適正なデー
タ書込電流量に基づいて通常動作時におけるデータ書込
動作を実行することが可能となる。
【０２１２】図１３は、実施の形態２に従うワード線ド
ライバの構成例を示す回路図である。
【０２１３】図１３を参照して、実施の形態２に従うワ
ード線ドライバは、ライトワード線ＷＷＬ１〜ＷＷＬｎ
に対応してそれぞれ設けられるライトワードドライバＷ
ＷＤ１〜ＷＷＤｎを有する。ライトワードドライバＷＷ
Ｄ１〜ＷＷＤｎの各々は、たとえばインバータで構成さ
れる。なお、以下においては、ライトワードドライバＷ
ＷＤ１〜ＷＷＤｎを総括的に記載する場合には、符号Ｗ
ＷＤを単に用いることとする。
【０２１４】行デコーダ２０は、ロウアドレスＲＡに応
じて、ロウデコード信号ＲＤ１〜ＲＤｎのうちの選択行
に対応する１つをＬレベルに活性化する。ロウデコード
信号ＲＤ１〜ＲＤｎは、ワード線ドライバ３０に伝達さ
れる。ワード線ドライバ３０において、ライトワードド
ライバＷＷＤ１〜ＷＷＤｎは、ロウデコード信号ＲＤ１
〜ＲＤｎをそれぞれ受けて、対応するロウデコード信号
がＬレベルに活性化された場合において、対応するライ
トワード線ＷＷＬを選択状態（Ｈレベル）に活性化す
る。
【０２１５】ワードドライバＷＷＤ１〜ＷＷＤｎは、デ
ータ書込時において、選択さ行に対応するライトワード
線ＷＷＬに対して、データ書込電流Ｉｐを供給する。
【０２１６】ワード線ドライバ３０は、さらに、ワード
ドライバＷＷＤ１〜ＷＷＤｎにデータ書込電流Ｉｐを供
給するためのデータ書込電流供給回路３２と、データ書
込電流Ｉｐの電流量を調整するためのデータ書込電流調
整回路２１０とをさらに有する。
【０２１７】データ書込電流供給回路３２は、ノードＮ
ｐ０およびＮｐ１と電源電圧Ｖｃｃとの間にそれぞれ電
気的に結合されるＰチャネルＭＯＳトランジスタ３３ａ
および３３ｂと、ノードＮｐ１と接地電圧Ｖｓｓとの間
に電気的に結合されるＮチャネルＭＯＳトランジスタ３
４とを有する。ノードＮｐ０には、各ライトワードドラ
イバＷＷＤに供給されるデータ書込電流Ｉｐが伝達され
る。
【０２１８】ノードＮｐ１は、トランジスタ３３ａおよ
び３３ｂのゲートと電気的に結合される。トランジスタ
３４のゲートにはデータ書込電流調整回路が出力する基
準電圧Ｖｒｐが入力される。これにより、トランジスタ
３４は、基準電圧Ｖｒｐに応じた電流量を流す電流源と
して動作する。一方、トランジスタ３３ａ、３３ｂおよ
び３４によってカレントミラー回路が構成されるので、
トランジスタ３２によってノードＮｐ０に供給される電
流量、すなわちデータ書込電流Ｉｐの電流量を、データ
書込電流調整回路２１０が出力する基準電圧Ｖｒｐに応
じて調整することができる。
【０２１９】データ書込電流調整回路２１０は、図１１
で説明したデータ書込電流調整回路２００と同様の構成
を有する。
【０２２０】すなわち、データ書込電流調整回路２１０
は、外部から基準電圧Ｖｒｅ２を入力するための基準電
圧外部入力端子２１２と、テストモードエントリ信号Ｔ
Ｅを入力するためのテスト入力端子２１４と、内部で基
準電圧Ｖｒｉ２を発生するための内部基準電圧発生回路
２１６とを含む。
【０２２１】データ書込電流調整回路２１０は、さら
に、基準電圧外部入力端子２１２とノードＮｆ２との間
に結合されるトランスファーゲートＴＧｆ３と、内部基
準電圧発生回路２１６とノードＮｆ２との間に配置され
るトランスファーゲートＴＧｆ４とを含む。トランスフ
ァーゲートＴＧｆ３およびＴＧｆ４は、テストモードエ
ントリ信号ＴＥに応じて、相補的にオンする。ノードＮ
ｆ２は、電流源として動作するトランジスタ３４のゲー
トと結合される。
【０２２２】したがって、通常動作時およびテストモー
ド時のそれぞれにおいて、テストモードエントリ信号Ｔ
Ｅに応じて、内部基準電圧発生回路２１６が生成した基
準電圧Ｖｒｉ２および基準電圧外部入力端子２１２に外
部より印加された基準電圧Ｖｒｅ２が、トランジスタ３
４のゲートに入力される。
【０２２３】この結果、テストモード時においては、外
部から任意の電圧レベルの基準電圧Ｖｒｅ２を入力し
て、データ書込マージンのテストを実行することができ
る。これにより、ＭＴＪメモリセルの磁気特性における
製造ばらつきを補償して、データ書込マージンを適切に
確保するためのデータ書込電流量の調整テストを容易に
実行することができる。この調整テストは、たとえばデ
ータ書込電流Ｉｐを規格値から徐々に下げていき、すべ
てのＭＴＪメモリセルにおいて所望のデータ書込マージ
ンが確保されているかどうかを確認すればよい。
【０２２４】内部基準電圧発生回路２１６が生成する電
圧Ｖｒｉ２のレベルは、このような調整テストによって
判明した基準電圧Ｖｒｗの適正値に設定すればよい。
【０２２５】これにより、製造ばらつきに起因するＭＴ
Ｊメモリセルの磁気特性の変動を補償して、適正なデー
タ書込電流量に基づいて通常動作時におけるデータ書込
動作を実行することが可能となる。
【０２２６】［実施の形態２の変形例］図１４は、実施
の形態２の変形例に従うデータ書込電流調整回路２３０
の構成を示す回路図である。
【０２２７】図１４を参照して、データ書込電流調整回
路２３０は、データ書込電流の電流量を調整するための
基準電圧Ｖｒｅｆを出力する。なお、図１３に示すデー
タ書込電流調整回路２３０は、ビット線に対するデータ
書込電流±Ｉｗを調整するためのデータ書込電流調整回
路２００およびライトワード線に対するデータ書込電流
Ｉｐを調整するためのデータ書込電流調整回路２１０の
いずれとも置き換えて適用することができる。
【０２２８】図１４を参照して、データ書込電流調整回
路２３０は、チューニング入力部２３１ａと、チューニ
ング入力部２３１ａに対する設定に応じて基準電圧Ｖｒ
ｅｆを調整する電圧調整部２３１ｂとを有する。
【０２２９】電圧調整部２３１ｂは、基準電圧Ｖｒｅｆ
を生成するノードＮｔ１と電源電圧Ｖｃｃとの間に電気
的に結合されるＰチャネルＭＯＳトランジスタ２３２
と、ノードＮｔ２の電圧と所定電圧Ｖｒｅｆ０との間の
電圧差を増幅してトランジスタ２３２のゲートに対して
出力するオペアンプ２３４とを有する。
【０２３０】電圧調整部２３１ｂは、さらに、ノードＮ
ｔ１およびＮｔ２の間に電気的に結合されるＰチャネル
トランジスタ２４０と、ノードＮｔ２と接地電圧Ｖｓｓ
との間に直列に結合されるＰチャネルＭＯＳトランジス
タ２４１、２４２、２４３および２４４とを有する。ト
ランジスタ２４０〜２４４のゲートは接地電圧Ｖｓｓと
結合される。これにより、トランジスタ２４０〜２４４
は、抵抗素子として作用する。
【０２３１】オペアンプ２３４によってトランジスタ２
３２のゲート電圧を制御することによって、ノードＮｔ
２の電圧が所定電圧Ｖｒｅｆ０と等しくなるように基準
電圧Ｖｒｅｆの電圧レベルは制御される。所定電圧Ｖｒ
ｅｆ０は、基準電圧Ｖｒｅｆを考慮して設定される。
【０２３２】ここで、ノードＮｔ２の電圧Ｖαは、基準
電圧Ｖｒｅｆを抵抗素子として作用するトランジスタ２
４０〜２４４で分圧して得られる。この分圧比をα（α
＝Ｖｒｅｆ／Ｖα）と定義すると、基準電圧Ｖｒｅｆ
は、オペアンプ２３４に入力される所定電圧Ｖｒｅｆ０
を用いて、Ｖｒｅｆ＝α・Ｖｒｅｆ０で示される。
【０２３３】分圧比αは、チューニング入力部２３１ａ
に対する入力に応じて設定される、ノードＮｔ１と接地
電圧Ｖｓｓとの間の抵抗値と、ノードＮｔ２と接地電圧
Ｖｓｓとの間の抵抗値との比によって決定される。
【０２３４】このように、基準電圧Ｖｒｅｆを直接プロ
グラムせず、オペアンプ２３４に対する入力電圧に関す
る分圧比αをプログラムすることによって、基準電圧Ｖ
ｒｅｆの応答性およびノイズ耐性を高めることができ
る。
【０２３５】チューニング入力部２３１ａは、トランジ
スタ２４１〜２４３の各々と並列に設けられる、プログ
ラム素子であるヒューズ素子と、トランスファーゲート
との組を有する。たとえば、トランジスタ２４１と並列
に、トランスファーゲートＴＧｔ１およびヒューズ素子
２５１が直列に接続されて配置される。トランジスタ２
４２に対しては、直列に接続されるトランスファーゲー
トＴＧｔ２およびヒューズ素子２５２が配置される。同
様に、トランジスタ２４３と並列に、直列に接続される
トランスファーゲートＴＧｔ３およびヒューズ素子２５
３が配置される。
【０２３６】ヒューズ素子２５１〜２５３に直接外部か
らレーザ光を入射する、あるいはブロー入力ノード２８
１〜２８３を介して外部から高電圧信号を入力すること
によって、ヒューズをブローすることができる。
【０２３７】チューニング入力部２３１ａは、さらに、
データ書込電流のチューニングテスト実行時に活性化さ
れる制御信号ＴＴを受ける入力端子２７０と、チューニ
ングテスト信号ＴＶ１〜ＴＶ３をそれぞれ入力するため
の入力端子２７１〜２７３と、制御信号ＴＴおよびチュ
ーニングテスト信号ＴＶ１のレベルに応じてトランスフ
ァーゲートＴＧｔ１のオン／オフを制御するための論理
ゲート２６１と、制御信号ＴＴおよびチューニングテス
ト信号ＴＶ２のレベルに応じてトランスファーゲートＴ
Ｇｔ２のオン／オフを制御するための論理ゲート２６２
と、制御信号ＴＴおよびチューニングテスト信号ＴＶ３
のレベルに応じてトランスファーゲートＴＧｔ３のオン
／オフを制御するための論理ゲート２６３とを有する。
【０２３８】通常動作時においては、制御信号ＴＴはＬ
レベルに非活性化されるので、論理ゲート２６２〜２６
４の出力信号はそれぞれＨレベルに設定される。これに
応答して、トランスファーゲートＴＧｔ１〜Ｔｇｔ３は
いずれもオンするので、分圧比αは、ヒューズ素子２５
２〜２５４に対するブロー有／無に応じて決定される。
【０２３９】チューニング入力部２３１ａにおいては、
入力端子２７０〜２７３への入力信号によって論理ゲー
ト２６２〜２６４の出力信号をＬレベルに設定し、対応
するトランスファーゲートＴＧｔ１，ＴＧｔ２，ＴＧｔ
３をオフさせることによって、擬似的にヒューズブロー
を行なった状態を作り出すことができる。
【０２４０】たとえば、制御信号ＴＴを活性化（Ｈレベ
ルへ）してチューニングテストを実行する場合におい
て、チューニングテスト信号ＴＶ１をＨレベルに活性化
することによって、トランスファーゲートＴＧｔ１をオ
フすることができ、ヒューズ素子２５１をブローしたの
と等価な状態を作り出すことができる。
【０２４１】同様に、ヒューズ素子２５２および２５３
に対しても、擬似的にブローされた状態を設定すること
ができる。
【０２４２】したがって、入力端子２７０〜２７３に入
力される制御信号ＴＴおよびチューニングテスト信号Ｔ
Ｖ１〜ＴＶ３によって、分圧比αを変化させて、データ
書込電流を調整するための基準電圧Ｖｒｅｆを可変に設
定することができる。
【０２４３】したがって、チューニングテスト時におい
ては、実際にヒューズブローを行なうことなく、可逆的
に分圧比αを調整して、データ書込マージンを適切に確
保するためのデータ書込電流量の調整テストを容易に実
行することができる。
【０２４４】チューニングテスト終了後においては、テ
スト結果に基づいてヒューズ素子を実際にブローするこ
とにより、適切なデータ書込電流を得るための基準電圧
Ｖｒｅｆをチューニング入力部２３１ａに不揮発的にプ
ログラムすることができる。この結果、データ書込電流
調整回路２３０は、通常動作時においては、プログラム
された適切な基準電圧Ｖｒｅｆを生成するので、ＭＴＪ
メモリセルの磁気特性における製造ばらつきを補償し
て、通常動作時におけるデータ書込動作を実行すること
が可能となる。
【０２４５】なお、図１４においては、外部から基準電
圧を入力するための、基準電圧外部入力端子２０２（２
１２）および２０３（２１４）と、トランスファーゲー
トＴＧｆ１（ＴＧｆ３）およびＴＧｆ２（ＴＧｆ４）と
を併有する構成を示しているが、これらの要素を省略し
て、基準電圧Ｖｒｅｆを直接トランジスタ１５３（３
４）のゲートに入力する構成としてもデータ書込電流の
チューニングテストを実行できる。
【０２４６】このような構成とすることにより、図１２
および図１３に示したデータ書込電流調整回路２００お
よび２１０の構成と比較して、デジタル信号の入力のみ
でチューニングテストを効率的に実行することができ
る。また、データ書込電流調整回路２００および２１０
中の内部基準電圧発生回路２０６および２１６の出力電
圧調整に相当する調整を行なう必要がないので、調整負
荷が軽減される。
【０２４７】なお、分圧比αを設定するためのトランジ
スタの数は、図１３に示された例に限られず、任意の複
数個設けることができる。この場合においては、任意の
複数個設けられた抵抗素子として機能するトランジスタ
と並列に、同様に制御されるトランスファーゲートとヒ
ューズ素子との組および制御信号の入力端子を設けれ
ば、基準電圧Ｖｒｅｆの設定レベルをさらに細密化する
ことができる。
【０２４８】また、図１４の構成においては、プログラ
ム素子として、ブロー入力後に切断状態となるヒューズ
素子を用いる構成を例示したが、ブロー入力後に導通状
態となる、いわゆるアンチヒューズ素子を用いることも
可能である。この場合には、チューニングテストを実行
するためのトランスファーゲート（図１４におけるＴＧ
ｔ１〜ＴＧｔ３）の各々を、アンチヒューズ素子と並列
に設ければ、同様の効果を得ることができる。
【０２４９】なお、実施の形態２およびその変形例で説
明したデータ書込電流の調整は、実施の形態１およびそ
の変形例で説明したリードゲートを介したデータ読出を
実行するＭＲＡＭデバイスだけでなく、一般的な構成の
ＭＲＡＭデバイスに適用することが可能である。
【０２５０】図１５には、リードゲートを用いずにデー
タ読出を実行するＭＲＡＭデバイスの構成例が示され
る。
【０２５１】図１５を図２と比較して、図１５に示され
る構成においては、メモリセル列にそれぞれ対応して、
コラム選択ゲートＣＳＧ１〜ＣＳＧｍが配置される。各
コラム選択ゲートは、列選択結果に応じて、対応するビ
ット線対ＢＬＰとデータ入出力線対ＤＩ／ＯＰとの間を
結合する。たとえば、コラム選択ゲートＣＳＧ１は、コ
ラム選択線ＣＳＬ１の電圧に応じて、データ入出力線対
ＤＩ／ＯＰを構成するデータ入出力線ＩＯおよび／ＩＯ
を、対応するビット線対ＢＬＰ１を構成するビット線Ｂ
Ｌ１および／ＢＬ１とそれぞれ結合する。
【０２５２】データ入出力線対ＤＩ／ＯＰに対するデー
タ書込電流±Ｉｗの供給は、図１０で説明したデータ書
込回路５１ｂによって実行することができる。データ書
込回路５１ｂに含まれるデータ書込電流供給回路５２中
の電流源１５３の電流量を調整するために、図１２およ
び図１４にそれぞれ示したデータ書込電流調整回路２０
０もしくは２３０を設けることにより、同様のデータ書
込電流の調整を実行することができる。
【０２５３】また、ライトワード線ＷＷＬに対するデー
タ書込電流Ｉｐは、ワード線ドライバ３０によって実行
されるが、ワード線ドライバ３０の構成に、図１３で説
明した構成を適用することによって、実施の形態２と同
様のデータ書込電流の調整を行なうことができる。
【０２５４】図１５に示される構成のＭＲＡＭデバイス
においては、データ読出時におけるセンス電流Ｉｓをデ
ータ読出回路５５ｄによって実行する必要がある。
【０２５５】データ読出回路５５ｄは、電源電圧Ｖｃｃ
を受けて内部ノードＮｓ１およびＮｓ２に一定電流をそ
れぞれ供給するための電流源１６１および１６２と、内
部ノードＮｓ１とノードＮｒ１との間に電気的に結合さ
れるＮ型ＭＯＳトランジスタ１６３と、内部ノードＮｓ
２とノードＮｒ２との間に電気的に結合されるＮ型ＭＯ
Ｓトランジスタ１６４と、内部ノードＮｓ１およびＮｓ
２の間の電圧レベル差を増幅して読出データＤＯＵＴを
出力する増幅器１６５とを有する。
【０２５６】トランジスタ１６３および１６４のゲート
には基準電圧Ｖｒｒが与えられる。電流源１６１および
１６２の供給電流量および基準電圧Ｖｒｒは、センス電
流Ｉｓの電流量に応じて設定される。抵抗１６６および
１６７は、内部ノードＮｓ１およびＮｓ２を接地電圧Ｖ
ｓｓにプルダウンするために設けられる。さらに、ノー
ドＮｒ１およびＮｒ２は、データ入出力線ＩＯおよび／
ＩＯとそれぞれ結合される。
【０２５７】このような構成とすることにより、データ
読出回路５５ｄは、データ読出時において、データ入出
力線ＩＯおよび／ＩＯの各々にセンス電流Ｉｓを供給す
る。さらに、コラム選択ゲートおよびビット線対を介し
て接続されるＭＴＪメモリセルの記憶データのレベルに
応じて、データ入出力線ＩＯおよび／ＩＯにそれぞれ生
じる電圧変化に応じて、読出データＤＯＵＴを出力す
る。
【０２５８】［実施の形態３］実施の形態３において
は、データ書込電流を流すためのビット線ＢＬおよびラ
イトワード線ＷＷＬを、複数の配線層にわたって形成す
る構成について説明する。
【０２５９】図１６は、本発明の実施の形態３に従うビ
ット線の配置を説明するブロック図である。
【０２６０】図１６を参照して、メモリアレイ１０に対
するデータ読出およびデータ書込は、図１５と同様の構
成に基づいて、データ書込回路５１ｂおよびデータ読出
回路５５ｄによって、データ入出力線対ＤＩ／ＯＰを介
して実行されるものとする。
【０２６１】メモリセル列のそれぞれに対応して、ビッ
ト線対ＢＬＰ１〜ＢＬＰｍを形成するビット線ＢＬ１〜
ＢＬｍ，／ＢＬ１〜／ＢＬｍ、コラム選択ゲートＣＳＧ
１〜ＣＳＧｎおよびコラム選択線ＣＳＬ１〜ＣＳＬｍが
設けられる。
【０２６２】ビット線ＢＬ１〜ＢＬｍと、ビット線／Ｂ
Ｌ１〜／ＢＬｍとは、異なる配線層に形成される。たと
えば、ビット線ＢＬ１〜ＢＬｍの各々は、金属配線層Ｍ
３に形成され、ビット線／ＢＬ１〜／ＢＬｍの各々は、
金属配線層Ｍ４に形成される。
【０２６３】メモリセルＭＣは、各ビット線対を形成す
る一方のビット線ＢＬとそれぞれ結合される。一方、ダ
ミーメモリセルＤＭＣは、各ビット線対を形成する他方
のビット線／ＢＬとそれぞれ結合される。
【０２６４】読出／書込制御回路６０は、メモリセル列
にそれぞれ対応して設けられるイコライズトランジスタ
６２−１〜６２−ｍを有する。イコライズトランジスタ
６２は、ビット線イコライズ信号ＢＬＱに応答して、異
なる金属配線層に形成されたビット線ＢＬと／ＢＬとの
間を短絡する。ビット線イコライズ信号ＢＬＱは、実施
の形態１で説明したのと同様に、活性化／非活性化され
る。
【０２６５】したがって、データ書込時において、ビッ
ト線対ＢＬＰに供給されるデータ書込電流±Ｉｗは、選
択されたメモリセル列において、ビット線ＢＬおよび／
ＢＬをそれぞれ異なる方向に流れる往復電流として供給
される。したがって、実施の形態１と同様に、データ書
込電流供給回路５２を含むデータ書込回路５１ｂの構成
を適用することができる。
【０２６６】この結果、実施の形態１と同様に、イコラ
イズトランジスタ６２によって、データ書込電流±Ｉｗ
のリターンパスを設けることができるので、読出／書込
制御回路６０側にデータ書込電流をシンクさせる構成を
特別に配置する必要がなく、周辺回路のレイアウトを縮
小することが可能となる。
【０２６７】図１７は、実施の形態３に従うビット線の
第１の配置例を示す構造図である。図１７を参照して、
ライトワード線ＷＷＬは、金属配線層Ｍ２に形成され
る。ビット線対ＢＬＰは、金属配線層Ｍ３に形成される
ビット線ＢＬと、金属配線層Ｍ４に形成されるビット線
／ＢＬとを有する。このように、ビット線ＢＬおよび／
ＢＬは、異なる金属配線層を用いて、磁気トンネル接合
部ＭＴＪを上下方向に挟むように形成される。ビット線
ＢＬおよび／ＢＬは、メモリアレイ１０の端部において
イコライズトランジスタ６２によって電気的に結合され
て、データ書込電流を流す。
【０２６８】したがって、データ書込時におけるデータ
書込電流±Ｉｗは、ビット線ＢＬおよび／ＢＬのそれぞ
れにおいて、異なる方向に流される。したがって、磁気
トンネル接合部ＭＴＪにおいて、データ書込電流±Ｉｗ
によって生じるデータ書込磁界は、ビット線ＢＬによっ
て生じる磁界と、ビット線／ＢＬによって生じる磁界と
が強め合う方向に作用する。これにより、データ書込時
におけるデータ書込電流±Ｉｗを低減することができ
る。これにより、ＭＲＡＭデバイスの消費電流の削減、
ビット線電流密度の低下による信頼性の向上およびデー
タ書込時における発生磁界ノイズの低減を行なうことが
できる。
【０２６９】反対に、他のメモリセルを含む周辺部にお
いては、ビット線ＢＬおよび／ＢＬｂによってそれぞれ
生じる磁界は、互いにキャンセルする方向に作用する。
この結果、データ書込時における磁界ノイズをさらに抑
制することができる。
【０２７０】図１８は、実施の形態３に従うビット線の
第２の配置例を示す構造図である。図１８を参照して、
磁気トンネル接合部ＭＴＪと結合されるライトワード線
ＷＷＬは、金属配線層Ｍ３に配置される。ビット線ＢＬ
および／ＢＬは、磁気トンネル接合部ＭＴＪを上下方向
に挟むように、異なる金属配線層Ｍ２およびＭ４にそれ
ぞれ配置される。このような構成としても、データ書込
電流±Ｉｗによって生じる磁界の方向は図１７の場合と
同様である。したがって、図１７に示す構造を採用した
場合と同様の効果を得ることができる。
【０２７１】再び図１６を参照して、実施の形態３にお
いては、データ書込時にデータ書込電流を供給する、デ
ータ書込回路５１ｂおよびライトワード線ＷＷＬを活性
化するワード線ドライバ３０に対して、ＭＲＡＭデバイ
ス１に対して外部から供給される外部電源電圧Ｅｘｔ．
Ｖｃｃを直接供給する。
【０２７２】ＭＲＡＭデバイス１は、さらに、外部電源
電圧Ｅｘｔ．Ｖｃｃを降圧して内部電源電圧Ｉｎｔ．Ｖ
ｃｃを生成する電圧降下回路（ＶＤＣ：Voltage Down C
onverter）７を備える。
【０２７３】電圧降下回路７が生成する内部電源電圧Ｉ
ｎｔ．Ｖｃｃは、データ読出回路５５ｄ、列デコーダ２
５、コントロール回路５および行デコーダ２０等の、デ
ータ読出およびアドレス処理を行なう内部回路に供給さ
れる。
【０２７４】このような構成とすることにより、データ
書込時において、比較的大きなデータ書込電流±Ｉｗを
供給するデータ書込回路およびライトワード線ＷＷＬに
データ書込電流Ｉｐを供給するワード線ドライバを外部
から印加される外部電源電圧Ｅｘｔ．Ｖｃｃによって駆
動して、これらのデータ書込電流を速やかに供給するこ
とができる。
【０２７５】一方、データ書込電流を供給する回路以外
の内部回路については、降圧された内部電源電圧Ｉｎ
ｔ．Ｖｃｃによって駆動することによって、これらの内
部回路における消費電力の削減および、高集積化のため
のデバイス微細化に対応した信頼性の確保を図ることが
できる。
【０２７６】［実施の形態３の変形例１］図１９は、実
施の形態３の変形例１に従うビット線の配置を説明する
概念図である。
【０２７７】図１９を参照して、各ビット線対ＢＬＰを
構成するビット線ＢＬおよび／ＢＬは、金属配線層Ｍ３
およびＭ４を用いて、メモリアレイ１０中の領域ＣＲＳ
で交差するように設けられる。
【０２７８】すなわち、図１９に示される構成において
は、領域ＣＲＳの左側領域においては、ビット線ＢＬお
よび／ＢＬは、金属配線層Ｍ３およびＭ４にそれぞれ配
置された配線によって形成される。一方、領域ＣＲＳの
右側領域においては、ビット線ＢＬおよび／ＢＬは、金
属配線層Ｍ４およびＭ３にそれぞれ配置された配線によ
って形成される。
【０２７９】金属配線層Ｍ３およびＭ４にそれぞれ形成
されたビット線ＢＬに対応する配線同士は、領域ＣＲＳ
において結合される。同様に、金属配線層Ｍ３およびＭ
４にそれぞれ形成されたビット線／ＢＬに対応する配線
同士は、領域ＣＲＳにおいて結合される。
【０２８０】ビット線ＢＬおよび／ＢＬは、いずれか一
方の金属配線層において、メモリセルＭＣと結合され
る。図１８においては、構造的に磁気トンネル接合部Ｍ
ＴＪとの距離が小さい、より下層側の金属配線層Ｍ３に
おいて、ビット線ＢＬおよび／ＢＬは、メモリセルＭＣ
と結合される。
【０２８１】このように、同一メモリセル列に属するメ
モリセルＭＣは、ビット線ＢＬおよび／ＢＬのいずれか
と結合される。したがって、各メモリセル列に対応し
て、ビット線ＢＬと結合されるダミーメモリセルＤＭＣ
とビット線／ＢＬと結合されるダミーメモリセルＤＭＣ
とが配置される。ビット線ＢＬと結合されるダミーメモ
リセルＤＭＣに対して共通に、ダミーリードワード線Ｄ
ＲＷＬ１が配置される。同様に、ビット線／ＢＬと結合
されるダミーメモリセルＤＭＣに対しては、ダミーリー
ドワード線ＤＲＷＬ２が配置される。
【０２８２】イコライズトランジスタ６２−１〜６２−
ｍは、メモリセル列に対応してそれぞれ設けられ、ビッ
ト線対を構成するビット線ＢＬおよび／ＢＬの間を、ビ
ット線イコライズ信号ＢＬＥＱに応答して結合する。
【０２８３】このような構成とすることにより、選択さ
れたメモリセル列において、ビット線ＢＬおよび／ＢＬ
に対して、イコライズトランジスタ６２によって折返さ
れる往復電流を流すことによって、折返し型ビット線構
成に基づいたデータ書込を実行することができる。
【０２８４】このように、図１９に示されるビット線の
配置においては、ビット線対を構成するビット線ＢＬお
よび／ＢＬの各々に対して結合されるメモリセルの数を
同等できるので、同一ビット線対ＢＬＰを形成するビッ
ト線ＢＬおよび／ＢＬ間におけるＲＣ負荷のアンバラン
スを是正することができる。さらに、ダミーリードセル
を用いて、折返し型ビット線構成に基づいた、データ読
出動作を実行できるので、データ読出時における動作マ
ージンの向上をさらに達成することができる。
【０２８５】その部分の構成およびデータ読出時および
データ書込時における基本動作は、図１５の場合と同様
であるので、詳細な説明は繰返さない。
【０２８６】［実施の形態３の変形例２］以下において
は、ライトワード線ＷＷＬを複数の金属配線層を用いて
形成した場合の構成について説明する。
【０２８７】図２０は、実施の形態３の変形例２に従う
ライトワード線ＷＷＬの配置を説明する構造図である。
【０２８８】図２０を参照して、ライトワード線ＷＷＬ
は、金属配線層Ｍ２に形成されるＷＷＬｌと、第４の金
属配線層Ｍ４に形成されるＷＷＬｕとを含む。サブライ
トワード線ＷＷＬｕおよびＷＷＬｌは、磁気トンネル接
合部ＭＴＪを上下方向に挟むように配置される。
【０２８９】図２１は、同一のライトワード線を形成す
るサブワード線間の結合を説明する概念図である。
【０２９０】図２１（ａ）および（ｂ）を参照して、同
一のライトワード線ＷＷＬを形成するサブワード線ＷＷ
ＬｕおよびＷＷＬｌは、メモリアレイ１０の端部におい
て電気的に結合される。これにより、データ書込電流Ｉ
ｐをサブワード線ＷＷＬｕおよびＷＷＬｌを用いて往復
電流として流すことができる。
【０２９１】図２１（ａ）においては、スルーホール１
４４に配設される金属配線１４５を介してサブライトワ
ード線ＷＷＬｕおよびＷＷＬｌが電気的に結合される構
成が示される。
【０２９２】また、図２１（ｂ）に示されるように、サ
ブライトワード線ＷＷＬｕおよびＷＷＬｌの間に電気的
に結合されるＭＯＳトランジスタで形成されるライトワ
ード線電流制御スイッチＴＳＷを、両者の間を短絡する
ために配置することも可能である。
【０２９３】このような構成とすることによって、同一
のワード線ＷＷＬを形成するサブワード線ＷＷＬｕおよ
びＷＷＬｌに対して、データ書込電流Ｉｐを折返して互
いに逆方向の電流として流すことが可能となる。
【０２９４】再び図２０を参照して、サブライトワード
線ＷＷＬｌおよびＷＷＬｕにそれぞれ逆方向のデータ書
込電流Ｉｐが流すことにより、図１６および図１７の場
合と同様に、サブライトワード線ＷＷＬｕおよびＷＷＬ
ｌによって磁気トンネル接合部ＭＴＪにそれぞれ生じる
データ書込磁界は、同一方向に作用する。
【０２９５】また、他のメモリセルを含む周辺部におい
ては、これらのサブライトワード線ＷＷＬｕおよびＷＷ
Ｌｌによってそれぞれ生じる磁界は、互いにキャンセル
する方向に作用する。これにより、同じ電流値でも、よ
り大きなデータ書込磁界を磁気トンネル接合部ＭＴＪに
印加することができる。この結果、所望のデータ書込磁
界を発生するのに必要なデータ書込電流は低減される。
【０２９６】これにより、ＭＲＡＭデバイスの消費電流
の削減、ライトワード線ＷＷＬの電流密度の低減による
動作信頼性の向上、およびデータ書込時における発生磁
界ノイズ低減を同様に実現することができる。
【０２９７】［実施の形態３の変形例３］図２２は、実
施の形態３の変形例３に従うライトワード線の配置を説
明する図である。
【０２９８】図２２を参照して、行方向に沿ったメモリ
アレイ１０の一端において、行デコーダ２０およびワー
ド線ドライバ３０に含まれるライトワードドライバＷＷ
Ｄ１〜ＷＷＤｎが設けられる。ライトワードドライバＷ
ＷＤ１〜ＷＷＤｎは、ライトワード線ＷＷＬ１〜ＷＷＬ
ｎに対応してそれぞれ設けられ、行デコーダ２０のデコ
ード結果に応じて、対応するライトワード線ＷＷＬを活
性化して、データ書込電流Ｉｐを供給する。
【０２９９】各ライトワード線ＷＷＬは、図２０および
２１（ａ）に示される構造で配置される。すなわち、同
一のライトワード線ＷＷＬを形成するサブライトワード
線ＷＷＬｕおよびＷＷＬｌは、メモリアレイ１０の他端
において、スルーホールを介して金属配線１４５によっ
て電気的に結合される。
【０３００】ライトワードドライバＷＷＤ１〜ＷＷＤｎ
は、対応するライトワード線ＷＷＬのうち、サブライト
ワード線の一方ＷＷＬｕにデータ書込電流Ｉｐを供給す
る。同一のライトワード線ＷＷＬを形成する他方のサブ
ライトワード線ＷＷＬｌは、メモリアレイ１０の一端
（ライトワードドライバＷＷＤ側）において、接地電圧
Ｖｓｓと結合される。
【０３０１】このような構成とすることにより、データ
書込において、選択されたメモリセル列に対応するワー
ド線ＷＷＬにおいて、サブライトワード線ＷＷＬｕおよ
びＷＷＬｌを用いて、折返された往復電流としてデータ
書込電流Ｉｐを流すことができる。なお、ライトワード
ドライバＷＷＤおよび接地電圧Ｖｓｓとサブライトワー
ド線ＷＷＬｕおよびＷＷＬｌとの間の接続関係を入れ替
えて、サブライトワード線ＷＷＬｌをライトワードドラ
イバＷＷＤと結合し、サブライトワード線ＷＷＬｕを接
地電圧Ｖｓｓと結合する構成とすることも可能である。
【０３０２】［実施の形態３の変形例４］図２３は、実
施の形態３の変形例４に従うライトワード線の配置を説
明する図である。
【０３０３】図２３を参照して、実施の形態３の変形例
４に従う構成においては、各ライトワード線ＷＷＬに対
応して設けられるライトワードドライバＷＷＤが、メモ
リアレイ１０の両端に分割配置される。したがって、行
デコーダも、奇数行に対応するライトワードドライバを
活性化するための行デコーダ２０ａと、偶数行に対応す
るライトワードドライバを制御するための行デコーダ２
０ｂとに分割配置される。
【０３０４】既に説明したように、ライトワードドライ
バＷＷＤは、データ書込電流Ｉｐを供給するトランジス
タを含む構成となるため、比較的大きなサイズを必要と
する。したがって、このようにライトワードドライバＷ
ＷＤをメモリアレイの両側に分割して配置することによ
って、２行分のレイアウトピッチを活用して、ライトワ
ードドライバＷＷＤを配置できる。これにより、行方向
におけるライトワード線ＷＷＬの配置をより集積化する
ことができ、効率的にメモリアレイ１０の低面積化を図
ることが可能となる。
【０３０５】その他の部分の構成および動作について
は、図２２の場合と同様であるので詳細な説明は繰返さ
ない。
【０３０６】［実施の形態３の変形例５］図２４は、実
施の形態３の変形例５に従うライトワード線の配置を説
明する図である。
【０３０７】図２４を参照して、実施の形態３の変形例
５に従う構成においては、同一のワード線ＷＷＬを形成
するサブライトワード線ＷＷＬｕおよびＷＷＬｌは、メ
モリアレイ１０の一端（行デコーダ２０側）において、
メモリセル行に対応してそれぞれ設けられるライトワー
ド線電流制御スイッチＴＳＷによって電気的に結合され
る。
【０３０８】図２４には、一例として、ライトワード線
ＷＷＬ１およびＷＷＬ２に対応してそれぞれ設けられる
ライトワード線電流制御スイッチＴＳＷ１およびＴＳＷ
２が代表的に示される。ライトワード線電流制御スイッ
チＴＳＷは、行デコーダ２０によって制御されて、対応
するメモリセル行が選択された場合において、ターンオ
ンされる。
【０３０９】同一のライトワード線ＷＷＬを形成するサ
ブライトワード線ＷＷＬｕおよびＷＷＬｌは、メモリア
レイ１０の他端において、電源電圧Ｖｃｃおよび接地電
圧Ｖｓｓとそれぞれ結合される。したがって、行選択結
果に基づいて、ライトワード線電流制御スイッチＴＳＷ
がオンすることによって、対応するライトワード線ＷＷ
Ｌを構成するサブライトワード線ＷＷＬｕおよびＷＷＬ
ｌに、往復のデータ書込電流Ｉｐを流すことができる。
これにより、実施の形態３の変形例３および４と同様の
効果を得ることができる。
【０３１０】対応するライトワード線電流制御スイッチ
ＴＳＷがターンオフする期間においては、サブライトワ
ード線ＷＷＬｕおよびＷＷＬｌのそれぞれは、電源電圧
Ｖｃｃおよび接地電圧Ｖｓｓに設定される。したがっ
て、ライトワード線ＷＷＬの選択動作終了後に、ライト
ワード線ＷＷＬの電圧をスタンバイ状態もしくは非選択
状態に復帰させる動作を高速化することができる。
【０３１１】図２４には、サブライトワード線ＷＷＬｕ
およびＷＷＬｌは、メモリアレイ１０の他端において、
電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとそれぞれ結合さ
れる構成を例示したが、これらの接続関係を入れ換て、
サブライトワード線ＷＷＬｕおよびＷＷＬｌを接地電圧
Ｖｓｓおよび電源電圧Ｖｃｃとそれぞれ結合する構成と
することも可能である。
【０３１２】すなわち、データ書込時において往復のデ
ータ書込電流Ｉｐを流すために、ライトワード線ＷＷＬ
は長配線化するが、ライトワード線ＷＷＬをサブライト
ワード線ＷＷＬｕおよびＷＷＬｌに分割して、サブライ
トワード線のそれぞれを所定の電圧レベルに復帰させる
構成とすることにより、データ書込電流を往復電流とし
て流すことによる効果を享受しつつ、スタンバイ状態や
非選択状態に復帰する動作を高速化することが可能とな
る。
【０３１３】なお、実施の形態３の変形例３から５にお
いては、本来データ書込動作には無関係なダミーメモリ
セルＤＭＣに対しても、メモリセルＭＣに対応するのと
同様の構成を有する、ダミーライトワード線ＤＷＷＬ
１，ＤＷＷＬ２およびライトワードドライバＤＷＷＤ
１，ＤＷＷＤ２と、ライトワード線電流制御スイッチＴ
ＳＷ１およびＴＳＷ２とのうちの少なくとも一方が配置
される。
【０３１４】ただし、ダミーメモリセルＤＭＣに対し
て、データ書込電流を流す必要はないため、ダミーメモ
リセルに対応するライトワードドライバＤＷＷＤ１およ
びＤＷＷＤ２の入力は、電源電圧Ｖｃｃに固定される。
したがって、ダミーライトワード線ＤＷＷＬ１，ＤＷＷ
Ｌ２は、常時非活性状態（接地電圧Ｖｓｓ）に維持され
ており、電流が流されることはない。さらに、対応する
ライトワード線電流制御スイッチＴＳＷを構成するＮ型
ＭＯＳトランジスタのゲートは、接地電圧Ｖｓｓに固定
されて、ターンオフ状態が維持される。
【０３１５】ダミーメモリセルＤＭＣに対応する領域だ
け、ライトワード線ＷＷＬを配置しない構成を採用した
場合には、形状的な連続性が絶たれてしまうため、ＭＲ
ＡＭデバイスの形成時において形状不良を発生してしま
う可能性がある。したがって、データ書込動作が不要な
ダミーメモリセルに対しても、正規のメモリセルＭＣに
対するのと同様の構成を有するライトワード線、ライト
ワードドライバおよびおよびその周辺回路（図２４にお
けるライトワード線電流制御スイッチＴＳＷ）を配置す
ることによって、ＭＲＡＭデバイス形成時における形状
不良を回避することができる。
【０３１６】なお、実施の形態３およびその変形例に従
う、ビット線およびライトワード線の配置を、実施の形
態１および２の各々もしくはこれらを組み合わせた構成
とすることも可能である。この場合には、データ書込回
路およびデータ読出回路の構成を、実施の形態１，２お
よびこれらの変形例においてそれぞれ説明した構成とす
ればよい。
【０３１７】［実施の形態４］図２５は、実施の形態４
に従うＭＴＪメモリセルの構成を示す図である。
【０３１８】図２５を参照して実施の形態４に従うＭＴ
ＪメモリセルＭＣＤは、図９０に示した構成と同様に、
磁気トンネル接合部ＭＴＪおよびアクセスダイオードＤ
Ｍを備える。ＭＴＪメモリセルＭＣＤにおいては、リー
ドワード線ＲＷＬとライトワード線ＷＷＬとが分割して
配置される点が、図９０に示した構成と異なる。ビット
線ＢＬは、ライトワード線ＷＷＬおよびリードワード線
ＲＷＬと交差する方向に配置され、磁気トンネル接合部
ＭＴＪと電気的に結合される。
【０３１９】アクセスダイオードＤＭは、磁気トンネル
接合部ＭＴＪからリードワード線ＲＷＬに向かう方向を
順方向として、両者の間に結合される。ライトワード線
ＷＷＬは、他の配線と接続されることなく、磁気トンネ
ル接合部ＭＴＪと近接して設けられる。
【０３２０】図２６は、ＭＴＪメモリセルＭＣＤを半導
体基板上に配置した場合の構造図である。
【０３２１】図２６を参照して、半導体主基板ＳＵＢ上
に形成されるＮ型ウェルＮＷＬは、アクセスダイオード
ＤＭのカソードに相当する。半導体基板上にＭＴＪメモ
リセルを行列状に配置する場合においては、たとえば、
同一行に属するＭＴＪメモリセルに対して、Ｎ型ウェル
ＮＷＬ同士を電気的に結合することによって、リードワ
ード線ＲＷＬを特に設けることなく、図２５に示された
アクセスダイオードＤＭとリードワード線ＲＷＬとの結
合関係が実現できる。
【０３２２】Ｎ型ウェルＮＷＬ上に設けられたＰ型領域
ＰＡＲは、アクセスダイオードＤＭのアノードに相当す
る。Ｐ型領域ＰＡＲは、バリアメタル１４０および金属
膜１５０を介して磁気トンネル接合部ＭＴＪと電気的に
結合される。
【０３２３】ライトワード線ＷＷＬおよびビット線ＢＬ
は、金属配線層Ｍ１および金属配線層Ｍ２にそれぞれ配
置される。ビット線ＢＬは、磁気トンネル接合部ＭＴＪ
と結合するように配置される。
【０３２４】図２７は、ＭＴＪメモリセルＭＣＤに対す
る読出動作および書込動作を説明するタイミングチャー
トである。
【０３２５】図２７を参照して、データ書込時において
は、リードワード線ＲＷＬ、すなわちＮ型ウェルＮＷＬ
の電圧は、Ｈレベル（電源電圧Ｖｃｃ）に設定される。
データ読出においては、リードワード線ＲＷＬには電流
は流れない。
【０３２６】選択されたメモリセルに対応するライトワ
ード線ＷＷＬは、電源電圧Ｖｃｃが印加されて、データ
書込電流Ｉｐが流される。また、ビット線ＢＬについて
も、書込データのデータレベルに応じて、ビット線ＢＬ
の両端の一方ずつを電源電圧Ｖｃｃおよび接地電圧Ｖｓ
ｓに設定することにより、書込データのデータレベルに
応じたデータ書込電流±Ｉｗをビット線ＢＬに流すこと
ができる。
【０３２７】このようにして流されるデータ書込電流Ｉ
ｐおよび±Ｉｗによって、ＭＴＪメモリセルに対するデ
ータ読出が実行される。この場合において、リードワー
ド線ＲＷＬが電源電圧Ｖｃｃに設定されていることか
ら、データ書込時においては、アクセスダイオードＤＭ
は確実にオフされる。したがって、図９０に示されたＭ
ＴＪメモリセルと比較して、データ書込動作の安定化を
図ることができる。
【０３２８】次に、データ読出時の動作について説明す
る。データ読出前において、ビット線ＢＬは、接地電圧
Ｖｓｓにプリチャージされる。
【０３２９】データ読出の対象となるメモリセルＭＣＤ
に対応するリードワード線ＲＷＬは、データ読出時にお
いて活性状態（Ｌレベル：接地電圧Ｖｓｓ）に駆動され
る。これに応じて、アクセスダイオードＤＭは順バイア
スされるので、ビット線ＢＬ〜磁気トンネル接合部ＭＴ
Ｊ〜アクセスダイオードＤＭ〜ＲＷＬ（接地電圧Ｖｓ
ｓ）の経路にセンス電流Ｉｓを流して、データ読出を実
行することができる。
【０３３０】具体的には、センス電流Ｉｓによって、ビ
ット線ＢＬに生じる電圧変化を増幅することによって、
磁気トンネル接合部ＭＴＪに記憶されたデータの読出を
行なうことができる。
【０３３１】なお、図２６に示されるように、ビット線
ＢＬと磁気トンネル接合部ＭＴＪとの間の距離は、ライ
トワード線ＷＷＬと磁気トンネル接合部ＭＴＪとの距離
よりも小さいので、同一の電流量を流した場合において
も、ビット線ＢＬを流れるデータ書込電流によって生じ
る磁界の方が、ライトワード線ＷＷＬを流れるデータ書
込電流によって生じる磁界よりも大きい。
【０３３２】したがって、ほぼ同じ強度のデータ書込磁
界を磁気トンネル接合部ＭＴＪに与えるためには、ワー
ド線ＷＷＬに対して、ビット線ＢＬよりも大きなデータ
書込電流を流す必要がある。ビット線ＢＬおよびライト
ワード線ＷＷＬは、電気抵抗値を小さくするためにメタ
ル配線層に形成される。しかし、配線に流れる電流密度
が過大となると、エレクトロマイグレーション現象に起
因する断線や配線間短絡が発生して、動作の信頼性に支
障をきたす場合がある。このため、データ書込電流が流
れる配線の電流密度を抑制することが望ましい。
【０３３３】したがって、図２５に示されるＭＴＪメモ
リセルを半導体基板上に配置する場合には、ライトワー
ド線ＷＷＬの断面積を、より磁気トンネル接合部ＭＴＪ
に近いビット線ＢＬよりも大きくすることによって、大
きなデータ書込電流を流す必要があるライトワード線Ｗ
ＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性
を向上させることができる。
【０３３４】また、磁気トンネル接合部ＭＴＪとの距離
が大きく、より大きなデータ書込電流を流す必要がある
金属配線（図２６においてはライトワード線ＷＷＬ）
を、エレクトロマイグレーション耐性の高い材料によっ
て形成することも、信頼性の向上に効果がある。たとえ
ば、他の金属配線がアルミ合金（Ａｌ合金）で形成され
る場合に、エレクトロマイグレーション耐性を考慮する
必要のある金属配線を銅（Ｃｕ）によって形成すればよ
い。
【０３３５】図２８は、ＭＴＪメモリセルＭＣＤを行列
状に配置したメモリアレイの構成を示す概念図である。
【０３３６】図２８を参照して、半導体基板上に、ＭＴ
Ｊメモリセルを行列状に配することによって、高集積化
したＭＲＡＭデバイスを実現することができる。図２８
においては、２４に示されるＭＴＪメモリセルをｎ行×
ｍ列に配置する場合が示される。
【０３３７】既に説明したように、各ＭＴＪメモリセル
に対して、ビット線ＢＬ、ライトワード線ＷＷＬおよび
リードワード線ＲＷＬを配置する必要がある。したがっ
て、行列状に配置されたｎ×ｍ個のＭＴＪメモリセルに
対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよ
びリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット
線ＢＬ１〜ＢＬｍとが配置される。
【０３３８】図２９は、ライトワード線ＷＷＬを共有し
て行列状に配置されたＭＴＪメモリセルによって形成さ
れるメモリアレイの構成を示す概念図である。
【０３３９】図２９を参照して、図２５に示される構成
を有するＭＴＪメモリセルＭＣＤに対応する、リードワ
ード線ＲＷＬおよびライトワード線ＷＷＬは、行方向に
沿って配置されるが、ライトワード線ＷＷＬは、隣接す
るメモリセル間で共有される。
【０３４０】たとえば、リードワード線ＲＷＬ１と結合
されるＭＴＪメモリセルと、リードワード線ＲＷＬ２と
結合されるＭＴＪメモリセルとは、ライトワード線ＷＷ
Ｌ１を共有する。
【０３４１】このように、ライトワード線ＷＷＬを共有
することによって、メモリアレイ全体におけるライトワ
ード線ＷＷＬの配置本数を削減することができる。これ
により、メモリアレイにおけるＭＴＪメモリセルの配置
を高集積化して、チップ面積の削減を図ることができ
る。
【０３４２】また、このように、ライトワード線ＷＷＬ
の配置本数を削減することによって、図２６に示した金
属配線層Ｍ１において、ライトワード線ＷＷＬピッチの
配線ピッチを確保することができる。これにより、ライ
トワード線ＷＷＬの配線幅を容易に広くすることができ
る。これにより、ライトワード線ＷＷＬの断面積を、磁
気トンネル接合部ＭＴＪに対してより近接したビット線
ＢＬよりも大きく設定することが容易になる。この結
果、エレクトロマイグレーションの発生を抑制してＭＲ
ＡＭデバイスの信頼性向上を容易に図ることが可能とな
る。
【０３４３】［実施の形態４の変形例］このような配線
の共有は、従来の技術で説明した図９０に示す構成のＭ
ＴＪメモリセルに対しても適用することができる。
【０３４４】図３０は、ＭＴＪメモリセルの実施の形態
４の変形例に従う配置を示す概念図である。
【０３４５】図３０においては、図９０に示す構成を有
するＭＴＪメモリセルＭＣＤ´が集積配置されたメモリ
アレイが示される。
【０３４６】図３０を参照して、実施の形態４の変形例
においては、行列状に配置されたＭＴＪメモリセルにお
いて、列方向に隣接するメモリセルＭＣＤ´は、同一の
ワード線ＷＬを共有する。たとえば、第１番目のメモリ
セル行に属するメモリセルＭＣＤ´と、第２番目のメモ
リセル行に属するメモリセルＭＣＤ´とは、同一のワー
ド線ＷＬ１を共有する。
【０３４７】このような構成とすることにより、メモリ
アレイ全体におけるワード線ＷＬの本数を削減して、Ｍ
ＴＪメモリセルを高集積化して、チップ面積の削減を図
ることができる。
【０３４８】再び図９１を参照して、図９０に示された
ＭＴＪメモリセルにおいても、ワード線ＷＬと磁気トン
ネル接合部ＭＴＪとの間の距離は、ビット線ＢＬと磁気
トンネル接合部ＭＴＪとの間の距離よりも大きいので、
ワード線ＷＬにより大きなデータ書込電流を流す必要が
生じる。したがって、このようなＭＴＪメモリセルにお
いては、ワード線ＷＬの電流密度低減を図ることが、動
作信頼性の確保上重要である。
【０３４９】実施の形態４の変形例においては、より大
きなデータ書込電流を流す必要があるワード線ＷＬの配
線ピッチを容易に確保できるので、ワード線ＷＬの電流
密度を抑制して、ＭＲＡＭデバイスの信頼性向上を図る
ことができる。また、実施の形態４で説明したのと同様
に、より大きなデータ書込電流を流す必要のある配線の
材質を耐エレクトロマイグレーション性の高いに選定す
ることによって、ＭＡＲＡデバイスの動作信頼性をさら
に高めることができる。
【０３５０】［実施の形態５］実施の形態５以降におい
ては、リードワード線ＲＷＬおよびライトワード線ＷＷ
Ｌを互いに異なる方向に沿って配置する構成とすること
による、メモリアレイの高集積化について説明する。
【０３５１】図３１は、本発明の実施の形態５に従うＭ
ＲＡＭデバイス２の全体構成を示す概略ブロック図であ
る。
【０３５２】図３１を参照して、ＭＲＡＭデバイス２に
おいては、リードワード線ＲＷＬおよびライトワード線
ＷＷＬは、メモリアレイ１０上において、行方向および
列方向にそれぞれ沿って配置される。
【０３５３】これに対応して、ビット線は、リードビッ
ト線ＲＢＬおよびライトビット線ＷＢＬに分割されて、
メモリアレイ１０上において、列方向および行方向にそ
れぞれ沿って配置される。
【０３５４】したがって、ＭＲＡＭデバイス２は、図１
に示したＭＲＡＭデバイス１と比較して、ワード線ドラ
イバ３０がリードワード線ドライバ３０ｒおよびライト
ワード線ドライバ３０ｗに分割配置される点が異なる。
【０３５５】さらに、読出／書込制御回路５０，６０に
ついても、メモリアレイ１０に行方向に隣接して配置さ
れるデータ書込回路５０ｗ，６０ｗおよびデータ読出回
路５０ｒに分割して配置される。
【０３５６】これ以外の部分の構成および動作は、ＭＲ
ＡＭ１と同様であるので、詳細な説明は繰り返さない。
【０３５７】図３２は、実施の形態５に従うＭＴＪメモ
リセルの接続態様を示す回路図である。
【０３５８】図３２を参照して、磁気トンネル接合部Ｍ
ＴＪおよびアクセストランジスタＡＴＲを有するＭＴＪ
メモリセルに対して、リードワード線ＲＷＬ、ライトワ
ード線ＷＷＬ、ライトビット線ＷＢＬおよびリードビッ
ト線ＲＢＬが設けられる。アクセストランジスタＡＴＲ
には、半導体基板ＳＵＢ上に形成された電界効果トラン
ジスタであるＭＯＳトランジスタが代表的に適用され
る。
【０３５９】アクセストランジスタＡＴＲのゲートは、
リードワード線ＲＷＬと結合される。アクセストランジ
スタＡＴＲは、リードワード線ＲＷＬが選択状態（Ｈレ
ベル：電源電圧Ｖｃｃ）に活性化されるとターンオンし
て、磁気トンネル接合部ＭＴＪを含む電流経路を形成す
る。一方、リードワード線ＲＷＬが非選択状態（Ｌレベ
ル：接地電圧Ｖｓｓ）に非活性化される場合には、アク
セストランジスタＡＴＲはターンオフされるので、磁気
トンネル接合部ＭＴＪを含む電流経路は形成されない。
【０３６０】ライトワード線ＷＷＬおよびライトビット
線ＷＢＬとは、磁気トンネル接合部ＭＴＪと近接するよ
うに、互いに直交する方向に配置される。このように、
リードワード線ＲＷＬとライトワード線ＷＷＬとを互い
に直交する方向に配置することによって、リードワード
線ドライバ３０ｒとライトワード線ドライバ３０ｗとを
分割して配置することができる。
【０３６１】また、ライトワード線ＷＷＬは、ＭＴＪメ
モリセルの他の部位と結合することなく、独立して配置
することができるので、磁気トンネル接合部ＭＴＪとの
間における磁気カップリングの向上を優先して配置する
ことができる。これにより、ライトワード線ＷＷＬを流
れるデータ書込電流Ｉｐを抑制することができる。
【０３６２】リードワード線ＲＷＬおよびライトワード
線ＷＷＬは、データ読出時およびデータ書込時において
それぞれ独立に活性化されるので、これらのドライバは
元来独立なものとして設計することができる。したがっ
て、ライトワード線ドライバ３０ｗとリードワード線ド
ライバ３０ｒとを分割して小型化し、メモリアレイ１０
に隣接する、異なる領域にそれぞれ配置することができ
るので、レイアウトの自由度を向上させて、レイアウト
面積すなわちＭＲＡＭデバイスのチップ面積を減少させ
ることができる。
【０３６３】磁気トンネル接合部ＭＴＪは、リードビッ
ト線ＲＢＬとアクセストランジスタＡＴＲとの間に電気
的に結合される。したがって、データ読出時において、
電流を流す必要がないライトビット線ＷＢＬの電圧レベ
ルを接地電圧Ｖｓｓに設定することによって、アクセス
トランジスタＡＴＲのターンオンに応答して、リードビ
ット線ＲＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセスト
ランジスタＡＴＲ〜ライトビット線ＷＢＬ（接地電圧Ｖ
ｓｓ）の電流経路が形成される。この電流経路にセンス
電流Ｉｓを流すことによって、磁気トンネル接合部ＭＴ
Ｊの記憶データのレベルに応じた電圧変化をリードビッ
ト線ＲＢＬに生じさせて、記憶データを読出ことができ
る。
【０３６４】データ書込時においては、ライトワード線
ＷＷＬおよびライトビット線ＷＢＬにそれぞれデータ書
込電流が流され、これらのデータ書込電流によってそれ
ぞれ生じる磁界の和が、一定磁界すなわち図８４に示さ
れるアステロイド特性線を超える領域に達することによ
って、磁気トンネル接合部ＭＴＪに記憶データが書込ま
れる。
【０３６５】図３３は、実施の形態５に従うＭＴＪメモ
リセルに対するデータ書込およびデータ読出を説明する
ためのタイミングチャート図である。
【０３６６】まず、データ書込時の動作について説明す
る。ライトワード線ドライバ３０ｗは、列デコーダ２５
の列選択結果に応じて、選択列に対応するライトワード
線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非
選択列においては、ライトワード線ＷＷＬの電圧レベル
は非選択状態（Ｌレベル）に維持される。ワード線電流
制御回路４０によって各ライトワード線ＷＷＬは接地電
圧Ｖｓｓと結合されているので、選択列においてライト
ワード線ＷＷＬにデータ書込電流Ｉｐが流れる。
【０３６７】リードワード線ＲＷＬは、データ書込時に
おいては非選択状態（Ｌレベル）に維持される。データ
書込時においては、読出制御回路５０ｒは、センス電流
Ｉｓを供給せず、リードビット線ＲＢＬを高電圧状態
（Ｖｃｃ）にプリチャージする。また、アクセストラン
ジスタＡＴＲはターンオフ状態を維持するので、データ
書込時においては、リードビット線ＲＢＬに電流は流れ
ない。
【０３６８】書込制御回路５０ｗおよび６０ｗは、メモ
リアレイ１０の両端におけるライトビット線ＷＢＬの電
圧を制御することによって、書込データＤＩＮのデータ
レベルに応じた方向のデータ書込電流を生じさせる。
【０３６９】たとえば、“１”の記憶データを書込む場
合には、書込制御回路６０ｗ側のビット線電圧を高電圧
状態（電源電圧Ｖｃｃ）に設定し、反対側の書込制御回
路５０ｗ側のビット線電圧を低電圧状態（接地電圧Ｖｓ
ｓ）に設定する。これにより、書込制御回路６０ｗから
５０ｗに向かう方向にデータ書込電流＋Ｉｗがライトビ
ット線ＷＢＬを流れる。
【０３７０】一方、“０”の記憶データを書込む場合に
は、書込制御回路５０ｗ側および６０ｗ側のビット線電
圧を高電圧状態および低電圧状態にそれぞれ設定し、書
込制御回路５０ｗから６０ｗへ向かう方向にデータ書込
電流−Ｉｗがライトビット線ＷＢＬを流れる。この際
に、データ書込電流±Ｉｗは、行デコーダ２０の行選択
結果に応じて、選択行に対応するライトビット線ＷＢＬ
に選択的に流される。
【０３７１】このように、データ書込電流Ｉｐおよび±
Ｉｗの方向を設定することにより、データ書込時におい
て、書込まれる記憶データのレベル“１”，“０”に応
じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのい
ずれか一方を選択して、ライトワード線ＷＷＬのデータ
書込電流Ｉｐをデータレベルに関係なく一定方向に固定
することができる。これにより、ライトワード線ＷＷＬ
に流れるデータ書込電流Ｉｐの方向を常に一定にするこ
とができるので、既に説明したように、ワード線電流制
御回路４０の構成を簡略化することができる。
【０３７２】次にデータ読出動作について説明する。デ
ータ読出時においては、ライトワード線ＷＷＬは非選択
状態（Ｌレベル）に維持され、その電圧レベルはワード
線電流制御回路４０によって接地電圧Ｖｓｓに固定され
る。データ読出時において、書込制御回路５０ｗおよび
６０ｗは、ライトビット線ＷＢＬに対するデータ書込電
流の供給を停止するとともに、ライトビット線ＷＢＬを
接地電圧Ｖｓｓに設定する。
【０３７３】一方、リードワード線ドライバ３０ｒは、
行デコーダ２０の行選択結果に応じて、選択行に対応す
るリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動
する。非選択行においては、リードワード線ＲＷＬの電
圧レベルは非選択状態（Ｌレベル）に維持される。読出
制御回路５０ｒは、データ読出時において、データ読出
を実行するための一定量のセンス電流Ｉｓを選択列のリ
ードビット線ＲＢＬに供給する。リードビット線ＲＢＬ
は、データ読出前において高電圧状態（Ｖｃｃ）にプリ
チャージされているので、リードワード線ＲＷＬの活性
化に応答したアクセストランジスタＡＴＲのターンオン
によって、センス電流Ｉｓの電流経路がＭＴＪメモリセ
ル内に形成され、記憶データに応じた電圧変化（降下）
がリードビット線ＲＢＬに生じる。
【０３７４】図３３においては、一例として記憶される
データレベルが“１”である場合に、固定磁気層ＦＬと
自由磁気層ＶＬとにおける磁界方向が同一であるとする
と、記憶データが“１”である場合にリードビット線Ｒ
ＢＬの電圧変化ΔＶ１は小さく、記憶データが“０”で
ある場合のリードビット線ＲＢＬの電圧変化ΔＶ２は、
ΔＶ１よりも大きくなる。これらの電圧降下ΔＶ１およ
びΔＶ２の差を検知することによって、ＭＴＪメモリセ
ルの記憶データを読出すことができる。
【０３７５】また、リードビット線ＲＢＬにおいて、デ
ータ読出に備えたプリチャージ電圧とデータ書込時にお
ける設定電圧とを同一の電源電圧Ｖｃｃに揃えているの
で、データ読出の開始時におけるプリチャージ動作を効
率化することができ、データ読出動作の高速化が図られ
る。なお、リードビット線ＲＢＬのプリチャージ電圧を
接地線圧Ｖｓｓとする場合にも、データ書込時における
設定電圧を接地電圧Ｖｓｓとすればよい。
【０３７６】同様に、データ読出時に接地電圧Ｖｓｓに
設定する必要があるライトビット線ＷＢＬについても、
データ書込終了後の設定電圧を接地電圧Ｖｓｓに揃える
ことによって、データ読出動作の高速化が図られる。
【０３７７】図３４は、実施の形態５に従うＭＴＪメモ
リセルの配置を説明する構造図である。
【０３７８】図３４を参照して、アクセストランジスタ
ＡＴＲは、半導体基板ＳＵＢ上のｐ型領域ＰＡＲに形成
される。ライトビット線ＷＢＬは、第１の金属配線層Ｍ
１に形成されて、アクセストランジスタＡＴＲのソース
／ドレイン領域の一方１１０と電気的に結合される。他
方のソース／ドレイン領域１２０は、第１の金属配線層
Ｍ１に設けられた金属配線、バリアメタル１４０および
コンタクトホールに形成された金属膜１５０を経由し
て、磁気トンネル接合部ＭＴＪと電気的に結合される。
【０３７９】リードビット線ＲＢＬは、磁気トンネル接
合部ＭＴＪと電気的に結合するように、第３の金属配線
層Ｍ３に設けられる。ライトワード線ＷＷＬは、第２の
金属配線層Ｍ２に配置される。ライトワード線ＷＷＬ
は、ＭＴＪメモリセルの他の部位と結合することなく、
独立して配置することができるので、磁気トンネル接合
部ＭＴＪとの間の磁気カップリングを高めることができ
るように、自由に配置することができる。
【０３８０】このような構成とすることにより、ＭＴＪ
メモリセルに対して、リードワード線ＲＷＬとライトワ
ード線ＷＷＬとを互いに直交する方向に配置して、リー
ドワード線ＲＷＬおよびライトワード線ＷＷＬにそれぞ
れ対応するリードワード線ドライバ３０ｒおよびライト
ワード線ドライバ３０ｗを独立に配置してレイアウトの
自由度を高めることができる。データ読出時におけるワ
ード線駆動電流が過大になることを防いで、不要な磁気
ノイズの発生を防止することができる。
【０３８１】図３５は、メモリアレイ１０およびその周
辺回路の実施の形態５に従う構成を説明するための図で
ある。
【０３８２】図３５を参照して、実施の形態５に従うメ
モリアレイ１０においては、図３２に示される構成を有
するメモリセルＭＣが行列状に配置される。リードワー
ド線ＲＷＬおよびライトワード線ＷＷＬは、行方向およ
び列方向に沿ってそれぞれ配置され、リードビット線Ｒ
ＢＬおよびライトビット線ＷＢＬは、列方向および列方
向に沿ってそれぞれ配置される。
【０３８３】ワード線電流制御回路４０は、各ライトワ
ード線ＷＷＬを接地電圧Ｖｓｓと結合する。これによ
り、データ読出時およびデータ書込時における、ライト
ワード線ＷＷＬの電圧および電流を図３３に示されるよ
うに制御することができる。
【０３８４】行方向に隣接するメモリセルは、リードビ
ット線ＲＢＬを共有する。また、列方向に隣接するメモ
リセルは、ライトビット線ＷＢＬを共有する。
【０３８５】たとえば、第１番目および第２番目のメモ
リセル列に属するメモリセル群は、同一のリードビット
線ＲＢＬ１を共有し、第３番目および第４番目のメモリ
セル列に属するメモリセル群は、同一のリードビット線
ＲＢＬ２を共有する。さらに、第２番目および第３番目
のメモリセル行に属するメモリセル群によって、ライト
ビット線ＷＢＬ２が共有される。以降のメモリセル行お
よびメモリセル列に対しても、リードビット線ＲＢＬお
よびライトビット線ＷＢＬは、同様に交互に配置され
る。
【０３８６】同一のリードビット線ＲＢＬもしくはライ
トビット線ＷＢＬに対応して、複数のメモリセルＭＣが
データ読出もしくはデータ書込の対象となるとデータ衝
突が発生するので、メモリセルＭＣは交互配置される。
【０３８７】このような構成とすることにより、メモリ
アレイ１０におけるリードビット線ＲＢＬおよびライト
ビット線ＷＢＬの配線ピッチを緩和できる。この結果、
メモリセルＭＣを効率的に配置してメモリアレイ１０を
高集積化し、ＭＲＡＭデバイスのチップ面積を削減する
ことができる。
【０３８８】次に、センス電流Ｉｓおよびデータ書込電
流±Ｉｗを流すための周辺回路の構成について説明す
る。
【０３８９】データ読出に関するコラム選択は、リード
ビット線ＲＢＬごとに設けられたリードコラム選択線Ｒ
ＣＳＬおよびリードコラム選択ゲートＲＣＳＧによって
実行される。図３５においては、リードビット線ＲＢＬ
１およびＲＢＬ２に対応して設けられるリードコラム選
択線ＲＣＳＬ１、ＲＣＳＬ２およびリードコラム選択ゲ
ートＲＣＳＧ１、ＲＣＳＧ２が代表的に示される。
【０３９０】列デコーダ２５は、データ読出時におい
て、列選択結果に応じて、複数のリードコラム選択線Ｒ
ＣＳＬのうちの１本を選択状態（Ｈレベル）に活性化す
る。
【０３９１】リードコラム選択ゲートＲＣＳＧは、対応
するリードコラム選択線ＲＣＳＬの電圧に応じて、リー
ドデータ線ＲＤＬと対応するリードビット線ＲＢＬとを
接続する。リードデータ線ＲＤＬには、データ読出回路
５５ｅによって、センス電流Ｉｓが供給される。
【０３９２】図３６は、データ読出回路５５ｅの構成を
示す回路図である。図３６を参照して、データ読出回路
５５ｅは、図１５に示したデータ読出回路５５ｄと比較
して、ノードＮｒ１に対してのみセンス電流Ｉｓを供給
する点で異なる。これに対応して、図７に示されたトラ
ンジスタ１６４は省略され、参照電圧Ｖｒｒは、トラン
ジスタ１６３のゲートのみに入力される。
【０３９３】データ読出回路５１ｒは、センス電流Ｉｓ
によって生じる電圧降下を、基準となる電圧降下ΔＶｒ
と比較して読出データＤＯＵＴのデータレベルを検知す
る。ΔＶｒは、Ｈレベルデータを読出した場合における
データ線の電圧降下をΔＶｈとし、Ｌレベルデータを読
出した場合におけるデータ線の電圧降下をΔＶｌとする
と、ΔＶｈとΔＶｌとの中間値となるように設定され
る。
【０３９４】したがって、データ読出回路５５ｅにおい
ては、ノードＮｓ２の電圧レベルが（Ｖｃｃ−ΔＶｒ）
となるように抵抗１６７の抵抗値は設定される。
【０３９５】再び図３５を参照して、リードコラム選択
ゲートＲＣＳＧを介して、列選択結果に応じたリードビ
ット線ＲＢＬに選択的に、センス電流Ｉｓが供給され
る。
【０３９６】行選択結果に応じて、リードワード線ドラ
イバ３０ｒは、リードワード線ＲＷＬを選択的に活性化
する。これにより、選択されたメモリセル行に対応する
ＭＴＪメモリセルにセンス電流Ｉｓを流すことができ
る。
【０３９７】一方、データ書込に関するコラム選択は、
列選択結果に応じた、ライトワード線ドライバ３０ｗに
よる、ライトワード線ＷＷＬの選択的な活性化によって
実行される。各ライトワード線ＷＷＬは、ワード線電流
制御回路４０において、接地電圧Ｖｓｓと結合される。
【０３９８】ライトビット線ＷＢＬは、ライトワード線
ＷＷＬと直交する方向に、メモリセル行に対応して設け
られる。したがって、ライトビット線ＷＢＬごとに設け
られたリードロウ選択線およびライトロウ選択ゲートに
よって、データ書込に関する行選択が実行される。
【０３９９】図３５においては、ライトビット線ＷＢＬ
１およびＷＢＬ２に対応して設けられるライトロウ選択
線ＷＲＳＬ１、ＷＲＳＬ２およびライトロウ選択ゲート
ＷＲＳＧ１、ＷＲＳＧ２が代表的に示される。以下にお
いては、リードロウ選択線およびライトロウ選択ゲート
を総括的に表記する場合には、符号ＷＲＳＬおよびＷＲ
ＳＧをそれぞれ用いることとする。
【０４００】ライトロウ選択ゲートＷＲＳＧは、対応す
るライトビット線ＷＢＬとライトデータ線ＷＤＬとの間
に電気的に結合されて、対応するライトロウ選択線ＷＲ
ＳＬの電圧に応じてオン／オフする。
【０４０１】読出／書込制御回路６０は、ライトビット
線ＷＢＬに対応してそれぞれ配置される、ビット線電流
制御トランジスタを含む。図３５においては、ライトビ
ット線ＷＢＬ１，ＷＢＬ２に対応してそれぞれ設けられ
るビット線電流制御トランジスタ６３−１，６３−２が
代表的に示される。以下においては、これらのビット線
電流制御トランジスタを総称する場合には、符号６３を
用いることとする。
【０４０２】ビット線電流制御トランジスタ６３は、対
応するライトビット線ＷＢＬとデータ線／ＷＤＬとの間
に電気的に結合されて、対応するライトロウ選択線ＷＲ
ＳＬの電圧に応じてオン／オフする。
【０４０３】データ線ＷＤＬおよび／ＷＤＬに対して
は，図７に示したデータ書込電流５１ｂによってデータ
書込電流±Ｉｗが供給される。したがって、行デコーダ
２０における行選択結果に応じて、選択されたメモリセ
ル行に対応するライトビット線ＷＢＬにデータ書込電流
±Ｉｗを流すことができる。
【０４０４】読出／書込制御回路６０は、さらに、リー
ドビット線ＲＢＬに対応してそれぞれ配置されるプリチ
ャージトランジスタと、ライトビット線ＷＢＬに対応し
て配置されるライトビット線電圧制御トランジスタとを
含む。
【０４０５】図３５においては、リードビット線ＲＢＬ
１，ＲＢＬ２に対応してそれぞれ設けられるプリチャー
ジトランジスタ６４−１，６４−２とライトビット線Ｗ
ＢＬ１，ＷＢＬ２に対応してそれぞれ設けられるライト
ビット線電圧制御トランジスタ６５−１，６５−２とが
代表的に示される。以下においては、これらの複数のラ
イトビット線電圧制御トランジスタを総称する場合に
は、符号６５を用いることとする。
【０４０６】ライトビット線電圧制御トランジスタ６５
の各々は、データ読出時においてオンして、センス電流
Ｉｓの電流経路を確保するために、対応するライトビッ
ト線ＷＢＬを接地電圧Ｖｓｓと結合する。データ読出時
以外には、各ライトビット線電圧制御トランジスタ６５
はオフされて、各ライトビット線ＷＢＬは接地電圧Ｖｓ
ｓと切離される。プリチャージトランジスタ６４の動作
は、図２で説明したのと同様であるので、説明は繰り返
さない。
【０４０７】このような構成とすることにより、データ
書込時においては、選択されたメモリセル行に対応する
ライトビット線ＷＢＬに対して、ライトデータ線ＷＤＬ
〜ライトロウ選択ゲートＷＲＳＧ〜ライトビット線ＷＢ
Ｌ〜ビット線電流制御トランジスタ６３〜データ線／Ｗ
ＤＬの経路にデータ書込電流±Ｉｗを流すことができ
る。なお、データ書込電流±Ｉｗの方向は、実施の形態
１と同様にライトデータ線ＷＤＬ，／ＷＤＬの電圧を設
定することによって制御できる。したがって、実施の形
態１と同様に、データ書込に関連する周辺回路、すなわ
ちデータ書込回路５０ｗおよび読出／書込制御回路６０
の構成を簡易にすることができる。
【０４０８】このように、リードワード線ＲＷＬとライ
トワード線ＷＷＬとを直交配置し、かつライトビット線
ＷＢＬおよびリードビット線ＲＢＬを隣接メモリセル間
で共有する構成においても、図３３に示したようなデー
タ書込およびデータ読出を実行することができる。
【０４０９】このような構成とすることにより、メモリ
アレイ１０におけるライトビット線ＷＢＬおよびリード
ビット線ＲＢＬの配線ピッチを緩和できる。この結果、
メモリセルＭＣを効率的に配置してメモリアレイ１０を
高集積化し、ＭＲＡＭデバイスのチップ面積を削減する
ことができる。
【０４１０】また、ライトビット線ＷＢＬの配線ピッチ
の緩和によって、ライトビット線ＷＢＬの配線幅をより
広く確保することができる。これにより、以下に述べる
効果がさらに生じる。
【０４１１】既に説明したように、データ書込時におい
ては、ビット線ＢＬおよびライトワード線ＷＷＬの両方
にデータ書込電流を流すことが必要である。
【０４１２】図３４に示したように実施の形態５に従う
ＭＴＪメモリセルの構成においては、高さ方向における
ライトビットＷＢＬと磁気トンネル接合部ＭＴＪとの間
の距離は、ライトワード線ＷＷＬと磁気トンネル接合部
ＭＴＪとの間の距離よりも大きい。したがって、データ
書込時において、磁気トンネル接合部ＭＴＪとの間の距
離が大きいライトビット線ＷＢＬに対して、より大きな
電流を流す必要が生じる。
【０４１３】しかし、ライトビット線ＷＢＬは、隣接す
るメモリセル列間で共有されるため、メモリセル行２行
分の配置スペースを用いてライトビット線ＷＢＬを配置
することができる。したがって、各ライトビット線ＷＢ
Ｌの配線幅を広くして、少なくともライトワード線ＷＷ
Ｌよりも広い配線幅、すなわち大きな断面積を確保し
て、電流密度を抑制できる。
【０４１４】このように、データ書込電流を流す配線の
うちの、構造上磁気トンネル接合部ＭＴＪからの距離が
より大きい一方の配線を、隣接するメモリセル間で共有
する構成とすることによって、ＭＲＡＭデバイスの信頼
性を向上させることができる。
【０４１５】また、磁気トンネル接合部ＭＴＪとの間の
距離が大きい金属配線（図３４におけるライトビット線
ＷＢＬ）を、エレクトロマイグレーション耐性の高い材
料によって形成することも信頼性の向上に効果がある。
たとえば、他の金属配線がアルミ合金（Ａｌ合金）で形
成される場合に、エレクトロマイグレーション耐性を考
慮する必要のある金属配線を銅（Ｃｕ）によって形成す
ればよい。
【０４１６】［実施の形態５の変形例１］図３７は、メ
モリアレイ１０およびその周辺回路の実施の形態５の変
形例１に従う構成を説明するための図である。
【０４１７】図３７を参照して、実施の形態５の変形例
１に従うメモリアレイ１０においては、隣接するメモリ
セルは、同一のライトワード線ＷＷＬを共有する。たと
えば、第１番目および第２番目のメモリセル列に属する
メモリセル群は、１本のライトワード線ＷＷＬ１を共有
する。以降のメモリセル列に対しても、ライトワード線
ＷＷＬは、同様に配置される。
【０４１８】ここで、データ書込を正常に実行するため
には、同一のライトワード線ＷＷＬおよび同一のライト
ビット線ＷＢＬの交点に配置されるメモリセルＭＣが複
数個存在しないことが必要である。したがって、メモリ
セルＭＣは交互配置される。
【０４１９】リードビット線ＲＢＬおよびライトビット
線ＷＢＬに対する、データ書込およびデータ読出に関す
る周辺回路の構成と、データ読出およびデータ書込時に
おける各メモリセルの動作とは、実施の形態５と同様で
あるので、詳細な説明は繰り返さない。
【０４２０】このような構成とすることにより、メモリ
アレイ１０におけるライトワード線ＷＷＬの配線ピッチ
を緩和できる。この結果、メモリセルＭＣを効率的に配
置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイ
スのチップ面積を削減することができる。
【０４２１】［実施の形態５の変形例２］図３８は、メ
モリアレイ１０およびその周辺回路の実施の形態５の変
形例２に従う構成を説明するための図である。
【０４２２】図３８を参照して、実施の形態５の変形例
２に従うメモリアレイ１０においては、実施の形態５の
変形例１に従う構成と比較して、列方向に隣接するメモ
リセルによって、同一のリードワード線ＲＷＬがさらに
共有される。たとえば、第１番目および第２番目のメモ
リセル行に属するメモリセル群は、同一のリードワード
線ＲＷＬ１を共有する。以降のメモリセル行に対して
も、リードワード線ＲＷＬは、同様に配置される。
【０４２３】ここで、データ読出およびデータ書込を正
常に実行するためには、１本ののリードワード線ＲＷＬ
もしくはライトワード線ＷＷＬによって選択される複数
メモリセルＭＣが、同一のリードビット線ＲＢＬあるい
はライトビット線ＷＢＬに同時に結合されないことが必
要である。したがって、リードビット線ＲＢＬおよびラ
イトビット線ＷＢＬは、各メモリセル列および各メモリ
セル行ごとにそれぞれ配置され、さらに、メモリセルＭ
Ｃは交互配置される。
【０４２４】その他の部分の構成と、データ読出および
データ書込時における各メモリセルの動作とは、実施の
形態５と同様であるので、詳細な説明は繰り返さない。
【０４２５】このような構成とすることにより、メモリ
アレイ１０におけるリードワード線ＲＷＬおよびライト
ワード線ＷＷＬの配線ピッチを緩和できる。この結果、
メモリセルＭＣを効率的に配置してメモリアレイ１０を
高集積化し、ＭＲＡＭデバイスのチップ面積を削減する
ことができる。
【０４２６】［実施の形態５の変形例３］図３９は、実
施の形態５の変形例３に従うメモリアレイ１０および周
辺回路の構成を示すブロック図である。
【０４２７】図３９を参照して、行列状に配置された実
施の形態５に従う構成のメモリセルに対して、隣接する
２個のメモリセル列によって形成されるメモリセル列の
組ごとに、対応する２本のリードビット線ＲＢＬを用い
て折返し型ビット線構成が実現される。たとえば、第１
番目および第２番目のメモリセル列にそれぞれ対応する
リードビット線ＲＢＬ１およびＲＢＬ２によって、リー
ドビット線対を構成することができる。この場合は、リ
ードビット線ＲＢＬ２は、リードビット線ＲＢＬ１と相
補に設けられるので、リードビット線／ＲＢＬ１とも表
記する。
【０４２８】以下においては、各リードビット線対を構
成するリードビット線のうち、奇数番目のメモリセル列
に対応する一方ずつおよび、偶数番目のメモリセル列に
対応する他方ずつのそれぞれをリードビット線ＲＢＬお
よび／ＲＢＬとも総称する。
【０４２９】リードコラム選択線は、リードビット線対
ごとに、すなわちメモリセル列の組ごとに設けられる。
したがって、同一の組に対応する２個のリードコラム選
択ゲートＲＣＳＧは、共通のリードコラム選択線ＲＣＳ
Ｌに応答して、オン／オフする。
【０４３０】たとえば、第１番目および第２番目のメモ
リセル列に対応するリードコラム選択ゲートＲＣＳＧ１
およびＲＣＳＧ２は、共通のリードコラム選択線ＲＣＳ
Ｌ１に応じて動作する。奇数列のリードビット線ＲＢＬ
に対応して設けられるリードコラム選択ゲートＲＣＳＧ
１，ＲＣＳＧ３，…は、対応するリードビット線ＲＢＬ
とリードデータ線ＲＤＬとの間に電気的に結合される。
一方、偶数列のリードビット線／ＲＢＬに対応して設け
られるリードコラム選択ゲートＲＣＳＧ２，ＲＣＳＧ
４，…は、対応するリードビット線／ＲＢＬとリードデ
ータ線／ＲＤＬとの間に電気的に結合される。
【０４３１】列選択結果に応じて活性化されたリードコ
ラム選択線ＲＣＳＬに応答して、対応する２個のリード
コラム選択ゲートＲＣＳＧがオンする。この結果、選択
されたメモリセル列に対応するリードビット線対を構成
するリードビット線ＲＢＬおよび／ＲＢＬは、リードデ
ータ線対を構成するリードデータ線ＲＤＬおよび／ＲＤ
Ｌと電気的に結合される。
【０４３２】さらに、リードビット線ＲＢＬおよび／Ｒ
ＢＬの各々に対応して、図３５で説明したのと同様のプ
リチャージトランジスタ６４が配置される。すでに説明
したように、データ読出時においては、プリチャージト
ランジスタ６４はオフされる。
【０４３３】この結果、選択されたメモリセル列に対応
するリードビット線ＲＢＬおよび／ＲＢＬの各々には、
データ読出回路５５ｄによって供給されるセンス電流Ｉ
ｓが流される。データ読出回路５５ｄの構成は，図１５
にすでに示したので，詳細な説明は繰り返さない。
【０４３４】したがって、データ読出は、リードビット
線ＲＢＬおよび／ＲＢＬの一方ずつと選択的に結合可能
な、実施の形態１と同様のダミーメモリセルＤＭＣを用
いて実行される。これにより、いわゆる折返し型ビット
線構成に基づいて、データ読出のマージンを確保するこ
とができる。
【０４３５】同様に、隣接する２個のメモリセル行によ
って形成されるメモリセル行の組ごとに、対応する２本
のライトビット線ＷＢＬを用いて折返し型ビット線構成
が実現される。たとえば、第１番目および第２番目のメ
モリセル行にそれぞれ対応するライトビット線ＷＢＬ１
およびＷＢＬ２によって、ライトビット線対を構成する
ことができる。この場合は、ライトビット線ＷＢＬ２
は、ライトビット線ＷＢＬ１と相補に設けられるので、
ライトビット線／ＷＢＬ１とも表記する。
【０４３６】以降のメモリセル列に対しても同様に、メ
モリセル列および行の組ごとにライトビット線対および
リードビット線対を構成するように、各リードビット線
ＲＢＬおよびライトビット線ＷＢＬは配置される。
【０４３７】各ライトビット線対を構成するライトビッ
ト線のうち、奇数番目のメモリセル行に対応する一方ず
つおよび、偶数番目のメモリセル列に対応する他方ずつ
のそれぞれをライトビット線ＷＢＬおよび／ＷＢＬとも
総称する。これにより、いわゆる折返し型ビット線構成
に基づいてデータ書込を実行することができる。
【０４３８】ライトロウ選択線ＷＲＳＬは、ライトビッ
ト線対ごとに、すなわちメモリセル行の組ごとに設けら
れる。したがって、同一の組に対応する２個のライトロ
ウ選択ゲートＷＲＳＧは、共通のライトロウ選択線ＷＲ
ＳＬに応答して、オン／オフする。
【０４３９】たとえば、第１番目および第２番目のメモ
リセル行に対応するライトロウ選択ゲートＷＲＳＧ１お
よびＷＲＳＧ２は、共通のライトロウ選択線ＷＲＳＬ１
に応じて動作する。
【０４４０】奇数行のライトビット線ＷＢＬに対応して
設けられるライトロウ選択ゲートＷＲＳＧ１，ＷＲＳＧ
３，…は、対応するライトビット線ＷＢＬとライトデー
タ線ＷＤＬとの間に電気的に結合される。一方、偶数列
のライトビット線／ＷＢＬに対応して設けられるライト
ロウ選択ゲートＷＲＳＧ２，ＷＲＳＧ４，…は、対応す
るライトビット線／ＷＢＬとライトデータ線／ＷＤＬと
の間に電気的に結合される。
【０４４１】行選択結果に応じて活性化されたライトロ
ウ選択線ＷＲＳＬに応答して、対応する２個のライトロ
ウ選択ゲートＷＲＳＧがオンする。この結果、選択され
たメモリセル行に対応するライトビット線対を構成する
ライトビット線ＷＢＬおよび／ＷＢＬは、ライトデータ
線対を構成するライトデータ線ＷＤＬおよび／ＷＤＬの
それぞれと電気的に結合される。
【０４４２】さらに、各ライトビット線対において、ラ
イトビット線ＷＢＬおよび／ＷＢＬを接続するためのイ
コライズトランジスタ６２が、図３５に示されたビット
線電流制御トランジスタ６３に代えて配置される。イコ
ライズトランジスタ６２は、たとえば制御信号ＷＥに応
答して動作し、データ書込時において、同一ライトビッ
ト線対を構成する２本のビット線間を短絡する。また、
ライトビット線ＷＢＬおよび／ＷＢＬの各々に対応し
て、図３５で説明したのと同様のライトビット線電圧制
御トランジスタ６５が配置される。
【０４４３】ライトデータ線対を構成するライトデータ
線ＷＤＬおよび／ＷＤＬに対しては、実施の形態１にお
けるライトデータバスＷＤＢおよび／ＷＤＢと同様に、
データ書込回路５１ｂからデータ書込電流±Ｉｗが供給
される。データ書込回路５１ｂは，図７にすでに示した
ので，詳細な説明は繰り返さない。
【０４４４】この結果、実施の形態１と同様に、行選択
結果に対応するライトビット線対において、イコライス
トランジスタ６２によって折り返された往復電流によっ
て、データ書込を実行できる。
【０４４５】このような構成とすることにより、選択さ
れたリードビット線対は、データ読出時における実施の
形態１のビット線対と同様にセンス電流を流して、デー
タ読出を行なう。同様に、選択されたライトビット線対
は、対応するイコライズトランジスタ６２を介して、デ
ータ書込時における実施の形態１のビット線対と同様に
データ書込電流を流して、データ書込を行なう。
【０４４６】したがって、チップ面積削減を図ることが
可能な実施の形態５に従うメモリセルを行列状に配置し
た場合において、折返し型ビット線構成を用いて、デー
タ読出およびデータ書込の動作マージンを確保すること
ができる。
【０４４７】［実施の形態５の変形例４］実施の形態５
の変形例４においては、実施の形態５の変形例３に示し
た折返し型ビット線構成に加えて、隣接メモリセル間に
おけるライトビット線ＷＢＬの共有が図られる。
【０４４８】図４０は、メモリアレイ１０およびその周
辺回路の実施の形態５の変形例４に従う構成を説明する
ための図である。
【０４４９】図４０を参照して、実施の形態５の変形例
４に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルは、同一のライトビット線ＷＢＬを共有す
る。
【０４５０】リードワード線ＲＷＬが活性化されるデー
タ読出時においては、各リードビット線ＲＢＬに対して
１本おきにメモリセル列が接続されるので、隣接する２
個のメモリセル列で形成されるメモリセル列の組ごとに
リードビット線対を形成して、折返し型ビット線構成に
基づく、実施の形態５の変形例３と同様のデータ読出を
実行できる。
【０４５１】一方、データ書込時においては、ライトビ
ット線ＷＢＬを共有するために、折返し型ビット線構成
に基づくデータ書込を行なうことはできない。したがっ
て、実施の形態５の変形例４においては、ライトビット
線ＷＢＬの選択に関連する周辺回路は、図３５に示した
のと同様に配置される。これにより、実施の形態５の場
合と同様に、簡易な回路構成のデータ書込回路５１ｂを
用いて、データ書込を実行することができる。
【０４５２】また、折返し型ビット線構成に基づくデー
タ書込を実行することはできないものの、メモリアレイ
１０におけるライトビット線ＷＢＬの配線ピッチを緩和
することができる。この結果、メモリアレイ１０の高集
積化によるＭＲＡＭデバイスのチップ面積削減を、さら
に図ることができる。さらに、ライトビット線ＷＢＬの
エレクトロマイグレーション耐性向上によるＭＲＡＭデ
バイスの信頼性向上を図ることができる。
【０４５３】なお、図４０の構成では、データ書込系の
信号配線のうち、ライトビット線ＷＢＬを隣接メモリセ
ル間で共有する構成を示したが、ライトビット線ＷＢＬ
に代えてライトワード線ＷＷＬを共有する構成とするこ
とも可能である。ただし、この場合には、ライトビット
線ＷＢＬは共有することができず各メモリセル行ごとに
配置する必要がある。いずれの配線を共有して配線ピッ
チを緩和するかについては、磁気トンネル接合部ＭＴＪ
からの距離等の構造上の条件や設計の都合等を考慮して
定めればよい。
【０４５４】［実施の形態５の変形例５］実施の形態５
の変形例５においては、実施の形態５の変形例３に示し
た折返し型ビット線構成に加えて、隣接するメモリセル
間におけるリードワード線ＲＷＬの共有が図られる。
【０４５５】図４１は、メモリアレイ１０およびその周
辺回路の実施の形態５の変形例５に従う構成を説明する
ための図である。
【０４５６】図４１を参照して、実施の形態５の変形例
５に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルは、同一のリードワード線ＲＷＬを共有す
る。
【０４５７】読出／書込制御回路６０は、実施の形態５
の変形例３と同様に配置されるイコライズトランジスタ
６２、プリチャージトランジスタ６４およびライトビッ
ト線電圧制御トランジスタ６５を含む。
【０４５８】ライトワード線ＷＷＬが活性化されるデー
タ書込時においては、各ライトビット線ＷＢＬに対して
１本おきにメモリセル列が接続されるので、隣接する２
個のメモリセル行で形成されるメモリセル行の組ごとに
ライトビット線対を形成できる。この結果、折返し型ビ
ット線構成に基づく、実施の形態５の変形例３と同様の
データ書込を実行して、同様の効果を享受できる。
【０４５９】一方、複数のメモリセル行間で共有される
リードワード線ＲＷＬが活性化されるデータ読出時にお
いては、折返し型ビット線構成に基づくデータ読出を行
なうことはできない。したがって、実施の形態５の変形
例５においては、リードビット線ＲＢＬの選択に関連す
る周辺回路は、図３５に示したのと同様に配置される。
【０４６０】このような構成とすることにより、折返し
型ビット線構成による動作マージン確保を図ることはで
きないものの、メモリアレイ１０におけるリードワード
線ＲＷＬの配線ピッチを緩和した上で、データ読出を正
常に実行できる。この結果、メモリアレイ１０の高集積
化によるＭＲＡＭデバイスのチップ面積削減を図ること
ができる。
【０４６１】したがって、実施の形態５に従うメモリセ
ルを用いて、折返し型ビット線構成に基づくデータ書込
による、動作マージン確保、周辺回路の簡易化およびデ
ータ書込ノイズの低減と、リードワード線ＲＷＬの共有
化に基づくメモリアレイ１０の高集積化とを両立して実
現することができる。
【０４６２】なお、図４１の構成では、データ読出系の
信号配線のうち、リードワード線ＲＷＬを隣接メモリセ
ル間で共有する構成を示したが、リードワード線ＲＷＬ
に代えてリードビット線ＲＢＬを共有する構成とするこ
とも可能である。ただし、この場合には、リードトワー
ド線ＲＷＬは共有することができず各メモリセル行ごと
に配置する必要がある。いずれの配線を共有して配線ピ
ッチを緩和するかについては、構造上の条件や設計の都
合等を考慮して適宜定めればよい。
【０４６３】［実施の形態６］図４２は、実施の形態６
に従うＭＴＪメモリセルの接続態様を示す回路図であ
る。
【０４６４】図４２を参照して，実施の形態６に従うＭ
ＴＪメモリセルにおいては、図３２に示したＭＴＪメモ
リセルと比較して、リードビット線ＲＢＬおよびライト
ビット線ＷＢＬとの間の接続関係が異なる。すなわち、
リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと
直接結合されずに、アクセストランジスタＡＴＲのター
ンオンに応じて、磁気トンネル接合部ＭＴＪと結合され
る。さらに、ライトビット線ＷＢＬが、磁気トンネル接
合部ＭＴＪと結合されて、データ読出時におけるセンス
電流経路に含まれる。
【０４６５】各信号配線の配置方向を含めて、その他の
部の構成分は、図３２の場合と同様であるので、詳細な
説明は繰り返さない。また、データ書込およびデータ読
出における，各配線の電圧および電流波形も図３３と同
様であるので，詳細な説明は繰り返さない。
【０４６６】したがって、ライトワード線ＷＷＬは、ラ
イトビット線ＷＢＬと直交する方向に、磁気トンネル接
合部ＭＴＪと近接して設けられる。この結果、リードワ
ード線ドライバ３０ｒとライトワード線ドライバ３０ｗ
とを独立に配置して、実施の形態５と同様の効果を得る
ことができる。
【０４６７】また、ライトワード線ＷＷＬは、ＭＴＪメ
モリセルの他の部位と結合することなく、磁気トンネル
接合部ＭＴＪとの間における磁気カップリングの向上を
優先して配置することができる。
【０４６８】また、リードビット線ＲＢＬが、アクセス
トランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪ
と接合されるので、リードビット線ＲＢＬに結合される
磁気トンネル接合部ＭＴＪの数を削減して、リードビッ
ト線ＲＢＬの容量を低減して、データ読出を高速化する
ことができる。
【０４６９】図４３は、実施の形態６に従うＭＴＪメモ
リセルの配置を説明する構造図である。
【０４７０】図４３を参照して、リードビット線ＲＢＬ
は、第１の金属配線層Ｍ１に、アクセストランジスタＡ
ＴＲのソース／ドレイン領域１１０と電気的に結合する
ように設けられる。リードワード線ＲＷＬは、アクセス
トランジスタＡＴＲのゲート１３０と同一層に配置され
る。アクセストランジスタＡＴＲのソース／ドレイン領
域１２０は、第１および第２の金属配線層Ｍ１およびＭ
２に設けられた金属配線、バリアメタル１４０およびコ
ンタクトホールに設けられた金属膜１５０を介して、磁
気トンネル接合部ＭＴＪと結合される。
【０４７１】磁気トンネル接合部ＭＴＪは、第２の金属
配線層Ｍ２および第３の金属配線層Ｍ３の間に配置され
る。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴ
Ｊと電気的に結合されて、第３の金属配線層Ｍ３に配置
される。ライトワード線ＷＷＬは、第２の金属配線層に
設けられる。この際に、ライトワード線ＷＷＬの配置
は、磁気トンネル接合部ＭＴＪとの間における磁気カッ
プリングを高めることができるように配置される。
【０４７２】実施の形態６に従うＭＴＪメモリセルにお
いては、ライトビット線ＷＢＬと磁気トンネル接合部Ｍ
ＴＪとの間の距離を、図３４に示した実施の形態５に従
うＭＴＪメモリセルと比較して小さくすることができ
る。したがって、ライトビット線ＷＢＬを流れるデータ
書込電流量を低減できる。
【０４７３】磁気トンネル接合部ＭＴＪとの間の距離
は、ライトワード線ＷＷＬの方が、ライトビット線ＷＢ
Ｌよりも大きくなるので、実施の形態６に従うＭＴＪメ
モリセルにおいては、ライトワード線ＷＷＬの方に相対
的に大きなデータ書込電流を流す必要がある。
【０４７４】図４４は、メモリアレイ１０およびその周
辺回路の実施の形態６に従う構成を説明するための図で
ある。
【０４７５】図４４を参照して、実施の形態６に従うメ
モリアレイ１０においては、図４２に示される構成を有
するメモリセルＭＣが行列状に配置される。リードワー
ド線ＲＷＬおよびライトワード線ＷＷＬは、行方向およ
び列方向に沿ってそれぞれ配置され、リードビット線Ｒ
ＢＬおよびライトビット線ＷＢＬは、列方向および列方
向に沿ってそれぞれ配置される。
【０４７６】行方向に隣接するメモリセルは、リードビ
ット線ＲＢＬを共有する。また、列方向に隣接するメモ
リセルは、ライトビット線ＷＢＬを共有する。
【０４７７】たとえば、第１番目および第２番目のメモ
リセル列に属するメモリセル群は、同一のリードビット
線ＲＢＬ１を共有し、第３番目および第４番目のメモリ
セル列に属するメモリセル群は、同一のリードビット線
ＲＢＬ２を共有する。さらに、第２番目および第３番目
のメモリセル行に属するメモリセル群によって、ライト
ビット線ＷＢＬ２が共有される。以降のメモリセル行お
よびメモリセル列に対しても、リードビット線ＲＢＬお
よびライトビット線ＷＢＬは、同様に交互に配置され
る。
【０４７８】同一のリードビット線ＲＢＬもしくはライ
トビット線ＷＢＬに対応して、複数のメモリセルＭＣが
データ読出もしくはデータ書込の対象となるとデータ衝
突が発生するので、メモリセルＭＣは交互配置される。
【０４７９】このような構成とすることにより、実施の
形態５と同様に、メモリアレイ１０におけるリードビッ
ト線ＲＢＬおよびライトビット線ＷＢＬの配線ピッチを
緩和できる。この結果、メモリセルＭＣを効率的に配置
してメモリアレイ１０を高集積化し、ＭＲＡＭデバイス
のチップ面積を削減することができる。
【０４８０】リードビット線ＲＢＬおよびライトビット
線ＷＢＬに対して，選択的にデータ書込電流およびセン
ス電流を供給するための周辺回路の構成は，図３５と同
様であるので、詳細な説明は繰り返さない。
【０４８１】［実施の形態６の変形例１］図４５は、メ
モリアレイ１０およびその周辺回路の実施の形態６の変
形例１に従う構成を説明するための図である。
【０４８２】図４５を参照して、実施の形態６の変形例
１に従うメモリアレイ１０においては、隣接するメモリ
セルは、同一のライトワード線ＷＷＬを共有する。たと
えば、第２番目および第３番目のメモリセル列に属する
メモリセル群は、１本のライトワード線ＷＷＬ２を共有
する。以降のメモリセル列に対しても、ライトワード線
ＷＷＬは、同様に配置される。
【０４８３】ここで、データ書込を正常に実行するため
には、同一のライトワード線ＷＷＬおよび同一のライト
ビット線ＷＢＬの交点に配置されるメモリセルＭＣが複
数個存在しないことが必要である。したがって、メモリ
セルＭＣは交互配置される。
【０４８４】さらに、実施の形態６と同様に、行方向に
隣接するメモリセルは、リードビット線ＲＢＬを共有す
る。
【０４８５】リードビット線ＲＢＬおよびライトビット
線ＷＢＬに対する、データ書込およびデータ読出に関す
る周辺回路の構成と、データ読出およびデータ書込時に
おける各メモリセルの動作とは、実施の形態６と同様で
あるので、詳細な説明は繰り返さない。
【０４８６】すでに説明したように、実施の形態６に従
うＭＴＪメモリセルにおいては、ライトワード線ＷＷＬ
に対して、総体的に大きなデータ書込電流を流す必要が
ある。したがって、ライトワード線ＷＷＬを隣接するメ
モリセル間で共有して配線ピッチを確保することによ
り、ライトワード線ＷＷＬの配線幅すなわち断面積を確
保して電流密度を抑制できる。この結果、ＭＲＡＭデバ
イスの信頼性を向上させることができる。さらに、すで
に説明したように、これらの配線の材質をエレクトロマ
イグレーション耐性を考慮して選択することも動作信頼
性の向上に効果がある。
【０４８７】［実施の形態６の変形例２］図４６は、メ
モリアレイ１０およびその周辺回路の実施の形態６の変
形例２に従う構成を説明するための図である。
【０４８８】図４６を参照して、実施の形態６の変形例
２に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルによって、同一のリードワード線ＲＷＬが
さらに共有される。たとえば、第２番目および第３番目
のメモリセル行に属するメモリセル群は、同一のリード
ワード線ＲＷＬ１を共有する。以降のメモリセル行に対
しても、リードワード線ＲＷＬは、同様に配置される。
【０４８９】ここで、データ読出を正常に実行するため
には、同一のリードワード線ＲＷＬによって選択される
複数メモリセルＭＣが、同一のリードビット線ＲＢＬに
同時に結合されないことが必要である。したがって、リ
ードビット線ＲＢＬは、各メモリセル列ごとに配置さ
れ、さらに、メモリセルＭＣは交互配置される。
【０４９０】このような構成とすることにより、メモリ
アレイ１０におけるライトワード線ＷＷＬの配線ピッチ
を緩和できる。この結果、メモリセルＭＣを効率的に配
置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイ
スのチップ面積を削減することができる。
【０４９１】［実施の形態６の変形例３］図４７は、メ
モリアレイ１０およびその周辺回路の実施の形態６の変
形例３に従う構成を説明するための図である。
【０４９２】図４７を参照して、行列状に配置された実
施の形態６に従う構成のメモリセルに対して、隣接する
２個のメモリセル列によって形成されるメモリセル列の
組ごとに、対応する２本のリードビット線ＲＢＬを用い
て折返し型ビット線構成が実現される。たとえば、第１
番目および第２番目のメモリセル列にそれぞれ対応する
リードビット線ＲＢＬ１およびＲＢＬ２（／ＲＢＬ１）
によって、リードビット線対を構成することができる。
【０４９３】同様に、隣接する２個のメモリセル行によ
って形成されるメモリセル行の組ごとに、対応する２本
のライトビット線ＷＢＬを用いて折返し型ビット線構成
が実現される。たとえば、第１番目および第２番目のメ
モリセル行にそれぞれ対応するライトビット線ＷＢＬ１
およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット
線対を構成することができる。
【０４９４】ライトビット線対を構成するライトビット
線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書
込電流±Ｉｗの供給と、リードビット線対を構成するリ
ードビット線ＲＢＬおよび／ＲＢＬに対する列選択およ
びセンス電流Ｉｓの供給とを行なうための周辺回路の構
成は，図３９と同様であるので詳細な説明は繰り返さな
い。
【０４９５】したがって、実施の形態６に従うメモリセ
ルを行列状に配置した場合においても、折返し型ビット
線構成を用いて、データ読出およびデータ書込の動作マ
ージンを確保することができる。
【０４９６】［実施の形態６の変形例４］実施の形態６
の変形例４においては、実施の形態６の変形例３に示し
た折返し型ビット線構成に加えて、隣接メモリセル間に
おけるライトビット線ＷＢＬの共有が図られる。
【０４９７】図４８は、メモリアレイ１０およびその周
辺回路の実施の形態６の変形例４に従う構成を説明する
ための図である。
【０４９８】図４８を参照して、実施の形態６の変形例
４に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルは、同一のライトビット線ＷＢＬを共有す
る。
【０４９９】リードワード線ＲＷＬが活性化されるデー
タ読出時においては、各リードビット線ＲＢＬに対して
１本おきにメモリセル列が接続されるので、隣接する２
個のメモリセル列で形成されるメモリセル列の組ごとに
リードビット線対を形成して、折返し型ビット線構成に
基づく、実施の形態６の変形例３と同様のデータ読出を
実行できる。
【０５００】一方、データ書込時においては、ライトビ
ット線ＷＢＬを共有するために、折返し型ビット線構成
に基づくデータ書込を行なうことはできない。したがっ
て、実施の形態６の変形例４においては、ライトビット
線ＷＢＬの選択に関連する周辺回路は、図４４に示した
のと同様に配置される。これにより、実施の形態６の場
合と同様に、簡易な回路構成のデータ書込回路５１ｂを
用いて，データ書込を実行することができる。
【０５０１】また、折返し型ビット線構成に基づくデー
タ書込を実行することはできないものの、メモリアレイ
１０におけるライトビットＷＢＬの配線ピッチを緩和す
ることができる。この結果、メモリアレイ１０の高集積
化によるＭＲＡＭデバイスのチップ面積削減を、さらに
図ることができる。
【０５０２】なお、図４８の構成では、データ書込系の
信号配線のうち、ライトビット線ＷＢＬを隣接メモリセ
ル間で共有する構成を示したが、ライトビット線に代え
てライトワード線ＷＷＬを共有する構成とすることも可
能である。ただし、この場合には、ライトビット線ＷＢ
Ｌは共有することができず各メモリセル行ごとに配置す
る必要がある。いずれの配線を共有して配線ピッチを緩
和するかについては、磁気トンネル接合部ＭＴＪからの
距離等を考慮して定めればよい。
【０５０３】［実施の形態６の変形例５］実施の形態６
の変形例５においては、実施の形態５の変形例３に示し
た折返し型ビット線構成に加えて、隣接するメモリセル
間におけるリードワード線ＲＷＬの共有が図られる。
【０５０４】図４９は、メモリアレイ１０およびその周
辺回路の実施の形態６の変形例５に従う構成を説明する
ための図である。
【０５０５】図４９を参照して、実施の形態６の変形例
５に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルは、同一のリードワード線ＲＷＬを共有す
る。
【０５０６】読出／書込制御回路６０は、実施の形態５
の変形例３と同様に配置されるイコライズトランジスタ
６２、プリチャージトランジスタ６４およびライトビッ
ト線電圧制御トランジスタ６５を含む。
【０５０７】ライトワード線ＷＷＬが活性化されるデー
タ書込時においては、各ライトビット線ＷＢＬに対して
１本おきにメモリセル列が接続されるので、隣接する２
個のメモリセル行で形成されるメモリセル行の組ごとに
ライトビット線対を形成できる。この結果、折返し型ビ
ット線構成に基づく、実施の形態５の変形例３と同様の
データ書込を実行して、同様の効果を享受できる。
【０５０８】一方、複数のメモリセル行間で共有される
リードワード線ＲＷＬが活性化されるデータ読出時にお
いては、折返し型ビット線構成に基づくデータ読出を行
なうことはできない。したがって、実施の形態６の変形
例５においては、リードビット線ＲＢＬの選択に関連す
る周辺回路は、図４４に示したのと同様に配置される。
【０５０９】このような構成とすることにより、折返し
型ビット線構成による動作マージン確保を図ることはで
きないものの、メモリアレイ１０におけるリードワード
線ＲＷＬの配線ピッチを緩和した上で、データ読出を正
常に実行できる。この結果、メモリアレイ１０の高集積
化によるＭＲＡＭデバイスのチップ面積削減を図ること
ができる。
【０５１０】したがって、実施の形態６に従うメモリセ
ルを用いて、折返し型ビット線構成に基づくデータ書込
による、動作マージン確保、周辺回路の簡易化およびデ
ータ書込ノイズの低減と、リードワード線ＲＷＬの共有
化に基づくメモリアレイ１０の高集積化とを両立して実
現することができる。
【０５１１】なお、図４９の構成では、データ読出系の
信号配線のうち、リードワード線ＲＷＬを隣接メモリセ
ル間で共有する構成を示したが、リードワード線ＲＷＬ
に代えてリードビット線ＲＢＬを共有する構成とするこ
とも可能である。ただし、この場合には、リードワード
線ＲＷＬは共有することができず各メモリセル行ごとに
配置する必要がある。いずれの配線を共有して配線ピッ
チを緩和するかについては、構造上の条件や設計の都合
等を考慮して適宜定めればよい。
【０５１２】［実施の形態７］図５０は、実施の形態７
に従うＭＴＪメモリセルの接続態様を示す回路図であ
る。
【０５１３】図５０を参照して、リードビット線ＲＢＬ
は、アクセストランジスタＡＴＲを介して磁気トンネル
接合部ＭＴＪと結合される。磁気トンネル接合部ＭＴＪ
は、ライトワード線ＷＷＬおよびアクセストランジスタ
ＡＴＲの間に結合される。リードワード線ＲＷＬは、ア
クセストランジスタＡＴＲのゲートと結合される。図５
０の構成においても、リードワード線ＲＷＬとライトワ
ード線ＷＷＬとは互いに直交する方向に配置される。
【０５１４】図５１は、実施の形態７に従うＭＴＪメモ
リセルの配置を示す構造図である。図５１を参照して、
リードビット線ＲＢＬは、金属配線層Ｍ１に配置され
る。リードワード線ＲＷＬは、アクセストランジスタＡ
ＴＲのゲート１３０と同一層に形成される。リードビッ
ト線ＲＢＬは、アクセストランジスタＡＴＲのソース／
ドレイン領域１１０と結合される。ソース／ドレイン領
域１２０は、第１および第２の金属配線層Ｍ１およびＭ
２に設けられた金属配線、バリアメタル１４０およびコ
ンタクトホールに設けられた金属膜１５０を介して磁気
トンネル接合部ＭＴＪと結合される。
【０５１５】ライトビット線ＷＢＬは、磁気トンネル接
合部ＭＴＪと近接して第２の金属配線層Ｍ２に設けられ
る。ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴ
Ｊと電気的に結合されて第３の金属配線層Ｍ３に配置さ
れる。
【０５１６】このような構成とすることにより、リード
ビット線ＲＢＬは、アクセストランジスタＡＴＲを介し
て磁気トンネル接合部ＭＴＪと結合される。これによ
り、リードビット線ＲＢＬは、データ読出の対象とな
る、すなわち対応するリードワード線ＲＷＬが選択状態
（Ｈレベル）に活性化されたメモリセル行に属するＭＴ
ＪメモリセルＭＣとのみ電気的に結合される。この結
果、リードビット線ＲＢＬの容量を抑制して、データ読
出動作を高速化することができる。
【０５１７】なお、実施の形態７に従うＭＴＪメモリセ
ルにおける、データ書込およびデータ読出時の各配線の
電圧および電流波形は、図３３と同様であるので，詳細
な説明は繰り返さない。
【０５１８】実施の形態７に従うＭＴＪメモリセルにお
いても、ライトビット線ＷＢＬと磁気トンネル接合部Ｍ
ＴＪとの間の距離を、図３４に示した実施の形態５に従
うＭＴＪメモリセルと比較して小さくすることができ
る。したがって、ライトビット線ＷＢＬを流れるデータ
書込電流量を低減できる。
【０５１９】また、磁気トンネル接合部ＭＴＪとの間の
距離は、ライトビット線ＷＢＬの方が、ライトワード線
ＷＷＬよりも大きくなるので、実施の形態７に従うＭＴ
Ｊメモリセルにおいては、ライトビット線線ＷＢＬの方
に相対的に大きなデータ書込電流を流す必要がある。
【０５２０】図５２は、メモリアレイ１０およびその周
辺回路の実施の形態７に従う構成を説明するための図で
ある。
【０５２１】図５２を参照して、実施の形態７に従うメ
モリアレイ１０においては、図５０に示される構成を有
するメモリセルＭＣが行列状に配置される。リードワー
ド線ＲＷＬおよびライトワード線ＷＷＬは、行方向およ
び列方向に沿ってそれぞれ配置され、リードビット線Ｒ
ＢＬおよびライトビット線ＷＢＬは、列方向および列方
向に沿ってそれぞれ配置される。
【０５２２】行方向に隣接するメモリセルは、リードビ
ット線ＲＢＬを共有する。また、列方向に隣接するメモ
リセルは、ライトビット線ＷＢＬを共有する。
【０５２３】たとえば、第１番目および第２番目のメモ
リセル列に属するメモリセル群は、同一のリードビット
線ＲＢＬ１を共有し、第３番目および第４番目のメモリ
セル列に属するメモリセル群は、同一のリードビット線
ＲＢＬ２を共有する。さらに、第２番目および第３番目
のメモリセル行に属するメモリセル群によって、ライト
ビット線ＷＢＬ２が共有される。以降のメモリセル行お
よびメモリセル列に対しても、リードビット線ＲＢＬお
よびライトビット線ＷＢＬは、同様に交互に配置され
る。
【０５２４】同一のリードビット線ＲＢＬもしくはライ
トビット線ＷＢＬに対応して、複数のメモリセルＭＣが
データ読出もしくはデータ書込の対象となるとデータ衝
突が発生するので、メモリセルＭＣは交互配置される。
【０５２５】このような構成とすることにより、メモリ
アレイ１０におけるリードビット線ＲＢＬおよびライト
ビット線ＷＢＬの配線ピッチを緩和できる。この結果、
メモリセルＭＣを効率的に配置してメモリアレイ１０を
高集積化し、ＭＲＡＭデバイスのチップ面積を削減する
ことができる。
【０５２６】リードビット線ＲＢＬおよびライトビット
線ＷＢＬに対して，選択的にデータ書込電流およびセン
ス電流を供給するための周辺回路の構成は，図３５と同
様であるので、詳細な説明は繰り返さない。
【０５２７】すでに説明したように、実施の形態７に従
うＭＴＪメモリセルにおいては、ライトビット線ＷＢＬ
に対して、総体的に大きなデータ書込電流を流す必要が
ある。したがって、ライトビット線ＷＢＬを隣接するメ
モリセル間で共有して配線ピッチを確保することによ
り、ライトビット線ＷＢＬの配線幅すなわち断面積を確
保して電流密度を抑制できる。この結果、ＭＲＡＭデバ
イスの信頼性を向上させることができる。さらに、すで
に説明したように、これらの配線の材質をエレクトロマ
イグレーション耐性を考慮して選択することも動作信頼
性の向上に効果がある。
【０５２８】［実施の形態７の変形例１］図５３は、メ
モリアレイ１０およびその周辺回路の実施の形態７の変
形例１に従う構成を説明するための図である。
【０５２９】図５３を参照して、実施の形態７の変形例
１に従うメモリアレイ１０においては、隣接するメモリ
セルは、同一のライトワード線ＷＷＬを共有する。たと
えば、第２番目および第３番目のメモリセル列に属する
メモリセル群は、１本のライトワード線ＷＷＬ２を共有
する。以降のメモリセル列に対しても、ライトワード線
ＷＷＬは、同様に配置される。
【０５３０】ここで、データ書込を正常に実行するため
には、同一のライトワード線ＷＷＬおよび同一のライト
ビット線ＷＢＬの交点に配置されるメモリセルＭＣが複
数個存在しないことが必要である。したがって、メモリ
セルＭＣは交互配置される。
【０５３１】さらに、実施の形態７と同様に、行方向に
隣接するメモリセルは、リードビット線ＲＢＬを共有す
る。
【０５３２】リードビット線ＲＢＬおよびライトビット
線ＷＢＬに対する、データ書込およびデータ読出に関す
る周辺回路の構成と、データ読出およびデータ書込時に
おける各メモリセルの動作とは、実施の形態７と同様で
あるので、詳細な説明は繰り返さない。
【０５３３】このような構成とすることにより、メモリ
アレイ１０におけるリードビット線ＲＢＬおよびライト
ワード線ＷＷＬの配線ピッチを緩和できる。この結果、
メモリセルＭＣを効率的に配置してメモリアレイ１０を
高集積化し、ＭＲＡＭデバイスのチップ面積を削減する
ことができる。
【０５３４】［実施の形態７の変形例２］図５４は、メ
モリアレイ１０およびその周辺回路の実施の形態７の変
形例２に従う構成を説明するための図である。
【０５３５】図５４を参照して、実施の形態７の変形例
２に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルによって、同一のリードワード線ＲＷＬが
共有される。たとえば、第２番目および第３番目のメモ
リセル行に属するメモリセル群は、同一のリードワード
線ＲＷＬ１を共有する。以降のメモリセル行に対して
も、リードワード線ＲＷＬは、同様に配置される。
【０５３６】さらに、行方向に隣接するメモリセルによ
って、同一のライトワード線ＷＷＬが共有される。たと
えば、第１番目および第２番目のメモリセル列に属する
メモリセル群は、同一のライトワード線ＷＷＬ１を共有
する。以降のメモリセル列に対しても、ライトワード線
ＲＷＬは、同様に配置される。
【０５３７】ここで、データ読出およびデータ書込を正
常に実行するためには、同一のリードワード線ＲＷＬも
しくはライトワード線ＷＷＬによって選択される複数メ
モリセルＭＣが、同一のリードビット線ＲＢＬもしくは
ライトビット線ＲＢＬに同時に結合されないことが必要
である。したがって、リードビット線ＲＢＬおよびライ
トビット線ＷＢＬは、各メモリセル列および各メモリセ
ル行ごとにそれぞれ配置され、さらに、メモリセルＭＣ
は交互配置される。
【０５３８】その他の部分の構成は、実施の形態７と同
様であるので、詳細な説明は繰り返さない。
【０５３９】このような構成とすることにより、メモリ
アレイ１０におけるライトワード線ＷＷＬおよびリード
ワード線ＲＷＬの配線ピッチを緩和できる。この結果、
メモリセルＭＣを効率的に配置してメモリアレイ１０を
高集積化し、ＭＲＡＭデバイスのチップ面積を削減する
ことができる。
【０５４０】［実施の形態７の変形例３］図５５は、メ
モリアレイ１０およびその周辺回路の実施の形態７の変
形例３に従う構成を説明するための図である。
【０５４１】図５５を参照して、行列状に配置された実
施の形態７に従う構成のメモリセルに対して、隣接する
２個のメモリセル列によって形成されるメモリセル列の
組ごとに、対応する２本のリードビット線ＲＢＬを用い
て折返し型ビット線構成が実現される。たとえば、第１
番目および第２番目のメモリセル列にそれぞれ対応する
リードビット線ＲＢＬ１およびＲＢＬ２（／ＲＢＬ１）
によって、リードビット線対を構成することができる。
【０５４２】同様に、隣接する２個のメモリセル行によ
って形成されるメモリセル行の組ごとに、対応する２本
のライトビット線ＷＢＬを用いて折返し型ビット線構成
が実現される。たとえば、第１番目および第２番目のメ
モリセル行にそれぞれ対応するライトビット線ＷＢＬ１
およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット
線対を構成することができる。
【０５４３】ライトビット線対を構成するライトビット
線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書
込電流±Ｉｗの供給と、リードビット線対を構成するリ
ードビット線ＲＢＬおよび／ＲＢＬに対する列選択およ
びセンス電流Ｉｓの供給とを行なうための周辺回路の構
成は，図３９と同様であるので詳細な説明は繰り返さな
い。
【０５４４】したがって、実施の形態７に従うメモリセ
ルを行列状に配置した場合においても、折返し型ビット
線構成を用いて、データ読出およびデータ書込の動作マ
ージンを確保することができる。
【０５４５】［実施の形態７の変形例４］実施の形態７
の変形例４においては、実施の形態７の変形例３に示し
た折返し型ビット線構成に加えて、隣接メモリセル間に
おけるライトワード線ＷＷＬの共有が図られる。
【０５４６】図５６は、メモリアレイ１０およびその周
辺回路の実施の形態７の変形例４に従う構成を説明する
ための図である。
【０５４７】図５６を参照して、実施の形態７の変形例
４に従うメモリアレイ１０においては、行方向に隣接す
るメモリセルは、同一のライトワード線ＷＷＬを共有す
る。
【０５４８】リードワード線ＲＷＬが活性化されるデー
タ読出時においては、各リードビット線ＲＢＬに対して
１本おきにメモリセル列が接続されるので、隣接する２
個のメモリセル列で形成されるメモリセル列の組ごとに
リードビット線対を形成して、折返し型ビット線構成に
基づく、実施の形態７の変形例３と同様のデータ読出を
実行できる。
【０５４９】一方、データ書込時においては、ライトワ
ード線ＷＷＬを共有するために、折返し型ビット線構成
に基づくデータ書込を行なうことはできない。したがっ
て、実施の形態７の変形例４においては、ライトビット
線ＷＢＬの選択に関連する周辺回路は、図５２に示した
のと同様に配置される。これにより、実施の形態７の場
合と同様に、簡易な回路構成のデータ書込回路５１ｂを
用いて，データ書込を実行することができる。
【０５５０】また、折返し型ビット線構成に基づくデー
タ書込を実行することはできないものの、メモリアレイ
１０におけるライトワード線ＷＷＬの配線ピッチを緩和
することができる。この結果、メモリアレイ１０の高集
積化によるＭＲＡＭデバイスのチップ面積削減を、さら
に図ることができる。
【０５５１】なお、図５６の構成では、データ書込系の
信号配線のうち、ライトワード線ＷＷＬを隣接メモリセ
ル間で共有する構成を示したが、ライトワード線に代え
てライトビット線ＷＢＬを共有する構成とすることも可
能である。ただし、この場合には、ライトビット線ＷＢ
Ｌは共有することができず各メモリセル行ごとに配置す
る必要がある。いずれの配線を共有して配線ピッチを緩
和するかについては、磁気トンネル接合部ＭＴＪからの
距離等を考慮して定めればよい。
【０５５２】［実施の形態７の変形例５］実施の形態７
の変形例５においては、実施の形態７の変形例３に示し
た折返し型ビット線構成に加えて、隣接するメモリセル
間におけるリードワード線ＲＷＬの共有が図られる。
【０５５３】図５７は、メモリアレイ１０およびその周
辺回路の実施の形態７の変形例５に従う構成を説明する
ための図である。
【０５５４】図５７を参照して、実施の形態６の変形例
５に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルは、同一のリードワード線ＲＷＬを共有す
る。
【０５５５】読出／書込制御回路６０は、実施の形態７
の変形例３と同様に配置されるイコライズトランジスタ
６２、プリチャージトランジスタ６４およびライトビッ
ト線電圧制御トランジスタ６５を含む。
【０５５６】ライトワード線ＷＷＬが活性化されるデー
タ書込時においては、各ライトビット線ＷＢＬに対して
１本おきにメモリセル列が接続されるので、隣接する２
個のメモリセル行で形成されるメモリセル行の組ごとに
ライトビット線対を形成できる。この結果、折返し型ビ
ット線構成に基づく、実施の形態５の変形例３と同様の
データ書込を実行して、同様の効果を享受できる。
【０５５７】一方、複数のメモリセル行間で共有される
リードワード線ＲＷＬが活性化されるデータ読出時にお
いては、折返し型ビット線構成に基づくデータ読出を行
なうことはできない。したがって、実施の形態７の変形
例５においては、リードビット線ＲＢＬの列選択に関連
する周辺回路は、図５２に示したのと同様に配置され
る。
【０５５８】このような構成とすることにより、折返し
型ビット線構成による動作マージン確保を図ることはで
きないものの、メモリアレイ１０におけるリードワード
線ＲＷＬの配線ピッチを緩和した上で、データ読出を正
常に実行できる。この結果、メモリアレイ１０の高集積
化によるＭＲＡＭデバイスのチップ面積削減を図ること
ができる。
【０５５９】したがって、実施の形態７に従うメモリセ
ルを用いて、折返し型ビット線構成に基づくデータ書込
による、動作マージン確保、周辺回路の簡易化およびデ
ータ書込ノイズの低減と、リードワード線ＲＷＬの共有
化に基づくメモリアレイ１０の高集積化とを両立して実
現することができる。
【０５６０】なお、図５７の構成では、データ読出系の
信号配線のうち、リードワード線ＲＷＬを隣接メモリセ
ル間で共有する構成を示したが、リードワード線ＲＷＬ
に代えてリードビット線ＲＢＬを共有する構成とするこ
とも可能である。ただし、この場合には、リードワード
線ＲＷＬは共有することができず各メモリセル行ごとに
配置する必要がある。いずれの配線を共有して配線ピッ
チを緩和するかについては、構造上の条件や設計の都合
等を考慮して適宜定めればよい。
【０５６１】［実施の形態８］図５８は、実施の形態８
に従うＭＴＪメモリセルの接続態様を示す回路図であ
る。
【０５６２】図５８を参照して、実施の形態８に従うＭ
ＴＪメモリセルは、図５０に示される実施の形態７に従
うＭＴＪメモリセルと比較して、リードビット線ＲＢＬ
とライトワード線ＷＷＬとの配置を入替えた構成となっ
ている。その他の配線の配置については、図５０と同様
であるので説明は繰返さない。このような構成として
も、リードワード線ＲＷＬとライトワード線ＷＷＬとは
互いに直交する方向に配置することができる。
【０５６３】図５９は、実施の形態８に従うＭＪＴメモ
リセルの配置を示す構造図である。図５９を参照して、
実施の形態６の変形例３に従うＭＴＪメモリセルにおい
ては、図５１に示した実施の形態６の変形例２に従うＭ
ＴＪメモリセルの構造と比較して、ライトワード線ＷＷ
Ｌとリードビット線ＲＢＬの配置される位置が入れ替わ
っている。すなわち、ライトワード線ＷＷＬは、第１の
金属配線層Ｍ１に設けられて、アクセストランジスタＡ
ＴＲのソース／ドレイン領域１１０と結合される。一
方、リードビット線ＲＢＬは、磁気トンネル接合部ＭＴ
Ｊと電気的に結合するように第３の金属配線層Ｍ３に設
けられる。
【０５６４】このように、実施の形態８に従う構成にお
いては、リードビット線ＲＢＬが磁気トンネル接合部Ｍ
ＴＪと直接結合されるので、実施の形態７に示したよう
なデータ読出動作の高速化を図ることはできない。しか
しながら、実施の形態８に従う構成においても、リード
ワード線ドライバ３０ｒとライトワード線ドライバ３０
ｗとを独立に配置して、実施の形態７と同様の効果を得
ることができる。
【０５６５】なお、実施の形態８に従うＭＴＪメモリセ
ルにおける、データ書込およびデータ読出時の各配線の
電圧および電流波形は、図３３と同様であるので，詳細
な説明は繰り返さない。
【０５６６】また、実施の形態８に従うＭＴＪメモリセ
ルにおいては、磁気トンネル接合部ＭＴＪとの間の距離
は、ライトワード線ＷＷＬの方が、ライトビット線線Ｗ
ＢＬよりも大きくなるので、ライトワード線ＷＷＬの方
に相対的に大きなデータ書込電流を流す必要がある。
【０５６７】図６０は、メモリアレイ１０およびその周
辺回路の実施の形態８に従う構成を説明するための図で
ある。
【０５６８】図６０を参照して、実施の形態７に従うメ
モリアレイ１０においては、図５８に示される構成を有
するメモリセルＭＣが行列状に配置される。リードワー
ド線ＲＷＬおよびライトワード線ＷＷＬは、行方向およ
び列方向に沿ってそれぞれ配置され、リードビット線Ｒ
ＢＬおよびライトビット線ＷＢＬは、列方向および列方
向に沿ってそれぞれ配置される。
【０５６９】行方向に隣接するメモリセルは、ライトワ
ード線ＷＷＬを共有する。たとえば、第１番目および第
２番目のメモリセル列に属するメモリセル群は、同一の
ライトワード線ＷＷＬ１を共有し、第３番目および第４
番目のメモリセル列に属するメモリセル群は、同一のラ
イトワード線ＷＷＬ２を共有する。以降のメモリセル列
に対しても、ライトワード線ＷＷＬは、同様に交互に配
置される。
【０５７０】同一のライトビット線ＷＢＬに対応して、
複数のメモリセルＭＣがデータ書込の対象となるとデー
タ衝突が発生するので、メモリセルＭＣは交互配置され
る。
【０５７１】このような構成とすることにより、メモリ
アレイ１０におけるライトワード線ＷＷＬの配線ピッチ
を緩和できる。この結果、メモリセルＭＣを効率的に配
置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイ
スのチップ面積を削減することができる。
【０５７２】リードビット線ＲＢＬおよびライトビット
線ＷＢＬに対して，選択的にデータ書込電流およびセン
ス電流を供給するための周辺回路の構成は、図３５と同
様であるので、詳細な説明は繰り返さない。
【０５７３】すでに説明したように、実施の形態８に従
うＭＴＪメモリセルにおいては、ライトワード線ＷＷＬ
に対して、総体的に大きなデータ書込電流を流す必要が
ある。したがって、ライトワード線ＷＷＬを隣接するメ
モリセル間で共有して配線ピッチを確保することによ
り、ライトワード線ＷＷＬの配線幅すなわち断面積を確
保して電流密度を抑制できる。この結果、ＭＲＡＭデバ
イスの信頼性を向上させることができる。さらに、すで
に説明したように、これらの配線の材質をエレクトロマ
イグレーション耐性を考慮して選択することも動作信頼
性の向上に効果がある。
【０５７４】［実施の形態８の変形例１］図６１は、メ
モリアレイ１０およびその周辺回路の実施の形態８の変
形例１に従う構成を説明するための図である。
【０５７５】図６１を参照して、実施の形態８の変形例
１に従うメモリアレイ１０においては、隣接するメモリ
セルは、同一のリードビット線ＲＢＬを共有する。たと
えば、第２番目および第３番目のメモリセル列に属する
メモリセル群は、同一のリードビット線ＲＢＬ２を共有
する。以降のメモリセル列に対しても、リードビット線
ＲＢＬは、同様に配置される。
【０５７６】データ読出を正常に実行するためには、同
一のリードワード線ＲＷＬおよび同一のリードビット線
ＲＢＬの交点に配置されるメモリセルＭＣが複数個存在
しないことが必要である。したがって、メモリセルＭＣ
は交互配置される。
【０５７７】さらに、隣接するメモリセルによって、同
一のライトビット線ＷＢＬが共有される。たとえば、第
１番目および第２番目のメモリセル行に属するメモリセ
ル群は、同一のライトビット線ＷＢＬ１を共有する。以
降のメモリセル行に対しても、ライトビット線ＷＢＬ
は、同様に配置される。
【０５７８】ここで、データ書込を正常に実行するため
には、同一のライトワード線ＷＷＬおよび同一のライト
ビット線ＷＢＬの交点に配置されるメモリセルＭＣが複
数個存在しないことが必要である。
【０５７９】リードビット線ＲＢＬおよびライトビット
線ＷＢＬに対する、データ書込およびデータ読出に関す
る周辺回路の構成と、データ読出およびデータ書込時に
おける各メモリセルの動作とは、実施の形態８と同様で
あるので、詳細な説明は繰り返さない。
【０５８０】このような構成とすることにより、メモリ
アレイ１０におけるリードビット線ＲＢＬおよびライト
ビット線ＷＢＬの配線ピッチを緩和できる。この結果、
メモリセルＭＣを効率的に配置してメモリアレイ１０を
高集積化し、ＭＲＡＭデバイスのチップ面積を削減する
ことができる。
【０５８１】［実施の形態８の変形例２］図６２は、メ
モリアレイ１０およびその周辺回路の実施の形態８の変
形例２に従う構成を説明するための図である。
【０５８２】図６２を参照して、実施の形態８の変形例
２に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルによって、同一のリードワード線ＲＷＬが
共有される。たとえば、第２番目および第３番目のメモ
リセル行に属するメモリセル群は、同一のリードワード
線ＲＷＬ１を共有する。以降のメモリセル行に対して
も、リードワード線ＲＷＬは、同様に配置される。
【０５８３】さらに、列方向に隣接するメモリセルによ
って、同一のライトビット線ＷＢＬが共有される。たと
えば、第１番目および第２番目のメモリセル行に属する
メモリセル群は、同一のライトビット線ＷＢＬ１を共有
する。以降のメモリセル行に対しても、ライトビット線
ＷＢＬは、同様に配置される。
【０５８４】ここで、データ読出を正常に実行するため
には、同一のリードワード線ＲＷＬによって選択される
複数メモリセルＭＣが、同一のリードビット線ＲＢＬに
同時に結合されないことが必要である。したがって、リ
ードワード線ＲＷＬは、各メモリセル行ごとに配置さ
れ、さらに、メモリセルＭＣは交互配置される。
【０５８５】その他の部分の構成は、実施の形態８と同
様であるので、詳細な説明は繰り返さない。
【０５８６】このような構成とすることにより、メモリ
アレイ１０におけるリードワード線ＲＷＬの配線ピッチ
を緩和できる。この結果、メモリセルＭＣを効率的に配
置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイ
スのチップ面積を削減することができる。
【０５８７】［実施の形態８の変形例３］図６３は、メ
モリアレイ１０およびその周辺回路の実施の形態８の変
形例３に従う構成を説明するための図である。
【０５８８】図６３を参照して、行列状に配置された実
施の形態８に従う構成のメモリセルに対して、隣接する
２個のメモリセル列によって形成されるメモリセル列の
組ごとに、対応する２本のリードビット線ＲＢＬを用い
て折返し型ビット線構成が実現される。たとえば、第１
番目および第２番目のメモリセル列にそれぞれ対応する
リードビット線ＲＢＬ１およびＲＢＬ２（／ＲＢＬ１）
によって、リードビット線対を構成することができる。
【０５８９】同様に、隣接する２個のメモリセル行によ
って形成されるメモリセル行の組ごとに、対応する２本
のライトビット線ＷＢＬを用いて折返し型ビット線構成
が実現される。たとえば、第１番目および第２番目のメ
モリセル行にそれぞれ対応するライトビット線ＷＢＬ１
およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット
線対を構成することができる。
【０５９０】ライトビット線対を構成するライトビット
線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書
込電流±Ｉｗの供給と、リードビット線対を構成するリ
ードビット線ＲＢＬおよび／ＲＢＬに対する列選択およ
びセンス電流Ｉｓの供給とを行なうための周辺回路の構
成は、図３９と同様であるので詳細な説明は繰り返さな
い。
【０５９１】したがって、実施の形態８に従うメモリセ
ルを行列状に配置した場合においても、折返し型ビット
線構成を用いて、データ読出およびデータ書込の動作マ
ージンを確保することができる。
【０５９２】［実施の形態８の変形例４］実施の形態８
の変形例４においては、実施の形態８の変形例３に示し
た折返し型ビット線構成に加えて、隣接メモリセル間に
おけるライトワード線ＷＷＬの共有が図られる。
【０５９３】図６４は、メモリアレイ１０およびその周
辺回路の実施の形態８の変形例４に従う構成を説明する
ための図である。
【０５９４】図６４を参照して、実施の形態８の変形例
４に従うメモリアレイ１０においては、行方向に隣接す
るメモリセルは、同一のライトワード線ＷＷＬを共有す
る。
【０５９５】リードワード線ＲＷＬが活性化されるデー
タ読出時においては、各リードビット線ＲＢＬに対して
１本おきにメモリセル列が接続されるので、隣接する２
個のメモリセル列で形成されるメモリセル列の組ごとに
リードビット線対を形成して、折返し型ビット線構成に
基づく、実施の形態８の変形例３と同様のデータ読出を
実行できる。
【０５９６】一方、データ書込時においては、ライトワ
ード線ＷＷＬを共有するために、折返し型ビット線構成
に基づくデータ書込を行なうことはできない。したがっ
て、実施の形態８の変形例４においては、ライトビット
線ＷＢＬの選択に関連する周辺回路は、図６０に示した
のと同様に配置される。これにより、実施の形態８の場
合と同様に、簡易な回路構成のデータ書込回路５１ｂを
用いて，データ書込を実行することができる。
【０５９７】また、折返し型ビット線構成に基づくデー
タ書込を実行することはできないものの、メモリアレイ
１０におけるライトワード線ＷＷＬの配線ピッチを緩和
することができる。この結果、メモリアレイ１０の高集
積化によるＭＲＡＭデバイスのチップ面積削減をさらに
図ることができる。
【０５９８】なお、図６４の構成では、データ書込系の
信号配線のうち、ライトワード線ＷＷＬを隣接メモリセ
ル間で共有する構成を示したが、ライトワード線に代え
てライトビット線ＷＢＬを共有する構成とすることも可
能である。ただし、この場合には、ライトビット線ＷＢ
Ｌは共有することができず各メモリセル行ごとに配置す
る必要がある。いずれの配線を共有して配線ピッチを緩
和するかについては、磁気トンネル接合部ＭＴＪからの
距離等を考慮して定めればよい。
【０５９９】［実施の形態８の変形例５］実施の形態８
の変形例５においては、実施の形態８の変形例３に示し
た折返し型ビット線構成に加えて、隣接するメモリセル
間におけるリードワード線ＲＷＬの共有が図られる。
【０６００】図６５は、メモリアレイ１０およびその周
辺回路の実施の形態８の変形例５に従う構成を説明する
ための図である。
【０６０１】図６５を参照して、実施の形態６の変形例
５に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルは、同一のリードワード線ＲＷＬを共有す
る。
【０６０２】読出／書込制御回路６０は、実施の形態８
の変形例３と同様に配置されるイコライズトランジスタ
６２、プリチャージトランジスタ６４およびライトビッ
ト線電圧制御トランジスタ６５を含む。
【０６０３】ライトワード線ＷＷＬが活性化されるデー
タ書込時においては、各ライトビット線ＷＢＬに対して
１本おきにメモリセル列が接続されるので、隣接する２
個のメモリセル行で形成されるメモリセル行の組ごとに
ライトビット線対を形成できる。この結果、折返し型ビ
ット線構成に基づく、実施の形態８の変形例３と同様の
データ書込を実行して、同様の効果を享受できる。
【０６０４】一方、複数のメモリセル行間で共有される
リードワード線ＲＷＬが活性化されるデータ読出時にお
いては、折返し型ビット線構成に基づくデータ読出を行
なうことはできない。したがって、実施の形態８の変形
例５においては、リードビット線ＲＢＬの選択に関連す
る周辺回路は、図６０に示したのと同様に配置される。
【０６０５】このような構成とすることにより、折返し
型ビット線構成による動作マージン確保を図ることはで
きないものの、メモリアレイ１０におけるリードワード
線ＲＷＬの配線ピッチを緩和した上で、データ読出を正
常に実行できる。この結果、メモリアレイ１０の高集積
化によるＭＲＡＭデバイスのチップ面積削減を図ること
ができる。
【０６０６】したがって、実施の形態８に従うメモリセ
ルを用いて、折返し型ビット線構成に基づくデータ書込
による、動作マージン確保、周辺回路の簡易化およびデ
ータ書込ノイズの低減と、リードワード線ＲＷＬの共有
化に基づくメモリアレイ１０の高集積化とを両立して実
現することができる。
【０６０７】なお、図６５の構成では、データ読出系の
信号配線のうち、リードワード線ＲＷＬを隣接メモリセ
ル間で共有する構成を示したが、リードワード線ＲＷＬ
に代えてリードビット線ＲＢＬを共有する構成とするこ
とも可能である。ただし、この場合には、リードワード
線ＲＷＬは共有することができず各メモリセル行ごとに
配置する必要がある。いずれの配線を共有して配線ピッ
チを緩和するかについては、構造上の条件や設計の都合
等を考慮して適宜定めればよい。
【０６０８】［実施の形態９］図６６は、実施の形態９
に従うＭＴＪメモリセルの接続態様を示す回路図であ
る。
【０６０９】図６６を参照して、アクセストランジスタ
ＡＴＲは、磁気トンネル接合部ＭＴＪとライトビット線
ＷＢＬとの間に電気的に結合される。磁気トンネル接合
部ＭＴＪは、アクセストランジスタＡＴＲと共通配線Ｃ
ＭＬとの間に結合される。アクセストランジスタＡＴＲ
のゲートはリードワード線ＲＷＬと結合される。図６６
の構成においても、ライトワード線ＷＷＬとして機能す
る共通配線ＣＭＬと、リードワード線ＲＷＬとは互いに
直交する方向に配置されるので、両者のドライブ回路を
独立に配置して、レイアウト設計の自由度を向上させる
ことができる。
【０６１０】図６７は、実施の形態９に従うＭＴＪメモ
リセルに対するデータ書込およびデータ読出を説明する
ためのタイミングチャート図である。
【０６１１】図６７を参照して、データ書込時において
は、ライトビット線ＷＢＬにデータ書込電流±Ｉｗが流
される。また、後に説明する電流制御トランジスタのオ
ンによって、行列選択結果に応じて選択列に対応する共
通配線ＣＭＬにデータ書込電流Ｉｐが流れる。このよう
に、データ書込時における共通配線ＣＭＬの電圧および
電流は、図３３に示されるライトワード線ＷＷＬと同様
に設定される。
【０６１２】これにより書込データＤＩＮのデータレベ
ルに応じた磁界を磁気トンネル接合部ＭＴＪに書込むこ
とができる。また、図３３に示されるように、リードビ
ット線ＲＢＬはデータ書込時において特に必要とはされ
ないので、両者の機能を共通配線ＣＭＬに統合すること
ができる。
【０６１３】データ書込時以外においては、上述した電
流制御トランジスタはターンオフされて、データ読出前
においては、共通配線ＣＭＬは接地電圧Ｖｓｓにプリチ
ャージされている。
【０６１４】データ読出時においては、ライトビット線
ＷＢＬの電圧レベルを接地電圧レベルＶｓｓに設定す
る。さらに、共通配線ＣＭＬにデータ読出のためのセン
ス電流Ｉｓが供給される。したがって、データ読出時に
おいては、リードワード線ＲＷＬを選択状態（Ｈレベ
ル）に活性化することによって、アクセストランジスタ
ＡＴＲをターンオンして、共通配線ＣＭＬ〜磁気トンネ
ル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライト
ビット線ＷＢＬの経路にセンス電流Ｉｓを流すことがで
きる。
【０６１５】センス電流Ｉｓの電流経路がＭＴＪメモリ
セル内に形成されると、記憶データに応じた電電圧変化
（上昇）が共通配線ＣＭＬに生じる。
【０６１６】図６７においては、一例として記憶される
データレベルが“１”である場合に、固定磁気層ＦＬと
自由磁気層ＶＬとにおける磁界方向が同一であるとする
と、記憶データが“１”である場合に共通配線ＣＭＬの
電圧変化ΔＶ１は小さく、記憶データが“０”である場
合の共通配線ＣＭＬの電圧変化ΔＶ２は、ΔＶ１よりも
大きくなる。共通配線ＣＭＬに生じる電圧変化ΔＶ１お
よびΔＶ２の差を検知することによって、ＭＴＪメモリ
セルの記憶データを読出すことができる。
【０６１７】また、図３３に示されるとおり、ライトワ
ード線ＷＷＬは、データ読出時において特に必要とはさ
れないので、ライトワード線ＷＷＬおよびリードビット
線ＲＢＬを共通配線ＣＭＬに統合することができる。
【０６１８】このように、ライトワード線ＷＷＬおよび
リードビット線ＲＢＬの機能を統合した共通配線ＣＭＬ
を用いた、配線数が削減されたＭＴＪメモリセルに対し
ても、同様のデータ書込およびデータ読出を実行でき
る。
【０６１９】また、リードビット線ＲＢＬとして機能す
る共通配線ＣＭＬにおいて、データ読出に備えたプリチ
ャージ電圧とデータ書込時における設定電圧とを同一の
接地Ｖｓｓに揃えているので、データ読出の開始時にお
けるプリチャージ動作を効率化することができ、データ
読出動作の高速化が図られる。
【０６２０】図６８は、実施の形態９に従うＭＴＪメモ
リセルの配置を説明する構造図である。
【０６２１】図６８を参照して、ライトビット線ＷＢＬ
は、第１の金属配線層Ｍ１に配置され、リードワード線
ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０
と同一層に配置される。ライトビット線ＷＢＬは、アク
セストランジスタＡＴＲのソース／ドレイン領域１１０
と電気的に結合される。他方のソース／ドレイン領域１
２０は、第１の金属配線層Ｍ１に設けられた金属配線、
バリアメタル１４０およびコンタクトホールに設けられ
る金属膜１５０を介して、磁気トンネル接合部ＭＴＪと
結合される。
【０６２２】共通配線ＣＭＬは、磁気トンネル接合部Ｍ
ＴＪと電気的に結合するように第２の金属配線層Ｍ２に
設けられる。このように、共通配線ＣＭＬにリードビッ
ト線ＲＢＬおよびライトワード線ＷＷＬ機能の両方を併
せ持つようにすることにより実施の形態６に従うＭＴＪ
メモリセルが奏する効果に加えて、配線数および金属配
線層の数を削減して製造コストの削減を図ることができ
る。
【０６２３】また、実施の形態９に従うＭＴＪメモリセ
ルにおいては、磁気トンネル接合部ＭＴＪとの間の距離
は、ライトビット線ＷＢＬの方が、ライトワード線ＷＷ
Ｌとして機能する共通配線ＣＭＬよりも大きくなる。こ
の結果、実施の形態９に従うＭＴＪメモリセルにおいて
は、ライトビット線ＷＢＬに相対的に大きなデータ書込
電流を流す必要がある。
【０６２４】図６９は、メモリアレイ１０およびその周
辺回路の実施の形態９に従う構成を説明するための図で
ある。
【０６２５】図６９を参照して、実施の形態９に従うメ
モリアレイ１０においては、図６６に示される構成を有
するメモリセルＭＣが行列状に配置される。リードワー
ド線ＲＷＬおよびライトビット線ＷＢＬは、行方向に沿
って配置される。共通配線およびＣＭＬは、列方向に沿
って配置される。
【０６２６】行方向に隣接するメモリセルは、共通配線
ＣＭＬを共有する。たとえば、第１番目および第２番目
のメモリセル列に属するメモリセル群は、同一の共通配
線ＣＭＬ１を共有し、第３番目および第４番目のメモリ
セル列に属するメモリセル群は、同一の共通配線ＣＭＬ
２を共有する。以降のメモリセル列に対しても、共通配
線ＣＭＬは、同様に配置される。
【０６２７】同一の共通配線ＣＭＬに対応して、複数の
メモリセルＭＣがデータ書込およびデータ読出の対象と
なるとデータ衝突が発生するので、メモリセルＭＣは交
互配置される。
【０６２８】このような構成とすることにより、メモリ
アレイ１０における共通配線ＣＭＬの配線ピッチを緩和
できる。この結果、メモリセルＭＣを効率的に配置して
メモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチ
ップ面積を削減することができる。
【０６２９】共通配線ＣＭＬに対しては、図３５におい
てリードビット線ＲＢＬに対して設けられた、選択的に
センス電流を供給するための周辺回路が配置される。
【０６３０】さらに、各共通配線ＣＭＬに対応して、電
流制御トランジスタが配置される。図６９においては、
共通配線ＣＭＬ１およびＣＭＬ２にそれぞれ対応する、
電流制御トランジスタ４１−１および４１−２が代表的
に示される。以下においては、電流制御トランジスタを
総括的に表記する場合には、単に符号４１を用いること
とする。
【０６３１】電流制御トランジスタ４１は、対応する共
通配線ＣＭＬと接地電圧Ｖｓｓとの間に配置される。電
流制御トランジスタ４１は、共通配線ＣＭＬがライトワ
ード線ＷＷＬとして機能するデータ書込時において、制
御信号ＷＥの活性化に応答してオンする。これにより、
ライトワード線ドライバ３０ｗによって、選択状態（電
源電圧Ｖｃｃ）に活性化された共通配線ＣＭＬに、デー
タ書込電流Ｉｐを流すことができる。
【０６３２】図６７で説明したように、共通配線ＣＭＬ
のデータ読出前のプリチャージ電圧は、接地電圧Ｖｓｓ
に設定されるので、電流制御トランジスタ４１を、ビッ
ト線プリチャージ信号ＢＬＰＲに応答してさらに動作さ
せることにより、プリチャージトランジスタ４４の配置
を省略できる。
【０６３３】一方、ライトビット線ＷＢＬに対して，選
択的にデータ書込電流を供給するための周辺回路の構成
は、図３５と同様であるので、詳細な説明は繰り返さな
い。
【０６３４】［実施の形態９の変形例１］図７０は、メ
モリアレイ１０およびその周辺回路の実施の形態９の変
形例１に従う構成を説明するための図である。
【０６３５】図７０を参照して、実施の形態９の変形例
１に従うメモリアレイ１０においては、隣接するメモリ
セルは、同一のライトビット線ＷＢＬを共有する。たと
えば、第２番目および第３番目のメモリセル行に属する
メモリセル群は、同一のライトビット線ＷＢＬ２を共有
する。以降のメモリセル列に対しても、ライトＷＢＬ
は、同様に配置される。
【０６３６】データ書込を正常に実行するためには、同
一の共通配線ＣＭＬおよび同一のライトビット線ＷＢＬ
の交点に配置されるメモリセルＭＣが複数個存在しない
ことが必要である。したがって、メモリセルＭＣは交互
配置される。
【０６３７】共通配線ＣＭＬおよびライトビット線ＷＢ
Ｌに対する、データ書込およびデータ読出に関する周辺
回路の構成と、データ読出およびデータ書込時における
各メモリセルの動作とは、実施の形態９と同様であるの
で、詳細な説明は繰り返さない。
【０６３８】このような構成とすることにより、メモリ
アレイ１０におけるライトビット線ＷＢＬの配線ピッチ
を緩和できる。この結果、メモリセルＭＣを効率的に配
置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイ
スのチップ面積を削減することができる。
【０６３９】すでに説明したように、実施の形態９に従
うＭＴＪメモリセルにおいては、ライトビット線ＷＢＬ
に対して、総体的に大きなデータ書込電流を流す必要が
ある。したがって、ライトビット線ＷＢＬを隣接するメ
モリセル間で共有して配線ピッチを確保することによ
り、ライトビット線ＷＢＬの配線幅すなわち断面積を確
保して電流密度を抑制できる。この結果、ＭＲＡＭデバ
イスの信頼性を向上させることができる。さらに、すで
に説明したように、これらの配線の材質をエレクトロマ
イグレーション耐性を考慮して選択することも動作信頼
性の向上に効果がある。
【０６４０】［実施の形態９の変形例２］図７１は、メ
モリアレイ１０およびその周辺回路の実施の形態９の変
形例２に従う構成を説明するための図である。
【０６４１】図７１を参照して、実施の形態９の変形例
２に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルによって、同一のリードワード線ＲＷＬが
共有される。たとえば、第１番目および第２番目のメモ
リセル行に属するメモリセル群は、同一のリードワード
線ＲＷＬ１を共有する。以降のメモリセル行に対して
も、リードワード線ＲＷＬは、同様に配置される。
【０６４２】さらに、列方向に隣接するメモリセルによ
って、同一のライトビット線ＷＢＬが共有される。たと
えば、第２番目および第３番目のメモリセル行に属する
メモリセル群は、同一のライトビット線ＷＢＬ２を共有
する。以降のメモリセル行に対しても、ライトビット線
ＷＢＬは、同様に配置される。
【０６４３】ここで、データ読出を正常に実行するため
には、同一のリードワード線ＲＷＬによって選択される
複数メモリセルＭＣが、同一の共通配線ＣＭＬに同時に
結合されないことが必要である。したがって、共通配線
ＣＭＬは、各メモリセル行ごとに配置され、さらに、メ
モリセルＭＣは交互配置される。
【０６４４】その他の部分の構成は、実施の形態９と同
様であるので、詳細な説明は繰り返さない。
【０６４５】このような構成とすることにより、メモリ
アレイ１０におけるリードワード線ＲＷＬおよびライト
ビット線ＷＢＬの配線ピッチを緩和できる。この結果、
メモリセルＭＣを効率的に配置してメモリアレイ１０を
高集積化し、ＭＲＡＭデバイスのチップ面積を削減する
ことができる。
【０６４６】［実施の形態９の変形例３］図７２は、メ
モリアレイ１０およびその周辺回路の実施の形態９の変
形例３に従う構成を説明するための図である。
【０６４７】図７２を参照して、行列状に配置された実
施の形態９の変形例３に従う構成のメモリセルに対し
て、隣接する２個のメモリセル列によって形成されるメ
モリセル列の組ごとに、対応する２本の共通配線ＣＭＬ
を用いて折返し型ビット線構成が実現される。たとえ
ば、第１番目および第２番目のメモリセル列にそれぞれ
対応する共通配線ＣＭＬ１およびＣＭＬ２（／ＣＭＬ
１）によって、リードビット線対に相当するデータ線対
を構成することができる。
【０６４８】同様に、隣接する２個のメモリセル行によ
って形成されるメモリセル行の組ごとに、対応する２本
のライトビット線ＷＢＬを用いて折返し型ビット線構成
が実現される。たとえば、第１番目および第２番目のメ
モリセル行にそれぞれ対応するライトビット線ＷＢＬ１
およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット
線対を構成することができる。
【０６４９】ライトビット線対を構成するライトビット
線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書
込電流±Ｉｗの供給を行なうための周辺回路の構成は、
図３９と同様であるので詳細な説明は繰り返さない。
【０６５０】また、データ読出時においてデータ線対を
構成する共通配線の一方ずつおよび他方ずつを、符号Ｃ
ＭＬおよび／ＣＭＬを用いて総称すると、図３９の構成
におけるリードビット線ＲＢＬおよび／ＲＢＬに対する
列選択およびセンス電流Ｉｓの供給とを行なうための周
辺回路の構成が、共通配線ＣＭＬおよび／ＣＭＬにそれ
ぞれ対応して配置される。
【０６５１】したがって、実施の形態９に従うメモリセ
ルを行列状に配置した場合においても、折返し型ビット
線構成を用いて、データ読出およびデータ書込の動作マ
ージンを確保することができる。
【０６５２】［実施の形態９の変形例４］実施の形態９
の変形例４においては、実施の形態９の変形例３に示し
た折返し型ビット線構成に加えて、隣接メモリセル間に
おけるライトビット線ＷＢＬの共有が図られる。
【０６５３】図７３は、メモリアレイ１０およびその周
辺回路の実施の形態９の変形例４に従う構成を説明する
ための図である。
【０６５４】図７３を参照して、実施の形態９の変形例
４に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルによって、ライトビット線ＷＢＬが共有さ
れる。
【０６５５】一方、リードワード線ＲＷＬが活性化され
るデータ読出時においては、リードビット線ＲＢＬとし
て機能する各共通配線ＣＭＬに対して１本おきにメモリ
セル列が接続されるので、隣接する２個のメモリセル列
で形成されるメモリセル列の組ごとにデータ線対を形成
して、折返し型ビット線構成に基づく、実施の形態９の
変形例３と同様のデータ読出を実行できる。
【０６５６】一方、データ書込時においては、ライトビ
ット線ＷＢＬを共有するために、折返し型ビット線構成
に基づくデータ書込を行なうことはできない。したがっ
て、実施の形態９の変形例４においては、ライトビット
線ＷＢＬの選択に関連する周辺回路は、図６９に示した
のと同様に配置される。これにより、実施の形態９の場
合と同様に、簡易な回路構成のデータ書込回路５１ｂを
用いて，データ書込を実行することができる。
【０６５７】また、折返し型ビット線構成に基づくデー
タ書込を実行することはできないものの、メモリアレイ
１０におけるライトワード線ＷＷＬの配線ピッチを緩和
することができる。この結果、メモリアレイ１０の高集
積化によるＭＲＡＭデバイスのチップ面積削減をさらに
図ることができる。
【０６５８】［実施の形態９の変形例５］実施の形態９
変形例５においては、実施の形態９変形例３に示した折
返し型ビット線構成に加えて、隣接するメモリセル間に
おけるリードワード線ＲＷＬの共有が図られる。
【０６５９】図７４は、メモリアレイ１０およびその周
辺回路の実施の形態９の変形例５に従う構成を説明する
ための図である。
【０６６０】図７４を参照して、実施の形態９の変形例
５に従うメモリアレイ１０においては、列方向に隣接す
るメモリセルは、同一のリードワード線ＲＷＬを共有す
る。
【０６６１】読出／書込制御回路６０は、実施の形態９
の変形例３と同様に配置されるイコライズトランジスタ
６２およびライトビット線電圧制御トランジスタ６５を
含む。
【０６６２】データ書込時においては、各ライトビット
線ＷＢＬに対して１本おきにメモリセル列が接続される
ので、隣接する２個のメモリセル行で形成されるメモリ
セル行の組ごとにライトビット線対を形成できる。この
結果、折返し型ビット線構成に基づく、実施の形態９の
変形例３と同様のデータ書込を実行して、同様の効果を
享受できる。
【０６６３】一方、複数のメモリセル行間で共有される
リードワード線ＲＷＬが活性化されるデータ読出時にお
いては、折返し型ビット線構成に基づくデータ読出を行
なうことはできない。したがって、実施の形態９の変形
例５においては、リードビット線ＲＢＬとして機能する
共通配線ＣＭＬの選択に関連する周辺回路は、図６９に
示したのと同様に配置される。
【０６６４】このような構成とすることにより、折返し
型ビット線構成による動作マージン確保を図ることはで
きないものの、メモリアレイ１０におけるリードワード
線ＲＷＬの配線ピッチを緩和した上で、データ読出を正
常に実行できる。この結果、メモリアレイ１０の高集積
化によるＭＲＡＭデバイスのチップ面積削減を図ること
ができる。
【０６６５】したがって、実施の形態９に従うメモリセ
ルを用いて、折返し型ビット線構成に基づくデータ書込
による、動作マージン確保、周辺回路の簡易化およびデ
ータ書込ノイズの低減と、リードワード線ＲＷＬの共有
化に基づくメモリアレイ１０の高集積化とを両立して実
現することができる。
【０６６６】［実施の形態１０］図７５は、実施の形態
１０に従うＭＴＪメモリセルの接続態様を示す回路図で
ある。
【０６６７】図７５を参照して、アクセストランジスタ
ＡＴＲは共通配線ＣＭＬと磁気トンネル接合部ＭＴＪと
の間に結合される。リードワード線ＲＷＬは、アクセス
トランジスタＡＴＲのゲートと結合される。ライトビッ
ト線ＷＢＬは、リードワード線ＲＷＬと同一方向に配置
され、磁気トンネル接合部ＭＴＪと電気的に結合され
る。
【０６６８】共通配線ＣＭＬは、データ書込時において
はライトワード線ＷＷＬと同様に、ライトワード線ドラ
イバ３０ｗによって選択的に活性化される。一方、デー
タ読出時においては、共通配線ＣＭＬには、センス電流
Ｉｓが供給される。
【０６６９】データ書込時においては、電流制御トラン
ジスタ４１−１〜４１−ｍのターンオンによって、選択
状態（Ｈレベル）に活性化された共通配線ＣＭＬは、ラ
イトワード線ＷＷＬと同様にデータ書込電流Ｉｐが流れ
る。一方、データ読出時においては、電流制御トランジ
スタ４１−１〜４１−ｍがターンオフされて、共通配線
ＣＭＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジ
スタＡＴＲ〜ライトビット線ＷＢＬ（接地電圧Ｖｓｓ）
の経路に流されるセンス電流Ｉｓによって、図６７で説
明したように、磁気トンネル接合部ＭＴＪの記憶データ
に対応する電圧変化が共通配線ＣＭＬに生じる。
【０６７０】したがって、実施の形態９と同様に、デー
タ書込時におけるライトワード線ＷＷＬの機能およびデ
ータ読出時におけるリードビット線ＲＢＬの機能を共通
配線ＣＭＬに併有させて、配線数を削減することができ
る。
【０６７１】また、リードワード線ＲＷＬとデータ書込
時にライトワード線として機能する共通配線ＣＭＬとを
互いに直交する方向に配置するので、リードワード線ド
ライバ３０ｒとライトワード線ドライバ３０ｗとを独立
に配置して、実施の形態６と同様の効果を得ることがで
きる。
【０６７２】図７６は、実施の形態１０に従うＭＴＪメ
モリセルの配置を示す構成図である。
【０６７３】図７６を参照して、共通配線ＣＭＬは、第
１の金属配線層Ｍ１に配置されて、アクセストランジス
タＡＴＲのソース／ドレイン領域１１０と電気的に結合
される。リードワード線ＲＷＬは、アクセストランジス
タＡＴＲのゲート１３０と同一層に形成される。
【０６７４】ソース／ドレイン領域１２０は、第１の金
属配線層Ｍ１に形成された金属配線、バリアメタル１４
０およびコンタクトホールに形成された金属膜１５０を
介して、磁気トンネル接合部ＭＴＪと結合される。ライ
トビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気
的に結合するように第２の金属配線層Ｍ２に配置され
る。
【０６７５】これにより、アクセストランジスタＡＴＲ
を介して共通配線ＣＭＬと磁気トンネル接合部ＭＴＪと
を結合する構成とすることによって、共通配線ＣＭＬ
は、アクセストランジスタＡＴＲのターンオン時におい
てのみ磁気トンネル接合部ＭＴＪと結合される。この結
果、データ読出時においてリードビット線ＲＢＬとして
機能する共通配線ＣＭＬの容量を抑制して、データ読出
動作の高速化をさらに図ることができる。
【０６７６】なお、実施の形態１０に従うＭＴＪメモリ
セルにおける、データ書込およびデータ読出時の各配線
の電圧および電流波形は、実施の形態９と同様であるの
で，詳細な説明は繰り返さない。
【０６７７】また、実施の形態１０に従うＭＴＪメモリ
セルにおいては、磁気トンネル接合部ＭＴＪとの間の距
離は、ライトワード線ＷＷＬとして機能する共通配線Ｃ
ＭＬの方が、ライトワード線ＷＷＬよりも大きくなる。
この結果、実施の形態１０に従うＭＴＪメモリセルにお
いては、共通配線ＣＭＬに相対的に大きなデータ書込電
流を流す必要がある。
【０６７８】図７７は、メモリアレイ１０およびその周
辺回路の実施の形態１０に従う構成を説明するための図
である。
【０６７９】図７７を参照して、実施の形態１０に従う
メモリアレイ１０においては、図７５に示される構成を
有するメモリセルＭＣが行列状に配置される。
【０６８０】リードワード線ＲＷＬおよびライトビット
線ＷＢＬは、行方向に沿って配置される。共通配線およ
びＣＭＬは、列方向に沿って配置される。
【０６８１】行方向に隣接するメモリセルは、共通配線
ＣＭＬを共有する。たとえば、第１番目および第２番目
のメモリセル列に属するメモリセル群は、同一の共通配
線ＣＭＬ１を共有し、第３番目および第４番目のメモリ
セル列に属するメモリセル群は、同一の共通配線ＣＭＬ
２を共有する。以降のメモリセル列に対しても、共通配
線ＣＭＬは、同様に配置される。
【０６８２】同一の共通配線ＣＭＬに対応して、複数の
メモリセルＭＣがデータ書込およびデータ読出の対象と
なるとデータ衝突が発生するので、メモリセルＭＣは交
互配置される。
【０６８３】このような構成とすることにより、メモリ
アレイ１０における共通配線ＣＭＬの配線ピッチを緩和
できる。この結果、メモリセルＭＣを効率的に配置して
メモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチ
ップ面積を削減することができる。
【０６８４】共通配線ＣＭＬおよびライトビット線ＷＢ
Ｌに対して，選択的にデータ書込電流を供給するための
周辺回路の構成は、図６９と同様であるので、詳細な説
明は繰り返さない。
【０６８５】すでに説明したように、実施の形態１０に
従うＭＴＪメモリセルにおいては、共通配線ＣＭＬに対
して、総体的に大きなデータ書込電流を流す必要があ
る。したがって、共通配線ＣＭＬを隣接するメモリセル
間で共有して配線ピッチを確保することにより、共通配
線ＣＭＬの配線幅すなわち断面積を確保して電流密度を
抑制できる。この結果、ＭＲＡＭデバイスの信頼性を向
上させることができる。さらに、すでに説明したよう
に、これらの配線の材質をエレクトロマイグレーション
耐性を考慮して選択することも動作信頼性の向上に効果
がある。
【０６８６】［実施の形態１０の変形例１］図７８は、
メモリアレイ１０およびその周辺回路の実施の形態１０
の変形例１に従う構成を説明するための図である。
【０６８７】図７８を参照して、実施の形態１０の変形
例１に従うメモリアレイ１０においては、隣接するメモ
リセルは、同一のライトビット線ＷＢＬを共有する。た
とえば、第２番目および第３番目のメモリセル行に属す
るメモリセル群は、同一のライトビット線ＷＢＬ２を共
有する。以降のメモリセル列に対しても、ライトＷＢＬ
は、同様に配置される。
【０６８８】データ書込を正常に実行するためには、同
一の共通配線ＣＭＬおよび同一のライトビット線ＷＢＬ
の交点に配置されるメモリセルＭＣが複数個存在しない
ことが必要である。したがって、メモリセルＭＣは交互
配置される。
【０６８９】共通配線ＣＭＬおよびライトビット線ＷＢ
Ｌに対する、データ書込およびデータ読出に関する周辺
回路の構成と、データ読出およびデータ書込時における
各メモリセルの動作とは、実施の形態１０と同様である
ので、詳細な説明は繰り返さない。
【０６９０】このような構成とすることにより、メモリ
アレイ１０におけるライトビット線ＷＢＬの配線ピッチ
を緩和できる。この結果、メモリセルＭＣを効率的に配
置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイ
スのチップ面積を削減することができる。
【０６９１】［実施の形態１０の変形例２］図７９は、
メモリアレイ１０およびその周辺回路の実施の形態１０
の変形例２に従う構成を説明するための図である。
【０６９２】図７９を参照して、実施の形態１０の変形
例２に従うメモリアレイ１０においては、列方向に隣接
するメモリセルによって、同一のリードワード線ＲＷＬ
が共有される。たとえば、第１番目および第２番目のメ
モリセル行に属するメモリセル群は、同一のリードワー
ド線ＲＷＬ１を共有する。以降のメモリセル行に対して
も、リードワード線ＲＷＬは、同様に配置される。
【０６９３】さらに、列方向に隣接するメモリセルによ
って、同一のライトビット線ＷＢＬが共有される。たと
えば、第２番目および第３番目のメモリセル行に属する
メモリセル群は、同一のライトビット線ＷＢＬ２を共有
する。以降のメモリセル行に対しても、ライトビット線
ＷＢＬは、同様に配置される。
【０６９４】ここで、データ読出を正常に実行するため
には、同一のリードワード線ＲＷＬによって選択される
複数メモリセルＭＣが、同一の共通配線ＣＭＬに同時に
結合されないことが必要である。したがって、共通配線
ＣＭＬは、各メモリセル行ごとに配置され、さらに、メ
モリセルＭＣは交互配置される。
【０６９５】その他の部分の構成は、実施の形態１０と
同様であるので、詳細な説明は繰り返さない。
【０６９６】このような構成とすることにより、メモリ
アレイ１０におけるリードワード線ＲＷＬおよびライト
ビット線ＷＢＬの配線ピッチを緩和できる。この結果、
メモリセルＭＣを効率的に配置してメモリアレイ１０を
高集積化し、ＭＲＡＭデバイスのチップ面積を削減する
ことができる。
【０６９７】［実施の形態１０の変形例３］図８０は、
メモリアレイ１０およびその周辺回路の実施の形態１０
の変形例３に従う構成を説明するための図である。
【０６９８】図８０を参照して、行列状に配置された実
施の形態１０の変形例３に従う構成のメモリセルに対し
て、隣接する２個のメモリセル列によって形成されるメ
モリセル列の組ごとに、対応する２本の共通配線ＣＭＬ
を用いて折返し型ビット線構成が実現される。たとえ
ば、第１番目および第２番目のメモリセル列にそれぞれ
対応する共通配線ＣＭＬ１およびＣＭＬ２（／ＣＭＬ
１）によって、リードビット線対に相当するデータ線対
を構成することができる。
【０６９９】同様に、隣接する２個のメモリセル行によ
って形成されるメモリセル行の組ごとに、対応する２本
のライトビット線ＷＢＬを用いて折返し型ビット線構成
が実現される。たとえば、第１番目および第２番目のメ
モリセル行にそれぞれ対応するライトビット線ＷＢＬ１
およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット
線対を構成することができる。
【０７００】ライトビット線対を構成するライトビット
線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書
込電流±Ｉｗの供給を行なうための周辺回路の構成は、
図７２と同様であるので詳細な説明は繰り返さない。
【０７０１】同様に、データ読出時においてデータ線対
を構成する共通配線ＣＭＬおよび／ＣＭＬに対するに対
する列選択およびセンス電流Ｉｓの供給とを行なうため
の周辺回路の構成は、図７２と同様であるので詳細な説
明は繰り返さない。
【０７０２】したがって、実施の形態１０に従うメモリ
セルを行列状に配置した場合においても、折返し型ビッ
ト線構成を用いて、データ読出およびデータ書込の動作
マージンを確保することができる。
【０７０３】［実施の形態１０の変形例４］実施の形態
１０の変形例４においては、実施の形態１０の変形例３
に示した折返し型ビット線構成に加えて、隣接メモリセ
ル間におけるライトビット線ＷＢＬの共有が図られる。
【０７０４】図８１は、メモリアレイ１０およびその周
辺回路の実施の形態１０の変形例４に従う構成を説明す
るための図である。
【０７０５】図８１を参照して、実施の形態１０の変形
例４に従うメモリアレイ１０においては、列方向に隣接
するメモリセルによって、ライトビット線ＷＢＬが共有
される。
【０７０６】リードワード線ＲＷＬが活性化されるデー
タ読出時においては、リードビット線ＲＢＬとして機能
する各共通配線ＣＭＬに対して１本おきにメモリセル列
が接続されるので、隣接する２個のメモリセル列で形成
されるメモリセル列の組ごとにデータ線対を形成して、
折返し型ビット線構成に基づく、実施の形態１０の変形
例３と同様のデータ読出を実行できる。
【０７０７】一方、データ書込時においては、ライトビ
ット線ＷＢＬを共有するために、折返し型ビット線構成
に基づくデータ書込を行なうことはできない。したがっ
て、実施の形態１０の変形例４においては、ライトビッ
ト線ＷＢＬの選択に関連する周辺回路は、図６９に示し
たのと同様に配置される。これにより、実施の形態９の
場合と同様に、簡易な回路構成のデータ書込回路５１ｂ
を用いて，データ書込を実行することができる。
【０７０８】また、折返し型ビット線構成に基づくデー
タ書込を実行することはできないものの、メモリアレイ
１０におけるライトワード線ＷＷＬの配線ピッチを緩和
することができる。この結果、メモリアレイ１０の高集
積化によるＭＲＡＭデバイスのチップ面積削減をさらに
図ることができる。
【０７０９】［実施の形態１０の変形例５］実施の形態
１０変形例５においては、実施の形態１０変形例３に示
した折返し型ビット線構成に加えて、隣接するメモリセ
ル間におけるリードワード線ＲＷＬの共有が図られる。
【０７１０】図８２は、メモリアレイ１０およびその周
辺回路の実施の形態１０の変形例５に従う構成を説明す
るための図である。
【０７１１】図８２を参照して、実施の形態１０の変形
例５に従うメモリアレイ１０においては、列方向に隣接
するメモリセルは、同一のリードワード線ＲＷＬを共有
する。 読出／書込制御回路６０は、実施の形態１０の
変形例３と同様に配置されるイコライズトランジスタ６
２およびライトビット線電圧制御トランジスタ６５を含
む。
【０７１２】データ書込時においては、各ライトビット
線ＷＢＬに対して１本おきにメモリセル列が接続される
ので、隣接する２個のメモリセル行で形成されるメモリ
セル行の組ごとにライトビット線対を形成できる。この
結果、折返し型ビット線構成に基づく、実施の形態１０
の変形例３と同様のデータ書込を実行して、同様の効果
を享受できる。
【０７１３】一方、複数のメモリセル行間で共有される
リードワード線ＲＷＬが活性化されるデータ読出時にお
いては、折返し型ビット線構成に基づくデータ読出を行
なうことはできない。したがって、実施の形態１０の変
形例５においては、リードビット線ＲＢＬの選択に関連
する周辺回路は、図６９に示したのと同様に配置され
る。
【０７１４】このような構成とすることにより、折返し
型ビット線構成による動作マージン確保を図ることはで
きないものの、メモリアレイ１０におけるリードワード
線ＲＷＬの配線ピッチを緩和した上で、データ読出を正
常に実行できる。この結果、メモリアレイ１０の高集積
化によるＭＲＡＭデバイスのチップ面積削減を図ること
ができる。
【０７１５】したがって、実施の形態１０に従うメモリ
セルを用いて、折返し型ビット線構成に基づくデータ書
込による、動作マージン確保、周辺回路の簡易化および
データ書込ノイズの低減と、リードワード線ＲＷＬの共
有化に基づくメモリアレイ１０の高集積化とを両立して
実現することができる。
【０７１６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０７１７】
【発明の効果】請求項１、２、５および７に記載の薄膜
磁性体記憶装置は、第１の読出データ線にデータ読出電
流を流さずに、データ読出電流経路のＲＣ定数を低減し
てデータ読出を実行できる。したがって、第１のビット
線における電圧変化を速やかに生じさせて、データ読出
を高速化できる。
【０７１８】請求項３記載の薄膜磁性体記憶装置は、列
選択結果に応じて、選択された第１のビット線に対して
のみデータ読出電流を供給することができるので、デー
タ読出時における消費電流を削減することができる。
【０７１９】請求項４記載の薄膜磁性体記憶装置は、デ
ータ書込系の回路を共用して、データ読出時における第
１のビット線のプルアップを実行することができるの
で、周辺回路の面積を削減することができる。
【０７２０】請求項６記載の薄膜磁性体記憶装置は、読
出ゲート回路をメモリセル列全体で共有できるので、請
求項１記載の薄膜磁性体記憶装置が奏する効果に加え
て、周辺回路の面積を削減することができる。
【０７２１】請求項８に記載の薄膜磁性体記憶装置は、
折り返し型構成のビット線対によってデータ読出を実行
できるので、請求項１記載の薄膜磁性体記憶装置が奏す
る効果に加えて、データ読出における動作マージンを確
保することができる。
【０７２２】請求項９および１０に記載の薄膜磁性体記
憶装置は、テストモード時において、第１および第２の
データ書込電流の少なくとも一方を外部から設定できる
ので、ＭＴＪメモリセルの磁気特性における製造ばらつ
きを補償して、データ書込マージンを適切に確保するた
めのデータ書込電流量の調整テストを容易に実行するこ
とができる。
【０７２３】請求項１１記載の薄膜磁性体記憶装置は、
請求項９記載の薄膜磁性体記憶装置が奏する効果に加え
て、外部からのブロー入力によって不揮発的にデータ書
込電流を設定することができる。
【０７２４】請求項１２記載の薄膜磁性体記憶装置は、
請求項１１記載の薄膜磁性体記憶装置が奏する効果に加
えて、テスト動作時において擬似的にプログラム素子を
ブローして、実動作時と同様の状態に基づいて、データ
書込電流の調整を実行することができる。
【０７２５】請求項１３および１４に記載の薄膜磁性体
記憶装置は、電気的に結合された第１および第２のビッ
ト線を往復して流れるデータ書込電流によって、同一方
向に作用するデータ書込磁界を磁気記憶部に生じさせる
ことができるので、同一強度のデータ書込磁界の発生に
必要なデータ書込電流を低減できる。この結果、ＭＲＡ
Ｍデバイスの低消費電力化、ビット線の電流密度低下に
よる動作信頼性の向上、およびデータ書込時における磁
界ノイズの軽減を実現することができる。
【０７２６】請求項１５に記載の薄膜磁性体記憶装置
は、ビット線対を構成する第１および第２のビット線に
同等に磁性体メモリセルを結合して、両者のＲＣ負荷を
均衡させるとともに、折返し型ビット線構成に基づくデ
ータ読出を実行できる。この結果、請求項１３記載の薄
膜磁性体記憶装置が奏する効果に加えて、データ読出動
作の安定性を向上することができる。
【０７２７】請求項１６および１７に記載の薄膜磁性体
記憶装置は、電気的に結合された第１および第２のサブ
書込ワード線を往復して流れるデータ書込電流によっ
て、同一方向に作用するデータ書込磁界を磁気記憶部に
生じさせることができるので、同一強度のデータ書込磁
界の発生に必要なデータ書込電流を低減できる。この結
果、ＭＲＡＭデバイスの低消費電力化、ビット線の電流
密度低下による動作信頼性の向上、およびデータ書込時
における磁界ノイズの軽減を実現することができる。
【０７２８】請求項１８記載の薄膜磁性体記憶装置は、
データ書込電流を供給するための書込ワードドライバを
メモリアレイの両側に分割配置できるので、請求項１７
記載の薄膜磁性体記憶装置が奏する効果に加えて、列方
向のピッチ制約を緩和して、メモリアレイおよびその周
辺回路の小面積化を図ることができる。
【０７２９】請求項１９記載の薄膜磁性体記憶装置は、
請求項１６記載の薄膜磁性体記憶装置が奏する効果に加
えて、非選択状態等に移行する場合において、書込ワー
ド線の電圧を速やかに変化させることができる。
【０７３０】請求項２０記載の薄膜磁性体記憶装置は、
整流素子を用いた高集積化が有利な磁性体メモリセルに
おいて、非選択の磁性体メモリセルにおいて確実に整流
素子のオフ状態を維持できる。この結果、高集積化と動
作信頼性の確保とを両立して実現できる。
【０７３１】請求項２１記載の薄膜磁性体記憶装置は、
メモリアレイ全体に配置される書込ワード線の本数を削
減して、磁性体メモリセルを高集積化して配置できる。
この結果、請求項２０記載の薄膜磁性体記憶装置が奏す
る効果に加えて、ＭＲＡＭデバイスのチップ面積を削減
することができる。
【０７３２】請求項２２、２３、２５および２６に記載
の薄膜磁性体記憶装置は、データ書込電流を流す配線の
うち、磁気記憶部からより遠くに配置されて大きな電流
を流す必要がある書込ワード線におけるエレクトロマイ
グレーションの発生を抑制して、ＭＲＡＭデバイスの動
作信頼性を向上させることができる。
【０７３３】請求項２４記載の薄膜磁性体記憶装置は、
整流素子を用いた高集積化が有利な磁性体メモリセル
を、メモリアレイ全体に配置されるワード線の本数を削
減してさらに高集積化して配置できる。この結果、ＭＲ
ＡＭデバイスのチップ面積削減を図ることができる。
【０７３４】請求項２７記載の薄膜磁性体記憶装置は、
読出ワード線および書込データ線を磁性体メモリセルの
行および列にそれぞれ対応させて配置して、読出ワード
線および書込ワード線のそれぞれを選択的に駆動するた
めの回路を独立に配置することによって、レイアウトの
自由度を向上できる。さらに、書込ワード線、読出ワー
ド線、書込データ線および読出データ線のうちの少なく
とも１つを隣接メモリセル間で共有して、メモリアレイ
における配線ピッチを緩和できる。この結果、ＭＲＡＭ
デバイスの集積度を高めることができる。
【０７３５】請求項２８記載の薄膜磁性体記憶装置は、
データ読出の対象となる磁性体メモリセルの記憶部のみ
を読出データ線と結合するので、請求項２７記載の薄膜
磁性体記憶装置が奏する効果に加えて、読出データ線の
容量を低減してデータ読出を高速化できる。
【０７３６】請求項２９記載の薄膜磁性体記憶装置は、
データ書込電流が流される２種類の配線のうち、より大
きなデータ書込電流を流す必要がある一方について、共
有化によって配線ピッチを緩和して大きな断面積を確保
できる。この結果、請求項２７または２８に記載の薄膜
磁性体記憶装置が奏する効果に加えて、データ書込電流
が流される配線のエレクトロマイグレーション耐性を向
上させ、動作の信頼性を向上させることができる。
【０７３７】請求項３０記載の薄膜磁性体記憶装置は、
データ書込電流が流される２種類の配線のうち、より大
きなデータ書込電流を流す必要がある一方を、エレクト
ロマイグレーション耐性の高い材質によって形成する。
この結果、請求項２７または２８に記載の薄膜磁性体記
憶装置が奏する効果に加えて、動作の信頼性を向上させ
ることができる。
【０７３８】請求項３１記載の薄膜磁性体記憶装置は、
対を成す２本の読出データ線を用いてデータ読出を実行
するので、請求項２７または２８に記載の薄膜磁性体記
憶装置が奏する効果に加えて、データ読出時における動
作マージンを確保することができる。
【０７３９】請求項３２記載の薄膜磁性体記憶装置は、
対を成す２本の書込データ線を用いてデータ書込を実行
するので、請求項２７または２８に記載の薄膜磁性体記
憶装置が奏する効果に加えて、データ書込時における動
作マージン確保および磁界ノイズ低減を図ることができ
る。
【０７４０】請求項３３記載の薄膜磁性体記憶装置は、
対を成す２本の読出データ線および書込データ線をそれ
ぞれ用いてデータ読出およびデータ書込を実行するの
で、請求項２７または２８に記載の薄膜磁性体記憶装置
が奏する効果に加えて、データ読出およびデータ書込時
における動作マージンを確保するとともに、データ書込
ノイズを低減することができる。
【０７４１】請求項３４記載の薄膜磁性体記憶装置は、
データ読出前において、読出データ線に対する新たなプ
リチャージ動作を起動する必要がない。したがって、プ
リチャージ動作を効率化して、データ読出を高速化でき
る。
【０７４２】請求項３５記載の薄膜磁性体記憶装置は、
データ読出時における読出データ線の機能とデータ書込
時における書込ワード線との機能を共通配線に共有して
配線数を削減できる。また、読出ワード線および書込ワ
ード線として機能するデータ書込時における共通配線ー
ド線のそれぞれを選択的に駆動するための回路を独立に
配置して、レイアウトの自由度を向上させることができ
る。さらに、読出ワード線、書込データ線および共通デ
ータ線のうちの少なくとも１つを隣接メモリセル間で共
有して、メモリアレイにおける配線ピッチを緩和でき
る。この結果、ＭＲＡＭデバイスの集積度を高めること
ができる。
【０７４３】請求項３６記載の薄膜磁性体記憶装置は、
データ読出の対象となる磁性体メモリセルの記憶部のみ
を読出データ線として機能する共通配線と結合するの
で、請求項３５記載の薄膜磁性体記憶装置が奏する効果
に加えて、データ読出時における共通配線の負荷容量を
低減してデータ読出を高速化できる。
【０７４４】請求項３７記載の薄膜磁性体記憶装置は、
データ書込電流が流される２種類の配線のうち、より大
きなデータ書込電流を流す必要がある一方について、共
有化によって配線ピッチを緩和して大きな断面積を確保
できる。この結果、請求項３５または３６に記載の薄膜
磁性体記憶装置が奏する効果に加えて、データ書込電流
が流される配線のエレクトロマイグレーション耐性を向
上させ、動作の信頼性を向上させることができる。
【０７４５】請求項３８記載の薄膜磁性体記憶装置は、
データ書込電流が流される２種類の配線のうち、より大
きなデータ書込電流を流す必要がある一方を、エレクト
ロマイグレーション耐性の高い材質によって形成する。
この結果、請求項３５または３６に記載の薄膜磁性体記
憶装置が奏する効果に加えて、動作の信頼性を向上させ
ることができる。
【０７４６】請求項３９記載の薄膜磁性体記憶装置は、
対を成す２本の共通配線を用いてデータ読出を実行する
ので、請求項３５または３６に記載の薄膜磁性体記憶装
置が奏する効果に加えて、データ読出時における動作マ
ージンを確保することができる。
【０７４７】請求項４０記載の薄膜磁性体記憶装置は、
対を成す２本の書込データ線を用いてデータ書込を実行
するので、請求項３５または３６に記載の薄膜磁性体記
憶装置が奏する効果に加えて、データ書込時における動
作マージン確保および磁界ノイズ低減を図ることができ
る。
【０７４８】請求項４１記載の薄膜磁性体記憶装置は、
対を成す２本の共通配線および書込データ線をそれぞれ
用いてデータ読出およびデータ書込を実行するので、請
求項３５または３６に記載の薄膜磁性体記憶装置が奏す
る効果に加えて、データ読出およびデータ書込時におけ
る動作マージンを確保するとともに、データ書込ノイズ
を低減することができる。
【０７４９】請求項４２記載の薄膜磁性体記憶装置は、
データ読出前において、共通配線に対する新たなプリチ
ャージ動作を起動する必要がない。したがって、プリチ
ャージ動作を効率化して、データ読出を高速化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイ
ス１の全体構成を示す概略ブロック図である。
【図２】 メモリアレイ１０およびその周辺回路の実施
の形態１に従う構成を説明するための図である。
【図３】 図２に示されるデータ書込回路５１ａの構成
を示す回路図である。
【図４】 図２に示されるデータ読出回路５５ａの構成
を示す回路図である。
【図５】 実施の形態１に従うＭＲＡＭデバイスにおけ
るデータ読出およびデータ書込動作を説明するためのタ
イミングチャートである。
【図６】 メモリアレイ１０およびその周辺回路の実施
の形態１の変形例１に従う構成を説明するための図であ
る。
【図７】 図６に示されるデータ書込回路５１ｂの構成
を示す回路図である。
【図８】 図６に示されるデータ読出回路５５ｂの構成
を示す回路図である。
【図９】 実施の形態１の変形例１に従うＭＲＡＭデバ
イスにおけるデータ読出およびデータ書込動作を説明す
るためのタイミングチャートである。
【図１０】 メモリアレイ１０およびその周辺回路の実
施の形態１の変形例２に従う構成を説明するための図で
ある。
【図１１】 メモリアレイ１０およびその周辺回路の実
施の形態１の変形例３に従う構成を説明するための図で
ある。
【図１２】 実施の形態２に従うデータ書込回路の構成
を示す回路図である。
【図１３】 実施の形態２に従うワード線ドライバの構
成例を示す回路図である。
【図１４】 実施の形態２の変形例に従うデータ書込電
流調整回路２３０の構成を示す回路図である。
【図１５】 リードゲートを用いずにデータ読出を実行
するＭＲＡＭデバイスにおけるメモリアレイ１０および
その周辺回路の構成を説明するための図である。
【図１６】 本発明の実施の形態３に従うビット線の配
置を説明するブロック図である。
【図１７】 実施の形態３に従うビット線の第１の配置
例を示す構造図である。
【図１８】 実施の形態３に従うビット線の第２の配置
例を示す構造図である。
【図１９】 実施の形態３の変形例１に従うビット線の
配置を説明する概念図である。
【図２０】 実施の形態３の変形例２に従うライトワー
ド線ＷＷＬの配置を説明する構造図である。
【図２１】 同一のライトワード線を形成するサブワー
ド線間の結合を説明する概念図である。
【図２２】 実施の形態３の変形例３に従うライトワー
ド線の配置を説明する図である。
【図２３】 実施の形態３の変形例４に従うライトワー
ド線の配置を説明する図である。
【図２４】 実施の形態３の変形例５に従うライトワー
ド線の配置を説明する図である。
【図２５】 実施の形態４に従うＭＴＪメモリセルの構
成を示す図である。
【図２６】 図２５に示されたＭＴＪメモリセルを半導
体基板上に配置した場合の構造図である。
【図２７】 図２５に示されたＭＴＪメモリセルに対す
る読出動作および書込動作を説明するタイミングチャー
トである。
【図２８】 図２５に示されたＭＴＪメモリセルを行列
状に配置したメモリアレイの構成を示す概念図である。
【図２９】 ライトワード線ＷＷＬを共有して行列状に
配置されたＭＴＪメモリセルによって形成されるメモリ
アレイの構成を示す概念図である。
【図３０】 ＭＴＪメモリセルの実施の形態４の変形例
に従う配置を示す概念図である。
【図３１】 実施の形態５に従うＭＲＡＭデバイス２の
全体構成を示す概略ブロック図である。
【図３２】 実施の形態５に従うＭＴＪメモリセルの接
続態様を示す回路図である。
【図３３】 実施の形態５に従うＭＴＪメモリセルに対
するデータ書込およびデータ読出を説明するためのタイ
ミングチャート図である。
【図３４】 実施の形態５に従うＭＴＪメモリセルの配
置を説明する構造図である。
【図３５】 メモリアレイ１０およびその周辺回路の実
施の形態５に従う構成を説明するための図である。
【図３６】 データ読出回路５５ｅの構成を示す回路図
である。
【図３７】 メモリアレイ１０およびその周辺回路の実
施の形態５の変形例１に従う構成を説明するための図で
ある。
【図３８】 メモリアレイ１０およびその周辺回路の実
施の形態５の変形例２に従う構成を説明するための図で
ある。
【図３９】 メモリアレイ１０およびその周辺回路の実
施の形態５の変形例３に従う構成を説明するための図で
ある。
【図４０】 メモリアレイ１０およびその周辺回路の実
施の形態５の変形例４に従う構成を説明するための図で
ある。
【図４１】 メモリアレイ１０およびその周辺回路の実
施の形態５の変形例５に従う構成を説明するための図で
ある。
【図４２】 実施の形態６に従うＭＴＪメモリセルの接
続態様を示す回路図である。
【図４３】 実施の形態６に従うＭＴＪメモリセルの配
置を説明する構造図である。
【図４４】 メモリアレイ１０およびその周辺回路の実
施の形態６に従う構成を説明するための図である。
【図４５】 メモリアレイ１０およびその周辺回路の実
施の形態６の変形例１に従う構成を説明するための図で
ある。
【図４６】 メモリアレイ１０およびその周辺回路の実
施の形態６の変形例２に従う構成を説明するための図で
ある。
【図４７】 メモリアレイ１０およびその周辺回路の実
施の形態６の変形例３に従う構成を説明するための図で
ある。
【図４８】 メモリアレイ１０およびその周辺回路の実
施の形態６の変形例４に従う構成を説明するための図で
ある。
【図４９】 メモリアレイ１０およびその周辺回路の実
施の形態６の変形例５に従う構成を説明するための図で
ある。
【図５０】 実施の形態７に従うＭＴＪメモリセルの接
続態様を示す回路図である。
【図５１】 実施の形態７に従うＭＴＪメモリセルの配
置を示す構造図である。
【図５２】 メモリアレイ１０およびその周辺回路の実
施の形態７に従う構成を説明するための図である。
【図５３】 メモリアレイ１０およびその周辺回路の実
施の形態７の変形例１に従う構成を説明するための図で
ある。
【図５４】 メモリアレイ１０およびその周辺回路の実
施の形態７の変形例２に従う構成を説明するための図で
ある。
【図５５】 メモリアレイ１０およびその周辺回路の実
施の形態７の変形例３に従う構成を説明するための図で
ある。
【図５６】 メモリアレイ１０およびその周辺回路の実
施の形態７の変形例４に従う構成を説明するための図で
ある。
【図５７】 メモリアレイ１０およびその周辺回路の実
施の形態７の変形例５に従う構成を説明するための図で
ある。
【図５８】 実施の形態８に従うＭＴＪメモリセルの接
続態様を示す回路図である。
【図５９】 実施の形態８に従うＭＪＴメモリセルの配
置を示す構造図である。
【図６０】 メモリアレイ１０およびその周辺回路の実
施の形態８に従う構成を説明するための図である。
【図６１】 メモリアレイ１０およびその周辺回路の実
施の形態８の変形例１に従う構成を説明するための図で
ある。
【図６２】 メモリアレイ１０およびその周辺回路の実
施の形態８の変形例２に従う構成を説明するための図で
ある。
【図６３】 メモリアレイ１０およびその周辺回路の実
施の形態８の変形例３に従う構成を説明するための図で
ある。
【図６４】 メモリアレイ１０およびその周辺回路の実
施の形態８の変形例４に従う構成を説明するための図で
ある。
【図６５】 メモリアレイ１０およびその周辺回路の実
施の形態８の変形例５に従う構成を説明するための図で
ある。
【図６６】 実施の形態９に従うＭＴＪメモリセルの接
続態様を示す回路図である。
【図６７】 実施の形態９に従うＭＴＪメモリセルに対
するデータ書込およびデータ読出を説明するためのタイ
ミングチャート図である。
【図６８】 実施の形態９に従うＭＴＪメモリセルの配
置を説明する構造図である。
【図６９】 メモリアレイ１０およびその周辺回路の実
施の形態９に従う構成を説明するための図である。
【図７０】 メモリアレイ１０およびその周辺回路の実
施の形態９の変形例１に従う構成を説明するための図で
ある。
【図７１】 メモリアレイ１０およびその周辺回路の実
施の形態９の変形例２に従う構成を説明するための図で
ある。
【図７２】 メモリアレイ１０およびその周辺回路の実
施の形態９の変形例３に従う構成を説明するための図で
ある。
【図７３】 メモリアレイ１０およびその周辺回路の実
施の形態９の変形例４に従う構成を説明するための図で
ある。
【図７４】 メモリアレイ１０およびその周辺回路の実
施の形態９の変形例５に従う構成を説明するための図で
ある。
【図７５】 実施の形態１０に従うＭＴＪメモリセルの
接続態様を示す回路図である。
【図７６】 実施の形態１０に従うＭＴＪメモリセルの
配置を示す構成図である。
【図７７】 メモリアレイ１０およびその周辺回路の実
施の形態１０に従う構成を説明するための図である。
【図７８】 メモリアレイ１０およびその周辺回路の実
施の形態１０の変形例１に従う構成を説明するための図
である。
【図７９】 メモリアレイ１０およびその周辺回路の実
施の形態１０の変形例２に従う構成を説明するための図
である。
【図８０】 メモリアレイ１０およびその周辺回路の実
施の形態１０の変形例３に従う構成を説明するための図
である。
【図８１】 メモリアレイ１０およびその周辺回路の実
施の形態１０の変形例４に従う構成を説明するための図
である。
【図８２】 メモリアレイ１０およびその周辺回路の実
施の形態１０の変形例５に従う構成を説明するための図
である。
【図８３】 磁気トンネル接合部を有するメモリセルの
構成を示す概略図である。
【図８４】 ＭＴＪメモリセルからのデータ読出動作を
説明する概念図である。
【図８５】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
【図８６】 データ書込時におけるデータ書込電流の方
向と磁界方向との関係を説明する概念図である。
【図８７】 行列状に集積配置されたＭＴＪメモリセル
を示す概念図である。
【図８８】 半導体基板上に配置されたＭＴＪメモリセ
ルの構造図である。
【図８９】 製造ばらつきがデータ書込マージンに与え
る影響を説明するための概念図である。
【図９０】 ダイオードを用いたＭＴＪメモリセルの構
成を示す概略図である。
【図９１】 図９０に示されたＭＴＪメモリセルを半導
体基板上に配置した場合の構造図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコ
ーダ、３０ ワード線ドライバ、３０ｒ リードワード
線ドライバ、３０ｗ ライトワード線ドライバ、４０
ワード線電流制御回路、５０，６０ 読出／書込制御回
路、５１ａ，５１ｂ データ書込回路、５２ データ書
込電流供給回路、５５ａ，５５ｂ，５５ｃ，５５ｄ，５
５ｅ データ読出回路、６２ イコライズトランジス
タ、６３ビット線電流制御トランジスタ、６４ プリチ
ャージトランジスタ、６５ ライトビット線電圧制御ト
ランジスタ、２００，２１０，２３０ データ書込電流
調整回路、ＡＴＲ アクセストランジスタ、ＢＬ，／Ｂ
Ｌ ビット線、ＣＭＬ 共通配線、ＣＳＧ コラム選択
ゲート、ＤＭ アクセスダイオード、ＤＭＣ ダミーメ
モリセル、ＦＬ 固定磁気層、ＭＣ，ＭＣＤ メモリセ
ル、ＭＴＪ 磁気トンネル接合部、ＲＢＬ リードビッ
ト線、ＲＧ リードゲート、ＲＣＧ 共通リードゲー
ト、ＲＣＳＧ リードコラム選択ゲート、ＲＷＬ リー
ドワード線、ＴＢ トンネルバリア、ＶＬ 自由磁気
層、ＷＣＳＧ ライトコラム選択ゲート、ＷＲＳＧ ラ
イトロウ選択ゲート、ＷＢＬ，／ＷＢＬ ライトビット
線、ＷＷＬライトワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７

Claims (42)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置される、各々が記憶データ
    のレベルに応じて第１および第２の抵抗値のいずれか一
    方を有する複数の磁性体メモリセルを含むメモリアレイ
    と、 前記磁性体メモリセルの列に対応してそれぞれ設けられ
    る複数の第１のビット線と、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、第１の電圧に設定された前記複数の第１のビット線
    と第２の電圧との間に、アドレス選択された前記行に対
    応する前記磁性体メモリセルをそれぞれ電気的に結合し
    て、前記磁性体メモリセルにデータ読出電流を通過させ
    るための複数の読出ワード線と、 読出データを伝達するための第１の読出データ線と、 前記複数の第１のビット線のうちの前記アドレス選択さ
    れた前記列に対応する１本の電圧に応じて、前記第１の
    読出データ線の電圧を設定するための読出ゲート回路
    と、 前記第１の読出データ線の電圧に応じて、読出データの
    データレベルを設定するデータ読出回路とを備える、薄
    膜磁性体記憶装置。
  2. 【請求項２】 データ読出時において、前記複数の第１
    のビット線を前記第１の電圧と結合するためのプルアッ
    プ回路をさらに備える、請求項１記載の薄膜磁性体記憶
    装置。
  3. 【請求項３】 前記データ読出時において、前記アドレ
    ス選択された列に対応する前記第１のビット線と前記プ
    ルアップ回路とを電気的に結合するための選択回路をさ
    らに備える、請求項２記載の薄膜磁性体記憶装置。
  4. 【請求項４】 前記記憶データを前記磁性体メモリセル
    に書込むためのデータ書込電流を供給するデータ書込電
    流供給回路と、 前記データ書込電流を伝達するための書込データ線と、 データ書込時および前記データ読出時のそれぞれにおい
    て、前記データ書込電流供給回路および前記プルアップ
    回路と前記書込データ線とをそれぞれ結合するためのス
    イッチ回路とをさらに備え、 前記選択回路は、 前記書込データ線と前記複数の第１のビット線との間に
    それぞれ配置される複数のコラム選択ゲートを含み、 前記複数のコラム選択ゲートのうちの前記アドレス選択
    された列に対応する１つは、前記データ書込時および前
    記データ読出時の両方においてオンする、請求項３記載
    の薄膜磁性体記憶装置。
  5. 【請求項５】 データ読出前において、前記複数の第１
    のビット線を前記第１の電圧にプリチャージするための
    プリチャージ回路をさらに備え、 前記データ読出回路は、 入力ノードの電圧と所定電圧との電圧差を増幅して出力
    する電圧増幅回路と、 前記アドレス選択された列に対応する前記第１のビット
    線の電圧を、所定のタイミングにおいて前記入力ノード
    に伝達するためのゲート回路と、 前記所定のタイミングにおいて、前記電圧増幅回路の出
    力をラッチして前記読出データを生成するラッチ回路と
    を含む、請求項１記載の薄膜磁性体記憶装置。
  6. 【請求項６】 前記複数の第１のビット線と階層的に設
    けられ、前記データ読出時において、前記選択された列
    に対応する第１のビット線と選択的に結合される第２の
    読出データ線をさらに備え、 前記読出ゲート回路は、 前記第１の読出データ線と前記第２の電圧との間に、前
    記第２の読出データ線の電圧に応じた電流経路を形成す
    るための電流制御回路を有する、請求項１記載の薄膜磁
    性体記憶装置。
  7. 【請求項７】 前記読出ゲート回路は、 前記磁性体メモリセルの列に対応してそれぞれ設けら
    れ、各々が前記第１の読出データ線と前記第２の電圧と
    の間に、前記複数の第１のビット線のうちの対応する１
    本の電圧に応じた電流経路を形成するための複数の電流
    制御回路を有する、請求項１記載の薄膜磁性体記憶装
    置。
  8. 【請求項８】 前記複数の第１のビット線のそれぞれの
    相補ビット線として設けられる複数の第２のビット線
    と、 前記第１の読出データ線の相補データ線として設けられ
    る第２の読出データ線と、 前記第１および第２の抵抗値の中間の抵抗値を有し、各
    々が前記第１および第２のビット線のいずれかと結合さ
    れる複数のダミーメモリセルと、 前記複数のダミーメモリセルを選択するための複数のダ
    ミー読出ワード線とをさらに備え、 前記複数の読出ワード線は、前記データ読出時におい
    て、第１の電圧に設定された前記複数の第１および第２
    のビット線の一方と前記第２の電圧との間に、選択され
    た前記行に対応する前記磁性体メモリセルをそれぞれ電
    気的に結合し、 前記複数のダミー読出ワード線は、前記データ読出時に
    おいて、前記第１の電圧に設定された前記複数の第１お
    よび第２のビット線の他方と前記第２の電圧との間に、
    前記ダミーメモリセルをそれぞれ電気的に結合し、 前記読出ゲート回路は、前記複数の第１および第２のビ
    ット線のうちの選択された前記列に対応する１本ずつの
    電圧レベルに応じて、前記第１および第２の読出データ
    線の電圧レベルを設定し、 前記データ読出回路は、前記第１および第２の読出デー
    タ線間の電圧差に応じて、読出データのデータレベルを
    設定する、請求項１記載の薄膜磁性体記憶装置。
  9. 【請求項９】 通常動作モードとテストモードとを有す
    る薄膜磁性体記憶装置であって、 行列状に配置された複数の磁性体メモリセルを有するメ
    モリアレイを備え、 前記複数の磁性体メモリセルの各々は、第１および第２
    のデータ書込電流によって印可されるデータ書込磁界が
    所定磁界よりも大きい場合に書込まれる記憶データのレ
    ベルに応じて異なる抵抗値を有し、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ書込時において行選択結果に応じて選択的に
    活性化される複数の書込ワード線と、 活性化された前記複数のワード線に対して、第１の制御
    ノードの電圧レベルに応じた電流量の前記第１のデータ
    書込電流を供給するための書込ワード線ドライバと、 前記データ書込時において、第２の制御ノードの電圧レ
    ベルに応じた電流量の前記第２のデータ書込電流を供給
    するためのデータ書込回路と、 前記磁性体メモリセルの列に対応してそれぞれ設けら
    れ、データ書込時において、列選択結果に応じて前記デ
    ータ書込制御回路と選択的に接続される複数のビット線
    とを備え、 前記書込ワード線および前記データ書込回路の少なくと
    も一方は、前記テストモード時において、前記第１およ
    び第２の制御ノードの対応する一方の電圧レベルを外部
    から設定するための入力端子を有する、薄膜磁性体記憶
    装置。
  10. 【請求項１０】 前記入力端子は、 前記テストモード時において、前記第１および第２の制
    御ノードの対応する一方と電気的に結合される、外部か
    ら所定電圧を入力可能な基準電圧入力端子を含む、請求
    項９記載の薄膜磁性体記憶装置。
  11. 【請求項１１】 前記書込ワード線および前記データ書
    込回路の少なくとも一方は、 前記第１および第２の制御ノードの対応する一方に基準
    電圧を生成するための基準電圧調整回路を含み、 基準電圧調整回路は、 外部からのブロー入力に応じて、第１の状態から第２の
    状態に不揮発的に変化する複数のプログラム素子と、 各前記プログラム素子の状態の組み合わせに応じて、前
    記基準電圧の電圧レベルを設定する電圧調整部とを有す
    る、請求項９記載の薄膜磁性体記憶装置。
  12. 【請求項１２】 基準電圧調整回路は、 前記複数のプログラム素子に対応してそれぞれ設けら
    れ、各々が外部からのテスト信号に応じて、対応する前
    記プログラム素子が第２の状態に遷移した場合と同様の
    電気的接続状態を形成するための複数のテストゲート回
    路とを含み、 前記入力端子は、 前記複数のテストゲート回路に対応してそれぞれ設けら
    れ、前記複数のテストゲート回路にそれぞれ対応する前
    記テスト信号を入力するための複数のテスト端子を含
    む、請求項１１記載の薄膜磁性体記憶装置。
  13. 【請求項１３】 行列状に配置された複数の磁性体メモ
    リセルを有するメモリアレイを備え、 前記複数の磁性体メモリセルの各々は、第１および第２
    のデータ書込電流によって印可されるデータ書込磁界が
    所定磁界よりも大きい場合に書込まれる記憶データのレ
    ベルに応じて第１および第２の抵抗値のいずれか一方を
    有する磁気記憶部を含み、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ書込時において前記第１のデータ書込電流を
    流すためにアドレス選択結果に応じて選択的に活性化さ
    れる複数の書込ワード線と、 前記第２のデータ書込電流を流すために前記磁性体メモ
    リセルの列に対応してそれぞれ設けられ、各々が、第１
    および第２のビット線を含む複数のビット線対とを備
    え、 前記第１および第２のビット線の各々は、半導体基板上
    において、前記磁気記憶部を挟んで配置される第１およ
    び第２の金属配線層に形成される配線を用いて構成さ
    れ、 各前記第１のビット線と各第２のビット線との間を電気
    的に結合するための結合回路をさらに備え、 前記第２のデータ書込電流は、前記結合回路によって電
    気的に結合された前記第１および第２のビット線を往復
    する電流として流れる、薄膜磁性体記憶装置。
  14. 【請求項１４】 前記第１のビット線の各々は、前記第
    １の金属配線層に形成された配線を有し、 前記第２のビット線の各々は、前記第２の金属配線層に
    形成された配線を有し、 前記薄膜磁性体記憶装置は、 前記複数のビット線対のうちのアドレス選択結果に応じ
    て選択される１つに含まれる前記第１および第２のビッ
    ト線の一端を高電位状態および低電位状態の一方ずつに
    設定するためのデータ書込回路をさらに備え、 前記結合回路は、 前記複数のビット線対に対応してそれぞれ設けられ、各
    々が、前記データ書込時において、前記第１および第２
    のビット線の他端間を電気的に結合するための複数のビ
    ット線電流制御回路を含む、請求項１３記載の薄膜磁性
    体記憶装置。
  15. 【請求項１５】 前記第１および第２のビット線の各々
    は、メモリアレイ上の所定領域において互いに交差する
    ように、第１および第２の金属配線層を用いて形成さ
    れ、 各磁性体メモリセルは、前記第１の金属配線層におい
    て、前記第１および第２のビット線の一方と結合され、 前記薄膜磁性体記憶装置は、さらに、 前記第１および第２の抵抗値の中間の抵抗値を有し、各
    々が前記第１および第２のビット線のいずれかと結合さ
    れる複数のダミーメモリセルと、 前記複数のダミーメモリセルを選択するための複数のダ
    ミー読出ワード線と、 前記複数の第１および第２のビット線のうちの、選択さ
    れた前記列に対応する１本ずつの電圧差に応じて、読出
    データのデータレベルを設定するデータ読出回路とを備
    え、 前記複数の読出ワード線および前記複数のダミー読出ワ
    ード線は、行選択結果に応じてデータ読出電流を流すた
    めに、第１の電圧に設定された前記複数の第１および第
    ２のビット線と第２の電圧との間に、前記磁性体メモリ
    セルおよび前記ダミーメモリセルをそれぞれ電気的に結
    合する、請求項１３記載の薄膜磁性体記憶装置。
  16. 【請求項１６】 行列状に配置された複数の磁性体メモ
    リセルを有するメモリアレイを備え、 前記複数の磁性体メモリセルの各々は、第１および第２
    のデータ書込電流によって印可されるデータ書込磁界が
    所定磁界よりも大きい場合に書込まれる記憶データのレ
    ベルに応じて異なる抵抗値を有する磁気記憶部を含み、 前記磁性体メモリセルの列に対応してそれぞれ設けら
    れ、各々が、前記第１のデータ書込電流を流すために設
    けられる複数のビット線と、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ書込時において前記第２のデータ書込電流を
    流すためにアドレス選択結果に応じて選択的に活性化さ
    れる複数の書込ワード線とを備え、 各前記書込ワード線は、半導体基板上において、前記磁
    気記憶部を上下方向に挟んで配置される第１および第２
    の金属配線層にそれぞれ形成される、第１および第２の
    サブ書込ワード線を含み、 各前記第１および第２のサブ書込ワード線の間を電気的
    に結合するための結合回路をさらに備え、 前記第２のデータ書込電流は、前記結合回路によって電
    気的に結合された前記第１および第２のサブライトワー
    ド線を往復する電流として流れる、薄膜磁性体記憶装
    置。
  17. 【請求項１７】 前記薄膜磁性体記憶装置は、さらに、 前記複数の書込ワード線に対応してそれぞれ設けられ、
    行選択結果に応じて、前記複数の書込ワード線のうちの
    対応する１つに含まれる前記第１のサブ書込ワード線の
    一端を第１の電圧に設定するための複数の書込ワードド
    ライバを備え、各前記第２のサブ書込ワード線の一端
    は、第２の電圧と結合され、 前記結合回路は、 前記第１および第２のサブ書込ワード線の各々の他端同
    士の間を結合するための配線を含む、請求項１６記載の
    薄膜磁性体記憶装置。
  18. 【請求項１８】 前記複数の書込ワードドライバは、所
    定数の前記行ごとに、前記メモリアレイに行方向に隣接
    する領域のそれぞれに分割して配置される、請求項１７
    記載の薄膜磁性体記憶装置。
  19. 【請求項１９】 各前記第１および第２のサブ書込ワー
    ド線の一端は、第１および第２の電圧とそれぞれ結合さ
    れ、 前記結合回路は、 前記複数の書込ワード線に対応してそれぞれ設けられ、
    行選択結果に応じて、前記複数の書込ワード線のうちの
    対応する１つに含まれる前記第１および第２のサブ書込
    ワード線の他端の間を電気的に結合するためのスイッチ
    回路を含む、請求項１６記載の薄膜磁性体記憶装置。
  20. 【請求項２０】 行列状に配置された複数の磁性体メモ
    リセルを含むメモリアレイを備え、 前記複数の磁性体メモリセルの各々は、第１および第２
    のデータ書込電流によって印可されるデータ書込磁界が
    所定磁界よりも大きい場合に書込まれる記憶データのレ
    ベルに応じて異なる抵抗値を有する磁気記憶部を含み、 前記磁性体メモリセルの行に対応して設けられ、データ
    読出時において、行選択結果に応じて第１の電圧に駆動
    される複数の読出ワード線と、 前記行に対応して設けられ、データ書込時において前記
    第１のデータ書込電流を流すためにアドレス選択結果に
    応じて選択的に活性化される複数の書込ワード線と、 前記磁性体メモリセルの列に対応して、前記複数の書込
    ワード線と交差する方向に設けられ、各々が前記磁気記
    憶部と結合される複数のビット線とを備え、 前記複数のビット線のうちのアドレス選択結果に応じて
    選択される１本は、前記データ読出時およびデータ書込
    時において、データ読出電流および前記第２のデータ書
    込電流をそれぞれ流し、 各前記磁性体メモリセルは、さらに、 前記磁気記憶部と前記読出ワード線との間に接続される
    整流素子を含む、薄膜磁性体記憶装置。
  21. 【請求項２１】 隣接する前記磁性体メモリセルは、前
    記複数の書込ワード線のうちの１本を共有する、請求項
    ２０記載の薄膜磁性体記憶装置。
  22. 【請求項２２】 各前記書込ワード線は、各前記ビット
    線よりも大きい断面積を有する、請求項２０または２１
    に記載の薄膜磁性体記憶装置。
  23. 【請求項２３】 前記複数の書込ワード線は、前記複数
    のビット線よりもエレクトロマイグレーション耐性に優
    れた材質で形成される、請求項２０記載の薄膜磁性体記
    憶装置。
  24. 【請求項２４】 行列状に配置された複数の磁性体メモ
    リセルを含むメモリアレイを備え、 前記複数の磁性体メモリセルの各々は、第１および第２
    のデータ書込電流によって印可されるデータ書込磁界が
    所定磁界よりも大きい場合に書込まれる記憶データのレ
    ベルに応じて異なる抵抗値を有する磁気記憶部を含
    み、、 前記磁性体メモリセルの行に対応して設けられ、各々が
    列方向に隣接する前記磁性体メモリセル間で共有される
    複数のワード線と、 データ書込時およびデータ読出において、前記第１のデ
    ータ書込電流およびデータ読出電流をそれぞれ流すため
    に、前記複数のワード線のうちの行選択結果に応じて選
    択される１本を活性化するためのワード線ドライバと、 前記磁性体メモリセルの列に対応して、前記複数のワー
    ド線と交差する方向に設けられ、前記磁気記憶部と結合
    される複数のビット線とを備え、 前記複数のビット線のうちの列選択結果に応じて選択さ
    れる１本は、前記データ読出時およびデータ書込時にお
    いて、前記データ読出電流および前記第２のデータ書込
    電流をそれぞれ流し、 各前記磁性体メモリセルは、さらに、 前記磁気記憶部と前記ワード線との間に接続される整流
    素子を含む、薄膜磁性体記憶装置。
  25. 【請求項２５】 各前記ワード線は、各前記ビット線よ
    りも大きい断面積を有する、請求項２４記載の薄膜磁性
    体記憶装置。
  26. 【請求項２６】 前記複数のワード線は、前記複数のビ
    ット線よりもエレクトロマイグレーション耐性の大きい
    材質で形成される、請求項２４記載の薄膜磁性体記憶装
    置。
  27. 【請求項２７】 行列状に配置された複数の磁性体メモ
    リセルを有するメモリアレイを備え、 前記複数の磁性体メモリセルの各々は、 第１および第２のデータ書込電流によって印可されるデ
    ータ書込磁界が所定磁界よりも大きい場合に書込まれる
    記憶データのレベルに応じて異なる抵抗値を有する磁気
    記憶部と、 データ読出時において前記磁気記憶部にデータ読出電流
    を通過させるためのメモリセル選択ゲートとを含み、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ読出時において、アドレス選択結果に応じて
    対応する前記メモリセル選択ゲートを作動させるための
    複数の読出ワード線と、 前記磁性体メモリセルの列に対応してそれぞれ設けら
    れ、データ書込時において前記第１のデータ書込電流を
    流すためにアドレス選択結果に応じて選択的に活性状態
    に駆動される複数の書込ワード線と、 前記行に対応してそれぞれ設けられ、前記データ書込時
    において前記第２のデータ書込電流を流すための複数の
    書込データ線と、 前記列に対応してそれぞれ設けられ、前記データ読出時
    において前記データ読出電流を流すための複数の読出デ
    ータ線とを備え、 隣接する前記磁性体メモリセルは、前記複数の書込ワー
    ド線、前記複数の読出ワード線および前記複数のデータ
    線のうちの少なくとも１つのうちの対応する１本を共有
    する、薄膜磁性体記憶装置。
  28. 【請求項２８】 前記複数の読出データ線の各々は、対
    応する前記行に属する複数の前記磁気記憶部の各々と、
    各前記メモリセル選択ゲートを介して電気的に結合され
    る、請求項２７記載の薄膜磁性体記憶装置。
  29. 【請求項２９】 前記隣接する磁性体メモリセルは、対
    応する前記書込ワード線および前記書込データ線のうち
    の前記磁気記憶部からより遠い一方を共有し、 前記書込ワード線および前記書込データ線のうちの前記
    一方は、対応する前記書込ワード線および前記書込デー
    タ線のうちの他方よりも大きい断面積を有する、請求項
    ２７または２８に記載の薄膜磁性体記憶装置。
  30. 【請求項３０】 前記書込ワード線および前記書込デー
    タ線のうちの前記磁気記憶部からより遠い一方は、前記
    書込ワード線および前記書込データ線のうちの他方より
    も、エレクトロマイグレーション耐性の大きい材質で形
    成される、請求項２７または２８記載の薄膜磁性体記憶
    装置。
  31. 【請求項３１】 前記複数の読出データ線のうちの２本
    ずつは、前記データ読出時において読出データ線対を構
    成し、 同一の前記読出ワード線によって選択される複数個の前
    記磁性体メモリセルは、前記読出データ線対を構成する
    ２本の読出データ線の一方ずつとそれぞれ接続され、 前記データ読出電流は、列選択結果に対応する前記読出
    データ線対を構成する２本の読出データ線の各々に対し
    て供給される、請求項２７または２８に記載の薄膜磁性
    体記憶装置。
  32. 【請求項３２】 前記複数の書込データ線のうちの２本
    ずつは、前記データ書込時において書込データ線対を構
    成し、 同一の前記書込ワード線によって選択される複数個の前
    記磁性体メモリセルは、前記書込データ線対を構成する
    ２本の書込データ線の一方ずつとそれぞれ接続され、 前記薄膜磁性体記憶装置は、 アドレス選択結果に応じて選択される前記書込データ線
    対を構成する２本の書込データ線を高電位状態および低
    電位状態の一方ずつに設定するためのデータ書込制御回
    路と、 前記データ書込時において、各前記書込データ線対を構
    成する２本の書込データ線の間を短絡するための短絡回
    路とをさらに備える、請求項２７または２８に記載の薄
    膜磁性体記憶装置。
  33. 【請求項３３】 前記複数の読出データ線のうちの２本
    ずつは、前記データ読出時において読出データ線対を構
    成し、 同一の前記読出ワード線によって選択される複数個の前
    記磁性体メモリセルは、前記読出データ線対を構成する
    ２本の読出データ線の一方ずつとそれぞれ接続され、 前記データ読出電流は、列選択結果に対応する前記読出
    データ線対を構成する２本の読出データ線の各々に対し
    て供給され、 前記複数の書込データ線のうちの２本ずつは、前記デー
    タ書込時において書込データ線対を構成し、 前記データ書込時において同一の前記共通配線によって
    選択される複数個の前記磁性体メモリセルは、前記書込
    データ線対を構成する２本の書込データ線の一方ずつと
    それぞれ接続され、 前記薄膜磁性体記憶装置は、 アドレス選択結果に応じて選択される前記書込データ線
    対を構成する２本の書込データ線を高電位状態および低
    電位状態の一方ずつに設定するためのデータ書込制御回
    路と、 前記データ書込時において、各前記書込データ線対を構
    成する２本の書込データ線の間を短絡するための短絡回
    路とをさらに備える、請求項２７または２８に記載の薄
    膜磁性体記憶装置。
  34. 【請求項３４】 前記複数の読出データ線は、前記デー
    タ読出の実行前において第１の電圧に設定され、 前記複数の読出データ線は、前記データ書込時におい
    て、前記第１の電圧に設定される、請求項２７または２
    ８に記載の薄膜磁性体記憶装置。
  35. 【請求項３５】 行列状に配置された複数の磁性体メモ
    リセルを有するメモリアレイを備え、 前記複数の磁性体メモリセルの各々は、 第１および第２のデータ書込電流によって印可されるデ
    ータ書込磁界が所定磁界よりも大きい場合に書込まれる
    記憶データのレベルに応じて異なる抵抗値を有する磁気
    記憶部と、 データ読出時において前記記憶部にデータ読出電流を通
    過させるためのメモリセル選択ゲートとを含み、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ読出時において、アドレス選択結果に応じて
    対応する前記メモリセル選択ゲートを作動させるための
    複数の読出ワード線と、 前記行に対応してそれぞれ設けられ、前記データ書込時
    において前記第１のデータ書込電流を流すための複数の
    書込データ線と、 前記列に対応してそれぞれ設けられる複数の共通配線と
    を備え、 前記複数の共通配線の各々は、前記データ読出時におい
    て、前記アドレス選択結果に応じて前記データ読出電流
    の供給を選択的に受け、 前記複数の共通配線の各々は、前記データ書込時におい
    て、前記アドレス選択結果に応じて、前記第２のデータ
    書込電流を流すために第１の電圧に選択的に駆動され、 第１の電圧とは異なる第２の電圧と各前記共通配線との
    間を、前記データ書込時および前記データ読出時のそれ
    ぞれにおいて結合および遮断する電流制御回路をさらに
    備え、 隣接する前記磁性体メモリセルは、前記複数の書込ワー
    ド線、前記複数の読出ワード線および前記複数のデータ
    線のうちの少なくとも１つのうちの対応する１本を共有
    する、薄膜磁性体記憶装置。
  36. 【請求項３６】 前記複数の共通配線の各々は、対応す
    る前記行に属する複数の前記記憶部の各々と各前記メモ
    リセル選択ゲートを介して電気的に結合される、請求項
    ３５記載の薄膜磁性体記憶装置。
  37. 【請求項３７】 前記隣接する磁性体メモリセルは、対
    応する前記共通配線および前記書込データ線のうちの前
    記磁気記憶部からより遠い一方を共有し、 前記共通配線および前記書込データ線のうちの前記一方
    は、前記共通配線および前記書込データ線のうちの他方
    よりも大きい断面積を有する、請求項３５または３６に
    記載の薄膜磁性体記憶装置。
  38. 【請求項３８】 前記共通配線および前記書込データ線
    のうちの前記磁気記憶部からより遠い一方は、前記共通
    配線線および前記書込データ線のうちの他方よりも、エ
    レクトロマイグレーション耐性の大きい材質で形成され
    る、請求項３５または３６記載の薄膜磁性体記憶装置。
  39. 【請求項３９】 前記複数の共通配線のうちの２本ずつ
    は、前記データ読出時において読出データ線対を構成
    し、 同一の前記読出ワード線によって選択される複数個の前
    記磁性体メモリセルは、前記読出データ線対を構成する
    ２本の共通配線の一方ずつとそれぞれ接続され、 前記データ読出電流は、列選択結果に対応する前記読出
    データ線対を構成する２本の共通配線の各々に対して供
    給される、請求項３５または３６に記載の薄膜磁性体記
    憶装置。
  40. 【請求項４０】 前記複数の書込データ線のうちの２本
    ずつは、前記データ書込時において書込データ線対を構
    成し、 前記データ書込時において同一の前記共通配線によって
    選択される複数個の前記磁性体メモリセルは、前記書込
    データ線対を構成する２本の書込データ線の一方ずつと
    それぞれ接続され、 前記薄膜磁性体記憶装置は、 アドレス選択結果に応じて選択される前記書込データ線
    対を構成する２本の書込データ線を高電位状態および低
    電位状態の一方ずつに設定するためのデータ書込制御回
    路と、 前記データ書込時において、各前記書込データ線対を構
    成する２本の書込データ線の間を短絡するための短絡回
    路とをさらに備える、請求項３５または３６に記載の薄
    膜磁性体記憶装置。
  41. 【請求項４１】 前記複数の共通配線のうちの２本ずつ
    は、前記データ読出時において読出データ線対を構成
    し、 同一の前記読出ワード線によって選択される複数個の前
    記磁性体メモリセルは、前記読出データ線対を構成する
    ２本の共通配線の一方ずつとそれぞれ接続され、 前記データ読出電流は、列選択結果に対応する前記読出
    データ線対を構成する２本の共通配線の各々に対して供
    給され、 前記複数の書込データ線のうちの２本ずつは、前記デー
    タ書込時において書込データ線対を構成し、 前記データ書込時において同一の前記共通配線によって
    選択される複数個の前記磁性体メモリセルは、前記書込
    データ線対を構成する２本の書込データ線の一方ずつと
    それぞれ接続され、 前記薄膜磁性体記憶装置は、 アドレス選択結果に応じて選択される前記書込データ線
    対を構成する２本の書込データ線を高電位状態および低
    電位状態の一方ずつに設定するためのデータ書込制御回
    路と、 前記データ書込時において、各前記書込データ線対を構
    成する２本の書込データ線の間を短絡するための短絡回
    路とをさらに備える、請求項３５または３６に記載の薄
    膜磁性体記憶装置。
  42. 【請求項４２】 前記共通配線は、前記データ読出の実
    行前において前記第２の電圧にプリチャージされ、 前記データ書込時において、前記アドレス選択の結果非
    選択であった前記共通配線は、前記第２の電圧に設定さ
    れる、請求項３５または３６に記載の薄膜磁性体記憶装
    置。
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