JP4886160B2 - セルフアセンブリによるポリマーフィルムを用いた記憶装置およびその製造方法 - Google Patents

Description

関連出願

本出願は、同時に係属する米国特許仮出願６０／２８９，０５４に開示された主題に関係する発明の主題を含むものである。

本発明は、一般的に電気式記憶装置（メモリデバイス）の分野に関し、さらに詳しくはポリマーメモリの構造および製造方法に関する。

今日のコンピュータ処理システムは、バイナリデータに基づいて動作している。バイナリデータでは、論理１が高電圧レベル（おおよそVcc，一般的に3.3または5ボルト）で表され、論理０が低電圧レベル（おおよそVss，一般的に０ボルトまたは接地電位）で表される。在来のランダムアクセスメモリセル（例えばＤＲＡＭ）では、セルキャパシタを高電圧レベルにチャージすることで論理１を記憶し、セルキャパシタを低電圧レベルに放電させることで論理０を記憶させる。ＤＲＡＭの読出しでは、あるセルキャパシタの電圧がVccとVssの間の基準電圧に対して差動検出（センス）され、その結果に応じて、完全なVccまたはVssのレベルにラッチングすることで復元される。メモリセルからのデータは周囲の回路に出力され、そして最終的には様々な入力／出力（Ｉ／Ｏ）線をVccまたはVssに駆動することでＤＲＡＭ装置の外部に出力される。

増えつづけるメモリ容量への要求に対応するため、記憶容量を増やすためにＤＲＡＭチップあたりに記憶できるビット数を増やすことが要求されている。ＤＲＡＭのチップあたりのビット数を増やすには、ＤＲＡＭセルの密度（すなわち、与えられたチップ領域あたりのセル数）を高くする方法、またはＤＲＡＭセルのキャパシティ（すなわち、各セルに記憶されるビット数）を増やす方法がある。ＤＲＡＭセルの密度を高くするには、高い密度のアレイに、より小さなセルを詰め込むための高度な回路設計および製造技術を開発する必要がある。それには多くの時間がかかり、高価な写真製版（フォトリソグラフィック）プロセス機器をも必要とする。さらに、ＤＲＡＭセルが小さくなり、アレイがより高密度化するに従い、装置の物理的な特性、たとえばキャパシタあたりの電荷（チャージ）量が制限要因となりうる。

セルに複数のビットを記憶させることで、揮発性のメモリ（例えばＤＲＡＭ）、または不揮発性のメモリ（例えばフラッシュメモリ）のメモリ容量を増やすことができる。１つのアプローチでは、従来の２つの電圧レベルより多い数の電圧レベルをセルの記憶メカニズムに保持することができ、それぞれの電圧レベルが異なったデータ値を表している。例えば、所与のあるセルに、許可された４つの電圧レベルのうちの１つとしてデータを記憶することができる。このとき、０Ｖの電圧は、２ビットの論理ワード”００”を表すのに用いられ、おおよそ１Ｖの電圧は論理”０１”を表し、おおよそ２Ｖの電圧は論理”１０”を表し、おおよそ３Ｖの電圧は論理”１１”を表すのに用いることができる。このようにして、ＮＳＢおよびＬＳＢを単一のセルに記憶させることができる。所望の設計に応じて、正確な電圧および電圧レベル数が用いられる。

多値メモリの実現には多くの問題がある。例えば、ムロタニ他の論文（1997 IEEE International Solid State Circuit Conference, Digest of Technical Papers, pp. 74-75, 1997）は４レベルの記憶装置を提案しており、最上位のビット（ＭＳＢ）および最下位のビット（ＬＳＢ）がキャパシタ電圧の関数として単一のセルに記憶可能である。ＭＳＢは、記憶された電圧を、Vccのおおよそ半分である基準電圧に対して比較する（センスする）ことによって検出される。ＭＳＢをセンスした後、ＬＳＢがおおよそVccの３分の１だけオフセットされたVccの半分の値に対してセンスされる。オフセットの符号（＋，−）はＭＳＢ（１，０）に依存する。

不都合な点としては、このようなシステムにおいて、適当なセンス信号を得るためには記憶キャパシタの容量が大きくなければならないことである。これは、記憶素子によって占領されるチップ領域、またはキャパシタを構成する高誘電率材料の使用、もしくは両方の組み合わせに影響を与える。

従って、チップ領域を効率的に使用しつつ多値記憶を実現するための回路が求められている。

上記のおよびその他の要求は本発明の一実施形態によって解決される。当該一実施形態は、第１電極を形成する処理と、この第１電極上にメモリ素子をセルフアセンブリ（self assembly, 自己組織化または自己整合配置）で形成する処理とを含むメモリセルを形成する方法を提供する。このメモリ素子は、第１電極にのみ接着し、複数の抵抗値を持つポリマー（重合体）を含む。このポリマーの抵抗値は、ポリマーを電界中におくことで選択可能である。第２電極が、第１メモリ素子の上に形成される。

上述の要求は本発明の他の実施形態によっても解決される。他の実施形態は、アドレス指定可能なトランジスタのアレイと、このトランジスタのアレイを覆う絶縁体層とを含む記憶装置を提供する。トランジスタのアレイに対する複数のコンタクトが絶縁体層を貫通して設けられ、これらのコンタクトの少なくとも一部は露出している。メモリ素子は少なくともコンタクトのいくつかの上に形成される。メモリ素子は、コンタクト上にのみ形成され、絶縁体層上には形成されない。メモリ素子のそれぞれに接触する共通の電極が設けられる。

さらに、本発明のその他の実施形態として、トランジスタのアレイを形成する処理と、これらのトランジスタを絶縁体層で覆う処理とを含む、記憶装置を製造する方法が提供される。絶縁体層を貫通してトランジスタに対する導電コンタクトが形成される。複数の選択可能な抵抗値を持つメモリ素子が導電コンタクトの上にセルフアセンブリの方法で形成される。メモリ素子のそれぞれに接触する共通の電極がメモリ素子上に設けられる。

上記のおよびその他の特徴、実施形態および本発明の利点は、添付の図面とともに、後述の本発明の詳細な説明を参照することにより明らかになるであろう。
図面の簡単な説明

図１は、本発明の一実施形態であるメモリチップを示す概略図である。
図２は、製造プロセスの一段階における、本発明の一実施形態であるメモリチップの一部の断面を示す斜視図である。
図３は、本発明の一実施形態である製造プロセスの一段階における、図２のメモリアレイの側面図である。
図４は、本発明の一実施形態における、導電プラグ上へのバリア層のデポジション後の図３の構造を示す図である。
図５は、本発明の一実施形態における、バリア層上への接着層のデポジション後の図４の構造を示す図である。
図６は、本発明の一実施形態における、導電コンタクト上へ、セルフアセンブリの方法で形成されるポリマーメモリ素子のデポジション後の図５の構造を示す図である。
図７は、本発明の一実施形態における、メモリ素子上への共通電極の形成後の図６の構造を示す図である。
図８は、本発明の一実施形態における、セルフアセンブリのプロセスを示す図である。
図９は、本発明の一実施形態における、セルフアセンブリの方法で形成された導電路の配線を示す断面図である。

発明の詳細な説明
本発明は、チップの密度を高くすることができ、容易に製造が可能な多値メモリセルを提供するという課題を含む、メモリセルおよび記憶装置（メモリデバイス）の形成に関する課題に対処し、それを解決するものである。本発明は、アドレス指定可能なトランジスタアレイ（配列）と、トランジスタアレイを覆う絶縁体層と、絶縁体層を介するトランジスタアレイへの複数のコンタクトとを含む記憶装置によって、これを達成する。メモリ素子は、コンタクト上にセルフアセンブリプロセス（自己組織化または自己整合配置技術）によって形成される。本発明の一実施形態において、これらのメモリ素子は、印加される電界に応答して抵抗値を変化させる材料を含む。これらのメモリ素子においては、複数の抵抗値を選択および設定可能である。この複数の抵抗値は、各メモリセルの複数ビット値に対応する。メモリ素子として用いられる代表的な材料として、ポリ共役ポリマー（Polyconjugated polymers、ポリコンジュゲートポリマー）、フタロシアニン（Phtalocyanine）、ポルフィリン（Porphyrins）があげられる。記憶装置のセルフアセンブリの方法は、多値メモリセルを持つ小型の記憶装置を作成するための効率的かつ優れた方法を提供する。

従来のＤＲＡＭメモリチップでは、”０”または”１”を表す電荷は、半導体ウェハに作成された記憶キャパシタに蓄積される。記憶キャパシタへの電荷の注入は、ＦＥＴによって制御される。ＦＥＴのソースは記憶キャパシタの一方の端子に接続され、ドレインは選択的に電源、例えばVssに接続される。記憶キャパシタのもう一方の端子は共通の接地（グラウンド）に接続することができる。このようなデバイスおよびその動作については本技術分野において周知である。記憶キャパシタ、ＦＥＴおよび相互接続は高コストの写真製版プロセスによって形成される。

本発明の記憶装置１０は、複数のＤＲＡＭセル１２を含み、各ＤＲＡＭセル１２はトランジスタ１４およびメモリ素子１６を有する。図示された実施形態においては、全部で１６個のＤＲＡＭセル１２がある。しかしながら、当業者にとっては、このような配置は説明のための単なる例示であることがあきらかであろう。メモリアレイにもっと多くのＤＲＡＭセルを有する記憶装置も実現可能である。個々のメモリセルをアドレス指定するために、メモリチップには列デコーダ１８と行デコーダ２０とが設けれられる。

ＲＧＡブロック２２は、ＤＭＡデータ転送の際に、例えばレジスタアドレス信号（ＲＧＡ）を受信するように動作する。これによって、データの行き先を決定し、メモリセル１２におけるデータの位置を指定するダイナミックＲＡＭのアドレスを生成する。

各メモリセル１６の一方の端子は共通電極３８に接続され、他の端子は個々のメモリセル１２のトランジスタ１４に接続されている。

図１に示された記憶装置の回路は単なる例示に過ぎず、本発明の範囲内において他の回路配置を採用することも可能である。そのような応用例においては、典型的には記憶キャパシタから形成されるメモリ素子は、本発明の複数ビット抵抗値メモリ素子によって置換えられる。

図２は、III−III切断線に沿った、メモリチップの一部の断面を示す斜視図である。この図には、メモリ素子１６は示されていない。実施例たるＦＥＴはＰ型のシリコン基板２２の上に形成され、トランジスタアレイは基板２２の上および中に形成されている。図面の簡略化のために、トランジスタは図１の基板２２には描かれていない。コンタクト２７（または導電プラグ）のみが示されている。これらの導電プラグ２７は絶縁体層３３に伸びて、凹部３２で終わる。実際には、導電プラグ２７は、例えばアルミニウムや銅などの、適切な導電性材料を含むものとすることができる。しかしながら、以下に説明する実施形態においては、導電プラグ２７はアルミニウムを含むものと仮定する。バリア層３０が導電プラグ２７の上部に形成される。これについては後で詳述する。バリア層３０は、導電プラグ２７と、バリア層３０の上部に後から形成される接着層との間の相互作用を防止する材料を含む。

共通電極３８は、メモリセル１２を覆う。しかしながら、図１においては、下部構造を隠してしまわないようにこの電極がセル１２を覆うようには描かれていない。

図３には、トランジスタおよびトランジスタのアレイの形成を含む、基板２２の断面図が示されている。トランジスタとして、ソースおよびドレイン領域２４、２６およびゲート電極２８が示されている。コンタクト２５、２９、２７がトランジスタの様々な構成要素に伸びている様子が描かれている。酸化シリコンのようなゲート絶縁層が参照符号３１で示されている。図３に示されるように、例えば、導電プラグ２７は、ドレイン２６から伸びて絶縁体層３３の凹部３２の開口部で止まる。ここまでの段階においては、従来のトランジスタ製造技術を用いることができる。

図４を参照して、上述したようにバリア層３０は導電プラグ２７の上に形成される。バリア層３０は、導電プラグ２７の材料と、バリア層３０の上部に後からデポジションされる接着層または高分子材料との間の相互作用を防止する材料を含む。導電プラグ２７がアルミニウムを含む本発明の実施形態においては、バリア層３０は例えばタングステンを含むことができる。本発明の範囲内において、バリア層として用いることが好適な他の材料を採用することも可能である。もっとも、バリア層３０は導電性である必要がある。

例えばおおよそ１００オングストロームの厚さまで、蒸発法によってバリア層３０をデポジションした後、本発明の特定の実施形態においてはバリア層３０の上に薄い接着層３９が形成される。この様子が図５に示されている。接着層３９の材料選択は、接着層３９の上にデポジションされる分子フィルムが接着層３９にのみ接着し、絶縁体層３３には接着しないようになるように行われる。例えば、導電プラグ２７がアルミニウムを含み、バリア層３０がタングステンを含むと仮定すると、本実施形態においては、銅を含む接着層３９が、ポリメチルフェニルアセチレン（Polymethylphenylacetylene）、またはフタロシアニン銅（Cupperphtalocyanine）などの様々な異なった分子フィルムに対する接着層として機能させるためには好適である。従って、この薄い接着層３９の選択は、採用される分子フィルムに依存する。単量体（Molecular）または重合体（Polymer）のフィルムを接着層３９にのみ接着させ、絶縁体層３３には接着させないようにする、セルフアセンブリの方法が採用される。この方法により、メモリ素子はトランジスタアレイに接続されているコンタクトの上の位置に正確に形成される。

以下で更に詳しく説明するように、本発明においてセルフアセンブリの方法でデポジションされる特定の分子フィルムは、電界または電流に応答して、制御可能に調節できる抵抗値を示すという特性を持つ。ひとたび特定の抵抗値状態に設定されると、メモリ素子はその抵抗値が消去されない限り、その状態をある期間保持する。

接着層３９上の分子フィルムをセルフアセンブリの方法で形成するために、本発明の実施形態では、メモリアレイまたは記憶装置は比較的大きな空間またはチャンバ（箱、部屋）に設置され、小さな容量の液体モノマー（単量体）が設けられる。大きな空間にはモノマーガスも導入される。メモリセルまたは記憶装置がこのチャンバの中に一定時間、例えば３時間設置され、所望の温度範囲、例えばおおよそ室温に保たれる。これらの数値は単なる例示であって、使用される材料に応じてその他の数値を用いることも可能である。

様々な材料が単量体または重合体のフィルムとして使用可能である。本発明の特定の実施形態において、この材料は共役ポリマーである。本発明の他の実施形態では、この材料はフタロシアニンである。さらに、本発明のその他の実施形態では、この材料はポルフィリンである。これらの材料については、本出願の発明者の一人による論文、"Structural Instability of One-dimensional Systems as a Physical Principal Underlying the Functioning of Molecular Electronic Devices", Journal of Structural Chemistry, Vol. 40, No.4, 1999 (Ju. H. Krieger)に説明されている。この文献は、本出願に参照として含まれるものとする。

接着層にポリマーをデポジションするために、本発明はセルフアセンブリの方法を提供する。この方法は、図８に示されるように、記憶装置またはメモリセルが、ガスモノマーが導入された大きなチャンバに設置される。比較的小さな容量の液体モノマー５２もチャンバ５０に設置される。本発明の一実施形態においては、モノマーはメチルフェニルアセチレンである。気体と個体との界面において生じる重合プロセスにより、共役ポリマーの重合フィルムが生成される。この方法により、モノマーからポリマーフィルムを平坦でない複雑な表面、この場合はトランジスタアレイのコンタクト、に形成することができる。

メチルフェニルアセチレンのモノマーの実施形態においては、メチルフェニルアセチレンの共役重合フィルムが生成される。メモリセルまたは記憶装置が、チャンバ５０内に、室温で、おおよそ３時間保持された場合、フィルムの厚みは典型的にはおおよそ１０００オングストロームである。図６にそのフィルム３５が示される。

本発明の他の実施形態においては、形成される高分子フィルム３５はフタロシアニン銅である。これらの実施形態においては、用いられるモノマーガスはテトラシアノベンゼン（Tetracyanobenzene）である。

これらの高分子フィルムおよびモノマーは単なる例示であり、当業者は本発明の範囲内において、上述のフィルムを生成するために他のモノマーや他の高分子フィルムを採用可能であることは理解できるだろう。本発明において使用可能なポリ共役ポリマーの例としては、ポリパラフェニレン（Polyparaphenylene）、ポリフェニルビニレン（Polyphenylvenyene）、ポリアニリン（Polyaniline）、ポリチオフェン（Polythiophne）またはポリピロール（Polypyrrole）などがある。

図７に示されているように、セルフアセンブリの方法で、トランジスタアレイの導電コンタクト上へのポリマーのデポジションを行った後、共通の電極が各コンタクト３５の上に形成される。共通電極３８は、アルミニウム、タングステン、金、銅などの適切な導電材料から形成することができる。共通電極３８は、例えば、蒸発法によって形成可能である。

製造された、本発明のメモリセルは、電界または電流の印加に応答して異なる抵抗値を記憶可能であるという特徴を持つ。例えば、書き込み電流の適切な印加によって、メモリセルは選択された異なる抵抗値を保持する。例えば、３００オームの抵抗値は”００”の値に対応し、おおよそ４００オームは”０１”の値に対応し、おおよそ６５０オームは”１１”の値に対応する。これらの異なった抵抗値レベルはメモリセルに異なった書き込み電流を与えることによって実現される。

記憶装置を形成するための使用方法とは別に、本発明のセルフアセンブリの方法は、消去可能であるプログラム可能な抵抗値を持つ、接続パッドおよび接続経路を形成するためにも使用することができる。例えば、図９に示されるように、シリコン基板６０をエッチングして、上部が張り出した（オーバーハングした）リブ６２を形成することができる。この張り出しは、従来技術、例えば異方性の化学エッチングまたはイオンビームのミリング（Milling）によって形成可能である。表面上に例示されたような分子の複合材料の層６４をデポジションすることで、写真製版プロセスなしに複数の電気的に分離された接続線を形成することができる。外部の電界を接続線に印加するか、または接続線に電流を流すことによって接続線の抵抗値を「オフ」状態と「オン」状態の間で反転可能に切替えることができるので、これらの接続線はチップ上の異なったデバイスを選択的に相互接続するための新規な方法を提供する。

上述したように本発明によれば、セルフアセンブリの方法で容易に製造することができる記憶装置を提供し、従来のトランジスタアレイ上に複数ビットメモリセルを形成することができる。これによって、記憶装置のビット記憶密度を効率的に増加させる。セルフアセンブリの方法によって、トランジスタアレイの各コンタクトにメモリセルのポリマーを正確に配置することが可能になる。

以上のとおり、本発明を詳しく説明し、図示したが、上記の実施形態は説明のための単なる例示に過ぎず、本発明の範囲を限定しようとするものではないことは明らかなことが理解される。本発明の範囲は、添付の特許請求の範囲によってのみ判断されるべきものである。

本発明の一実施形態であるメモリチップを示す概略図。 製造プロセスの一段階における、本発明の一実施形態であるメモリチップの一部の断面を示す斜視図。 本発明の一実施形態である製造プロセスの一段階における、図２のメモリアレイの側面図。 本発明の一実施形態における、導電プラグ上へのバリア層のデポジション後の図３の構造を示す図。 本発明の一実施形態における、バリア層上への接着層のデポジション後の図４の構造を示す図。 本発明の一実施形態における、導電コンタクト上へ、セルフアセンブリの方法で形成されるポリマーメモリ素子のデポジション後の図５の構造を示す図。 本発明の一実施形態における、メモリ素子上への共通電極の形成後の図６の構造を示す図。 本発明の一実施形態における、セルフアセンブリのプロセスを示す図。 本発明の一実施形態における、セルフアセンブリの方法で形成された導電路の配線を示す断面図。

Claims (31)

1. アドレス指定可能なトランジスタのアレイと、
   前記トランジスタアレイを覆う絶縁体層と、
   前記絶縁体層を介して前記トランジスタアレイに対して設けられる複数のコンタクトであって、前記トランジスタから前記絶縁体層の表面に伸びる導電プラグと、前記導電プラグ上のバリア層と、前記バリア層上に形成された接着層とを含むコンタクトと、
   少なくとも一部の前記コンタクト上のメモリ素子であって、前記接着層上にのみ形成され、前記絶縁体層上には形成されないメモリ素子と、
   前記メモリ素子のそれぞれに接続する共通電極とを備え、
   前記メモリ素子はポリマーであり、前記メモリ素子はセルフアセンブリの方法で形成され、前記セルフアセンブリの方法は液体モノマーとモノマーガスが導入された密閉チャンバ内に前記記憶装置を設置する処理を含む、記憶装置。
2. 前記コンタクトは前記トランジスタに接続する第１導電材料を含み、前記絶縁体層を貫通して伸びる、請求項１記載の記憶装置。
3. 前記メモリ素子は印加される電界に応答して抵抗値を変化させる材料を含む、請求項２記載の記憶装置。
4. 前記材料は、少なくとも３つの異なる抵抗値のうちの１つに設定され、それを維持することが可能である請求項３記載の記憶装置。
5. 前記材料は、前記接着層にのみ接着し、前記絶縁体層には接着しない性質を持つ請求項４記載の記憶装置。
6. 前記材料はポリ共役ポリマーである請求項４記載の記憶装置。
7. 前記ポリ共役ポリマーは、少なくとも、ポリパラフェニレン、ポリフェニルビニレン、ポリアニリン、ポリチオフェンまたはポリピロールのなかの１つである請求項６記載の記憶装置。
8. 前記材料は高分子フタロシアニンである請求項４記載の記憶装置。
9. 前記材料は高分子ポルフィリンである請求項４記載の記憶装置。
10. 前記導電プラグはアルミニウムを含む請求項１記載の記憶装置。
11. 前記バリア層はタングステンを含む請求項１０記載の記憶装置。
12. 前記接着層は銅または銅合金を含む請求項１１記載の記憶装置。
13. 前記材料はポリ共役ポリマーである請求項１２記載の記憶装置。
14. 前記材料は高分子フタロシアニンである請求項１２記載の記憶装置。
15. 前記材料は高分子ポルフィリンである請求項１２記載の記憶装置。
16. 前記材料はポリ共役ポリマー、高分子フタロシアニン、高分子ポルフィリンのうちの少なくとも１つである請求項１２記載の記憶装置。
17. 前記共通電極はアルミニウムを含む請求項１６記載の記憶装置。
18. 記憶装置を製造する方法であって、
    トランジスタのアレイを形成する処理と、
    前記トランジスタを絶縁体層で覆う処理と、
    前記絶縁体層を介して前記トランジスタに対する導電性コンタクトを形成する処理であって、底部がトランジスタに接触する導電性プラグを形成する処理と、前記導電性プラグの上にバリア層を形成する処理と、前記バリア層上に接着層を形成する処理とを含む処理と、
    液体モノマーとモノマーガスが導入された密閉チャンバ内に前記記憶装置を設置し、もって複数の選択可能な抵抗値を持つポリマーメモリ素子をセルフアセンブリの方法で前記接着層上にのみ形成する処理と、
    前記メモリ素子のそれぞれに接続する共通電極を前記ポリマーメモリ素子上に形成する処理とを含む、方法。
19. 前記メモリ素子を形成する処理は、前記接着層にのみ接着して、前記絶縁体層には接着しない第１材料をデポジションする処理を含む、請求項１８記載の方法。
20. 前記第１材料はポリ共役ポリマーである請求項１９記載の方法。
21. 前記ポリ共役ポリマーは、ポリパラフェニレン、ポリフェニルビニレン、ポリアニリン、ポリチオフェンまたはポリピロールのうちの１つである請求項２０記載の方法。
22. 前記第１材料は高分子フタロシアニンである請求項１９記載の方法。
23. 前記第１材料は高分子ポルフィリンである請求項１９記載の方法。
24. 前記液体モノマーおよびモノマーガスはメチルフェニルアセチレンであり、メチルフェニルアセチレンのポリ共役ポリマーが前記メモリ素子として形成される請求項１８記載の方法。
25. 前記液体モノマーおよびモノマーガスはテトラシアノベンゼンであり、フタロシアニン銅が前記メモリ素子として形成される請求項２４記載の方法。
26. メモリセルを形成する方法であって、
    第１電極を形成する処理と、
    前記第１電極の上にセルフアセンブリの方法でメモリ素子を形成する処理と、
    前記メモリ素子の上に第２電極を形成する処理とを含み、
    前記第１電極を形成する処理は、導電プラグを形成する処理と、前記導電プラグの上にバリア層を形成する処理と、前記バリア層の上に接着層を形成する処理とを含み、
    前記メモリ素子は、前記第１電極にのみ接着するポリマーを含み、前記ポリマーは電界を印加することによって選択可能な複数の抵抗値を持ち、
    前記メモリ素子を形成する処理は、液体モノマーとモノマーガスが導入された密閉チャンバ内に前記記憶装置を設置する処理を含む、ところの方法。
27. 前記ポリマーはポリ共役ポリマーである請求項２６記載の方法。
28. 前記ポリ共役ポリマーは、ポリパラフェニレン、ポリフェニルビニレン、ポリアニリン、ポリチオフェンまたはポリピロールのうちの１つである請求項２７記載の方法。
29. 前記ポリマーは高分子フタロシアニンである請求項２６記載の方法。
30. 前記フタロシアニンはフタロシアニン銅である請求項２９記載の方法。
31. 前記ポリマーは高分子ポルフィリンである請求項２６記載の方法。

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