JPH01100788A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路技術さらには昇圧した電圧
のクランプ方式に適用して特に有効な技術に関し、例え
ばＥＥＰＲＯＭ　（エレクトリカリ・イレーザブル・プ
ログラマブル・リード・オンリ・メモリ）装置の昇圧回
路に利用して有効な技術に関する。

［従来の技術］ ＭＮＯＳ　（メタル・ナイトライド・オキサイド・セミ
コンダクタ）のような不揮発性記憶素子を使用した電気
的に書込み消去可能なＥＥＰＲＯＭ装置においては、デ
ータの書込み消去時に読出し時の電圧（＋　５　Ｖ）よ
りも高い電圧Ｖｐｐ（例えば１５■）を必要とする。こ
の高い書込み電圧はチップの外部から与えてもよいが、
最近では外付は回路を減らしてユーザの負担を少なくす
るため、内部にチャージポンプを用いた昇圧回路とクラ
ンプダイオードを用いた電圧リミット回路を設け。

単一電源で駆動できるようにされたＥ　Ｅ　Ｐ　ＲＯＭ
が提案されている（特願昭６１−２４０９４号）。

［発明が解決しようとする問題点］ ところで、Ｅ　Ｅ　Ｆ　ＲＯＭ装置においては、書込み
電圧マージンの測定のための通常よりも低いＶｐｐ電圧
を用いた弱い書込みおよび通常よりも高いＶｐｐ電圧を
用いた強い書込みによる耐圧試験や許容書替え回数を知
るための加速試験を行なうことがある。

しかしながら、上記のようにチップ内に昇圧回路を設け
たＥＥＰＲＯＭ装置は、Ｖｐｐ端子を有しないので、外
部から所望の電圧のＶｐＰを印加することができない。

そのため、上記のような弱い書込みや強い書込みによる
試験を行なうことができない。

なお、上記各試験は、適当なパッドを設けておくことに
より、ウェハの段階でのプローブ検査で一応行なえるよ
うにすることはできる。ただし、パッケージに封入され
た後は、そのような試験を行なうことはできない。

この発明の目的は、チップ内部に昇圧回路および電圧リ
ミット回路を備えた不揮発性メモリにおいて、パッケー
ジ封入後においても、通常よりも低い書込み電圧による
試験および通常よりも高い書込み電圧による試験を行な
えるようにし、もってメモリの信頼性を向上させること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、昇圧された電圧をある基準となる電圧に対し
て一定に保つリミット回路の基準電圧供給側の端子に２
つのスイッチを接続し、一方のスイッチは内部電源電圧
端子に接続しておくとともに、他方のスイッチはチップ
の外部端子に接続させるようにするものである。

［作用］ 上記した手段によれば、リミット回路に設けられた２つ
のスイッチのいずれか一方を選択的にオンさせることで
、内部電源電圧を基準とした昇圧電圧による通常の書込
みの他、外部端子に印加された外部電圧を基準とした昇
圧電圧による書込みをも行なえるようにし、これによっ
て、パッケージ封入後においても、マージン測定や耐圧
試験、加速試験を行なえるようにしてＥＥＰＲＯＭ装置
の信頼性の向上を図るという上記目的を達成することが
できる。

［実施例］ 第１図は、本発明が適用されるＥＥＰＲＯＭ装置全体の
概略構成を示すブロック図である。

同図において、１は複数個のメモリセルが例えば２５６
Ｘ２５６ビツトのマトリックス状に配設されてなるメモ
リアレイである。メモリアレイ１を構成する各メモリセ
ルは、第２図に示すようにワード線ＷＬにゲート端子が
接続され、データ線（もしくはビット線）ＤＬにドレイ
ン端子が接続された選択用スイッチＭｏ５ＦＥＴＱｓと
、この選択用スイッチＭＯ５ＦＥＴＱａのソースと回路
の接地点との間に接続されたＭＮＯＳ等からなる不揮発
性の記憶素子Ｑｍとによって構成されている。

また、特に制限されないが、メモリアレイ１の一側には
全データ線上のデータをラッチ可能なデータラッチが設
けられ、同一ワード線に接続された同一行のメモリセル
群は、同一のウェル領域上に形成されている。バイト単
位の書替えは、−行分の全データを読み出してデータラ
ッチ上で１バイトのデータを書き替えてから一行分まと
めて書き込む方式を採っている。また、データラッチに
より、−行分のデータを続けて読み出すページ読出しが
可能となる。

メモリアレイ１の両側には、２５６本のワード線の中か
ら１本のワード線を選択するＸデコーダと、書込み時に
記憶素子（ＭＮＯＳ）のゲート電極に＋１５Ｖのような
高電圧（書込み電圧）ＶｐＰを印加する書込み回路とが
一体になったＸ系選択回路２ａ、２ｂが配設されている
。

また、メモリアレイ１の外側（図面では下側）には、ワ
ード線と平行にカラムスイッチと消去回路が一体になっ
たＹ系選択回路３が配設されている。このＹ系選択回路
３と隣接してセンスアンプ４が設けられており、Ｙ系選
択回路３内のカラムスイッチは、Ｙ系のアドレス信号を
デコードするＹデコーダ５からの選択信号によって、オ
ン・オフ制御されデータ読出し時には、８本のデータ線
をセンスアンプ４に接続して、８ビツトの信号を増幅さ
せる。また、ページ読み出しの場合、前記データラッチ
を使用して、Ｙアドレスのみ切換えることより、８ビツ
トを選択することができる。

また、Ｘ選択回路２ａ、２ｂとＹ系選択回路３内の消去
回路は、データ消去時に、メモリセルが形成されている
ウェル領域に上記書込み電圧ＶＰｐを印加させるととも
に、選択されたメモリセルの記憶素子Ｑｍのゲートにｏ
ｖの電圧を印加させる。

センスアンプ４によって増幅された読出しデータは、人
出力バッファ回路６を介してデータ入出力端子Ｉ１０へ
出力される。

メモリアレイ１の上記Ｙ系選択回路３と反対側の一側（
図面では上側）には、〜メモリアレイ１内の各データ線
に接続された書込阻止回路７が配設されている。この書
込阻止回路７は、データ書込み時に、書込み（電荷の注
入）を必要としない記憶素子のドレインに書込み電圧Ｖ
ＰＰと同じような高電圧を印加して書込みを阻止する。

ＭＮＯＳのような記憶素子にあっては、ウェル領域を接
地電位にしてゲート電極ビ１５Ｖのような高電圧（Ｖｐ
ｐ）を印加すると、トンネル効果によりゲート電極下の
窒化膜と酸化膜との界面に電荷がトラップされる。しか
し、このときＭＮＯＳのドレイン領域に書込み電圧（Ｖ
ｐｐ）と同じような高電圧が印加されていると、トンネ
ル効果による電荷の注入が起こらない。これによって、
データ″１”、′０”に応じた書込みが可能にされる。

さらに、この実施例では、データ書込み時および消去時
に、＋５Ｖのような電源電圧Ｖｃｃを昇圧して、上記書
込み電圧ＶＰＰを発生して上記Ｘ系選択回路２ａ、２ｂ
内の書込み回路やＹ系選択回路３内の消去回路および書
込み阻止回路７に供給する書込み電圧発生回路８と、外
部から供給されるチップイネーブル信号σ百やライトイ
ネーブル信号ＷＥ、アウトイネーブル信号σ百のような
複数の外部制御信号に基づいて、上記書込み電圧発生回
路８やＸ系選択回路２，２ｂ、Ｙ系選択回路３、人出力
バッファ６等を制御するための内部制御信号を形成する
制御回路９が設けられている。

第３図および第４図には、上記書込み電圧発生回路８の
一実施例が示されている。このうち、第３図はＮＭＯＳ
メモリ用の回路を、また第４図はＣＭＯＳメモリ用の回
路を示す。

ＮＭＯＳメモリでは消去時にメモリセルの形成されたウ
ェル領域に＋１５Ｖのような高電圧が印加されても基板
も同電１位にできるため支障はないが、ＣＭＯＳメ−１
＝りでは、Ｖｃｃ　（＋５Ｖ）が印加されているＮ形基
板に対し、Ｐウェル領域に＋１５Ｖの書込み電圧を印加
するとウェル・基板間が順方向にバイアスされてしまう
。そこで、第４図のＣＭＯＳメモリ用書込み電圧発生回
路では、−ＩＯＶの書込み電圧ＶＰｐ″を発生し、Ｖｐ
　ｐｙとｖｃｃの電圧差（１５Ｖ）によって、記憶素子
の書込み、消去を行なうようになっている。

第３図の書込み電圧発生回路は、外部から供給される＋
５ｖのような電源電圧Ｖｃｃから電荷の供給を受けて徐
々にレベルを押し上げて、電源電圧Ｖｃｃよりもはるか
に高い２０〜２５Ｖのような電圧を発生するチャージポ
ンプ１０と、このチャージポンプ１０で発生される電圧
を制御して１５ｖのような一定の書込み電圧ＶＰＰを形
成するためのクランプダイオードＤ工と、このクランプ
ダイオードＤ１のカソード端子にそれぞれ接続されたス
イッチＭＯＳＦＥＴＱ工、Ｑ２とによって構成されてい
る。

このうち、ＭＯ５ＦＥＴＱ１はクランプダイオードＤ工
と電源電圧Ｖｃｃとの間に接続され１Ｍ○５ＦＥＴＱ、
はクランプダイオードＤ１と外部端子Ｔ工との間に接続
され、ＱｌがオンされたときはＶｃｃ　（５Ｖ）よりも
クランプダイオードのブレークダウン電圧分高い１５Ｖ
の書込み電圧ＶＰＰを発生し、ＭＯ５ＦＥＴＱ２がオン
されたときは、そのとき外部端子Ｔ１に印加されている
電圧よりもブレークダウン電圧分高い電圧を発生するよ
うになっている。

従って、Ｑ２がオンされたときに端子Ｔ１にＶｃＣより
も高い電圧を印加すれば１５Ｖ以上の書込み電圧を発生
して加速試験等が行なえ、Ｑ２がオンのとき端子Ｔ２に
Ｖｃｃよりも低い電圧を印加すれば低い書込み電圧によ
るマージン測定を行なうことができる。

第３図の書込み電圧発生回路のクランプダイオードＤ工
のブレークダウン電圧はＩＯＶに設定されている。

一方、第４図の０ＭＯ８用書込み電圧発生回路も第３図
の回路と同様に、チャージポンプ１０とクランプダイオ
ードＤ１とスイッチＭＯ５ＦＥＴＱ工ｐ　Ｑｚとによっ
て構成されている。異なるのは、クランプダイオードＤ
□の接続の向きが、第３図と逆になっており、−１０Ｖ
のような減圧した書込み電圧Ｖｐ　ｐ’　を発生するよ
うになっている点である。クランプする電圧の基準とな
る電圧は第３図と同じく電源電圧Ｖｃｃ　（５Ｖ）また
は外部端子Ｔ１に印加された電圧である。

第４図の書込み電圧発生回路のクランプダイオードＤ１
のブレークダウン電圧は、１５Ｖに設定されている。

上記のようなブレークダウン電圧の異なるダイオードは
１例えばツェナーダイオードを用いてその半導体領域へ
のイオン打ち込み量を適当に制御してやることにより、
精度よく形成することができる。

上記実施例で、基準となる電圧を印加する外部端子Ｔ１
やＭＯ８ＦＥＴＱ、、Ｑ２のゲートに印加され、Ｑ工、
Ｑ２を択一的にオン・オフさせる制御信号Ａ、、　Ａ、
が入力される端子は、６４にのＥＥＰＲＯＭでは、空き
ピンがあるのでそれを利用することができる。ただし、
２５６にのＥＥＰＲＯＭにはそのような空きピンがない
。

そこで、この実施例では、２５６にへの応用を考えて外
部端子Ｔ１がアウトイネーブル信号ＯＥの入力端子と共
用されている。この端子共用を可能にするため、端子Ｔ
１に接続された入力バッファＩＯＨにはラッチ回路ＬＴ
が接続され、ラッチ回路ＬＴによってアウトイネーブル
信号σ下をラッチして、モードが確定してから端子Ｔ４
に基準となる電圧を印加することで通常の読出しモード
と異なる書込み電圧ＶＰＰ’　を発生できるようになっ
ている。

上記各スイッチＭＯ８ＦＥＴＱ１とＱ２のゲート端子に
印加される制御信号Ａ、、Ａ２は、前記制御回路９で発
生されるようになっている。制御回路９は、特に制限さ
れないが、外部から供給されるチップイネーブル信号σ
πとアウトイネーブル信号δ１とライトイネーブル信号
ＷＥに基づいて制御信号Ａ、、Ａ、を形成するようにな
っている。これらの制御信号Ａ１とＡ２とによってスイ
ッチＭＯ５ＦＥＴＱ、とＱ２が選択的にオン・オフ制御
される。

従って、データ書込みまたは消去時に、制御回路９から
ハイレベルの制御信号Ａ１が書込み電圧発生回路に供給
されると１Ｍ０５ＦＥＴＱ、がオフされた状態でＭＯＳ
ＦＥＴＱ工がオンされる。

そのため、チャージポンプ１０の出力電圧がダイオード
Ｄ１のブレークダウン電圧（Ｖｐｐ）以上になると、チ
ャージポンプ１０からダイオードＤ□およびＭＯ８ＦＥ
ＴＱ□を通って電流が流れる。

これによって、書込み電圧発生回路の出力電圧はダイオ
ードＤ１のブレークダウン電圧すなわちＶｐｐに固定さ
れ、これが前記Ｘ系選択回路２ａ。

２ｂ、Ｙ系選択回路３内の書込み回路や消去回路および
書込阻止回路７に供給される。

しかも、この実施例では、従来のＥ　Ｅ　Ｐ　ＲＯＭに
も設けられている読出しモードやプログラムモードの他
、全メモリセルに同時に′１″または“０′″を書き込
むチップモードが用意され、これらの各モードが上記強
い書込みと弱い書込みのテストモードとともに、チップ
イネーブル信号σ百とアウトイネーブル信号ＯＥとライ
トイネーブル信号ＷＥの３つの信号に基づいて設定され
るようになっている。

このように３つの信号により６種類以上のモードの設定
を可能にするため、この実施例では第５図に示すように
、ライトイネーブル信号ＷＥの立ち下がりに同期してア
ウトイネーブル信号σ百を取り込むラッチ回路ＬＴ１と
、ライトイネーブル信号Ｗ１の立ち上がりに同期してア
ウトイネーブル信号面を取り込むラッチ回路ＬＴ、が設
けられている。

上記ラッチ回路ＬＴ１とＬＴ、は、通常はライトイネー
ブル信号を素通りさせ、ラッチタイミング信号が立ち下
がった時点でそのときの信号状態を取り込んでａウレベ
ルの間その信号を保持するようになっている。

また、ライトイネーブル信号ＷＥの入力端子には、上記
ＷＥ倍信号立ち下がりに同期して上記ラッチ回路ＬＴ１
に対してラッチタイミング信号φ１を与え、ＷＥ倍信号
立ち上がりに同期してラッチ回路ＬＴ、に対してラッチ
タイミングφ２を与えるとともに、ＷＥ倍信号立ち上が
るときにもラッチ回路ＬＴ、が既にラッチしているデー
タをずっと連続して保持するように信号φ、を制御する
ラッチ制御用回路ＬＣが設けられている。ラッチ制御用
回路ＬＣは、ラッチタイミング信号φ１．φ２を立ち下
げると、図示しないタイマからの信号により１０　ｍ　
ｓ経過した時点で出力される書込み信号によりラッチタ
イミング信号φ□、φ２をハイレベルに戻す。

上記ラッチ回路ＬＴ工、ＬＴ２にラッチされた信号はモ
ード選択回路ＭＳＣに供給されて動作モードの判定が行
なわれ、そのモード信号に基づいて制御回路９が対応す
る内部制御信号を形成して、各回路に供給する。

従って、この実施例の回路では、アウトイネーブル信号
σ百を第６図（Ｂ）〜（Ｅ）に示すように変化させ、こ
れを度図（Ａ）のようなタイミングのＷＥ倍信号立ち下
がりと立ち上がりでそれぞれラッチしてやると、ラッチ
回路ＬＴ□とＬＴ、にラッチされる信号ＯＥの組合せと
して、４通りが得られる。この信号ＯＥＩの４つの組合
せとチップイネーブル信号σ百およびライトイネーブル
信号ＷＥとの組合せにより、スタンバイモードを入れて
７つのモードを設定することができるようになる。

表１にモードの種類の一例を示す。

上記表１において、「テスト１」なるモードは、書込み
電圧ＶＰＰを通常と異なる電圧にして試験を行なう本発
明において提案された動作を実現するためのモードであ
る。

なお１表１において、「テスト２」なるモードは、全メ
モリセルに対し同時に「１ノまたは［Ｏ」を書き込むチ
ップモードである。上記実施例のごとく全データ線にデ
ータラッチが設けられていると、一端このデータラツタ
のすべてにデータを入れてから、Ｘ系選択回路により全
ての書込みワード線を同時に書込みレベルにしてやるこ
とにより容易に全メモリセルに対する書込みが行なえる
。

一方、表１において、「解除」なるモードは、チップ選
択状態において出力をハイインピーダンスにするモード
であり、このモードを使用するとチップイネーブルσ丁
をロウレベルにしたまま、アウトイネーブルσ百のみに
よって出力タイミングを制御することができる。

また、表１において、「書込み禁止」なるモードは、予
めσπ、ＷＥ、σｒの端子を全てロウレベルに固定して
おいて電源を投入することにより、電源投入の際の誤書
込み防止を保証するため用意されたモードである。

なお、表１に示されているモードは一例であってこれに
限定されないことは勿論である。

さらに、アウトイネーブル端子に接続されるラッチ回路
は２つに限定されず、３個以上接続してさらに多くのモ
ードを選択できるように構成することも可能である。

また、ラッチ回路を接続する端子は、アウトイネーブル
に限定されず、チップイネーブルやライトイネーブル等
の制御信号の入力端子さらには制御信号以外の端子を共
用することも可能である。

以上説明したごとく上記実施例は、昇圧された電圧をあ
る基準となる電圧に対して一定に保つリミット回路の基
準電圧供給側の端子に２つのスイッチを接続し、一方の
スイッチは内部電源電圧端子に接続しておくとともに、
他方のスイッチはチップの外部端子に接続させるように
したので、リミット回路に設けられた２つのスイッチの
いずれか一方を選択的にオン、させることで、内部電源
電圧を基準とした昇圧電圧による通常の書込みの他、外
部端子に印加された外部電圧を基準とした昇圧電圧によ
る書込みが行なえるという作用により、パッケージ封入
後においても、マージン測定や耐圧試験、加速試験を行
なえるようになりＥＥＰＲＯＭ装置の信頼性が向上され
るという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、上記実施例では
昇圧回路としてチャージポンプを、またリミット回路と
してクランプダイオードを使用しているが、それ以外の
回路で。

あってもよい。また、クランプダイオードは外付は部品
であってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＥＰＲＯＭ装置に
適用したものについて説明したが、この発明はそれに限
定されるものでなく、昇圧回路とリミット回路を有する
半導体集積回路一般に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、チップ内部に昇圧回路および電圧リミット回
路を備えた不揮発性メモリにおいて、パッケージ封入後
においても１通常よりも低い書込み電圧による試験およ
び通常よりも高い書込み電圧による試験を行なえるよう
にし、もってメモリの信頼性を向上させることができる
。

【図面の簡単な説明】

第１図は、本発明が適用されるＥ　Ｅ　Ｐ　ＲＯＭ装置
の一例を示すブロック図、 第２図は、ＥＥＦＲＯＭ装置のメモリセルの構成の一例
を示す回路図。 第３図は、ＮＭＯＳメモリ用昇圧回路の一実施例を示す
回路構成図、 第４図は、ＣＭＯＳメモリ用昇圧回路の一実施例を示す
回路構成図、 第５図は、メモリの動作モードを決定する回路の構成例
を示すブロック図、 第６図はそのモード決定回路におけるラッチタイミング
を示すタイミングチャートである。 １・・・・メモリアレイ、２ａ、２ｂ・・・・Ｘ系選択
回路、３・・・・Ｙ系選択回路、４・・・・センスアン
プ、５・・・・Ｙデコーダ、６・・・・人出力バッファ
回路、７・・・・書込み阻止回路、８・・・・昇圧回路
。 ９・・・・制御回路、１０・・・・チャージポンプ、Ｑ
ｍ・・・・記憶素子（ＭＮＯＳ）　、Ｑｓ・・・・選択
用スイッチＭＯ８ＦＥＴ、ＷＬ・・・・ワード線、ＤＬ
・・・・データ線、Ｄ工、Ｄ２・・・・クランブダイオ
−ド、Ｑｘ　＋　Ｑ２・・・・スイッチＭＯ３ＦＥＴ、
、Ｔ１・・・・外部端子（アウトイネーブル端子）、Ｌ
Ｔ工、ＬＴ２・・・・ラッチ回路、ＭＳＣ・・・・モー
ド選択回路。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 第　　６　　図

Claims (1)

1. 【特許請求の範囲】 １、外部から供給される電源電圧を昇圧もしくは減圧す
   る昇圧回路と、昇圧もしくは減圧された電圧を基準とな
   る電圧に対して一定のレベルにクランプするリミット回
   路とを備えた半導体集積回路装置において、上記リミッ
   ト回路の基準電圧が印加される端子には、２つのスイッ
   チを介して電源電圧端子および外部端子が接続され、い
   ずれか一方の端子の電圧を基準にして昇圧もしくは減圧
   電圧を一定のレベルにクランプするように構成されてな
   ることを特徴とする半導体集積回路装置。 ２、上記外部端子は他の入力信号の端子と共用され、そ
   の端子には入力信号のラッチ手段が接続されていること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。 ３、上記昇圧回路およびリミット回路は書込み消去可能
   な不揮発性メモリにおける書込み電圧を発生するための
   ものであって、上記外部端子は出力状態を制御するアウ
   トイネーブル信号の入力端子であることを特徴とする特
   許請求の範囲第２項記載の半導体集積回路装置。 ４、上記２つのスイッチを制御する信号は、アウトイネ
   ーブル信号を含む外部制御信号の組合せに応じて発生さ
   れることを特徴とする特許請求の範囲第１項、第２項も
   しくは第３項記載の半導体集積回路装置。 ５、上記リミット回路は、ツェナーダイオードのブレー
   クダウン電圧を利用して昇圧電圧をクランプするように
   構成されていることを特徴とする特許請求の範囲第１項
   〜第４項のいずれかに記載の半導体集積回路装置。