JPH01117000A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路技術さらには半導体集積回
路における入力ラッチ方式に適用して特に有効な技術に
関し１例えば半導体記憶装置のモード設定方式に利用し
て有効な技術に関する。

［従来の技術］ 電気的に書込み消去可能なＥＥＰＲＯＭ　（エレクトリ
カリ・イレーザブル・プログラマブル・リード・オンリ
・メモリ）は、６４にビットの場合、２８個のピンを備
えたものが一般的であり、通常第１ピンと第２６ピンが
空きピンとなっている。

そこで、この空きピンを利用してテスト制御信号を入れ
ると、テストモードで動作するように構成されたＥ　Ｅ
　Ｐ　ＲＯＭも提案されている０例えば、１９８５年１
０月２１日発行［日経エレクトロニクスｊ　ｐ、１２７
〜ｐ、１５４に記載されている。

［発明が解決しようとする問題点］ しかしながら、２５６ｋＥＥＰＲＯＭにおいては、アド
レス信号入力ピンとして新たに２ピン必要となるため、
テストモードを持たせようとした場合、２８ピンのまま
ではピン数が不足してしまう。従って、テストモードは
勿論、他の動作モードを付加することが困難となる。

一方、ピン数を増加させずに既存の制御端子を使ってモ
ード設定を行なうため、制御端子を３値レベルの入力端
子とすることにより、テストモード等を実現するように
したＥＥＰＲＯＭも提案されている。

しかし、３値レベルの入力端子を設ける場合、２つのし
きい値電圧の設定が難しく、プロセスによりしきい値電
圧がばらついてしまったり、外部から入力する信号のレ
ベルの設定も面倒であるという問題点がある。

なお、半導体メモリでは、一般に、チップイネーブル信
号σ丁やライトイネーブル信号ＷＥ等の制御信号の組合
せにより動作モードを設定することが行なわれており、
Ｅ　Ｅ　Ｐ　ＲＯＭにおいても、チップイネーブル信号
ＧＥとライトイネーブル信号ＷＥおよびアウトイネーブ
ル信号ＯＥとの組合せによってモードを設定するように
されていた。

このように、３個の端子を使ってモードを設定する場合
、最大で２３すなわち８つのモードを設定することがで
きるわけであるが、実際にはチップイネーブル信号ＧＥ
がハイレベルのときは、チップ全体がスタンバイモード
になるため、他の制御信号の組合せは無効となる。従っ
てスタンバイモードを入れて５モードしか設定すること
ができず、これらのモードは、ＥＥＰＲＯＭに必要な書
込みモードや読出しモード、書き込み禁止モード等でほ
とんど使用されてしまうので、ピン数の増加なしに新た
なテストモード等を追加することは困難であった。

この発明は上記のような問題点に着目してなされたもの
で、全くピン数を増加することなく半導体メモリの動作
モード数を増やすことができるような入力ラッチ技術を
提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、１つの入力端子に各々異なるタイミングで動
作する複数個のラッチ回路を接続し、各ラッチ回路でラ
ッチした信号の組合せによってモードの切換えを行なう
モード選択回路を設けるようにしたものである。

［作用］ 上記した手段によれば、１つの入力端子に接続したラッ
チ回路の数をｎ個とすると、それだけで２ｎの信号の組
合せが可能となり、他の入力信号を組合せたり、他の入
力信号の端子についても同様に複数個のラッチ回路を接
続することにより、さらに多くのモードを設定すること
ができるため、ピン数の増加なしに動作モード数を増や
すことが可能になる。

［実施例］ 第１図は、本発明が適用されるＥＥＰＲＯＭ装置全体の
概略構成を示すブロック図である。

同図において、１は複数個のメモリセルが例えば２５６
Ｘ２５６ビツトのマトリックス状に配設されてなるメモ
リアレイである。メモリアレイ１を構成する各メモリセ
ルは、第２図に示すようにワードａＷＬにゲート端子が
接続され、データ線（もしくはビット線）ＤＬにドレイ
ン幼子が接続された選択用スイッチＭＯ３ＦＥＴＱｓと
、この選択用スイッチＭＯ８ＦＥＴＱａのソースと回路
の接地点との間に接続されたＭＮＯＳ等からなる不揮発
性の記憶素子Ｑｍとによって構成されている。

また、特に制限されないが、メモリアレイ１の一側には
全データ線上のデータをラッチ可能なデータラッチが設
けられ、同一ワード線に接続された同一行のメモリセル
群は、同一のウェル領域上に形成されている。バイト単
位の書替えは、−行分の全データを読み出してデータラ
ッチ上で１バイトのデータを書き替えてから一行分まと
めて書き込む方式を採っている。また、データラッチに
より、−行分のデータを続けて読み出すページ読出しが
可能となる。

メモリアレイ１の両側には、２５６本のワード線の中か
ら１本のワード線を選択するＸデコーダと、書込み時に
記憶素子（ＭＮＯＳ）のゲート電極に＋１５Ｖのような
高電圧（書込み電圧）Ｖｐｐを印加する書込み回路とが
一体になったＸ系選択回路２ａ、２ｂが配設されている
。

また、メモリアレイ１の外側（図面では下側）には、ワ
ード線と平行にカラムスイッチと消去回路が一体↓こな
ったＹ系選択回路３が配設されている。このＹ系選択回
路３と隣接してセンスアンプ４が設けられており、Ｙ系
選択回路３内のカラムスイッチは、Ｙ系のアドレス信号
をデコードするＹデコーダ５からの選択信号によって、
オン・オフ制御されデータ読出し時には、８本のデータ
線をセンスアンプ４に接続して、８ビツトの信号を増幅
させる。また、Ｘ選択回路２ａ、２ｂとＹ系選択回路３
内の消去回路は、データ消去時に、メモリセルが形成さ
れているウェル領域に上記書込み電圧ＶＰＰを印加させ
るとともに、選択されたメモリセルの記憶素子Ｑｍのゲ
ートにＯｖの電圧を印加させる。

センスアンプ４によって増幅された読出しデータは、入
出力バッファ回路６を介してデータ入出力端子Ｉ１０へ
出力される。

メモリアレイ１の上記Ｙ系選択回路３と反対側の一側（
図面では上側）には、メモリアレイ１内の各データ線に
接続された書込阻止回路７が配設されている。この書込
阻止回路７は、データ書込み時に、書込み（電荷の注入
）を必要としない記憶素子のドレインに書込み電圧ＶＰ
Ｐと同じような高電圧を印加して書込みを阻止する。　
　　　　・ＭＮＯＳのような記憶素子にあっては、ウェ
ル領域を接地電位にしてゲート電極に１５Ｖのような高
電圧（Ｖｐｐ）を印加すると、トンネル効果によりゲー
ト電極下の窒化膜と酸化膜との界面に電荷がトラップさ
れる。しかし、このときＭＮＯＳのドレイン領域に書込
み電圧（Ｖｐｐ）と同じような高電圧が印加されている
と、トンネル効果による電荷の注入が起こらない。これ
によって、データ１ｔＩＥｌ　、　　（ｊＱｊ″に応じ
た書込みが可能にされる。

さらに、この実施例では、データ書込み時および消去時
に、＋５ｖのような電源電圧Ｖ　ｃ　ｃを昇圧して、上
記書込み電圧ＶｐＰを発生して上記Ｘ系選択回路２ａ、
２ｂ内の書込み回路やＹ系選択回路３内の消去回路およ
び書込み阻止回路７に供給する書込み電圧発生回路８と
、外部から供給されるチップイネーブル信号ｄ１やライ
トイネーブル信号ＷＥ、アウトイネーブル信号て１のよ
うな複数の外部制御信号に基づいて、上記書込み電圧発
生回路８やＸ系選択回路２，２ｂ、Ｙ系選択回路３、入
出力バッファ６等を制御するための内部制御信号を形成
する制御回路９が設けられている。

第３図および第４図には、上記書込み電圧発生回路８の
一実施例が示されている。このうち、第３図はＮＭＯＳ
メモリ用の回路を、また第４図はＣＭＯＳメモリ用の回
路を示す。

ＮＭＯＳメモリでは消去時にメモリセルの形成されたウ
ェル領域に＋１５Ｖのような高電圧が印加されても基板
も同電位にできるため支障はないが、ＣＭＯＳメ−Ｔ−
りでは、Ｖｃ　ｃ　（＋５Ｖ）が印加されているＮ形基
板に対し、Ｐウェル領域に＋１５Ｖの書込み電圧を印加
するとウェル・基板間が順方向にバイアスされてしまう
。そこで、第４図のＣＭＯＳメモリ用書込み電圧発生回
路では、−１０ｖの書込み電圧ＶＰｐ’　を発生し、Ｖ
ｐｐ’とＶｃｃの電圧差（１５Ｖ）によって、記憶素子
の書込み、消去を行なうようになっている。

第３図の書込み電圧発生回路は、外部から供給される＋
５ｖのような電源電圧Ｖｃｃから電荷の供給を受けて徐
々にレベルを押し上げて、電源電圧Ｖｃｃよりもはるか
に高い２０〜２５Ｖのような電圧を発生するチャージポ
ンプ１０と、このチャージポンプ１０で発生される電圧
を制御して１５ｖのような一定の書込み電圧ＶＰＰを形
成するためのクランプダイオードＤ１と、このクランプ
ダイオードＤ１のカソード端子にそれぞれ接続されたス
イッチＭＯ５ＦＥＴＱ工、Ｑ２とによって構成されてい
る。

このうち、ＭＯ８ＦＥＴＱ□はクランプダイオードＤ□
と電源電圧Ｖｃｃとの間に接続され、ＭＯ８ＦＥＴＱ、
はクランプダイオードＤ１と外部端子Ｔ１との間に接続
され、Ｑ工がオンされたときはＶｃｃ　（５Ｖ）よりも
クランプダイオードのブレークダウン電圧分高い１５Ｖ
の書込み電圧ＶＰＰを発生し、ＭＯ８ＦＥＴＱ２がオン
されたときは、そのとき外部端子Ｔ１に印加されている
電圧よりもブレークダウン電圧分高い電圧を発生するよ
うになっている。

従って、Ｑ２がオンされたときに端子Ｔ１にＶｃＣより
も高い電圧を印加すれば１５ｖ以上の書込み電圧を発生
して加速試験等が行なえ、Ｑ２がオンのとき端子Ｔ１に
Ｖｃｃよりも低い電圧を印加すれば低い書込み電圧によ
るマージン測定を行なうことができる。

第３図の書込み電圧発生回路のクランプダイオードＤ１
のブレークダウン電圧は１０ｖに設定されている。

一方、第４図の０ＭＯ８用書込み電圧発生回路も第３図
の回路と同様に、チャージポンプ１ｏとクランプダイオ
−ドロ工とスイッチＭＯ８ＦＥＴＱ、、Ｑ、とによって
構成されている。異なるのは、クランプダイオードＤ□
の接続の向きが、第３図と逆になっており、−１０ｖの
ような減圧した書込み電圧ＶＰｐ＃　を発生するように
なっている点である。クランプする電圧の基準となる電
圧は第３図と同じく電源電圧Ｖｃｃ（５Ｖ）または外部
端子Ｔｉに印加された電圧である。

第４図の書込み電圧発生回路のクランプダイオードＤ０
のブレークダウン電圧は、１５Ｖに設定されている。

上記のようなブレークダウン電圧の異なるダイオードは
、例えばツェナーダイオードを用いてその半導体領域へ
のイオン打ち込み量を適当に制御してやることにより、
精度よく形成することができる。

上記実施例で、基準となる電圧を印加する外部端子Ｔ２
やＭＯ８ＦＥＴＱ、、Ｑｚのゲートに印加され、Ｑ、、
　Ｑ、を択一的にオン・オフさせる制御信号Ａ１．Ａ、
が入力される端子は、６４にのＥＥＰＲＯＭでは、空き
ビンがあるのでそれを利用することができる。ただし、
２５６にのＥＥＰ’ＲＯＭにはそのような空きビンがな
い。

そこで、この実施例では、２５６にへの応用を考えて外
部端子Ｔユがアウトイネーブル信号ＯＥの入力端子と共
用されている。この端子共用を可能にするため、端子Ｔ
ユに接続された入力バッファＩＯＢにはラッチ回路ＬＴ
が接続され、ラッチ回路ＬＴによってアウトイネーブル
信号ＯＥをラッチして、モードが確定してから端子Ｔ１
に基準となる電圧を印加することで通常の読出しモード
と異なる書込み電圧Ｖｐｐｊ　を発生できるようになっ
ている。

上記各スイッチＭＯ８ＦＥＴＱｉとＱ２のゲート端子に
印加される制御信号Ａ１．　Ａ、は、前記制御回路９で
発生されるように外っている。制御回路９は、特に制限
されないが、外部から供給されるチップイネーブル信号
ＧＥとアウトイネーブル信号ＯＥとライトイネーブル信
号ＷＥに基づいて制御信号Ａ、、Ａ２を形成するように
なっている。これらの制御信号Ａ１とＡ２とによってス
イッチＭＯ５ＦＥＴＱ、とＱ２が選択的にオン・オフ制
御される。

従って、データ書込みまたは消去時に、制御回路９から
ハイレ、ベルの制御信号Ａ１が書込み電圧発生回路に供
給されると、ＭＯ８ＦＥＴＱ２がオフされた状態でＭＯ
８ＦＥＴＱ、がオンされる。

そのため、チャージポンプ１０の出力電圧がダイオード
Ｄ１のブレークダウン電圧（Ｖｐｐ）以上になると、チ
ャージポンプ１０からダイオードＤ、およびＭＯ３ＦＥ
ＴＱ□を通って電流が流れる。

これによって、書込み電圧発生回路の出力電圧はダイオ
ードＤｉのブレークダウン電圧すなわちＶｐｐに固定さ
れ、これが前記Ｘ系選択回路２ａ。

２ｂ、Ｙ系選択回路３内の書込み回路や消去回路および
書込阻止回路７に供給される。

しかも、この実施例では、従来のＥＥＰＲＯＭにも設け
られている読出しモードやプログラムモードの他、全メ
モリセルに同時に１”または“Ｏ”を書き込むチップモ
ードが用意され、これらの各モードが上記強い書込みと
弱い書込みのテストモードとともに、チップイネーブル
信号ＣＥとアウトイネーブル信号５下とライトイネーブ
ル信号ＷＥの３つの信号に基づいて設定されるようにな
っている。

このように３つの信号により６種類以上のモードの設定
を可能にするため、この実施例では第５図に示すように
、ライトイネーブル信号ＷＥの立ち下がりに同期してア
ウトイネーブル信号ＯＥを取り込むラッチ回路ＬＴｉと
、ライトイネーブル信号−ＷＥの立ち上がりに同期して
アウトイネーブル信号百１を取り込むラッチ回路Ｌ″Ｔ
２が設けられている。

上記ラッチ回路ＬＴ、とＬＴ２は、通常はライトイネー
ブル信号を素通りさせ、ラッチタイミング信号が立ち下
がった時点でそのときの信号状態を取り込んでロウレベ
ルの間その信号を保持するようになっている。

また、ライトイネーブル信号ＷＥの入力端子には、上記
ＷＥ倍信号立ち下がりに同期して上記ラッチ回路ＬＴ１
に対してラッチタイミング信号φ１を与え、ＷＥ倍信号
立ち上がりに同期してラッチ回路ＬＴ、に対してラッチ
タイミングφ２を与えるとともに、ＷＥ倍信号立ち上が
るときにもラッチ回路ＬＴ□が既にラッチしているデー
タをずっと連続して保持するように信号φ１を制御する
ラッチ制御用回路ＬＣが設けられている。ラッチ制御用
回路ＬＣは、ラッチタイミング信号φ４．φ２を立ち下
げると、図示しないタイマからの信号により１０　ｍ　
ｓ経過した時点で出力される書込み信号によりラッチタ
イミング信号φ１．φ２をハイレベ゛ルに戻す。

上記ラッチ回路ＬＴ１．ＬＴ、にラッチされた信号はモ
ード選択回路ＭＳＣに供給されて動作モードの判定が行
なわれ、そのモード信号に基づいて制御回路９が対応す
る内部制御信号を形成して、各回路に供給する。

従って、この実施例の回路では、アウトイネーブル信号
ＯＥを第６図（Ｂ）〜（Ｅ）に示すように変化させ、こ
れを同図（Ａ）のようなタイミングのＷＥ倍信号立ち下
がりと立ち上がりでそれぞれラッチしてやると、ラッチ
回路ＬＴ、とＬＴ、にラッチされる°信号面の組合せと
して、４通りが得られる。この信号ＯＥの４つの組合せ
とチップイネーブル信号σ丁およびライトイネーブル信
号ＷＥとの組合せにより、スタンバイモードを入れて７
つのモードを設定することができるようになる。

表１にモードの種類の一例を示す。

上記表１において、「テスト１」なるモードは、書込み
電圧ＶＰＰを通常と異なる電圧にして試験を行なう本発
明において提案された動作を実現するためのモードであ
る。

なお、表１において、「テスト２」なるモードは、全メ
モリセルに対１同時に「１」またはｒＯＪを書き込むチ
ップモードである。上記実施例のごとく全データ線にデ
ータラッチが設けられていると、一端このデータラツタ
のすべてにデータを入れてから、Ｘ系選択回路により全
ての書込みワード線を同時に書込みレベルにしてやるこ
とにより容易に全メモリセルに対する書込みが行なえる
。

一方、表１において、「解除」なるモードは、チップ選
択状態において出力をハイインピーダンスにするモード
であり、このモードを使用するとチップイネーブルσπ
をロウレベルにしたまま、アウトイネーブルＯＥのみに
よって出力タイミングを制御することができる。

また１表１において、「書込み禁止」なるモードは、予
めＣＥ、ＷＥ、ＯＥの端子を全て口ウレベルに固定して
おいて電源を投入することにより。

ｆ１１ｇ投入の際の誤書込み防止を保証するため用意さ
れたモードである。

なお、表１に示されているモードは一例であってこれに
限定されないことは勿論である。

さらに、アウトイネーブル端子に接続されるラッチ回路
は２つに限定されず、３個以上接続してさらに多くのモ
ードを選択できるように構成することも可能である。

また、ラッチ回路を接続する端子は、アウトイネーブル
に限定されず、チップイネーブルやライトイネーブル等
の制御信号の入力端子さらには制御信号以外の端子を共
用することも可能である。

さらに、チップイネーブル信号ＧＥとライトイネーブル
信号Ｖ丁およびアドレス入力端子についてもラッチ回路
を設けて、各信号を適当なタイミングでラッチしてやる
ことにより、メモリ書換え時における外付回路の負担の
よびＣＰＵの効率を向上させることができる。

次に前述した実施例において説明した全メモリセルに対
し同時に「１」または「０」のデータを書き込むチップ
モードを実現可能にする具体的な回路例を第７図を用い
て説明する。

同図において、ＷＲＴで示されているのは書込み回路で
、前記制御回路９から供給される制御信号Ｃによって動
作され、データ書込み時に非選択のメモリ行の書込み用
ワード線ＷＷに−ＶＰＰを印加し、選択されたメモリ行
の書込みワード線ＷＷにはＶｃｃを印加する。このとき
、メモリセルが形成されたウェル領域ＷＥＬＬには−Ｖ
ＰＰの書込み電圧が印加される。これによって、選択さ
れたメモリ行の記憶素子Ｑｍのゲート・ウェル間にＶｃ
ｃ−Ｖｐｐの電位差が与えられて書込みが可能とされる
。一方、非選択のメモリ行の記憶素子Ｑｍのゲート・ウ
ェル間の電位差はＯｖであるため書込みは行なわれない
。

一方、符号ＷＤＲで示されているのはワードドライバ回
路で、このワードドライバＷＤＲは、単位ＸデコーダＸ
−ＤＣＲからのデコード信号を受けて、書込み時には選
択されるメモリ行のワード線ＷＬをロウレベル（ＧＮＤ
）にし、非選択のメモリ行のワード線ＷＬをハイレベル
（Ｖｃ’ｃ）にする。また、ワードドライバ回路ＷＤＲ
は、読出し時には選択されるワード線をハイレベルにし
、非選択のワード線をロウレベルにする。

書込み時に選択ワード線ＷＬをロウレベルに落してもウ
ェル電位が−ＶｐＰであるため、選択用Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　　Ｑ　ｓ　ｇ！、オン状態ニサレル。

ＸデコーダＸ−ＤＣＲとワードドライバＷＤＲとの間に
はトランスファＭＯ８Ｑｔ、が接続されているとともに
、ワードドライバＷＤＲは２つの駆動用インバータＩＮ
Ｖ□とＩＮＶ、を有し、上記トランスファＭＯ８Ｑｔ、
とインバータＩＮｖ１との間にトランスファＭＯ５Ｑｔ
、が、またインバータＩＮＶ工とＩＮＶ、との間にはト
ランスファＭＯ５Ｑｔ、が設けられ、これらのＭＯ８Ｑ
ｔユ、Ｑｔ、が制御回路９から供給される書込み制御信
号ｗｅによって相補的にオン・オフされるため、上記の
ごとく読出し時と書込み時とでワード線の選択レベルを
逆にすることができる。

しかも、各ワードドライバＷＤＨの入力端子には、制御
信号ＣＨによって上記トランスファＭＯ８Ｆ　Ｅ　Ｔ　
　Ｑ　ｔ　ａと相補的にオン・オフされるＭＯＳＦＥＴ
　　Ｑｃが電源電圧端子Ｖｃｃとの間に接続されており
、通常動作時には制御信号ＣＨがハイレベルにされるこ
とにより、ＭＯ８ＦＥＴＱｃはすべてオフされてＱ　ｔ
　ｏがオンされ、Ｘデコーダからの信号が入力される。

しかして、全メモリセルに同時に「１」または「０」を
書き込むチップモードが設定されると、制御回路９から
供給される制御信号ＣＨがロウレベルになる。すると、
ＭＯＳＦＥＴ　　Ｑｃがすべてオンされて全ワードドラ
イバＷＤＲの入力信号がハイレベル（ＶＣＣ）に固定さ
れ、インバータＩＮＶ１の出力がロウレベルになり、す
べてのワード線がロウレベルにされて全メモリセルへの
同時書込みが可能となる。

なお、読出し時には各列の記憶素子Ｑｍが接続された共
通ソース線Ｓ上のスイッチＭＯ８Ｑｒがオンされ、記憶
素子の書込み状態（Ｖｔｈの大小）に応じてデータ線Ｄ
Ｌから共通ソース線Ｓに向かって電流が流れたり流れな
かったりする。

これによってデータ線レベルが変化し、それをセンスア
ンプＳＡが増幅した後、出力バッファＤＯＢにより読出
しデータが出力ピンＤ０に出力される。

一方、データ書込み時に入力ピンＤｉより入力回路ＤＩ
Ｒへ入力された書込みデータは、選択的にオンされてい
るカラムスイッチＱｙを介してデータ線ＤＬ上に送られ
、−旦データラツチＦＦに保持されてから選択状態のメ
モリセルに書込みがなされる。

以上説明したように上記実施例は、１つの入力端子に各
々異なるタイミングで動作する複数個のラッチ回路を接
続し、各ラッチ回路にラッチした信号の組合せによって
モードの切換えを行なうモード選択回路を設けた°ので
、１つの入力端子に接続したラッチ回路の数をｎ個とす
ると、それだけで２ｎの信号の組合せが可能となり、他
の入力信号を組合せたり、他の入力信号の端子について
も同様に複数個のラッチ回路を接続することにより。

さらに多くのモードを設定することができるという作用
により、ピン数の増加なしに動作モード数を増やすこと
が可能になるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＥＰＲＯＭ装置に
適用した場合について説明したが、この発明はそれに限
定されるものでなく、紫外線消去型のＥＰＲＯＭやスタ
ティックＲＡＭ、ダイナミックＲＡＭ等の半導体メモリ
は勿論、限られたピン数の範囲で複数の動作モードを持
たせたいような半導体集積回路一般に利用することがで
きる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、全くピン数を増加することなく半導体メモリ
の動作モード数を増やすことができるとともに、プロセ
スによるばらつきの影響が少なく、入力する制御信号の
レベルの設定も容易となる。

【図面の簡単な説明】

第１図は、本発明が適用されるＥＥＰＲＯＭ装置の一例
を示すブロック図、 第２図は、ＥＥＰＲＯＭ装置のメモリセルの構成の一例
を示す回路図、 第３図は、ＮＭＯＳメモリ用昇圧回路の一実施例を示す
回路構成図、 第４図は、ＣＭＯＳメモリ用昇圧回路の一実施例を示す
回路構成図、 第５図は、メモリの動作モードを決定する回路の構成例
を示すブロック図、 第６図は、そのモード決定回路におけるラッチタイミン
グを示すタイミングチャート、第７図は、本発明が適用
されるＥＥＰＲＯＭのメモリアレイとその周辺部の具体
的な回路構成例を示す回路図である。 １・・・・メモリアレイ、２ａ、２ｂ・・・・Ｘ系選択
回路、３・・・・Ｙ系選択回路、４・・・・センスアン
プ、５・・・・Ｙデコーダ、６・・・・入出力バッファ
回路、７・・・・書込み阻止回路、８・・・・昇圧回路
、９・・・・制御回路、１０・・・・チャージポンプ、
Ｑｍ・・・・記憶素子（ＭＮＯＳ）　、Ｑｓ・・・・選
択用スイッチＭＯ８ＦＥＴ、ＷＬ・・・・ワード線、Ｄ
Ｌ・・・・データ線、Ｄｌ、Ｄ、・・・・クランプダイ
オード、Ｑ、、Ｑ、・・・・スイッチＭＯ８ＦＥＴ、Ｔ
、・・・・外部端子（アウトイネーブル端子）、ＬＴｌ
、ＬＴ、・・・・ラッチ回路、ＭＳＣ・・・・モード選
択回路。 第　　１　　図 第　　２　　図 第　　３ｖＡ 第　　４　　図 Ｌ７　　　　　ＬＬ）Ｆ３

Claims (1)

1. 【特許請求の範囲】 １、１つの入力端子に各々異なるタイミングで動作され
   る複数個のラッチ回路が接続され、各ラッチ回路にラッ
   チされた信号の組合せに応じて動作状態の切換えを行な
   うモード選択回路を備えてなることを特徴とする半導体
   記憶装置。 ２、上記複数のラッチ回路が接続された入力端子は、出
   力状態を制御するアウトイネーブル信号の入力端子であ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。 ３、上記複数のラッチ回路は、書込み状態の制御を行な
   うライトイネーブル信号の変化に同期してラッチ動作を
   行なうようにされてなることを特徴とする特許請求の範
   囲第２項記載の半導体記憶装置。 ４、上記モード選択回路は、上記複数のラッチ回路にラ
   ッチされた信号と、上記ライトイネーブル信号とに基づ
   いて動作状態を決定するようにされてなることを特徴と
   する特許請求の範囲第２項もしくは第３項記載の半導体
   記憶装置。