JP3862092B2 - 不揮発性記憶装置 - Google Patents

Description

この発明は、不揮発性記憶装置に関し、特に一括消去型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル＆プログラマブル・リード・オンリー・メモリ）を備えた装置に利用して有効な技術に関するものである。

半導体不揮発性記憶装置としては紫外線により記憶情報の消去が可能なＥＰＲＯＭ（イレーザブル＆プログラマブル・リード・オンリー・メモリ）と、電気的に記憶情報の消去が可能なＥＥＰＲＯＭがある。ＥＰＲＯＭは、情報を記憶するところのメモリセルの面積が比較的小さいため大記憶容量化に適してはいるが、記憶されている情報を消去するためには、メモリセルに紫外線を照射する必要があり、そのために比較的高価な窓付きのパッケージに封止される。また、プログラマーによって情報の書き込みあるいは書き換えを行うには、新たな情報の書き込み、あるいは書き換え時にＥＰＲＯＭをそれが実装されたシステムから取り外す必要があるなどの問題を有している。

一方、ＥＥＰＲＯＭは、それがシステムに実装された状態で、それの記憶情報を電気的に書き換えることが可能である。しかしながら、ＥＥＰＲＯＭにあっては、それを構成するメモリセルの面積が比較的大きく、例えばＥＰＲＯＭの約２．５倍から５倍程度と大きい。そのため、ＥＥＰＲＯＭは、大記憶容量化に適しているとはいい難い。そこで、最近では両者の中間的な半導体不揮発性記憶装置として、電気的一括消去型ＥＥＰＲＯＭと呼ばれるものが開発されている。電気的一括消去型ＥＥＰＲＯＭは、チップに形成されたメモリセルの全てを一括して、又はチップに形成されたメモリセルのうち、あるひとまとまりのメモリセル群を一括して電気的に消去する機能を持つ半導体不揮発性記憶装置である。電気的一括消去型ＥＥＰＲＯＭにおいては、メモリセルの大きさをＥＰＲＯＭのそれ並に小さくできる。

このような一括消去型ＥＥＰＲＯＭに関しては、１９８０年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンス（IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE) の頁152 〜 153、１９８７年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンス(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE)の頁76〜77、アイ・イー・イー・イー・ジャーナル オブ ソリッドステート サーキッツ，第２３巻第５号（１９８８年）第1157頁から第1163頁(IEEE,J. Solid-State Cicuits, vol.23(1988) pp.1157-1163)に記載されている。

図１６には、１９８７年の国際電子デバイス会議（International Electron Device Meeting) において発表された電気的一括消去型ＥＥＰＲＯＭのメモリセルの断面構造の概要図が示されている。同図のメモリセルは、通常のＥＰＲＯＭのメモリセルとよく似た構造を有している。すなわち、メモリセルは、２層ゲート構造の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴ又は単にトランジスタと称する）により構成されている。同図において、８はＰ型シリコン基板、１１は上記シリコン基板８に形成されたＰ型拡散層、１０は上記シリコン基板８に形成された低濃度のＮ型拡散層、９は上記Ｐ型拡散層１１及び上記Ｎ型拡散層１０のそれぞれに形成されたＮ型拡散層である。また、４は薄い酸化膜７を介して上記Ｐ型シリコン基板８上に形成されたフローティングゲート、６は酸化膜７を介して上記フローティングゲート４上に形成されたコントロールゲート、３はドレイン電極、５はソース電極である。すなわち、同図のメモリセルはＮチャンネル形の２層ゲート構造のＭＯＳＦＥＴにより構成され、このトランジスタに情報が記憶される。ここにおいて、情報は実質的にしきい値電圧の変化としてトランジスタに保持される。

以下、特に述べないかぎり、メモリセルにおいて、情報を記憶するトランジスタ（以下、記憶トランジスタと称する）がＮチャンネル形の場合について述べる。図１６に示されているメモリセルへの情報の書き込み動作は、ＥＰＲＯＭのそれと同様である。すなわち、書き込み動作は、ドレイン電極３に接続されたドレイン領域９の近傍で発生させたホットキャリアをフローティングゲート４に注入することにより行われる。この書き込み動作により記憶トランジスタは、そのコントロールゲート６からみたしきい値電圧が、書き込み動作を行わなかった記憶トランジスタに比べ高くなる。

一方、消去動作においては、コントロールゲート６を接地し、ソース電極５に高電圧を印加することによりフローティングゲート４とソース電極５に接続されたソース領域９との間に高電界が発生され、薄い酸化膜７を通したトンネル現象を利用してフローティングゲート４に蓄積された電子がソース領域９を介してソース電極５に引き抜かれる。これにより、記憶情報の消去が行われる。すなわち、消去動作により記憶トランジスタはそのコントロールゲート６からみたしきい値電圧が低くなる。読み出し動作におていは、上記メモリセルに対して弱い書き込み、すなわち、フローティングゲート４に対して不所望なキャリアの注入が行われないように、ドレイン電極３及びコントロールゲート６に印加される電圧が比較的低い値に制限される。例えば、１Ｖ程度の低電圧がドレイン電極３に印加されるとともに、コントロールゲート６に５Ｖ程度の低電圧が印加される。これらの印加電圧によって記憶トランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の“０”，“１”を判定する。

一般に電気的消去においては、消去を長時間続けると、記憶トランジスタのしきい値電圧は、熱平衡状態での記憶トランジスタのしきい値電圧とは異なり負の値となり得る。これに対して、ＥＰＲＯＭのように紫外線で記憶情報の消去を行う場合、消去動作によって変化する記憶トランジスタのしきい値電圧は、その記憶装置を製造した時のしきい値電圧に落ち着く、すなわち、記憶装置を製造するときの製造条件等によって、消去動作後の記憶トランジスタのしきい値電圧を制御することができる。ところが、記憶情報を電気的に消去する場合においては、フローティングゲートに蓄積された電子をソース電極に引き抜くことにより、記憶情報の消去が行われるため、比較的長い時間、消去動作を続けると、書き込み動作の際にフローティングゲートに注入した電子の量よりも多くの電子が引き抜かれることになる。そのため、電気的消去を比較的長い時間続けると、記憶トランジスタのしきい値電圧は、製造されたときのしきい値電圧とは異なる値になる。言い換えるならば、消去動作が行われた場合、ＥＰＲＯＭとは対照的に、製造時の製造条件等によって定まるしきい値電圧に落ち着かない。本発明者らは電気的消去による記憶トランジスタのしきい値電圧の変化を測定した。

図８には、この測定により得られた、消去時間と消去により変化する記憶トランジスタのしきい値電圧との関係が示されている。同図において、横軸は消去時間を、縦軸は記憶トランジスタのしきい値電圧を表しており、Ｖｏは実質的にしきい値電圧が零を、＋Ｖths はしきい値電圧が正の電圧を、−Ｖths はしきい値電圧が負の電圧であることを示している。また、Ｖthv は製造条件のバラツキ等に起因する、消去後のしきい値電圧のバラツキを示している。この図から、消去が比較的長い時間続けられると、しきい値電圧が負の電圧へと変化していくことが理解されるであろう。

また、消去動作によって得られるしきい値電圧は、製造条件のバラツキ等のために、記憶トランジスタ毎に異なることがあることも理解されるであろう。消去時間に従ってしきい値電圧のバラツキが大きくなっていくことも更に同図から理解できるであろう。すなわち、消去時間が長くなるのに従って、２つの記憶トランジスタ間のしきい値電圧の差が大きくなる。上述のように記憶トランジスタのしきい値電圧が負になると読み出し動作に悪影響がでる。

これを図１７を用いて説明する。いま、書き込まれた状態のメモリセル１２から記憶情報を読み出す場合を考える。同図の１７は、センスアンプを表す。メモリセル１２を選択状態にするために、それが結合されたワード線１３には、読み出し動作時の選択電圧、例えば電源電圧Ｖcc（５Ｖ）が印加され、他のメモリセル１４等にはそれらを非選択状態にするために、ワード線１５等は読み出し動作時の非選択電圧、例えば回路の接地電位０Ｖにされる。もし、記憶情報の読み出しが行われるべきメモリセル１２に対応するデータ線１６に接続された非選択状態のメモリセル１４等のしきい値が負にされていると、ワード線１５の電圧、すなわち、メモリセルのコントロールゲートの電圧が０Ｖにされても、非選択状態にされたメモリセル１４を介してデータ線１６に不所望な電流（非選択リーク電流）が流れるため、読み出し時間の遅れ、ひいては誤読み出しを引き起こす。

また、書き込み動作の際にもメモリセル内の記憶トランジスタのしきい値電圧が負であると悪影響がある。通常ホットキャリアを利用した書き込み動作においては、外部から与えられた書き込み用の高電圧（Ｖpp）がＭＯＳＦＥＴを介してメモリセル内の記憶トランジスタのドレイン領域に印加される。上記ＭＯＳＦＥＴでの電圧降下は、それを流れる電流によって変わる。それ故、上記のように記憶トランジスタのしきい値電圧が負の値となるような条件下では、上記ＭＯＳＦＥＴにおける電圧降下が大きくなりすぎてメモリセル内の記憶トランジスタのドレインに印加される電圧が、上記電圧降下分低くなる。この結果、書き込みに要する時間が増加が引き起こされてしまう。したがって、上記のようなＥＥＰＲＯＭでは消去後のしきい値電圧の値を精度良く制御しなければならない。

記憶情報の電気的消去を実現するために、従来のＥＥＰＲＯＭ、例えば上記１９８０年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンスの頁152 〜 153に記載されたＥＥＰＲＯＭにおいては、メモリセルのそれぞれが記憶トランジスタと、これと直列接続された非選択リーク電流を阻止するための選択トランジスタとから構成されていた。このＥＥＰＲＯＭにおいては、記憶トランジスタのコントロールゲートにプログラム線が結合され、選択トランジスタのゲートに選択線が結合されている。すなわち、記憶トランジスタと選択トランジスタとは別々のワード線に結合されている。

また、図１８には、上記１９８７年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンスの頁76〜77に記載された電気的一括消去型のＥＥＰＲＯＭのメモリセルの断面図が示されている。このメモリセルの動作は、上記図１６に示したメモリセルの場合とほゞ同じであるが、記憶情報の消去が上記図１６のメモリセルと異なり、記憶トランジスタのフローティングゲートとドレイン領域間のトンネル現象を使って行われる。このメモリセルにおいては、ワード線に接続されべきゲート電極が１つしかないが、実質的に２つのトランジスタから構成されているとみなすことができる。すなわち、ゲート電極とコントロールゲート電極とが一体化された選択トランジスタと記憶トランジスタとによってメモリセルが構成されているとみなすことができる。

このメモリセルは、上述のように実質的に選択トランジスタを有するため、読み出し時の非選択リーク電流の問題を解決している。しかしながら、書き込み動作は、トンネル現象を利用した場合に比べ多くの電流量を必要とするホットキャリアにより行われるため、前述した書き込み動作の際の悪影響は改善されない。

ＥＥＰＲＯＭ、例えば前述した１９８０年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンスの頁152 〜頁 153に開示されているＥＥＰＲＯＭにおいては、互いに異なるワード線に接続された記憶トランジスタと選択トランジスタとによって１個のメモリセルが構成される。これに対して、図１６及び図１８に示した電気的一括消去型ＥＥＰＲＯＭのメモリセルにおいては、１本のワード線に接続された１個の記憶トランジスタによって構成されている。

このことは、図１６及び図１８に示したメモリセル等を回路図で表すことにより、より明確になる。そこで、図１９（Ａ）及び（Ｂ）には、上記したメモリセルの回路図が示されている。図１９（Ｂ）には、上記１９８０年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンスによって発表されたメモリセルの回路図が示されている。同図において、Ｗ１，Ｗ２はそれぞれ異なるワード線、Ｄはデータ線を示している。また、Ｑｓは選択トランジスタを示しており、Ｑｍが記憶トランジスタを示している。

図１９（Ａ）には、上記図１６及び図１８に示したメモリセルの回路図を示している。同図から理解できるように、１個のメモリセルは１本のワード線にそのコントロールゲートが接続され、１本のデータ線Ｄにそのドレインが接続され、１本のソース線Ｓにそのソースが接続された１個の記憶トランジスタＱｍによって構成されている。読み出し動作と書き込み動作のとき、複数のメモリセルから所望の１個のメモリセルを選択するには、図１９（Ａ）においては、１本のワード線と１本のデータ線とを選択すれば、その選択されたワード線Ｗに接続され、かつ選択されたデータ線Ｄに接続された１個のメモリセルを選択することができる。言い換えるならば、１本のワード線と１本のデータ線とによって１個のメモリセルを規定することができる。なお、図１９（Ａ）においては、ソース線Ｓは、チップに形成された他の全ての記憶トランジスタのソース線Ｓと共通、あるいは１つのメモリブロックを構成する所定数のメモリセル間でソース線Ｓは共通にされる。

図１９（Ａ）に示したメモリセルは、１個の記憶トランジスタで構成できるためにメモリセルを形成するために必要とされるチップ上の面積をＥＰＲＯＭにおけるそれ並に小さくすることができる。しかしながら、記憶情報の電気的一括消去を実現するためには消去後の記憶トランジスタのしきい値電圧を制御できるようにすることが不可欠である。

これには消去を何回かに分割して行い、消去をするたびに読み出しを行い、消去が十分であるかどうかを確認し、十分でなければ再び消去をするという動作を繰り返す必要がある。上記アイ・イー・イー・イー・ジャーナル オブ ソリッドステート サーキッツ，第２３巻第５号（１９８８年）第1157頁から第1163頁には、このような消去後のしきい値電圧の制御に関するアルゴリズムが提案されている。上記文献においては、このアルゴリズムを電気的一括消去型ＥＥＰＲＯＭとは別に設けられた外部のマイクロプロセッサで実行することが述べられている。また、通常の読み出し時における動作可能電源電圧の下限電圧Ｖccmin を確保するために、上記アルゴリズム中の読み出し時（消去ベリファイ時）にはＥＥＰＲＯＭのチップ内でベリファイ電圧を発生させることが述べられている。
１９８０年アイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンス（IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE) の頁152 〜 153 １９８７年アイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンス(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE)の頁76〜77 １９８８年アイ・イー・イー・イー・ジャーナル オブ ソリッドステート サーキッツ(IEEE,J. Solid-State Cicuits, vol.23(1988)）の第２３巻第５号、頁1157頁〜1163

上記の従来技術では、上記のようなアルゴリズムがマイクロプロセッサにより実行されるものであるため、電気的一括消去型ＥＥＰＲＯＭをシステムに実装したまま消去動作を実行するのは煩雑である。また、記憶情報の消去には比較的長い時間が必要とされるため、この比較的長い時間にわたってマイクロプロセッサが上記ＥＥＰＲＯＭの消去動作に占有されてしまい、事実上システムが停止してしまうという重大な問題を有する。

この発明の目的は、使い勝手を良くした不揮発性記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、１の半導体上に形成された不揮発性記憶装置であって、複数の不揮発性メモリセルがアレイ状に配置される不揮発性メモリアレイと、電圧発生回路と、入出力端子とを有する。前記不揮発性メモリは複数のブロックに分割され、外部から入力されるアドレス信号に応じて、前記複数のブロックの内前記入力されるアドレス信号に応じて１のブロックが選択可能にされる。不揮発性メモリセルに格納されたデータの消去動作において、前記電圧発生回路は消去電圧を発生可能である。前記選択された１のブロックにある不揮発性メモリセルに前記消去電圧を供給し、前記選択された１のブロックにある不揮発性メモリセルに格納されたデータの消去が完了するまでの期間、前記入出力端子に第１状態信号が出力される。

マイクロプロセッサの負担が著しく軽減されて使い勝手のよい不揮発性記憶装置を得ることができる。

図２０には、本発明を適用した電気的一括消去型ＥＥＰＲＯＭ（以下、フラッシュＥＥＰＲＯＭとも称する）のブロック図が示されている。同図に示されている各回路ブロックは、特に制限されないが、周知の半導体集積回路技術によって、１個の半導体基板に形成されている。また、同図において“○”印はフラッシュＥＥＰＲＯＭに設けられた外部端子を示している。

本願において、図面においては発明の理解を容易にするため、論理記号の表記方法は、一般的な表記方法に従っている。例えば、ロウレベルがアクティブレベルとなる信号は、制御信号を示すアルファベットに上線を付したが、明細書ではそれに対応した信号は最後にＢ（バーの意味）を付して表現している。例えば、チップイネーブル信号はＣＥＢのように表している。

同図において、Ｍ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７のそれぞれは、互いに同様な構成にされたメモリアレイであり、特に制限されないが、複数のワード線と、これらのワード線と交差するように配置された複数のデータ線と、ワード線とデータ線との各交差部に設けられたメモリセルとを有する。

ＸＡＤＢは、ロウアドレスバッファであり、外部端子を介して供給される外部ロウアドレス信号ＡＸを受けて、ロウアドレス信号ＡＸに応じた内部相補ロウアドレス信号を形成する。ＸＤＣＲは、ロウアドレスデコーダであり、上記ロウアドレスバッファＸＡＤＢにより形成された内部相補ロウアドレス信号を受け、この内部ロウアドレス信号をデコードする。特に制限されないが、本実施例において、上記ロウアドレスバッファＸＡＤＢ及びロウアドレスデコーダＸＤＣＲは、上記メモリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７に対して共通にされている。すなわち、上記ロウアドレスデコーダＸＤＣＲは、内部相補ロウアドレス信号をデコードすることによって、上記メモリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７のそれぞれにおける複数のワード線から、外部ロウアドレス信号ＡＸによって指示された１本のワード線を選択するワード線選択信号を形成する。これにより、各メモリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７のそれぞれから１本のワード線が選択される。

同図において、ＹＡＤＢはカラムアドレスバッファであり、外部端子を介して供給される外部カラムアドレス信号ＡＹを受け、この外部カラムアドレス信号ＡＹに従った内部相補カラムアドレス信号を形成する。ＹＤＣＲはカラムアドレスデコーダであり、上記カラムアドレスバッファＹＡＤＢにより形成された内部相補カラムアドレス信号をデコードして、外部カラムアドレス信号ＡＹに従ったデータ線選択信号を形成する。同図には図示されていないが、メモリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７のそれぞれには、上記データ線選択信号を受けてメモリアレイ内の複数のデータ線のうちの上記外部カラムアドレス信号ＡＹによって指示された１本のデータ線を、メモリアレイに対応した共通データ線（図示しない）に結合させるカラムスイッチが設けられている。

このようにして、メモリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７のそれぞれにおいて、上記外部ロウアドレス信号ＡＸと外部カラムアドレス信号ＡＹに従った１本のワード線と１本のデータ線が選択され、選択されたワード線とデータ線との交差部に設けられたメモリセルが選択される。すなわち、選択されたワード線及びデータ線に結合されたメモリセルが、全メモリアレイ内の複数のメモリセルから選択される。結果として、それぞれのメモリアレイから１個ずつのメモリセルが選択される。

特に制限されないが、本実施例においては、それぞれのメモリアレイから選択されたメモリセルに対して、ほゞ同時に書き込み動作あるいは読み出し動作が行われる。すなわち、８ビット単位で情報の書き込みあるいは読み出し動作が行われる。そのために、本実施例のＥＥＰＲＯＭには、８個の外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７が設けられており、メモリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７と、それに対応する外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７との間に、データ入力バッファＤＩＢ、データ出力バッファＤＯＢ、センスアンプＳＡ及びスイッチ用のＭＯＳＦＥＴＱ１８，Ｑ１６が設けられている。

上記メモリアレイＭ−ＡＲＹ−０を例にすると、書き込み動作の場合、上記選択されたメモリセルは、書き込み制御信号ｗｒによってオン状態にされたＭＯＳＦＥＴＱ１８を介してデータ入力バッファＤＩＢ−０の出力ノードに結合され、読み出し動作の場合には、読み出し制御信号ｒｅによってオン状態にされたＭＯＳＦＥＴＱ１６を介してセンスアンプＳＡ−０の入力ノードに結合される。外部入出力端子Ｉ／Ｏ０には、上記データ入力バッファＤＩＢ−０の入力ノードが結合されるとともに、データ出力バッファＤＯＢ−０を介して上記センスアンプＳＡ−０の出力ノードが結合される。残りのメモリアレイＭ−ＡＲＹ−１〜Ｍ−ＡＲＹ−７についても、上述したメモリアレイＭ−ＡＲＹ−０と同様にして外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ７に結合されている。

同図において、ＬＯＧＣは自動消去の制御動作を行うための内部回路であり、後で詳しく説明する。また、ＣＮＴＲはタイミング制御回路であり、外部端子ＣＥＢ、ＯＥＢ、ＷＥＢ、ＥＥＢ及びＶppに供給される外部信号あるいは電圧と、上記内部回路ＬＯＧＣからの信号に応答して、上述した制御信号ｗｒ、ｒｅ等を含むタイミング信号を形成する。同図において、Ｖccは各タイミングブロックに電源電圧Ｖccを供給するための外部端子であり、Ｖssは各回路ブロックに回路の接地電位Ｖssを供給するための外部端子である。なお、上述した説明では各メモリアレイ毎にワード線が分割されているように述べたが、各メモリアレイに対してワード線は共通にしてもよい。

図１には、上記図２０に示されたフラッシュＥＥＰＲＯＭにおける１個のメモリアレイＭ−ＡＲＹ、その周辺回路、ロウアドレスバッファ、カラムアドレスバッファ、ロウアドレスデコーダ、カラムアドレスデコーダ、タイミング制御回路ＣＮＴＲ及び内部回路ＬＯＧＣの詳しいブロック図が示されている。前述した説明から容易に理解できるように、図１に示されている各回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術によって、１個の単結晶シリコンのような半導体基板上において形成されている。同図において、ＰチャンネルＭＯＳＦＥＴは、そのチャンネル（バックゲート）部に矢印が付加されることによってＮチャンネルＭＯＳＦＥＴと区別される。このことは他の図面においても同様である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコンからなる半導体基板に形成される。ＮチャンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成されたソース領域、ドレイン領域及びソース領域とドレイン領域との間の半導体基板表面に薄い厚さのゲート絶縁膜を介して形成されたポリシリコン層からなるようなゲート電極から構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基板表面に形成されたＮ型ウェル領域に形成される。これによって、半導体基板は、その上に形成された複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成し、回路の接地電位Ｖssが供給される。Ｎ型ウェル領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴの基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領域には、電源電圧Ｖccが供給される。ただし、電源電圧Ｖccよりも高い高電圧を処理する回路を構成するところのＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェル領域には、特に制限されないが、外部端子Ｖppを介して外部から与えられる高電圧Ｖpp、あるいはＥＥＰＲＯＭの内部で発生された高電圧等が供給される。

あるいは、上記集積回路は、単結晶Ｎ型シリコンからなる半導体基板上に形成してもよい。この場合、ＮチャンネルＭＯＳＦＥＴと不揮発性記憶素子はＰ型ウェル領域に形成され、ＰチャンネルＭＯＳＦＥＴはＮ型半導体基板上に形成される。

以下、本実施例のフラッシュＥＥＰＲＯＭについて、図１を用いて更に詳しく説明するが、理解を容易にするために、以下の説明では上述した図２０の説明と重複する場合がある。

特に制限されないが、この実施例のフラッシュＥＥＰＲＯＭは、外部端子を介して外部から供給されるＸ（ロウ），Ｙ（カラム）アドレス信号ＡＸ，ＡＹを受けるアドレスバッファＸＡＤＢ，ＹＡＤＢによって内部相補アドレス信号が形成され、アドレスデコーダＸＤＣＲ，ＹＤＣＲに供給される。特に制限されないが、上記アドレスバッファＸＡＤＢ，ＹＡＤＢは内部チップ選択信号ｃｅＢにより活性化され、外部端子から供給される外部アドレス信号ＡＸ，ＡＹを取り込み、外部端子から供給された外部アドレス信号と同相の内部アドレス信号と逆相の内部アドレス信号とからなる相補アドレス信号を形成する。また、上記アドレスバッファＸＡＤＢ，ＹＡＤＢには、上述したチップ選択信号ｃｅＢのほかに、消去モードを示す信号ＥＳ、内部アドレス信号ＡＸＩ、ＡＹＩ等が供給されている。しかしながら、これらの信号ＥＳ，ＡＸＩ，ＹＡＩ等は、後述する消去モードで使われる信号であり、通常の書き込みあるいは読み出しモードにおいては、上記アドレスバッファＡＸＤＢ，ＹＡＤＢの動作に対して影響を与えない。

ロウ（Ｘ）アドレスデコーダＸＤＣＲは、アドレスデコーダ活性化信号ＤＥにより活性化され、対応するアドレスバッファＸＡＤＢからの相補アドレス信号に従った１本のワード線をメモリアレイＭ−ＡＲＹ内の複数のワード線から選択信号する選択信号を形成する。

カラム（Ｙ）アドレスデコーダＹＤＣＲも、上記アドレスデコーダ活性化信号ＤＥにより活性化され、対応するアドレスバッファＹＡＤＢからの相補アドレス信号に従った１本のデータ線をメモリアレイＭ−ＡＲＹ内の複数のデータ線から選択する選択信号を形成する。

上記メモリアレイＭ−ＡＲＹは、複数のワード線と上記ワード線と交差するように配置された複数のデータ線と、ワード線とデータ線との各交差部に設けられた複数のメモリセルとを有する。同図には、このメモリアレイＭ−ＡＲＹの一部が代表として例示的に示されている。すなわち、図１には、複数のワード線のうちのワード線Ｗ１，Ｗ２と、複数のデータ線のうちのデータ線Ｄ１，Ｄ２，Ｄｎと、これらちのデータ線とワード線との交差部に設けられたメモリセルとが、例示的に示されている。メモリセルのそれぞれは前記図１９（Ａ）で述べたように、１個の記憶トランジスタ（不揮発性記憶素子）によって構成されている。すなわち、各メモリセルのそれぞれは、コントロールゲートとフローティングゲートを有するスタックドゲート構造の１個の記憶トランジスタによって構成されている。同図に例示的に示されたメモリセルは、記憶トランジスタ（不揮発性記憶素子）Ｑ１〜Ｑ６により構成されている。前述したように上記記憶トランジスタは、特に制限されないが、ＥＰＲＯＭの記憶トランジスタと類似の構造とされている。ただし、その消去動作が前にも述べ、又は後でも述べるようにフローティングゲートとソース線ＣＳに結合されるソース領域との間のトンネル現象を利用して電気的に行われる点が、紫外線を用いたＥＰＲＯＭの消去方法と異なる。

上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置された記憶トランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６）のコントロールゲート（メモリセルの選択ノード）は、それぞれ対応するワード線Ｗ１（Ｗ２）に接続され、同じ列に配置された記憶トランジスタＱ１，Ｑ４〜Ｑ３，Ｑ６のドレイン領域（メモリセルの入出力ノード）は、それぞれ対応するデータ線Ｄ１〜Ｄｎに接続されている。上記記憶トランジスタのソース領域は、ソース線ＣＳに結合される。

この実施例においては、特に制限されないが、ソース線ＣＳに、消去回路ＥＲＣによりスイッチ制御されるＮチャンネルＭＯＳＦＥＴＱ１０とＰチャンネルＭＯＳＦＥＴＱ１７とが接続されている。上記消去回路ＥＲＣは、書き込みモードのときと読み出しモードときに、上記ＮチャンネルＭＯＳＦＥＴＱ１０をオン状態にさせ、上記ソース線ＣＳに回路の接地電位Ｖssが与えられるようにする。一方、消去モードのときには、上記ＰチャンネルＭＯＳＦＥＴＱ１７をオン状態にさせ、上記ソース線ＣＳに消去用の高電圧Ｖppが与えられるようにする。

なお、上記メモリアレイＭ−ＡＲＹの部分的な消去を可能にしたいなら、マトリックス状に配置される記憶トランジスタが縦方向にＭブロックに分割され、各ブロック毎に上記ソース線に相当するソース線がそれぞれに設けられる。上記のように、それぞれのブロックに設けられたソース線ＣＳのそれぞれには上記のような消去回路ＥＲＣとＭＯＳＦＥＴＱ１０，Ｑ１７がそれぞれ設けられる。この場合、複数ブロックのうち、どのブロックに対して消去を行うかを決めるために、各消去回路をアドレス信号により指定することが必要とされる。上述した実施例においては、メモリアレイＭ−ＡＲＹを構成する全メモリセルの記憶情報が一括して消去される。この場合には、ソース線ＣＳは１つとされ、それに対応して上記消去回路ＥＲＣとＭＯＳＦＥＴＱ１０とＱ１７が設けられる。

本実施例のＥＥＰＲＯＭにおいては、特に制限されないが、８ビットのような複数ビットの単位での書き込み／読み出しが行われるため、上記メモリアレイＭ−ＡＲＹは、図２０に示したように合計で８組（Ｍ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７）のように複数組設けられる。なお、１６ビットの単位での情報の書き込みあるいは読み出しを行う場合には、例えば上記メモリアレイＭ−ＡＲＹが１６組設けられる。

上記１つのメモリアレイＭ−ＡＲＹを構成する各データ線Ｄ１〜Ｄｎは、上記カラムアドレスデコーダＹＤＣＲによって形成された選択信号を受けるカラム（列）選択スイッチＭＯＳＦＥＴＱ７〜Ｑ９（カラムスイッチ）を介して、選択的に共通データ線ＣＤに接続される。共通データ線ＣＤには、外部端子Ｉ／Ｏから入力される書込みデータを受ける書込み用のデータ入力バッファＤＩＢの出力端子がスイッチＭＯＳＦＥＴＱ１８を介して接続される。同様に他の残り７個のメモリアレイＭ−ＡＲＹに対しても、上記図２０で述べたように、上記と同様なカラム選択スイッチＭＯＳＦＥＴが設けられ、上記カラムアドレスデコーダＹＤＣＲからの選択信号が供給される。なお、各メモリアレイ毎に異なるカラムアドレスデコーダを設け、カラム選択スイッチＭＯＳＦＥＴが対応するカラムアドレスデコーダからの選択信号によってスイッチ制御されるようにしてもよい。

上記メモリアレイＭ−ＡＲＹに対応して設けられる共通データ線ＣＤは、スイッチＭＯＳＦＥＴＱ１６を介してセンスアンプＳＡの入力段回路を構成するところの初段増幅回路の入力端子に結合される。便宜上、上記初段増幅回路を構成するところのＭＯＳＦＥＴＱ１１〜Ｑ１５と、縦列形態のＣＭＯＳインバータ回路Ｎ１及びＮ２とによって構成される回路をセンスアンプＳＡと呼ぶ事とする。センスアンプＳＡには、通常読み出し時には、比較的低い電源電圧ＶccがセンスアンプＳＡの電源として電源電圧端子Ｖcc／Ｖcvに供給され、後で述べる消去ベリファイ時には上記電源電圧Ｖccの値より低い電位を有する電圧Ｖcvが電源として上記電源電源電圧端子Ｖcc／Ｖcvが供給される。

上記例示的に示されている共通データ線ＣＤは、読み出し制御信号ｒｅによりオン状態にされるＭＯＳＦＥＴＱ１６を通して、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ１１のソースに接続される。この増幅ＭＯＳＦＥＴＱ１１のドレインと、センスアンプＳＡの電源電圧端子Ｖcc／Ｖcvとの間には、そのゲートに回路の接地電位Ｖssが印加されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１２が設けられている。上記負荷ＭＯＳＦＥＴＱ１２は、読み出し動作のために共通データ線ＣＤにプリチャージ電流を流すような動作を行う。

上記増幅ＭＯＳＦＥＴＱ１１の感度を高くするため、スイッチＭＯＳＦＥＴＱ１６を介した共通データ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１３とＰチャンネル型の負荷ＭＯＳＦＥＴＱ１４とからなる反転増幅回路の入力である駆動ＭＯＳＦＥＴＱ１３のゲートに供給されている。この反転増幅回路の出力電圧は、上記増幅ＭＯＳＦＥＴＱ１１のゲートに供給される。さらに、センスアンプＳＡの非動作期間において、センスアンプＳＡが無駄な電流を消費するのを防止するために、上記増幅ＭＯＳＦＥＴＱ１１のゲートと回路の接地電位点Ｖssとの間には、ＮチャンネルＭＯＳＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５と上記ＰチャンネルＭＯＳＦＥＴＱ１４のゲートには、センスアンプの動作タイミング信号ｓｃＢが共通に供給される。

メモリセルの読み出し時において、センスアンプ動作タイミング信号ｓｃＢはロウレベルにされる。これにより、ＭＯＳＦＥＴＱ１４はオン状態に、ＭＯＳＦＥＴＱ１５はオフ状態にされる。メモリセルを構成する記憶トランジスタは、予め書き込まれたデータに従って、読み出し動作時におけるワード線の選択レベルに対して高いしきい値電圧か又は低いしきい値電圧を持つ。

読み出し動作において、上述した各アドレスデコーダＸＤＣＲ，ＹＤＣＲによってメモリアレイＭ−ＡＲＹを構成する複数のメモリセルから選択された１個のメモリセルが、ワード線が選択レベルにされているにもかかわらずオフ状態となっている場合、共通データ線ＣＤは、ＭＯＳＦＥＴＱ１２とＱ１１から供給される電流によって比較的低い電位に制限されたハイレベルにされる。一方、選択された上記メモリセルが、ワード線の選択レベルによってオン状態となっている場合、共通データ線ＣＤは、比較的高い電位に制限されたロウレベルにされる。

この場合、共通データ線ＣＤのハイレベルは、このハイレベルの電位を受ける反転増幅回路（ＭＯＳＦＥＴＱ１３，Ｑ１４）により形成された比較的低いレベルの出力電圧がＭＯＳＦＥＴＱ１１のゲートに供給されることによって、上述のように比較的低い電位に制限される。一方、共通データ線ＣＤのロウレベルは、このロウレベルの電位を受ける反転増幅回路（ＭＯＳＦＥＴＱ１３，Ｑ１４）により形成された比較的高いレベルの電圧がＭＯＳＦＥＴＱ１１のゲートに供給されることによって、上述のように比較的高い電位に制限される。各データ線Ｄ１〜Ｄｎとソース線との間に設けられたデータ線放電ＭＯＳＦＥＴＱ１９〜Ｑ２１は、そのゲートに供給されるゲートバイアス信号ＤＳが後述するように中間レベルにされるため、カラムアドレスデコーダＹＤＣＲによって選択されていない状態のデータ線、すなわち、非選択状態のデータ線の電荷が放電される。

なお、上記増幅用のＭＯＳＦＥＴＱ１１は、ゲート接地型ソース入力の増幅動作を行い、その出力信号をＣＭＯＳインバータ回路Ｎ１の入力に伝える。ＣＭＯＳインバータ回路Ｎ２は、上記ＣＭＯＳインバータ回路Ｎ１の出力信号を波形整形した信号Ｓ０（図１のメモリアレイＭ−ＡＲＹが図２０のメモリアレイＭ−ＡＲＹ−０の場合）を形成して対応したデータ出力バッファＤＯＢ─０の入力に伝える。データ出力バッファＤＯＢ─０は、上記信号Ｓ０を増幅して外部端子Ｉ／Ｏ０から送出させる。

データ出力バッファは、上記のような読み出しデータの出力機能の他、次のような機能が設けられている。後で図１１を用いて述べるが、８個の外部入出力端子のうちＩ／Ｏ０ないしＩ／Ｏ６に対応したデータ出力バッファＤＯＢ−０〜ＤＯＢ−６は、データ出力バッファ活性化信号ＤＯ，ＤＯＢにより高インピーダンスを含む３状態の出力動作を行う。これに対して、外部入出力端子Ｉ／Ｏ７に対応したデータ出力バッファＤＯＢ−７は、上記信号ＤＯ，ＤＯＢとは異なるデータ出力バッファ活性化信号信号ＤＯ７，ＤＯ７Ｂによって制御される。このデータ出力バッファＤＯＢ−７は、ＥＥＰＲＯＭの内部消去状態を外部へ読み出すというデータポーリングモードに用いられる。

また、上記外部入出力端子Ｉ／Ｏから供給される書き込みデータは、データ入力バッファＤＩＢを介して、上記共通データ線ＣＤに伝えられる。他のメモリアレイＭ−ＡＲＹに対応した共通データ線と外部入出力端子との間においても、図２０に示したように、上記同様な入力段回路及びセンスアンプＳＡ並びにデータ出力バッファＤＯＢからなる読み出し回路と、データ入力バッファＤＩＢからなる書き込み回路とがそれぞれ設けられる。

タイミング制御回路ＣＮＴＲは、特に制限されないが、外部端子ＣＥＢ、ＯＥＢ、ＷＥＢ、ＥＥＢ（以下、単に信号ＣＥＢ、ＯＥＢ、ＷＥＢ及びＥＥＢのように呼ぶ場合がある）及びＶppに供給されるチップイネーブル信号ＣＥＢ，アウトプットイネーブル信号ＯＥＢ，ライトイネーブル信号ＷＥＢ，イレーズイネーブル信号ＥＥＢ及び書込み／消去用高電圧Ｖppと、後述するような自動消去動作の制御を行う内部回路ＬＯＧＣから供給されるプレライトパルスＰＰ，消去モードを示す信号ＥＳ，デコーダ制御信号ＤＣ，消去ベリファイ信号ＥＶ，自動消去モード設定遅延信号ＡＥＤ及びベリファイ時センスアンプ活性化信号ＶＥ等に応じて、内部制御信号ｃｅＢ，センスアンプの動作タイミング信号ｓｃＢ等の内部タイミング信号を形成するとともに、アドレスデコーダ等に選択的に供給され読み出し用低電圧Ｖcc／消去ベリファイ用低電圧Ｖcv／書き込み用高電圧Ｖppの電圧切り換えを行い、これらの電圧のうちのいずれかを選択的に出力する。

上記内部回路ＬＯＧＣにより形成される上記各信号ＰＰ，ＥＳ，ＤＣ，ＥＶ，ＡＥＤ及びＶＥ等は、消去以外のモードではタイミング制御回路ＣＮＴＲの動作に影響を与えない。すなわち、消去モードのときのみ、上記各信号ＰＰ，ＥＳ，ＤＣ，ＥＶ，ＡＥＤ及びＶＥ等が有効とされ、これらの信号に応じた消去動作のための各種信号が上記タイミング制御回路ＣＮＴＲによって発生される。

（表１）
┌───────────┬──┬──┬──┬──┬──┬───────┐
│ │CEB │OEB │WEB │EEB │Ｖpp│ Ｉ／Ｏ │
├───────────┼──┼──┼──┼──┼──┼───────┤
│ ノンセレクト │Ｈ │＊ │＊ │＊ │Ｖcc│ Ｈｚ │
├───────────┼──┼──┼──┼──┼──┼───────┤
│ リード │Ｌ │Ｌ │Ｈ │Ｈ │Ｖcc│ output │
├───────────┼──┼──┼──┼──┼──┼───────┤
│ │Ｌ │Ｌ │Ｌ │Ｌ │Ｖcc│ Ｈｚ │
│ アウトプット │Ｌ │Ｌ │Ｌ │Ｈ │Ｖcc│ Ｈｚ │
│ ディスエイブル │Ｌ │Ｌ │Ｈ │Ｌ │Ｖcc│ Ｈｚ │
│ │Ｌ │Ｈ │＊ │＊ │Ｖcc│ Ｈｚ │
├───────────┼──┼──┼──┼──┼──┼───────┤
│ ライト │Ｌ │Ｈ │Ｌ │Ｈ │Ｖpp│ input │
├───────────┼──┼──┼──┼──┼──┼───────┤
│ ライトベリファイ │Ｌ │Ｌ │Ｈ │Ｈ │Ｖpp│ output │
├───────────┼──┼──┼──┼──┼──┼───────┤
│ イレーズ │Ｌ │Ｈ │Ｈ │Ｌ │Ｖpp│ Ｈｚ │
├───────────┼──┼──┼──┼──┼──┼───────┤
│ データポーリング │Ｌ │Ｌ │Ｈ │Ｌ │Ｖpp│ output(I/O7) │
├───────────┼──┼──┼──┼──┼──┼───────┤
│ │Ｈ │＊ │＊ │＊ │Ｖpp│ Ｈｚ │
│ ライト／イレーズ │Ｌ │Ｌ │Ｌ │Ｌ │Ｖpp│ Ｈｚ │
│ インヒビット │Ｌ │Ｌ │Ｌ │Ｈ │Ｖpp│ Ｈｚ │
│ │Ｌ │Ｈ │Ｌ │Ｌ │Ｖpp│ Ｈｚ │
│ │Ｌ │Ｈ │Ｈ │Ｈ │Ｖpp│ Ｈｚ │
└───────────┴──┴──┴──┴──┴──┴───────┘

図６と図７には、上記タイミング制御回路ＣＮＴＲの要部の一実施例の回路図が示されている。前記に示した表１には、上記外部端子を介してフラッシュＥＥＰＲＯＭへ供給される各外部信号とそれに対応した動作モードが示され、表２には各外部信号にもとづいて形成される内部タイミング信号のうちのいくつかの内部タイミング信号とが示されている。これらの表１、表２においては、Ｈはハイレベル、Ｌはロウレベル、Ｖppは電源電圧Ｖcc（例えば５Ｖ）よりも高い電圧（例えば約１２Ｖ）を示している。上記表１と表２の外部端子Ｉ／Ｏの欄において、Ｈｚはハイインピーダンスの状態、input はデータ入力、outputはデータ出力を示しており、特にoutput(I/O7)は、外部入出力端子Ｉ／Ｏ７がデータ出力であることを示している。

表１、表２において、＊はハイレベル（Ｈ）でもロウレベル（Ｌ）でも良いことを表しており、Ｏは上記内部回路ＬＯＧＣから上記タイミング制御回路ＣＮＴＲへ供給される信号によって、そのレベルが変化することを表している。上記表１と表２の見方について、読み出しモードを例にして説明する。他のモードについても同様であるので、以下の例から容易に理解できるであろう。

（表２）
┌────────┬─────────────────────────┐
│ │vp EV sc re DE wp wr AED DC ES POLM PP│
├────────┼─────────────────────────┤
│ ノンセレクト │Ｌ Ｌ Ｌ Ｌ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
├────────┼─────────────────────────┤
│ リード │Ｌ Ｌ Ｈ Ｈ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
├────────┼─────────────────────────┤
│ │Ｌ Ｌ Ｈ Ｈ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
│ アウトプット │Ｌ Ｌ Ｈ Ｈ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
│ディスエイブル │Ｌ Ｌ Ｈ Ｈ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
│ │Ｌ Ｌ Ｈ Ｈ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
├────────┼─────────────────────────┤
│ ライト │Ｈ Ｌ Ｌ Ｌ Ｈ Ｈ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ│
├────────┼─────────────────────────┤
│ライトベリファイ│Ｈ Ｌ Ｈ Ｈ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
├────────┼─────────────────────────┤
│ イレーズ │Ｈ Ｏ Ｏ Ｏ Ｏ Ｌ Ｏ Ｏ Ｌ Ｌ Ｌ Ｏ│
├────────┼─────────────────────────┤
│データポーリング│Ｈ Ｌ Ｈ Ｈ Ｈ Ｌ Ｈ Ｈ Ｌ Ｈ Ｏ Ｌ│
├────────┼─────────────────────────┤
│ │Ｈ Ｌ Ｌ Ｌ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
│ライト／イレーズ│Ｈ Ｌ Ｌ Ｌ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
│ インヒビット │Ｈ Ｌ Ｌ Ｌ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
│ │Ｈ Ｌ Ｌ Ｌ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
│ │Ｈ Ｌ Ｌ Ｌ Ｈ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ Ｌ│
└────────┴─────────────────────────┘

外部からフラッシュＥＥＰＲＯＭへ、ロウレベル（Ｌ）のチップイネーブル信号ＣＥＢ、アウトプットイネーブル信号ＯＥＢと、ハイレベル（Ｈ）のライトイネーブル信号ＷＥＢ、イレーズイネーブル信号ＥＥＢが供給されるとともに、フラッシュＥＥＰＲＯＭの外部端子Ｖppに電源電圧Ｖccのような低電圧が印加されると、上記タイミング制御回路ＣＮＴＲによって読み出しモードが指示されたものと判定し、タイミング制御回路ＣＮＴＲ及び内部回路ＬＯＧＣは、内部信号ＶＰ、ＥＶ、ｗｐ、ｗｒ、ＡＥＤ、ＤＣ、ＥＳ、ＰＯＬＭ、ＰＰのそれぞれをロウレベル（Ｌ）にし、内部信号ＳＣ、ｒｅ、ＤＥのそれぞれをハイレベル（Ｈ）にする。そして、アドレス信号によって指示されたメモリセルに保持されていたところのデータが外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から出力される。

本明細書において、互いに同じ信号あるいは同じ端子には、同一の記号が示されている。また、図面においてアルファベット文字の上部に“─”が付された記号によって表されている信号は、同じアルファベット文字で表され、“─”が上部に付されていない信号で表されている信号に対して位相反転された信号を示している。例えば記号ｖｐＢは記号ｖｐで表されている信号に対して位相反転された信号である。なお、この信号ｖｐは、上記外部端子Ｖppに高電圧Ｖppが印加されたときハイレベル（Ｖcc）となり、それ以外ではロウレベル（Ｖss) となる。

上記タイミング制御回路ＣＮＴＲの主要部を構成する図６と図７の回路については、その動作を逐一詳細に説明しないが、動作モードを表す上記表１、表２と後述する動作説明から容易に理解されよう。

チップイネーブル信号ＣＥＢがハイレベルにされ、外部端子Ｖppに高電圧が供給されない状態では上記フラッシュＥＥＰＲＯＭは非選択状態となる。

チップイネーブル信号ＣＥＢがロウレベルにされ、アウトプットイネーブル信号ＯＥＢがロウレベルにされ、ライトイネーブル信号ＷＥＢがハイレベルにされ、イレーズイネーブル信号ＥＥＢがハイレベルにされ、外部端子Ｖppに高電圧が供給されない状態では、上述のように読み出しモードとされ、上記内部チップイネーブル信号ｃｅＢはロウレベルに、アドレスデコーダ活性化信号ＤＥ，センスアンプの動作タイミング信号ｓｃ，読み出し信号ｒｅのそれぞれがハイレベルにされる。

また、このときアドレスデコーダＸＤＣＲ，ＹＤＣＲ、データ入力回路ＤＩＢのそれぞれには、その動作電圧として低電圧Ｖcc（約５Ｖ）が上記タイミング制御回路ＣＮＴＲから供給される。これにより、センスアンプＳＡが動作状態になって上記のような読み出し動作が行われる。このとき、図６に示した回路によって、データ線放電ＭＯＳＦＥＴ非活性化信号ＳＢがロウレベルにされる。これに応じて、非活性化信号ＳＢを受けるＮチャンネルＭＯＳＦＥＴ（図７）がオフ状態にされ、同じく非活性化信号ＳＢを受けるＰチャンネルＭＯＳＦＥＴ（図７）がオン状態にされる。このときセンスアンプ動作タイミング信号ｓｃがハイレベルされるため、この信号ｓｃを受けるＮチャンネルＭＯＳＦＥＴ（図７）がオン状態にされ、同じく信号ｓｃを受けるＰチャンネルＭＯＳＦＥＴ（図７）がオフ状態にされる。そのため、データ線放電ＭＯＳＦＥＴゲートバイアス信号ＤＳは直列形態にされる２つのＰチャンネルＭＯＳＦＥＴ（図７）と３つのＮチャンネルＭＯＳＦＥＴ（図７）のコンダクタンス比に従って中間電圧となり、上記メモリアレイＭ−ＡＲＹのデータ線に設けられたデータ線放電ＭＯＳＦＥＴＱ１９ないしＱ２１を制御して、非選択状態のデータ線の電荷を放電させる。

チップイネーブル信号ＣＥＢがロウレベルにされ、アウトプットイネーブル信号ＯＥＢがハイレベルにされ、ライトイネーブル信号ＷＥＢがロウレベルにされ、イレーズイネーブル信号ＥＥＢがハイレベルにされ、外部端子Ｖppに高電圧（例えば約１２Ｖ）が供給された状態ならば書き込みモードとされる。このとき、上記内部チップイネーブル信号ｃｅＢはロウレベルに、アドレスデコーダ活性化信号ＤＥ，書き込みモード信号ＷＰ，書き込み制御信号ｗｒ，書き込みパルスＰＧはそれぞれはハイレベルにされ、ゲートバイアス信号ＤＳ，センスアンプ動作タイミング信号ｓｃＢ，読み出し制御信号ｒｅ，データ出力バッファ活性化信号ＤＯ及びＤＯ７はそれぞれはロウレベルにされる。

上記信号ＤＥのハイレベルによりアドレスデコーダＸＤＣＲ及びＹＤＣＲのそれぞれが活性化され、上記メモリアレイＭ−ＡＲＹを構成する複数のワード線及び複数のデータ線から、外部アドレス信号ＡＸ，ＡＹによって指示された１つのワード線と、１つのデータ線が選択される。このとき、アドレスデコーダＸＤＣＲ，ＹＤＣＲ及びデータ入力バッファＤＩＢには、その動作電圧として高電圧Ｖppが上記タイミング制御回路ＣＮＴＲから供給される。上述のように、このとき読み出し制御信号ｒｅはロウレベルにされるため、上記ＭＯＳＦＥＴＱ１６はオフ状態にされ、ゲートバイアス信号ＤＳのロウレベルにより上記放電ＭＯＳＦＥＴＱ１９ないしＱ２１もオフ状態にされ、センスアンプ動作タイミング信号ｓｃＢのロウレベルによってセンスアンプＳＡは非活性化される。また、このときデータ出力バッファ活性化信号ＤＯ及びＤＯ７はロウレベルであるため、データ出力バッファＤＯＢ−０〜ＤＯＢ−７のそれぞれは非活性化される。なお、データ出力バッファＤＯＢの構成については、後で図１１を用いて述べる。

書き込みが行われるべきメモリセルの選択ノードが結合されたワード線、言い換えるならば、選択されたワード線は、その動作電圧として高電圧Ｖppが供給されたアドレスデコーダＸＤＣＲによって、その電位が上記高電圧Ｖppに従った高電圧、例えば約１２Ｖのような高電圧にされる。一方、選択されたデータ線は、書き込むべき情報に従って、データ入力バッファＤＩＢにより高電圧又は低い電位にされる。

メモリセルは、前述したように図１６に示した記憶トランジスタにより構成される。その選択ノードが選択されたワード線に結合され、その入出力ノードが選択されたデータ線に結合されたメモリセル、すなわち、選択されたメモリセルにおいて、それを構成する記憶トランジスタのフローティングゲートに電子を注入する場合、選択されたデータ線の電位は書き込み制御信号ｗｒのハイレベルに応じてオン状態にされたＭＯＳＦＥＴＱ１８とデータ入力バッファＤＩＢを介して高電圧Ｖppに従った高電圧にされる。これにより、記憶トランジスタにチャンネル飽和電流が流れ、データ線に結合されたドレイン領域近傍のピンチオフ領域では高電界により加速された電子がイオン化を起こし、高エネルギーを持つ電子、いわゆるホットエレクトロンが発生する。

一方、この記憶トランジスタのフローティングゲートの電位は、ワード線が結合されたコントロールゲートの電圧とドレイン領域の電圧、及び半導体基板とフローティングゲート間の容量とフローティングゲートとコントロールゲートとの容量とで決まる値となる。これにより、フローティングゲートにホットエレクトロンが誘引され、フローティングゲートの電位が負になる。フローティングゲートの電位が負とされることにより、電子の注入された記憶トランジスタのしきい値電圧は、電子の注入を行う前に比べて上昇し、高くなる。

これに対して、選択されたメモリセルにおいて、それを構成する記憶トランジスタのフローティングゲートに電子を注入しない場合、記憶トランジスタのしきい値電圧は上昇せず、比較的低い値に保持される。選択されたメモリセルにおいて、それを構成する記憶トランジスタのフローティングゲートに電子の注入を行わないようにするためには、上記記憶トランジスタのドレイン領域に、選択されたデータ線、上記オン状態にされたＭＯＳＦＥＴＱ１８及びデータ入力バッファＤＩＢを介して、上記ドレイン領域の近傍のピンチオフ領域でホットエレクトロンが発生しないような低い電圧が印加されるようにすればよい。

選択されたメモリセルの記憶トランジスタのドレイン領域に上述したような高電圧を印加するか、上述したような低い電圧を印加するかは書き込むべき情報によって定められる。後で図２２を用いて述べるデータ入力バッファＤＩＢが、外部入出力端子Ｉ／Ｏを介して供給される情報に従って上述した高電圧又は低い電圧を形成し、形成された電圧が上述のようにして選択されたデータ線に伝えられる。

電子がフローティングゲートに注入されることによって、そのしきい値電圧が高くされた記憶トランジスタは、読み出しモードの際に、そのコントロールゲートに選択レベル（例えば５Ｖ）の選択信号が供給されても、すなわち、選択ノードが結合されたワード線が選択されても、導通状態とはならず、非導通状態となる。これに対して、電子の注入が行われなかった記憶トランジスタは、そのしきい値電圧が比較的低い電圧に保持されているため、読み出しモードの際、選択レベルの選択信号が供給されると、すなわち、ワード線の選択動作によって、導通状態となり、電流が流れる。

なお、書き込みモードにおいて、選択されなかったメモリセルにおいては、それを構成する記憶トランジスタのコントロールゲート又は／及びドレイン領域に高電圧が印加されない。そのため、フローティングゲートへの電子の注入が行われず、記憶トランジスタのしきい値電圧は変化しない。

チップイネーブル信号ＣＥＢがロウレベルにされ、アウトプットイネーブル信号ＯＥＢがロウレベルにされ、ライトイネーブル信号ＷＥＢがハイレベルにされ、イレーズイネーブル信号ＥＥＢがハイレベルにされ、外部端子Ｖppに高電圧Ｖppが供給された状態ならば、書き込みベリファイモードとされる。外部端子Ｖppに高電圧Ｖppが供給されている以外は、前記読み出しモードと同じ状態である。アドレスデコーダＸＤＣＲ，ＹＤＣＲ及びデータ入力回路ＤＩＢのそれぞれにはその動作電圧が上記高電圧Ｖppから低電圧Ｖccに切り換えられて供給される。

上記表１、表２に示されている書き込み／インヒビットモードでは、各デコーダは活性化されているが、書き込み／消去用の高電圧Ｖppが各デコーダには供給されない状態である。このモードにおいては、上記ゲートバイアス信号ＤＳがハイレベルにされ、データ線の放電が行われる書き込み／書き込みベリファイ／消去の準備期間である。

チップイネーブル信号ＣＥＢ、イレーズイネーブル信号ＥＥＢがロウレベルにされ、アウトプットイネーブル信号ＯＥＢ、ライトイネーブル信号ＷＥＢがハイレベルにされ、外部端子Ｖppに高電圧Ｖppが印加されることにより、消去モードが開始される。後で図２１を用いて述べるが、これらの外部信号の電圧の組み合わせにより、消去モードの開始が指示されるものであり、この状態を維持しなければ消去モードが終了するというわものではない。

この実施例のフラッシュＥＥＰＲＯＭにおける消去モードについては、そのアルゴリズムの一例を示す図２の動作フローチャート図、図３図び図４に示した上記内部回路ＬＯＧＣの主要部の具体的回路図、図５に示した動作タイミング図を参照して次に詳細に説明する。上記内部回路ＬＯＧＣは、消去制御回路として働く。

上記図３及び図４に示した回路は、上記図２のフローチャート図に示されたアルゴリズムを実行するためのシーケンス制御を行うものであるため、後述するような図５の動作タイミング図を参照した消去動作モードの説明から容易に理解されよう。

図２のフローチャート図において、実際の消去動作に先立って同図に点線で示すような一連のプレライト動作が実行される。これは、消去する前のメモリアレイＭ−ＡＲＹにおけるメモリセルの記憶情報、言い換えるならば、記憶トランジスタのしきい値電圧は、前記のような書き込みの有無（フローティングゲートへの電子の注入の有無）に従って高低さまざまであるために実行される。すなわち、消去前のメモリアレイＭ−ＡＲＹには、しきい値電圧が高くされた記憶トランジスタと、しきい値電圧が比較的低い値に維持された記憶トランジスタとが混在するために実行される。

上記のプレライト動作は、電気的消去動作に先立って、全ての記憶トランジスタに対して書き込みを行うことである。これにより、未書き込みのメモリセル（それを構成する記憶トランジスタのフローティングゲートに実質的に電子の注入が行われていない）であるいわば消去状態のメモリセルに対して、この実施例による内部自動消去動作が行われることによって、未書き込みのメモリセルにおける記憶トランジスタのしきい値電圧が、負のしきい値電圧になってしまうのを防ぐものである。

このプレライト動作は、まず、ステップ（１）において、アドレス設定が行われる。すなわち、個々のメモリセルを選択するためのアドレス信号がアドレスカウンタ回路で発生されるように、アドレスカウンタ回路の設定が行われる。このアドレス設定により、特に制限されないが、最初に書き込みが行われるべきメモリセルのアドレスを指示するアドレス信号が上記アドレスカウンタ回路により発生される。

ステップ（２）において、書き込みパルスを発生され、アドレスカウンタ回路によって発生されたアドレス信号により指示されたメモリセルに対して書き込み（プレライト）が行われる。

この書き込みの後にステップ（３）が実行される。このステップ（３）において、上記アドレスカウンタ回路がインクリメント（＋１）動作させられるという、アドレスインクリメントが行われる。

そして、ステップ（４）において、上記アドレスカウンタ回路により発生されたアドレス信号が最終アドレスを指すか否かの判定が行われる。最終アドレスまで上記のプレライトが行われていない場合（ＮＯ）は、上記ステップ（２）に戻りプレライトが行われる。これを最終アドレスまで繰り返して行うものである。上記のようにアドレスインクリメントを行うステップ（３）の後に、最終アドレスまでプレライトが行われたか否かの判定が行われるため、実際に判定されるアドレスは最終アドレス＋１となるものである。もちろん、最終アドレスの判定を行うステップ（４）の後に、アドレスインクリメントのステップ（３）を設けるようにしてもよい。この場合、判定がＮＯのときに、アドレスインクリメントが行われるようにステップ（４）からステップ（２）へ戻る経路にステップ（３）が設けられる。上記のようなプレライトが最終アドレスまで行われると（ＹＥＳ）、以下のような消去動作が次に実行される。

ステップ（５）において、消去動作のためのアドレスの初期設定が行われる。すなわち、アドレスカウンタ回路に対して、アドレス信号の初期設計が行われる。この実施例ではフラッシュＥＥＰＲＯＭ内の全てのメモリセルが一括して消去されるため、このアドレスの初期設定は消去動作それ自体には格別の意味を持たない。このアドレス設定は、消去動作その後に行われるベリファイ動作（消去ベリファイ）のために必要とされる。

ステップ（６）では、一括消去のための消去パルスが発生され、消去動作が行われる。この後、上記アドレス設定に従いステップ（７）において、ベリファイ動作が行われる。このベリファイ動作では、後述するように動作電圧が、外部端子Ｖccを介して供給される低電圧の電源電圧Ｖcc（例えば５Ｖ）より更に低い例えば３．５Ｖのような低い電圧Ｖcvの下で前記のような読み出し動作が行われる。すなわち、アドレスデコーダＸＤＣＲ，ＹＤＣＲ及びセンスアンプＳＡには、その動作電圧として電源電圧Ｖccのかわりに上述した低電圧Ｖcvが供給される。

このとき、内部回路ＬＯＧＣ、タイミング制御回路ＣＮＴＲには、その動作電圧として電源電圧Ｖccが供給されている。この読み出し動作において、読み出し信号が“０”ならば、すなわち、記憶トランジスタがオン状態になれば、その記憶トランジスタのしきい値電圧は上記３．５Ｖ以下の消去状態にされたものと認められるから、次にステップ（８）が実行される。このステップ（８）において、上記アドレスカウンタ回路のアドレスインクリメントが行われる。

そして、前記のプレライト動作の場合と同様にステップ（９）において、上記アドレスカウンタ回路により形成されたアドレス信号が最終アドレスを指すか否かの判定が行われる。最終アドレスでない場合（ＮＯ）にはステップ（７）へ戻り、上記同様な消去ベリファイ動作が行われる。これを上記アドレスカウンタ回路が最終アドレスを指すまで繰り返して行うことにより、消去動作を終了する。

前記のように、本実施例においては、メモリアレイＭ−ＡＲＹの記憶情報が一括消去されるものであるため、上述した消去動作では、全メモリセルのうち書き込み動作によって最もしきい値電圧が高くされた記憶トランジスタにより消去回数が決められる。すなわち、最もしきい値電圧が高くされた記憶トランジスタが、上記３．５Ｖで読み出しが可能、すなわち低いしきい値電圧を持つまでステップ（６）における消去パルスの印加（消去動作）が行われる。そして、この記憶トランジスタが上記低いしきい値電圧を持つようになったか否かの検出がステップ（７）の消去ベリファイ動作によって行われる。すなわち、ステップ（７）のベリファイ結果に基づいて、ステップ（６）における消去パルスの印加（消去動作）の有無が決定される。

上記のような消去動作モードを図５の動作タイミング図を参照して図３及び図４の具体的回路とともに詳細に説明する。なお、以下の説明においては、前述した図６，図７、及び表１，表２も参照される。

チップイネーブル信号ＣＥＢがロウレベルにされ、アウトプットイネーブル信号ＯＥＢがハイレベルにされ、ライトイネーブル信号ＷＥＢがハイレベルにされ、外部端子Ｖppに高電圧Ｖpp（例えば約１２Ｖ）が供給された状態では、前記図６に示したタイミング制御回路ＣＮＴＲの具体的回路及び表１，表２から明らかなように内部チップイネーブル信号ｃｅＢ、消去開始信号ｅｃＢがロウレベルとなる。したがって、イレーズイネーブル信号ＥＥＢがハイレベルからロウレベルに変化すると、これに応じてフリップフロップ回路ＦＦ１がセットされる。

これにより、消去モードを示す信号ＥＳがハイレベルからロウレベルに変化して消去モードに入る。内部信号ＥＳ２Ｂは、遅延回路Ｄ１の持つ遅延時間によって決められた一定時間遅れてロウレベルに変化する。消去モードを示す信号ＥＳがハイレベルに変化すると、それがノアゲート回路ＮＯＲ１に帰還される。そのため、消去モード信号ＥＲが発生されるまで、消去モード信号ＥＳは、この帰還動作により保持される。従って、消去モードの間、ノアゲート回路ＮＯＲ１はこれ以降内部信号ｅｃにより代表されるＣＥＢ、ＯＥＢ、ＷＥＢ及びＥＥＢの信号変化を受け付けなくなる。すなわち、消去制御回路ＬＯＧＣは、上記のような外部制御信号を受け付けなくなり、消去シーケンスを実行することになる。言い換えるならば、この消去モード信号ＥＳによって、上記外部制御信号の変化が内部の動作に影響を与えないようにされる。例えば、図６において、デコーダ活性化信号ＤＥを形成する回路は、上記消去モード信号ＥＳがハイレベルとされることにより、チップイネーブル信号ＣＥＢにもとづく信号ｃｅＢには影響されなくなる。

消去動作を実行する前に、前記プレライト動作が実行される。この全ビットに対して一定時間の書き込みを行うというプレライト動作のために、アドレスインクリメント開始信号ＡＩＳ、発振器制御信号ＯＳＣにより発振回路Ｏ１が起動される。発振回路Ｏ１の出力信号は、４ビットの２進カウンタ回路ＢＣＳ１により分周されてプレライトパルスＰＰが発生される。このプレライトパルスＰＰの発生は、上記のような分周により得られた分周信号ＯＳ３とＯＳ４及びプレライト制御信号ＰＣから形成するものに限定されず、種々の変形例を採ることができるものであることはいうまでもない。

上記カウンタ回路ＢＣＳ１の出力信号は、２進カウンタ回路ＢＣＳ２に供給される。このカウンタ回路ＢＣＳ２は、アドレスカウンタ回路としての動作を行い、内部アドレス信号Ａ５Ｉ，Ａ６Ｉ・・・・Ａ２Ｉを発生する。これらのアドレス信号Ａ５Ｉ，Ａ６Ｉ・・・・Ａ２Ｉは、アドレスバッファＸＡＤＢ，ＹＡＤＢに入力される。このアドレスバッファＸＡＤＢ，ＹＡＤＢの入力の切り換えに上記消去モード信号ＥＳが用いられる。アドレスバッファＸＡＤＢ，ＹＡＤＢのそれぞれは、互いに同様な構成にされた複数の単位回路により構成されている。

図９には、その単位回路が示されている。単位回路は、同図のように、消去モード信号ＥＳのハイレベルにより、その入力が、外部端子ＡＸ，ＡＹを介して供給される外部アドレス信号ＡＸ，ＡＹから、内部アドレス信号ＡＸＩ，ＡＹＩにそれぞれ切り換えられて、アドレスデコーダＸＤＣＲ，ＹＤＣＲに伝えられるべき内部相補アドレス信号ａｘ，ａｘＢとａｙ，ａｙＢが形成される。すなわち、上記信号ＥＳのハイレベルにより、アドレスバッファＸＡＤＢ，ＹＡＤＢの単位回路は、外部端子からの外部アドレス信号ＡＸ，ＡＹを受け付けなくされ、内部アドレス信号Ａ５Ｉ，Ａ６Ｉ・・・・Ａ２Ｉに相当する内部アドレス信号ＡＸＩ，ＡＹＩの受け付けを行う。

特に制限されないが、上記カウンタ回路ＢＣＳ２は、外部アドレス信号ＡＸ，ＡＹと同じ数の内部アドレス信号ＡＸＩ，ＡＹＩを形成する。これにより、各メモリアレイＭ−ＡＲＹからそれぞれ１個のメモリセルが内部アドレス信号ＡＸＩ，ＡＹＩによって選択される。この選択されたメモリセルに対して、データ入力バッファＤＩＢ−０〜ＤＩＢ−７から情報が供給され、書き込まれる（プレライト）。この場合、データ入力バッファＤＩＢ−０〜ＤＩＢ−７は、外部端子Ｉ／Ｏ０〜Ｉ／Ｏ７からのデータではなく、プレライトパルスＰＰにもとづいて情報を形成する。

メモリアレイのすべてのアドレスについてプレライトが終了すると、最終アドレス信号ＥＮＤがハイレベルになり、フリップフロップ回路ＦＦ２がセットされる。これにより自動消去モード設定信号ＡＥがハイレベルになり消去期間に入る。内部信号ＰＳＣにより、アドレスインクリメント信号ＡＩＳや発振器制御信号ＯＳＣがロウレベルに変化され、発振回路Ｏ１、カウンタ回路ＢＣＳ１，ＢＣＳ２がリセットされる。遅延回路Ｄ２によって設定された遅延時間は、消去を行う準備期間であり、ワード線を全非選択状態としたり、データ線の放電に用いられる。

その後、消去開始信号ＳＴが遅延回路Ｄ４により設定された一定時間ハイレベルになり、フリップフロップ回路ＦＦ３がセットされる。遅延回路Ｄ５により設定された時間の後に、消去パルスＥＰＢがロウレベルになる。この消去パルスＥＰＢのロウレベルにより、前記のような消去回路ＥＲＣを介してメモリセルのソースに高電圧Ｖppが印加される。

特に制限されないが、消去回路ＥＲＣは、図１０に示す回路とされる。信号ＥＰＢは、基本的には低電圧Ｖccを動作電圧とするインバータ回路と、高電圧Ｖppを動作電圧とするレベルシフト機能を持つインバータ回路とを介してＰチャンネルＭＯＳＦＥＴＱ１７のゲートに、また低電圧Ｖccを動作電圧とするインバータ回路を２段介してＮチャンネルＭＯＳＦＥＴＱ１０のゲートに伝えられる。同図において、信号ＥＸＴＥは、この実施例における内部自動消去モードとは別に、このＥＥＰＲＯＭを通常の消去モード、すなわち、外部の信号によって設定された期間だけ消去動作を行う場合にハイレベルにされる外部消去モード信号である。

上記消去回路ＥＲＣの構成及び動作は、次の通りである。消去パルスＥＰＢを受けるナンドゲート回路は、外部消去モード信号ＥＸＴＥがロウレベルのときには、実質的にはインバータ回路として動作する。それ故、信号ＥＰＢは３つのインバータ回路を介してゲートに定常的に電源電圧Ｖccが供給されたカット用ＭＯＳＦＥＴ及びゲートに定常的に高電圧Ｖppが供給されたカット用ＭＯＳＦＥＴを介して、高電圧Ｖppを動作電圧とするＣＭＯＳインバータ回路を構成するＰチャンネルＭＯＳＦＥＴのゲートに供給される。上記ＣＭＯＳインバータ回路を構成するＮチャンネルＭＯＳＦＥＴのゲートには、上記最終段のインバータ回路の出力信号が供給される。

この構成に代えて、ＮチャンネルＭＯＳＦＥＴのゲートを上記ＰチャンネルＭＯＳＦＥＴのゲートと接続してもよい。上記ＰチャンネルＭＯＳＦＥＴのゲートと高電圧Ｖppとの間には、レベル変換出力信号を受ける帰還用のＰチャンネルＭＯＳＦＥＴが設けられる。この実施例回路では、上記消去パルスＥＰＢがロウレベルにされると、上記の最終段インバータ回路の出力がハイレベルになるので、ＮチャンネルＭＯＳＦＥＴがオン状態になって出力信号をロウレベルにする。これにより、帰還用のＰチャンネルＭＯＳＦＥＴがオン状態になってＣＭＯＳインバータ回路を構成するＰチャンネルＭＯＳＦＥＴのゲート電圧を高電圧にするため、このＰチャンネルＭＯＳＦＥＴがオフ状態になる。また、カット用ＭＯＳＦＥＴがオフ状態になるため、高電圧Ｖppから低電圧Ｖccで動作する最終段インバータ回路に向かって直流電流が流れるのが防止される。これにより、出力信号がロウレベルにされるためＭＯＳＦＥＴＱ１７がオン状態になってメモリセルのソース領域の電位を高電圧Ｖppにする。

このとき、ＭＯＳＦＥＴＱ１０のゲート電圧は、ロウレベルになるためオフ状態となる。消去パルスＥＰＢがハイレベルにされると、上記の最終段インバータ回路の出力がロウレベルになるのでＮチャンネルＭＯＳＦＥＴがオフ状態にされ、ＰチャンネルＭＯＳＦＥＴがオン状態になる。これにより、出力信号は高電圧Ｖppのようなハイレベルになって、上記ＰチャンネルＭＯＳＦＥＴＱ１７をオフ状態にする。このとき、帰還用のＰチャンネルＭＯＳＦＥＴは、出力信号の高レベルによりオフ状態になる。このとき、ＮチャンネルＭＯＳＦＥＴＱ１０のゲート電圧がハイレベルになる。これにより、ＭＯＳＦＥＴＱ１０がオン状態になり、メモリセルのソース電位を回路の接地電位とする。

再び図４に戻り、同図において、発振回路Ｏ２と２進カウンタ回路ＢＣＳ３は、消去パルスＥＰＢがロウレベルとにされることにより、それらによって定められた時間が経過した後、消去パルス終了信号ＰＥをロウレベルからハイレベルに変化させ、フリップフロップ回路ＦＦ３をリセットする。これに応じて、上記消去パルスＥＰＢがハイレベルに変化するので、上記の消去回路ＥＲＣによりメモリセルのソースの電位は高電圧Ｖppから回路の接地電位Ｖssに切り換えられる。

遅延回路Ｄ７により設定された遅延時間の後に、消去ベリファイ信号ＥＶがハイレベルに変化して消去ベリファイモードに移る。このとき、上記カウンタ回路ＢＣＳ１とＢＣＳ２はプレライト時とは異なり、自動消去モード設定信号ＡＥにより、互いに電気的に切り離されてカウンタ回路ＢＣＳ１はベリファイ用の基準パルスを発生するために用いられ、カウンタ回路ＢＣＳ２は、プレライト用ではなく、ベリファイ用の内部アドレス信号を発生するために用いられる。

すなわち、上記カウンタ回路ＢＣＳ１の出力信号ＯＳ２は周期の前半がハイレベルに、周期の後半がロウレベルの信号であり、ロウレベルである期間にセンスアンプＳＡからの出力信号Ｓ０〜Ｓ７（８ビット出力の場合）のハイレベル／ロウレベルの判定が行われ、センスアンプＳＡから出力されている全ビットの信号Ｓ０〜Ｓ７がロウレベルのとき、言い換えるならば、上記カウンタ回路ＢＳＣ２によって選択された８個の記憶トランジスタのそれぞれのしきい値電圧が低くされた消去状態ならば、フリップフロップ回路ＦＦ３がセットされずに、ベリファイ時アドレスインクリメント信号ＥＡＩに応答して、次のアドレスを指す内部アドレス信号ＡＸＩ，ＡＹＩがカウンタ回路ＢＳＣ２により形成され、再び信号ＯＳ２のロウレベルの期間に判定が行われる。

このようにして、ベリファイ時アドレスインクリメント信号ＥＡＩに従って、内部アドレス信号ＡＸＩ，ＡＹＩが形成され、その内部アドレス信号ＡＸＩ，ＡＹＩに従ったメモリセルの判定が行われる。もし、センスアンプＳＡの出力信号Ｓ０〜Ｓ７のうち１ビット以上の信号がハイレベルであれば、すなわち、１ビットでも消去されてないメモリセルがあれば、ノアゲート回路ＮＯＲ２によりフリップフロップ回路３がセットされ、再びロウレベルの消去パルスＥＰＢが発生される。このロウレベルの消去パルスＥＰＢによって、再び上述した消去動作が行われ、その後、上述した消去ベリファイが再び実行される。

図５においては、上記内部信号ＯＳ２により示される４つのアドレスで消去されていると判定され、５番目のアドレスで消去されていないと判定されてベリファイ期間が終了した例が示されている。このとき、遅延回路Ｄ８の作用により、信号ＯＳ２の最後のパルスはアドレスインクリメント信号ＥＡＩに現れないようにされ、最後に消去されていないと判定されたアドレスに留まることを示している。言い換えるならば、上記カウンタ回路ＢＳＣ２には、消去されていないと判定されたアドレスを指すアドレス信号が保持される。そのため、特に制限されないが、再び自動消去が行われた後の消去ベリファイは、前に消去されていなかったと判定されたアドレスから実行される。ここではベリファイモードの基本パルスを分周回路の出力信号ＯＳ２としたが、特にこれに限定されるものではないことは言うまでもない。

上記動作の繰り返しによりすべてのアドレスに対応するメモリセルがベリファイされると、プレライト終了時と同様に終了アドレス信号ＥＮＤがハイレベルになり、フリップフロップ回路ＦＦ２がリセットされる。このフリップフロップ回路ＦＦ２のリセットに応じて自動消去モード設定信号ＡＥがロウレベルに変化し、消去モード終了信号ＥＲが遅延回路Ｄ９により設定された遅延時間の間だけハイレベルにされる。

この信号ＥＲのハイレベルにより、フリップフロップ回路ＦＦ１がリセットされて、遅延回路Ｄ１により設定された遅延時間経過後に、消去モードを示す信号ＥＳがハイレベルに変化され、外部信号を受け付けないようにしていた状態が解除される。

２進カウンタ回路ＢＣＳ４は、消去パルスＥＰＢの発生回数を計数する。ある一定回数のパルスＥＰＢを計数しても上記のように消去モードが終了しない場合には異常検出信号ＦＡＩＬをハイレベルにして、強制的に消去モードを終了させる。すなわち、消去モード終了信号ＥＲが発生される。また、この消去モード終了信号ＥＲを形成する論理回路には、内部信号ＰＳＴＯＰと終了アドレス信号ＥＮＤが入力されるゲート回路が示されているが、これはプレライトだけで消去を行いたくない時に外部信号により作られる内部信号ＰＳＴＯＰにより本モードを終了できるようにしたためである。

以上の説明では、図５のタイミング図を中心にして、図３と図４に示された消去制御回路ＬＯＧＣの具体的回路を中心においたが、実際にはこれら消去制御回路ＬＯＧＣで発生された各信号が、タイミング制御回路ＣＮＴＲを介してアドレスバッファやデコーダ、ＭＯＳＦＥＴ等を制御する。

図６と図７に示した信号ＤＥ，ＳＢ，ｓｃ，ｒｅ，ｗｒ，ＰＧ，ＤＯ等の信号発生回路では消去モード中は信号ＥＳ，ＡＥＤ等の信号により外部端子ＣＥＢ，ＯＥＢ，ＷＥＢ，ＥＥＢの入力が無効にされており、内部で制御される。例えば、消去パルスＥＰＢがロウレベル、すなわち、電気的消去を行っている期間は、図３及び図４中の信号ＤＣがハイレベルとなり、信号ＤＥはロウレベルとされ、各デコーダＸＤＣＲ，ＹＤＣＲは非活性化となる。よって全ワード線，全データ線は非選択状態になる。他の期間についても同様にその状態が図３及び図４に示された消去制御回路ＬＯＧＣの出力信号によって決められる。

データポーリングモードは、消去中か否かを判定するためのモードである。そのため、ＥＥＰＲＯＭの内部状態を知るためのモード、すなわち、ステータスポーリングモードとみなすこともできる。チップイネーブル信号ＣＥＢがロウレベルにされ、アウトプットイネーブル信号ＯＥＢがロウレベルにされ、ライトイネーブル信号ＷＥＢがハイレベルにされ、イレーズイネーブル信号ＥＥＢがロウレベルにされ、外部端子Ｖppに高電圧Ｖppが供給された状態で本モードとなる。このモードにされると、図６及び図７に示した回路においてデータポーリング制御信号ＰＯＬＭＢがロウレベルになる。このとき、データ出力バッファ活性化信号ＤＯ７はハイレベルにされるが、データ出力バッファ活性化信号ＤＯは、データポリーリング制御信号ＰＯＬＭＢによってロウレベルにされる。

データ出力バッファＤＯＢの具体的回路が図１１に示されている。データポーリング（ステータスポーリング）制御回路ＤＰを除けば、外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６に対応したデータ出力バッファＤＯＢ−０〜ＤＯＢ−６と、外部入出力端子Ｉ／Ｏ７に対応したデータ出力バッファＤＯＢ−７の構成は、共に高インピーダンス状態を含む３状態出力回路であることに相違点はなく、先に読み出しモードで説明したように、活性化信号ＤＯ，ＤＯ７がハイレベルになるとセンスアンプＳＡからの出力信号Ｓ０〜Ｓ７を反転して出力するという動作を行う。

これに対して、データポーリングモード（ステータスポーリングモード）では、活性化信号ＰＯＬＭＢがロウレベルであるため、出力信号Ｓ７が無効にされ、そのときの消去モードを示す信号ＥＳのレベルに従い端子Ｉ／Ｏ７の出力信号が決まる。すなわち、消去モード期間中は、消去モードを示す信号ＥＳがロウレベルであるから、外部入出力端子Ｉ／Ｏ７からロウレベルの信号が出力され、消去動作が終了していればハイレベルの信号が出力される。

図１２には、センスアンプＳＡやアドレスデコーダＸＤＣＲ，ＹＤＣＲに供給される消去ベリファイモード時の動作電圧Ｖcvを発生させる電源回路が示されている。この回路は、シリコンバンドギャップを利用した公知の基準電圧発生回路ＶＲＥＦと、演算増幅回路ＯＰ１とＯＰ２とを用いて構成される。すなわち、上記基準電圧回路ＶＲＥＦにより形成された基準電圧ＶＲを演算増幅回路ＯＰ１により、抵抗Ｒ１とＲ２により決まる利得（Ｒ１＋Ｒ２）／Ｒ２に従い電圧増幅し、前記約３．５Ｖのような電圧を形成する。この電圧をボルテージフォロワ形態の演算増幅回路ＯＰ２を通して出力させて上記電圧Ｖcvを得るものである。

上記演算増幅回路ＯＰ１とＯＰ２は、上記自動消去モード設定信号ＡＥにより活性化して上記電圧Ｖcvを発生させる。これにより、他の動作モードのときには上記の電源回路での電流消費を行わないようにできるものである。なお、上記演算増幅回路ＯＰ２として、その出力回路としてＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴからなる出力回路を用いた場合、上記信号ＡＥにより演算増幅回路を非活性化する際、上記信号ＡＥにより、ＰチャンネルＭＯＳＦＥＴをオン状態にして、低電圧である電源電圧Ｖccを出力させる。この構成を採ることによって、上記の電源回路に信号ＡＥにより電圧ＶccとＶcvの切り換え機能を付加できるものである。なお、上述した基準電圧発生回路ＶＲＥＦとしては、例えば英国特許２０８１４５８Ｂに開示されているものが使用できる。

上記の消去ベリファイ中の動作電圧は、フラッシュＥＥＰＲＯＭに対して読み出し動作が可能な下限の電源電圧Ｖccmin にほゞ等しくなるようにするために、読み出しモードの時のフラッシュＥＥＰＲＯＭにおける電源電圧Ｖccより低く設定することが望ましい。また、ここでは図１２に示すように、電源を内蔵することを想定したが、上記信号ＡＥをフラッシュＥＥＰＲＯＭの外部に出力し、外部に設けらられたプログラマブル電源をこの信号ＡＥによって制御して、その電圧を本フラッシュＥＥＰＲＯＭのセンスアンプＳＡやアドレスデコーダＸＤＣＲ，ＹＤＣＲ等のように上記電圧Ｖcvが印加されるべき回路に供給する構成としてもよい。ここで、上述した下限電圧Ｖccmin とは、ＥＥＰＲＯＭを構成するメモリセルのうち、最も高いしきい値電圧を持つメモリセルから、その記憶情報の読み出しを可能とする最低の電源電圧Ｖcc（ＥＥＰＲＯＭの外部端子Ｖccに印加される）を意味している。

図２３には、アドレスデコーダＸＤＣＲ，ＹＤＣＲを構成する単位回路の回路図が示されている。各アドレスデコーダは、複数の互いに同様な構成にされた単位回路によって構成されている。ただし、供給される内部アドレス信号の組み合わせが、各単位回路で異なる。図２３には、これらの単位回路の１個が実施例として示されている。

同図において、ＵＤＧは単位デコーダ回路であり、例えば内部アドレス信号ａｘ（ａｙ）とアドレスデコーダ活性化信号ＤＥを受けるナンド回路によって構成される。このナンド回路の出力信号は、図１０に示した回路と同様な構成のレベル変換回路に供給されている。図２３のレベル変換回路においては、図１０において高電圧Ｖppが供給されていたノードに対応するノードに、上記タイミング制御回路ＣＮＴＲから、高電圧Ｖpp、電源電圧Ｖcc及び上記低電圧Ｖcvが選択的に供給される。これに対して、上記ナンド回路ＵＤＧには、定常的に電源電圧Ｖccが供給される。

これにより、書き込み動作時あるいはプレライト時に、アドレスバッファＸＡＤＢ（ＹＡＤＢ）からの内部アドレス信号ａｘ（ａｙ）によって指示されたワード線Ｗ（カラムスイッチＭＯＳＦＥＴの選択線ＣＬ）に対して、上記高電圧Ｖppと実質的に等しい電圧を持つ選択信号を単位回路が出力する。また、読み出し動作時には、内部アドレス信号ａｘ（ａｙ）によって指示されたワード線Ｗ（選択線ＣＬ）に電源電圧Ｖccと実質的に等しい電圧を持つ選択信号が出力される。消去ベリファイモードにはアドレスバッファＸＡＤＢ（ＹＡＤＢ）からの内部アドレス信号ａｘ（ａｙ）によって指示されたワード線Ｗ（選択線ＣＬ）に対して、上記低電圧Ｖcvと実質的に等しい電圧を持つ選択信号が出力される。

消去動作のときには、活性化信号ＤＥが上述のようにロウレベルにされるため、全ての単位回路から回路の接地電位Ｖssと実質的に等しい電圧が、ワード線Ｗ（選択線ＣＬ）に供給される。なお、選択されないワード線Ｗ（選択線ＣＬ）には、回路の接地電位Ｖssに従った電圧が供給される。また、上述したように、プレライト時及び消去ベリファイ時には、外部アドレス信号ＡＸ（ＡＹ）ではなくて、カウンタ回路によって形成された内部アドレス信号ＡＸＩ（ＡＹＩ）がアドレスバッファＸＡＤＢ（ＹＡＤＢ）に取り込まれ、これに対応した内部アドレス信号ａｘ（ａｙ）が形成される。

図２２には、データ入力バッファＤＩＢの一実施例を示す回路図が示されている。このデータ入力バッファＤＩＢは、外部入出力端子Ｉ／Ｏからのデータをメモリセルへ書き込む場合と、プレライト時にメモリセルへ予め定められたデータを書き込む場合とに共通に使われる。書き込みモードの場合、前記表１，表２から理解できるように書き込みモード信号ｗｐはハイレベルにされ、プレライトパルスＰＰはロウレベルにされる。そのため、外部入出力端子Ｉ／Ｏに供給されたデータは、２個のノア回路を介してインバータの入力ノードに伝えられる。入力ノードに伝えられたデータは、インバータによって位相反転された後、互いに直列接続された１個のＰチャンネルＭＯＳＦＥＴ、２個のＮチャンネルＭＯＳＦＥＴからなるバイアス回路に供給される。

このバイアス回路によって所定のレベルに変換された上記データは、書き込み用のＰチャンネルＭＯＳＦＥＴＱＰＩのゲートに供給される。この書き込み用のＰチャンネルＭＯＳＦＥＴＱＰＩは、所定のバイアス電圧がそのゲートに供給されたＭＯＳＦＥＴＱＬ，上述したＭＯＳＦＥＴＱ１８を介してコモンデータ線ＣＤに結合され、更に選択されたデータ線を介して書き込みが行われるべきメモリセル（記憶トランジスタ）のドレインに結合される。上記ＰチャンネルＭＯＳＦＥＴＱＰＩは、書き込みべきデータに従った電圧をメモリセルのドレインに供給する。これによって、メモリセルへのデータの書き込みが行われる。ところが、メモリセルの記憶トランジスタのしきい値電圧が負となってしまうと、上記ＭＯＳＦＥＴＱＬ等を流れる電流Ｉｗが高くなり、上記ＭＯＳＦＥＴＱＬ等における電圧降下が大きくなって、前述したように充分な書き込みが行えなくなってしまう。これに対して、本実施例によれば、しきい値電圧が負になるのを防ぐことができるため、電流Ｉｗが高くなるのを防ぐことができ、確実なデータの書き込みが可能となる。

なお、プレライト動作の際には、上記信号ｗｐがロウレベルとなるため、外部入出力端子Ｉ／Ｏからのデータは取り込まれない。そのかわりに、プレライトパルスＰＰを書き込みデータとした書き込みが行われる。

図２１には、以上述べてきた自動消去モードにおける外部入力信号と、外部出力信号とに着目したタイミングチャートが示されている。時刻ｔ１においてイレーズイネーブル信号ＥＥＢがハイレベルからロウレベルに変化すると、フラッシュＥＥＰＲＯＭの内部に設けられたラッチが働き、自動消去モードとに入る。以後、時刻ｔ４において消去が終了するまでフラッシュＥＥＰＲＯＭは、データポーリングの要求を示す外部信号の組み合わせ以外は外部信号を受け付けない。

イレーズイネーブル信号ＥＥＢを内部で決まるある一定時間以上ロウレベルに保った後は、ＣＥＢ，ＯＥＢ，ＷＥＢ，ＥＥＢの外部制御信号はいかなる組み合わせであっても構わない。本実施例の自動消去モードにおいては、このイレーズイネーブル信号ＥＥＢのロウレベルの期間において、消去が行われるのではない。そのため、上述した一定時間は、上記図３に示したラッチ回路を所定の状態にセットするため等に必要とされるものであり、メモリセルの消去に要する時間よりも充分短くて済むものである。また、外部アドレス信号については、この図に記載されていないが、内部に取り込まれないため、いかなる組み合わせであっても構わない。

同図には、時刻ｔ２でデータポーリングモードに入る例が示されている。内部の信号遅延で決まる時刻ｔ３にデータポーリング信号が外部入出力端子Ｉ／Ｏ７に現れる。時刻ｔ３から時刻ｔ４の間はまだ消去が終了していないので出力はロウレベルである。消去が時刻ｔ４に終了するとハイレベルに変化して、フラッシュＥＥＰＲＯＭの外部から消去の終了を検出できる。なお、自動消去モードの時、外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６は、フローティング状態にされている。外部入出力端子Ｉ／Ｏ７もポーリングモードを除いて、自動消去モードのときにはフローティング状態とされている。

図２４には、メモリセルの記憶情報を消去する際に、外部から供給されるイレーズイネーブル信号ＥＥの波形図が示されている。図２４（Ａ）には、上述した自動消去モードの際のイレーズイネーブル信号ＥＥＢの波形図が示されている。また、図２４（Ｂ）は、消去動作とベリファイ動作とを外部から指示する場合のイレーズイネーブル信号ＥＥＢの波形を示し、図２４（Ｃ）は、単に記憶情報の消去を外部からイレーズイネーブル信号ＥＥＢによって指示する場合の波形を示している。これらの波形は、いずれも一括消去の場合を示している。

図２４（Ｂ）では、上記信号ＥＥＢがロウレベルにされている期間ＥＯ（例えば１０ms）において、実際にメモリセル（例えば１バイト）の消去動作が行われ、上記信号ＥＥＢがハイレベルされている期間ＶＯにおいて、実際にメモリセル（１バイト）からの読み出し動作を伴うベリファイ動作が行われる。また、図２４（Ｃ）においては、信号ＥＥＢがロウレベルにされている期間ＥＯ’（例えば１秒）において、チップ上のすべてのメモリセルに対して実際に消去の動作が行われる。

これに対して、上記した自動消去モードでは、図３に示したラッチ回路等を所定状態にセットするだけの時間、上記信号ＥＥＢがロウレベルにされていれば良い。そのため、上記イレーズイネーブル信号ＥＥＢをロウレベルに保持しておく時間は、図２４（Ｂ），（Ｃ）に示したものに比べて短くてよく、例えば５０ns程度でよい。これは、自動消去モードの場合、イレーズイネーブル信号ＥＥＢのロウレベルの期間において、メモリセルに対する実際の消去の動作が実行されるものではないためである。

なお、本実施例においては、主に自動消去モードのための内部の構成を述べたが、図２４（Ｂ），（Ｃ）に示されている消去モードも合わせて実行できるようにしてもよい。

図２４（Ｄ）及び図２４（Ｅ）には、読み出しサイクルの際の、外部アドレス信号ＡＸ，ＡＹ及び外部入出力端子Ｉ／Ｏの出力信号とが示されている。読み出しモードにするには、前記表１，表２に示されているように各外部信号を設定する必要があるが、同図は、上述のように外部アドレス信号と出力信号とが示されている。例えば、スタンバイモードから所望のアドレスＡｉを指示するような外部アドレス信号ＡＸ，ＡＹをＥＥＰＲＯＭに与えることにより、そのアドレスＡｉに保持されていたデータＤｉが外部入出力端子Ｉ／Ｏから出力される。その後、再びＥＥＰＲＯＭは、例えばスタンバイモードにされる。この読み出しサイクルにおいては、メモリセルの選択動作、センスアンプの活性化等が行われるため、そのサイクルタイムは、例えば１００〜２００ns程度必要とされる。

これに対して、図２４（Ａ）に示した消去モードでは、イレーズイネーブル信号ＥＥＢのパルス幅が、上述のように５０ns程度と短くてよい。そのため、後で図１４，図１５を用いて述べるが、ＥＥＰＲＯＭを制御する装置（ＣＰＵ等）が長い時間、ＥＥＰＲＯＭのイレーズ動作に専有されてしまうのを防ぐことができる。このイレーズイネーブル信号ＥＥＢ〔図２４（Ａ）〕のパルス幅は、実際にメモリセルの消去を行うのに必要とされる時間よりも短くてよい。これは、前述のように、このイレーズイネーブル信号ＥＥＢによって、実際の消去動作が行われるのではなく、ＥＥＰＲＯＭに対して消去動作の指示が行われるためである。

この実施例においては、消去ベリファイを全てのアドレスについて行う構成としてが、本発明はこれに限定されるものでない。要求される消去後のしきい値電圧の制御の程度により変えても構わない。例えば、１つのデータ線のみをベリファイしたり、極端な場合には１つの代表的ビット（メモリセル）のみをベリファイするものであってもよい。上記ベリファイ用電源電圧Ｖcvを要求される読み出し可能な下限電圧Ｖccmin より十分低く設定できる場合にはこのような方法であっても通常十分な読み出し可能な下限電源電圧Ｖccmin を確保できる。なお、図５において、ＰＳＴＯＰはテストのための信号である。

図１３には、この発明が適用されるＥＥＰＲＯＭの他の実施例の回路図が示されている。この実施例においても、前記図１の実施例と同様に、１つのメモリアレイと、それに対応する周辺回路のみが示されている。全体については、前記図２０を参照されたい。

この実施例のＥＥＰＲＯＭのメモリセルは、前記実施例のように電気的消去をソース領域側で行うものに代えて、ドレイン領域側で行うようにしたものである。すなわち、この実施例では、メモリアレイＭ−ＡＲＹのソース線ＣＳは回路の接地電位点Ｖssに固定的に接続される。

消去回路ＥＲＣと、それによりスイッチ制御される前記ＰチャンネルＭＯＳＦＥＴＱ１７とＮチャンネルＭＯＳＦＥＴＱ１０の出力ノードは、共通データ線ＣＤにＰチャンネル型のスイッチＭＯＳＦＥＴＱ２５を介して接続される。スイッチＭＯＳＦＥＴＱ２５は、そのゲートに前記のような消去パルスＥＰＢが印加される。これにより、スイッチＭＯＳＦＥＴＱ２５は、消去パルスＥＰＢがロウレベルにされる期間だけオン状態になり、消去パルスＥＰＢのロウレベルに基づいてオン状態にされるＰチャンネルＭＯＳＦＥＴＱ１７を介して出力される高電圧Ｖppを共通データ線ＣＤに伝える。また、アドレスデコーダＹＤＣＲは、メモリアレイＭ−ＡＲＹ内の全メモリセルの一括消去を行うために、上記共通データ線ＣＤの高電圧Ｖppをデータ線に伝えるよう、例えば上記消去パルスＥＰＢに応答して、全てのカラムスイッチＭＯＳＦＥＴＱ７〜Ｑ９をオン状態にする。

この構成に代え、カラムデコーダＹＤＣＲを内部又は外部のアドレスに従った選択信号を形成するようにすれば、データ線の単位での消去が可能になる。したがって、この実施例のＥＥＰＲＯＭでは、消去動作のときのアドレスデコーダＹＤＣＲの制御が、前記図１の実施例と異なるものとなる。他の部分については、前記図１と同じため、図１を参照されたい。

図１４には、この発明に係るフラッシュ（ＦＬＡＳＨ）ＥＥＰＲＯＭを用いたマイクロコンピュータシステムの一実施例のブロック図が示されている。
この実施例のマイクロコンピュータシステムは、マイクロプロセッサＣＰＵを中心として、プログラム等が格納されたＲＯＭ（リード・オンリー・メモリ）、主メモリ装置として用いられるＲＡＭ（ランダム・アクセス・メモリ）、入出力ポートＩ／ＯＰＯＲＴ、この発明に係る前記一括消去型ＥＥＰＲＯＭ、制御回路ＣＯＮＴＲＯＬＬＥＲを介して接続されるモニターとして液晶表示装置又はＣＲＴ（陰極線管）がアドレスバスＡＤＤＲＥＳＳ、データバスＤＡＴＡと、例示的に示され制御信号ＣＯＮＴＲＯＬを伝える制御バスとによって相互に接続されてなる。

この実施例では、上記表示装置ＬＣＤやＣＲＴの動作に必要な１２Ｖ系電源ＲＧＵを、上記ＥＥＰＲＯＭの高電圧Ｖppとしても利用する。このため、この実施例では、電源ＲＧＵはマイクロプロセッサＣＰＵからの制御信号によって、読み出し動作のときに端子ＶppをＶccのような５Ｖに切り換える機能が付加される。また、図１５には、マイクロプロセッサＣＰＵとＥＥＰＲＯＭに着目した各信号の接続関係が示されている。

ＥＥＰＲＯＭのチップイネーブル端子ＣＥＢには、システムアドレスのうちＥＥＰＲＯＭに割り当てられたアドレス空間を示すアドレス信号をデコーダ回路ＤＥＣに供給し、チップイネーブル信号ＣＥＢを発生させる。また、タイミング制御回路ＴＣは、マイクロプロセッサＣＰＵからのＲ／Ｗ（リード／ライト）信号、ＤＳＢ（データストローブ）信号及びＷＡＩＴ（ウエイト）信号を受け、出力イネーブル信号ＯＥＢ、ライトイネーブル信号ＷＥＢ及びイレーズイネーブル信号ＥＥＢを発生させる。なお、マイクロプロセッサＣＰＵのデータ端子は、データバスを介してＥＥＰＲＯＭの外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に結合され、マイクロプロセッサＣＰＵのアドレス端子は一部を除いてアドレスバスを介してＥＥＰＲＯＭの外部アドレス端子ＡＸ，ＡＹに結合されている。

この実施例のマイクロコンピュータシステムでは、ＥＥＰＲＯＭが前記のような自動消去機能を持つものであるため、マイクロプロセッサＣＰＵは、ＥＥＰＲＯＭをアドレス指定して信号ＣＥＢを発生させるとともに上記信号Ｒ／Ｗ、ＤＳＢ及びＷＡＩＴの組み合わせにより、図２１に示したような消去モードを指定する信号ＯＥＢ、ＷＥＢ及び信号ＥＥＢを発生させる。この後は、ＥＥＰＲＯＭが前記のように内部で自動的な消去モードに入る。ＥＥＰＲＯＭが消去モードに入ると、前記のようにアドレス端子、データ端子及び全コントロール端子がフリーになり、マイクロプロセッサＣＰＵから、ＥＥＰＲＯＭが電気的に分離される。したがって、マイクロプロセッサＣＰＵは、ＥＥＰＲＯＭに対しては消去モードを指示するだけで、その後はシステムバスを用いて他のメモリ装置ＲＯＭやＲＡＭ、あるいは入出力ポートとの間で情報の授受を伴うデータ処理を実行することができる。

これにより、システムのスループットを犠牲にすることなく、一括消去型のＥＥＰＲＯＭを、フルファンクション（バイト毎の書き換え可能）のＥＥＰＲＯＭと同様にシステムに実装したままの状態での消去が可能になる。マイクロプロセッサＣＰＵは、上記のような消去モードの指示をした後は、適当な時間間隔で上記ＥＥＰＲＯＭに対して前記データポーリングモードを指定して、データバスのうちの端子Ｉ／Ｏ７のレベルがロウレベルかハイレベルかの判定を行い消去動作の終了の有無を判定し、消去が完了しＥＥＰＲＯＭに書き込むべきデータが存在するなら書き込みを指示するものである。

上記の実施例から得られる作用効果は、下記の通りである。すわなち、
（１） 電気的に消去可能にされた不揮発性記憶素子がマトリック配置されてなるメモリアレイを具備するＥＥＰＲＯＭに、外部からの消去動作の指示に従って消去動作を行った後に対応するメモリセルを少なくとも１回の読み出し動作を行い、その読み出し情報に基づいて消去動作の継続，停止の制御を行う消去制御回路を内蔵させることにより、ＥＥＰＲＯＭ自身が消去確認機能、すなわち、読み出しを伴う上記自動消去機能を持つため、マイクロプロセッサに負担をかけることなくそれをシステムに置いたままでの消去動作が可能になる。

（２） 上記消去制御回路として、上記の消去動作に先立って全メモリセルに対して書き込みを行うというプレライト機能を付加することによって、未書き込みのメモリセルが消去動作の実行によって負のしきい値電圧を持つようにされることが防止できる。

（３） 上記メモリセルとして、フローティングゲートとコントロールゲートとの２層ゲート構造を持つＭＯＳＦＥＴであり、フローティングゲートに蓄積された情報電荷をトンネル現象を利用してソース、ドレイン又はウェルに引き抜くことによって電気的消去が行われるものであるものとすることにより、メモリセルの占有面積が小さくなり、大記憶容量化が可能になる。

（４） 上記メモリアレイを構成するメモリセルは、メモリアレイ全体又はその一部のメモリセル群のソース，ドレインが共通化され、共通化されたメモリセル毎に一括して電気的消去動作が行われるものとすることによって、上記のようにメモリセルの小型化が図られる。

（５） 上記消去制御回路として、メモリセルを順次選択するためのアドレス発生回路を設けることにより、全メモリセルに対する前記プレライト及び消去確認のためのベリファイを実施することができる。

（６） 上記消去の継続，停止の制御のためのメモリセルのベリファイ時に、コントロールゲートに伝えられるワード線の選択電位を低電圧Ｖccより低い読み出し可能な下限電圧Ｖccmin に相当する約３．５Ｖのような低い電圧Ｖcvに設定して行うことによって、必要十分な消去を保証することができる。

（７） 上記ワード線の選択電位を比較的低い電圧Ｖcvに発生させる電源回路として、基準電圧発生回路で形成された基準電圧を受け、利得設定用抵抗素子に基づいて所望の出力電圧に変換する第１の演算増幅回路と、この第１の演算増幅回路の出力信号を受けて出力電圧を形成するボルティージフォロワ形態の第２の演算増幅回路の出力端子から得ることにより、素子プロセスのバラツキの影響を受けることなく任意の設定された所望電圧を高精度で得ることができる。

（８） 上記ＥＥＰＲＯＭに外部からの指示に従い消去動作の継続，停止等の内部状態を外部へ出力させるというデータポーリング機能を持たせることにより、マイクロプロセッサによるメモリ管理が簡便になる。

（９） 上記ＥＥＰＲＯＭをマイクロコンピュータに実装し、上記マイクロプロセッサからの消去指示に従いマイクロプロセッサとは、電気的に切り離された状態で内部の消去制御回路により自動的に消去動作を行うようにすることによって、マイクロコンピュータシステムのスループットを犠牲にすることなく、ＥＥＰＲＯＭの消去をオンボード状態での実行することができる。

（１０） １つのゲート信号線（ワード線）と１つのドレイン信号線（データ線）により選択される、電気的に消去可能にされた不揮発性記憶素子がマトリックス配置されてなるメモリアレイを有し、外部からの消去の指示に従って消去動作を開始し、その後は外部からのアドレス信号、入力データ、制御信号によらず、自動的に消去が行われ、該消去が完了した後外部からのアドレス信号、入力データ、制御信号により所望の動作が可能となる半導体不揮発性記憶装置が得られる。

（１１） １つのゲート信号線（ワード線）と１つのドレイン信号線（データ線）により選択される、電気的に消去可能にされた不揮発性記憶素子がマトリックス配置されてなるメモリアレイを有し、外部からの消去の指示に従って消去動作を開始、その後は外部からのアドレス信号、入力データ、制御信号によらず、自動的に消去が行われ、該消去が完了した後外部からのアドレス信号、入力データ、制御信号により所望の動作が可能となる半導体不揮発性記憶装置と、所定の情報処理機能を持つマイクロプロセッサと、上記半導体不揮発性記憶装置とマイクロプロセッサとを接続するシステムバスとを含み、半導体不揮発性記憶装置は上記マイクロプロセッサからの消去指示に従いマイクロプロセッサとは電気的に切り離された状態で内部の消去制御回路により自動的に消去動作を行う情報処理システムが得られる。

（１２） 行及び列からなる、マトリックス状に配置されてなる、電気的に書き込み、消去可能な不揮発性メモリであり、該消去において、読み出しサイクル期間以下の単一パルスを入力することにより消去を開始し、その後は外部からのアドレス、データ、制御信号の入力に拘らず自動的に消去を行い、該消去が終了後に、外部からのアドレス、データ、制御信号を受け付ける半導体不揮発性記憶装置が得られる。

（１３） 行及び列からなる、マトリックス状に配置されてなる、電気的に書き込み、消去可能な不揮発性メモリを含み、マイクロプロセッサとシステムバスにより接続された情報処理システムにおいて、該消去において、読み出しサイクル期間以下の単一パルスを入力することにより消去を開始し、その後はシステムバスからのアドレス、データ、制御信号に拘らず自動的に消去を行い、該消去が終了後に、システムバスからの信号を受け付ける半導体不揮発性記憶装置を含む情報処理システムが得られる。

（１４） メモリセルのうち、最も低いしきい値電圧を持つメモリセルが消去動作によって、負のしきい値電圧を持つようになるのを防ぐとともに、最も高いしきい値電圧を持つメモリセルが消去動作によって下限電圧Ｖccmin で読み出し可能なしきい値電圧を持つように、内部の消去制御回路によってＥＥＰＲＯＭの消去動作が自動的に制御される。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図４の信号ＦＡＩＬやＥＲは、外部に出力させる機能を持たせてもよい。この場合外部端子数の増加を防ぐために、前記データポーリング機能を利用して出力させることが望ましい。例えば、データ入出力端子Ｉ／Ｏ５とＩ／Ｏ６を、図１１のデータ入出力端子Ｉ／Ｏ７に対応したデータ出力回路と同様の回路として、信号ＥＳが供給されるゲートに信号ＦＡＩＬ，ＥＲを対応させればよい。このように他の内部の動作シーケンスを示す信号も必要に応じて外部に出力させるようにしてもよい。

メモリアレイＭ−ＡＲＹの消去は、ソース線とワード線とをそれぞれ分割して、その組み合わせにより消去すべきメモリブロックを指定するものであってもよい。メモリセルを構成する記憶トランジスタとしては、ＥＰＲＯＭに用いられるスタックドゲート構造のＭＯＳトランジスタの他、書き込み動作もトンネル現象を用いるＦＬＯＴＯＸ型の記憶トランジスタを用いるものであってもよい。

前記実施例においては、図１６に示した１個の記憶トランジスタを１個のメモリセルとして使っていたが、図１８に示した１個の記憶トランジスタ（この場合、実質的に２個のトランジスタを１個の記憶トランジスタとみなす）を１個のメモリセルとして使ってもよい。すなわち、本発明は、図１９（Ａ）に示した１個の記憶トランジスタを１メモリセルとして使うＥＥＰＲＯＭに特に適している。しかしながら、図１９（Ｂ）に示したようなメモリセル（１メモリセルが２個のトランジスタにより構成され、２本のワード線と１本のデータ線によって規定される）を有するＥＥＰＲＯＭにも適用できる。

書き込み／消去用の高電圧Ｖppは、外部から供給される高電圧を用いるものに限定されない。すなわち、書き込み／消去時に流れる電流が小さいならば、ＥＥＰＲＯＭの内部で電源電圧Ｖccから公知のチャージポンプ回路等により昇圧したものを利用するものであってもよい。また、この内部昇圧電源と外部高電圧Ｖppとを併用するものとしてもよい。

ＥＥＰＲＯＭは、通常の書き込み／読み出し等の制御を行う回路部分（ＣＮＴＲ）や、消去アルゴリズムを制御する回路部分（ＬＯＧＣ）の構成は、上記のような動作シーケンスを行うものであればどのような回路であってもかまわない。すなわち、図３及び図４、図６及び図７のようなランダムロジック回路によるもの他、プログラマブルロジックアレイ（ＰＬＡ）、マイクロコンピュータとソフトウェアの組み込み、あるいは前記実施例では非同期回路で構成したが同期回路で構成しても構わない。このように、上記の動作シーケンスを実現する回路は、種々の実施形態を採ることができるものである。

ＥＥＰＲＯＭを構成するメモリアレイやその周辺回路の具体的回路構成は、種々の実施形態を採ることができるものである。さらに、ＥＥＰＲＯＭ等は、マイクロコンピュータ等のようなディジタル半導体集積回路装置に内蔵されるものであってもよい。

上述した説明では、説明を容易にするために、記憶トランジスタが持つ一対の領域をソース領域と、ドレイン領域と定めていたが、印加される電圧の値によって、ソース，ドレインが定まる記憶トランジスタにおいては、上述したソース領域、ドレイン領域を一方の領域（ノード）と他方の領域（ノード）と読み替えれば本発明が適用できるものである。

この発明は、ＥＰＲＯＭに用いられるようなスタックドゲート構造の記憶トランジスタや、ＦＬＯＴＯＸ型の記憶トランジスタを用いる半導体不揮発性記憶装置及びそれを用いた情報処理システムに広く利用できるものである。

この発明が適用されたＥＥＰＲＯＭの一実施例を示すメモリアレイ部の回路図と周辺回路のブロック図である。 この発明に係る消去アルゴリズムの一例を示すフローチャート図である。 消去制御回路ＬＯＧＣの具体的一実施例の一部回路図である。 消去制御回路ＬＯＧＣの具体的一実施例の他の一部回路図である。 消去動作を説明するためのタイミング図である。 タイミング制御回路ＣＮＴＲの具体的一実施例の一部回路図である。 タイミング制御回路ＣＮＴＲの具体的一実施例の他の一部回路図である。 消去時間と記憶トランジスタのしきい値電圧との関係を示す特性図である。 アドレスバッファＸＡＤＢ，ＹＡＤＢの単位回路の一実施例を示す回路図である。 消去回路ＥＲＣの一実施例を示す回路図である。 データ出力バッファＤＯＢの一実施例を示す回路図である。 消去ベリファイ用電圧Ｖcvを発生させる電源回路の一実施例を示す回路図である。 上記ＥＥＰＲＯＭの他の一実施例を示すメモリアレイ部の回部図である。 上記ＥＥＰＲＯＭが用いられるマイクロコンピュータシステムの一実施例を示すブロック図である。 上記ＥＥＰＲＯＭとマイクロプロセッサＣＰＵとの一実施例の接続を示すブロック図である。 従来技術のメモリセルの一例を説明するための構造断面図である。 その読み出し動作を説明するための概略回路図である。 従来技術のメモリセルの他の一例を説明するための構造断面図である。 本発明が適用されるＥＥＰＲＯＭにおけるメモリセル（Ａ）と従来のメモリセル（Ｂ）の回路図である。 本発明の一実施例であるＥＥＰＲＯＭの全体ブロック図である。 本発明が適用されたＥＥＰＲＯＭの外部信号の一例を示す波形図である。 データ入力バッファの一実施例を示す回路図である。 アドレスデコーダの一実施例を示す回路図である。 イレーズイネーブル信号（Ａ），（Ｂ），（Ｃ）と読み出しサイクル（Ｄ）， （Ｅ）を示す波形図である。

符号の説明

ＸＡＤＢ，ＹＡＤＢ…アドレスバッファ、ＸＤＣＲ，ＹＤＣＲ…アドレスデコーダ、ＵＤＧ…単位デコーダ回路、Ｍ−ＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、ＤＩＢ，ＤＩＢ−０〜ＤＩＢ−７…データ入力バッファ、ＤＯＢ，ＤＯＢ−０〜ＤＯＢ−７…データ出力バッファ、ＣＮＴＲ…タイミング制御回路、ＥＲＣ…消去回路、ＬＯＧＣ…消去制御回路（内部回路）、Ｎ１，Ｎ２…ＣＭＯＳインバータ回路、ＣＳ…ソース線、Ｗ１，Ｗ２…ワード線、Ｄ１〜Ｄｎ…データ線、ＣＤ…共通データ線、Ｏ１，Ｏ２…発振回路、ＢＣＳ１〜ＢＣＳ４…２進カウンタ回路、ＤＰ…データポーリング制御回路、ＣＰＵ…マイクロプロセッサ、ＲＯＭ…リード・オンリー・メモリ、ＲＡＭ…ランダム・アクセス・メモリ、Ｉ／ＯＰＯＲＴ…入出力ポート、ＥＥＰＲＯＭ（ＦＬＡＳＨ）…一括消去型半導体不揮発性記憶装置、ＲＧＵ…１２Ｖ系電源装置、ＬＣＤ…液晶表示装置、ＣＲＴ…陰極線管、ＡＤＤＲＥＳＳ…アドレスバス、ＤＡＴＡ…データバス、ＤＥＣ…デコーダ回路、ＴＣ…タイミング制御回路、
３…ドレイン、４…フローティングゲート、５…ソース、６…コントロールゲート、７…薄い酸化膜、８…Ｐ型シリコン基板、９…Ｎ型拡散層、１０…低濃度のＮ型拡散層、１１…Ｐ型拡散層、１２…選択メモリセル、１４…非選択メモリセル、１３…選択ワード線、１５…非選択ワード線、１６…データ線、１７…センスアンプ。

Claims (8)

1. 消去モードにおいて、消去対象の複数のメモリセルのデータを消去する消去動作と消去ベリファイ動作とを内部で自動的に行なう消去制御回路と、
   順次アドレス信号を発生するアドレス生成回路とを有し、
   上記消去制御回路は、上記消去動作後に上記アドレス生成回路によって指定されるメモリセルについて上記消去ベリファイ動作を実行し、消去不十分であった場合に上記消去動作を再度実行し、
   上記消去モードにおいて、消去動作を再度実行しても消去が完了しない場合、消去が完了したかったことを示す消去情報を出力可能であって、
   書込みモードにおいて、上記メモリセルに書き込まれるデータに対応したデータが入力され、読出しモードにおいて、上記メモリセルから読み出されるデータに対応したデータが出力され、上記消去モードにおいて、上記消去情報が出力される、データ入出力端子を備える、不揮発性半導体記憶装置。
2. 上記消去モードにおいて、消去が完了した場合、消去が完了したことを示す消去情報を上記データ入出力端子に出力可能である、請求項１に記載の不揮発性半導体記憶装置。
3. 上記消去モードにおいて、消去中である場合、消去中であることを示す消去情報を上記データ入出力端子に出力可能である、請求項２に記載の不揮発性半導体記憶装置。
4. 上記消去モードにおいて、上記消去情報の出力前には、上記データ入出力端子が不揮発性半導体装置からハイインピーダンス状態にされる、請求項１から３のいずれかに記載の不揮発性半導体記憶装置。
5. 複数の動作モードを有し、
   複数のメモリセルと、
   メモリセルに記憶されたデータを読み出す読み出しモードにおいて、外部アドレス信号が入力される外部端子と、
   メモリセルから読み出されたデータが出力されるデータ出力端子と、
   順次アドレス信号を生成するアドレス信号生成回路と、
   メモリセルのしきい値電圧を所定のしきい値レベルに変化させる消去モードにおいて、メモリセルのしきい値電圧を上記所定のしきい値レベルに向けて変化させる消去動作とその後の消去ベリファイ動作を行う消去制御回路とを備え、
   上記消去ベリファイ動作において、上記アドレス信号発生回路から出力されたアドレス信号によって指定されたメモリセルのしきい値電圧が上記消去動作によって上記所定のしきい値レベルに変化しているか否かを判定するベリファイ動作を行い、該アドレス信号によって指定されたメモリセルのしきい値電圧が上記所定のしきい値レベルを満たさない場合には再度の消去動作を行い、上記アドレス信号発生回路から出力されたアドレス信号によって指定されたメモリセルのしきい値電圧が上記所定のしきい値レベルを満たしている場合には上記アドレス信号発生回路から出力される別のアドレス信号によって指定されたメモリセルのしきい値電圧が上記消去動作によって上記所定のしきい値レベルに変化しているか否かを判定するベリファイ動作を行い、
   さらに上記消去モードにおいて、消去動作を再度実行しても消去が完了しない場合、消去が異常に終了したことを示す消去情報信号を前記データ出力端子に出力する、不揮発性半導体記憶装置。
6. 上記消去モードにおいて、消去が完了した場合、消去が完了したことを示す消去情報信号を上記データ入出力端子に出力可能である、請求項５に記載の不揮発性半導体記憶装置。
7. 上記消去モードにおいて、消去中もしくは消去ベリファイ中である場合、消去中もしくは消去ベリファイ中であることを示す消去情報信号を上記データ入出力端子に出力可能である請求項６に記載の不揮発性半導体記憶装置。
8. 上記消去モードにおいて、上記消去情報信号を出力する前には、上記データ出力端子の出力が不揮発性半導体装置からハイインピーダンス状態にされる、請求項５から７のいずれかに記載の不揮発性半導体記憶装置。

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