JP2719776B2 - 半導体不揮発性記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体不揮発性
記憶装置に関し、特に一括消去型ＥＥＰＲＯＭ（エレク
トリカリ・イレーザブル＆プログラマブル・リード・オ
ンリー・メモリ）における自動消去技術に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】半導体不揮発性記憶装置としては紫外線
により記憶情報の消去が可能なＥＰＲＯＭ（イレーザブ
ル＆プログラマブル・リード・オンリー・メモリ）と、
電気的に記憶情報の消去が可能なＥＥＰＲＯＭがある。
ＥＰＲＯＭは、情報を記憶するところのメモリセルの面
積が比較的小さいため大記憶容量化に適してはいるが、
記憶されている情報を消去するためには、メモリセルに
紫外線を照射する必要があり、そのために比較的高価な
窓付きのパッケージに封止される。また、プログラマー
によって情報の書き込みあるいは書き換えを行うには、
新たな情報の書き込み、あるいは書き換え時にＥＰＲＯ
Ｍをそれが実装されたシステムから取り外す必要がある
などの問題を有している。

【０００３】一方、ＥＥＰＲＯＭは、それがシステムに
実装された状態で、それの記憶情報を電気的に書き換え
ることが可能である。しかしながら、ＥＥＰＲＯＭにあ
っては、それを構成するメモリセルの面積が比較的大き
く、例えばＥＰＲＯＭの約２．５倍から５倍程度と大き
い。そのため、ＥＥＰＲＯＭは、大記憶容量化に適して
いるとはいい難い。そこで、最近では両者の中間的な半
導体不揮発性記憶装置として、電気的一括消去型ＥＥＰ
ＲＯＭと呼ばれるものが開発されている。電気的一括消
去型ＥＥＰＲＯＭは、チップに形成されたメモリセルの
全てを一括して、又はチップに形成されたメモリセルの
うち、あるひとまとまりのメモリセル群を一括して電気
的に消去する機能を持つ半導体不揮発性記憶装置であ
る。電気的一括消去型ＥＥＰＲＯＭにおいては、メモリ
セルの大きさをＥＰＲＯＭのそれ並に小さくできる。

【０００４】このような一括消去型ＥＥＰＲＯＭに関し
ては、１９８０年のアイ・イー・イー・イー、インター
ナショナル、ソリッド−ステート サーキッツ コンフ
ァレンス（IEEE INTERNATIONAL SOLID-STATE CIRCUITS
CONFERENCE) の頁152 〜 153、１９８７年のアイ・イー
・イー・イー、インターナショナル、ソリッド−ステー
ト サーキッツ コンファレンス(IEEE INTERNATIONAL
SOLID-STATE CIRCUITSCONFERENCE)の頁76〜77、アイ・
イー・イー・イー・ジャーナル オブ ソリッドステー
ト サーキッツ，第２３巻第５号（１９８８年）第1157
頁から第1163頁(IEEE,J. Solid-State Cicuits, vol.23
(1988) pp.1157-1163)に記載されている。

【０００５】図１６には、１９８７年の国際電子デバイ
ス会議（International ElectronDevice Meeting) にお
いて発表された電気的一括消去型ＥＥＰＲＯＭのメモリ
セルの断面構造の概要図が示されている。同図のメモリ
セルは、通常のＥＰＲＯＭのメモリセルとよく似た構造
を有している。すなわち、メモリセルは、２層ゲート構
造の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴ又は単にトランジスタと称する）により構成され
ている。同図において、８はＰ型シリコン基板、１１は
上記シリコン基板８に形成されたＰ型拡散層、１０は上
記シリコン基板８に形成された低濃度のＮ型拡散層、９
は上記Ｐ型拡散層１１及び上記Ｎ型拡散層１０のそれぞ
れに形成されたＮ型拡散層である。また、４は薄い酸化
膜７を介して上記Ｐ型シリコン基板８上に形成されたフ
ローティングゲート、６は酸化膜７を介して上記フロー
ティングゲート４上に形成されたコントロールゲート、
３はドレイン電極、５はソース電極である。すなわち、
同図のメモリセルはＮチャンネル形の２層ゲート構造の
ＭＯＳＦＥＴにより構成され、このトランジスタに情報
が記憶される。ここにおいて、情報は実質的にしきい値
電圧の変化としてトランジスタに保持される。

【０００６】以下、特に述べないかぎり、メモリセルに
おいて、情報を記憶するトランジスタ（以下、記憶トラ
ンジスタと称する）がＮチャンネル形の場合について述
べる。図１６に示されているメモリセルへの情報の書き
込み動作は、ＥＰＲＯＭのそれと同様である。すなわ
ち、書き込み動作は、ドレイン電極３に接続されたドレ
イン領域９の近傍で発生させたホットキャリアをフロー
ティングゲート４に注入することにより行われる。この
書き込み動作により記憶トランジスタは、そのコントロ
ールゲート６からみたしきい値電圧が、書き込み動作を
行わなかった記憶トランジスタに比べ高くなる。

【０００７】一方、消去動作においては、コントロール
ゲート６を接地し、ソース電極５に高電圧を印加するこ
とによりフローティングゲート４とソース電極５に接続
されたソース領域９との間に高電界が発生され、薄い酸
化膜７を通したトンネル現象を利用してフローティング
ゲート４に蓄積された電子がソース領域９を介してソー
ス電極５に引き抜かれる。これにより、記憶情報の消去
が行われる。すなわち、消去動作により記憶トランジス
タはそのコントロールゲート６からみたしきい値電圧が
低くなる。読み出し動作におていは、上記メモリセルに
対して弱い書き込み、すなわち、フローティングゲート
４に対して不所望なキャリアの注入が行われないよう
に、ドレイン電極３及びコントロールゲート６に印加さ
れる電圧が比較的低い値に制限される。例えば、１Ｖ程
度の低電圧がドレイン電極３に印加されるとともに、コ
ントロールゲート６に５Ｖ程度の低電圧が印加される。
これらの印加電圧によって記憶トランジスタを流れるチ
ャンネル電流の大小を検出することにより、メモリセル
に記憶されている情報の“０”，“１”を判定する。

【０００８】一般に電気的消去においては、消去を長時
間続けると、記憶トランジスタのしきい値電圧は、熱平
衡状態での記憶トランジスタのしきい値電圧とは異なり
負の値となり得る。これに対して、ＥＰＲＯＭのように
紫外線で記憶情報の消去を行う場合、消去動作によって
変化する記憶トランジスタのしきい値電圧は、その記憶
装置を製造した時のしきい値電圧に落ち着く、すなわ
ち、記憶装置を製造するときの製造条件等によって、消
去動作後の記憶トランジスタのしきい値電圧を制御する
ことができる。ところが、記憶情報を電気的に消去する
場合においては、フローティングゲートに蓄積された電
子をソース電極に引き抜くことにより、記憶情報の消去
が行われるため、比較的長い時間、消去動作を続ける
と、書き込み動作の際にフローティングゲートに注入し
た電子の量よりも多くの電子が引き抜かれることにな
る。そのため、電気的消去を比較的長い時間続けると、
記憶トランジスタのしきい値電圧は、製造されたときの
しきい値電圧とは異なる値になる。言い換えるならば、
消去動作が行われた場合、ＥＰＲＯＭとは対照的に、製
造時の製造条件等によって定まるしきい値電圧に落ち着
かない。本発明者らは電気的消去による記憶トランジス
タのしきい値電圧の変化を測定した。

【０００９】図８には、この測定により得られた、消去
時間と消去により変化する記憶トランジスタのしきい値
電圧との関係が示されている。同図において、横軸は消
去時間を、縦軸は記憶トランジスタのしきい値電圧を表
しており、Ｖｏは実質的にしきい値電圧が零を、＋Ｖth
s はしきい値電圧が正の電圧を、−Ｖths はしきい値電
圧が負の電圧であることを示している。また、Ｖthv は
製造条件のバラツキ等に起因する、消去後のしきい値電
圧のバラツキを示している。この図から、消去が比較的
長い時間続けられると、しきい値電圧が負の電圧へと変
化していくことが理解されるであろう。

【００１０】また、消去動作によって得られるしきい値
電圧は、製造条件のバラツキ等のために、記憶トランジ
スタ毎に異なることがあることも理解されるであろう。
消去時間に従ってしきい値電圧のバラツキが大きくなっ
ていくことも更に同図から理解できるであろう。すなわ
ち、消去時間が長くなるのに従って、２つの記憶トラン
ジスタ間のしきい値電圧の差が大きくなる。上述のよう
に記憶トランジスタのしきい値電圧が負になると読み出
し動作に悪影響がでる。

【００１１】これを図１７を用いて説明する。いま、書
き込まれた状態のメモリセル１２から記憶情報を読み出
す場合を考える。同図の１７は、センスアンプを表す。
メモリセル１２を選択状態にするために、それが結合さ
れたワード線１３には、読み出し動作時の選択電圧、例
えば電源電圧Ｖcc（５Ｖ）が印加され、他のメモリセル
１４等にはそれらを非選択状態にするために、ワード線
１５等は読み出し動作時の非選択電圧、例えば回路の接
地電位０Ｖにされる。もし、記憶情報の読み出しが行わ
れるべきメモリセル１２に対応するデータ線１６に接続
された非選択状態のメモリセル１４等のしきい値が負に
されていると、ワード線１５の電圧、すなわち、メモリ
セルのコントロールゲートの電圧が０Ｖにされても、非
選択状態にされたメモリセル１４を介してデータ線１６
に不所望な電流（非選択リーク電流）が流れるため、読
み出し時間の遅れ、ひいては誤読み出しを引き起こす。

【００１２】また、書き込み動作の際にもメモリセル内
の記憶トランジスタのしきい値電圧が負であると悪影響
がある。通常ホットキャリアを利用した書き込み動作に
おいては、外部から与えられた書き込み用の高電圧（Ｖ
pp）がＭＯＳＦＥＴを介してメモリセル内の記憶トラン
ジスタのドレイン領域に印加される。上記ＭＯＳＦＥＴ
での電圧降下は、それを流れる電流によって変わる。そ
れ故、上記のように記憶トランジスタのしきい値電圧が
負の値となるような条件下では、上記ＭＯＳＦＥＴにお
ける電圧降下が大きくなりすぎてメモリセル内の記憶ト
ランジスタのドレインに印加される電圧が、上記電圧降
下分低くなる。この結果、書き込みに要する時間が増加
が引き起こされてしまう。したがって、上記のようなＥ
ＥＰＲＯＭでは消去後のしきい値電圧の値を精度良く制
御しなければならない。

【００１３】記憶情報の電気的消去を実現するために、
従来のＥＥＰＲＯＭ、例えば上記１９８０年のアイ・イ
ー・イー・イー、インターナショナル、ソリッド−ステ
ートサーキッツ コンファレンスの頁152 〜 153に記載
されたＥＥＰＲＯＭにおいては、メモリセルのそれぞれ
が記憶トランジスタと、これと直列接続された非選択リ
ーク電流を阻止するための選択トランジスタとから構成
されていた。このＥＥＰＲＯＭにおいては、記憶トラン
ジスタのコントロールゲートにプログラム線が結合さ
れ、選択トランジスタのゲートに選択線が結合されてい
る。すなわち、記憶トランジスタと選択トランジスタと
は別々のワード線に結合されている。

【００１４】また、図１８には、上記１９８７年のアイ
・イー・イー・イー、インターナショナル、ソリッド−
ステート サーキッツ コンファレンスの頁76〜77に記
載された電気的一括消去型のＥＥＰＲＯＭのメモリセル
の断面図が示されている。このメモリセルの動作は、上
記図１６に示したメモリセルの場合とほゞ同じである
が、記憶情報の消去が上記図１６のメモリセルと異な
り、記憶トランジスタのフローティングゲートとドレイ
ン領域間のトンネル現象を使って行われる。このメモリ
セルにおいては、ワード線に接続されべきゲート電極が
１つしかないが、実質的に２つのトランジスタから構成
されているとみなすことができる。すなわち、ゲート電
極とコントロールゲート電極とが一体化された選択トラ
ンジスタと記憶トランジスタとによってメモリセルが構
成されているとみなすことができる。

【００１５】このメモリセルは、上述のように実質的に
選択トランジスタを有するため、読み出し時の非選択リ
ーク電流の問題を解決している。しかしながら、書き込
み動作は、トンネル現象を利用した場合に比べ多くの電
流量を必要とするホットキャリアにより行われるため、
前述した書き込み動作の際の悪影響は改善されない。

【００１６】ＥＥＰＲＯＭ、例えば前述した１９８０年
のアイ・イー・イー・イー、インターナショナル、ソリ
ッド−ステート サーキッツ コンファレンスの頁152
〜頁153に開示されているＥＥＰＲＯＭにおいては、互
いに異なるワード線に接続された記憶トランジスタと選
択トランジスタとによって１個のメモリセルが構成され
る。これに対して、図１６及び図１８に示した電気的一
括消去型ＥＥＰＲＯＭのメモリセルにおいては、１本の
ワード線に接続された１個の記憶トランジスタによって
構成されている。

【００１７】このことは、図１６及び図１８に示したメ
モリセル等を回路図で表すことにより、より明確にな
る。そこで、図１９（Ａ）及び（Ｂ）には、上記したメ
モリセルの回路図が示されている。図１９（Ｂ）には、
上記１９８０年のアイ・イー・イー・イー、インターナ
ショナル、ソリッド−ステート サーキッツ コンファ
レンスによって発表されたメモリセルの回路図が示され
ている。同図において、Ｗ１，Ｗ２はそれぞれ異なるワ
ード線、Ｄはデータ線を示している。また、Ｑｓは選択
トランジスタを示しており、Ｑｍが記憶トランジスタを
示している。

【００１８】図１９（Ａ）には、上記図１６及び図１８
に示したメモリセルの回路図を示している。同図から理
解できるように、１個のメモリセルは１本のワード線に
そのコントロールゲートが接続され、１本のデータ線Ｄ
にそのドレインが接続され、１本のソース線Ｓにそのソ
ースが接続された１個の記憶トランジスタＱｍによって
構成されている。読み出し動作と書き込み動作のとき、
複数のメモリセルから所望の１個のメモリセルを選択す
るには、図１９（Ａ）においては、１本のワード線と１
本のデータ線とを選択すれば、その選択されたワード線
Ｗに接続され、かつ選択されたデータ線Ｄに接続された
１個のメモリセルを選択することができる。言い換える
ならば、１本のワード線と１本のデータ線とによって１
個のメモリセルを規定することができる。なお、図１９
（Ａ）においては、ソース線Ｓは、チップに形成された
他の全ての記憶トランジスタのソース線Ｓと共通、ある
いは１つのメモリブロックを構成する所定数のメモリセ
ル間でソース線Ｓは共通にされる。

【００１９】図１９（Ａ）に示したメモリセルは、１個
の記憶トランジスタで構成できるためにメモリセルを形
成するために必要とされるチップ上の面積をＥＰＲＯＭ
におけるそれ並に小さくすることができる。しかしなが
ら、記憶情報の電気的一括消去を実現するためには消去
後の記憶トランジスタのしきい値電圧を制御できるよう
にすることが不可欠である。

【００２０】これには消去を何回かに分割して行い、消
去をするたびに読み出しを行い、消去が十分であるかど
うかを確認し、十分でなければ再び消去をするという動
作を繰り返す必要がある。上記アイ・イー・イー・イー
・ジャーナル オブ ソリッドステート サーキッツ，
第２３巻第５号（１９８８年）第1157頁から第1163頁に
は、このような消去後のしきい値電圧の制御に関するア
ルゴリズムが提案されている。上記文献においては、こ
のアルゴリズムを電気的一括消去型ＥＥＰＲＯＭとは別
に設けられた外部のマイクロプロセッサで実行すること
が述べられている。また、通常の読み出し時における動
作可能電源電圧の下限電圧Ｖccmin を確保するために、
上記アルゴリズム中の読み出し時（消去ベリファイ時）
にはＥＥＰＲＯＭのチップ内でベリファイ電圧を発生さ
せることが述べられている。また、不揮発性半導体メモ
リ装置の消去方法として、特願昭６２−２７０１６８号
（特開平１−１１３９９７号公報）がある。

【００２１】

【発明が解決しようとする課題】上記の従来技術では、
上記のようなアルゴリズムがマイクロプロセッサにより
実行されるものであるため、電気的一括消去型ＥＥＰＲ
ＯＭをシステムに実装したまま消去動作を実行するのは
煩雑である。また、記憶情報の消去には比較的長い時間
が必要とされるため、この比較的長い時間にわたってマ
イクロプロセッサが上記ＥＥＰＲＯＭの消去動作に占有
されてしまい、事実上システムが停止してしまうという
重大な問題を有する。

【００２２】この発明の目的は、システムのスループッ
トを低下させることなく、ＥＥＰＲＯＭをシステムに実
装したまま電気的消去を実質的に可能にした半導体不揮
発性記憶装置を提供することにある。この発明の他の目
的は、外部から消去指示を与えるだけで自動的に消去が
実行される電気的一括消去型ＥＥＰＲＯＭを提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、それらのソースが共通に接
続され、それらのドレインが共通接続され、各々が第１
のしきい値電圧範囲とそれより高い第２のしきい値電圧
範囲の何れかにそのしきい値電圧が設定されることによ
り情報を記憶する複数のメモリセル及びかかる複数のメ
モリセルの所定のメモリセルを選択するためのアドレス
信号を発生するアドレスカウンタ回路とを有する半導体
不揮発性記憶装置において、上記複数のメモリセルのし
きい値電圧を一括して上記第１のしきい値電圧範囲に設
定するモード中に、上記アドレスカウンタ回路によって
順次選択されたメモリセルに上記第１のしきい値電圧範
囲から上記第２のしきい値電圧範囲の方向へ変化させる
如き電圧を印加し、その後上記複数のメモリセルに上記
第２のしきい値電圧範囲から上記第１のしきい値電圧範
囲への方向へ変化させる如き電圧を印加する。

【００２４】上記した手段によれば、半導体不揮発性記
憶装置自身が、記憶情報が消去されたか否かの確認のた
めの読み出しを伴う自動消去機能を持つため、それをシ
ステムに実装したままでの消去動作において、マイクロ
プロセッサからＥＥＰＲＯＭへの制御が消去開始を指示
するだけの僅かな時間となり、マイクロプロセッサの負
担が著しく軽減され、その結果システムのスループット
を向上させることができる。

【００２５】

【発明の実施の形態】図２０には、本発明を適用した電
気的一括消去型ＥＥＰＲＯＭ（以下、フラッシュＥＥＰ
ＲＯＭとも称する）のブロック図が示されている。同図
に示されている各回路ブロックは、特に制限されない
が、周知の半導体集積回路技術によって、１個の半導体
基板に形成されている。また、同図において“○”印は
フラッシュＥＥＰＲＯＭに設けられた外部端子を示して
いる。

【００２６】本願において、図面においては発明の理解
を容易にするため、論理記号の表記方法は、一般的な表
記方法に従っている。例えば、ロウレベルがアクティブ
レベルとなる信号は、制御信号を示すアルファベットに
上線を付したが、明細書ではそれに対応した信号は最後
にＢ（バーの意味）を付して表現している。例えば、チ
ップイネーブル信号はＣＥＢのように表している。

【００２７】同図において、Ｍ−ＡＲＹ−０〜Ｍ−ＡＲ
Ｙ−７のそれぞれは、互いに同様な構成にされたメモリ
アレイであり、特に制限されないが、複数のワード線
と、これらのワード線と交差するように配置された複数
のデータ線と、ワード線とデータ線との各交差部に設け
られたメモリセルとを有する。

【００２８】ＸＡＤＢは、ロウアドレスバッファであ
り、外部端子を介して供給される外部ロウアドレス信号
ＡＸを受けて、ロウアドレス信号ＡＸに応じた内部相補
ロウアドレス信号を形成する。ＸＤＣＲは、ロウアドレ
スデコーダであり、上記ロウアドレスバッファＸＡＤＢ
により形成された内部相補ロウアドレス信号を受け、こ
の内部ロウアドレス信号をデコードする。特に制限され
ないが、本実施例において、上記ロウアドレスバッファ
ＸＡＤＢ及びロウアドレスデコーダＸＤＣＲは、上記メ
モリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７に対して共
通にされている。すなわち、上記ロウアドレスデコーダ
ＸＤＣＲは、内部相補ロウアドレス信号をデコードする
ことによって、上記メモリアレイＭ−ＡＲＹ−０〜Ｍ−
ＡＲＹ−７のそれぞれにおける複数のワード線から、外
部ロウアドレス信号ＡＸによって指示された１本のワー
ド線を選択するワード線選択信号を形成する。これによ
り、各メモリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７の
それぞれから１本のワード線が選択される。

【００２９】同図において、ＹＡＤＢはカラムアドレス
バッファであり、外部端子を介して供給される外部カラ
ムアドレス信号ＡＹを受け、この外部カラムアドレス信
号ＡＹに従った内部相補カラムアドレス信号を形成す
る。ＹＤＣＲはカラムアドレスデコーダであり、上記カ
ラムアドレスバッファＹＡＤＢにより形成された内部相
補カラムアドレス信号をデコードして、外部カラムアド
レス信号ＡＹに従ったデータ線選択信号を形成する。同
図には図示されていないが、メモリアレイＭ−ＡＲＹ−
０〜Ｍ−ＡＲＹ−７のそれぞれには、上記データ線選択
信号を受けてメモリアレイ内の複数のデータ線のうちの
上記外部カラムアドレス信号ＡＹによって指示された１
本のデータ線を、メモリアレイに対応した共通データ線
（図示しない）に結合させるカラムスイッチが設けられ
ている。

【００３０】このようにして、メモリアレイＭ−ＡＲＹ
−０〜Ｍ−ＡＲＹ−７のそれぞれにおいて、上記外部ロ
ウアドレス信号ＡＸと外部カラムアドレス信号ＡＹに従
った１本のワード線と１本のデータ線が選択され、選択
されたワード線とデータ線との交差部に設けられたメモ
リセルが選択される。すなわち、選択されたワード線及
びデータ線に結合されたメモリセルが、全メモリアレイ
内の複数のメモリセルから選択される。結果として、そ
れぞれのメモリアレイから１個ずつのメモリセルが選択
される。

【００３１】特に制限されないが、本実施例において
は、それぞれのメモリアレイから選択されたメモリセル
に対して、ほゞ同時に書き込み動作あるいは読み出し動
作が行われる。すなわち、８ビット単位で情報の書き込
みあるいは読み出し動作が行われる。そのために、本実
施例のＥＥＰＲＯＭには、８個の外部入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７が設けられており、メモリアレイＭ−ＡＲ
Ｙ−０〜Ｍ−ＡＲＹ−７と、それに対応する外部入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７との間に、データ入力バッファ
ＤＩＢ、データ出力バッファＤＯＢ、センスアンプＳＡ
及びスイッチ用のＭＯＳＦＥＴＱ１８，Ｑ１６が設けら
れている。

【００３２】上記メモリアレイＭ−ＡＲＹ−０を例にす
ると、書き込み動作の場合、上記選択されたメモリセル
は、書き込み制御信号ｗｒによってオン状態にされたＭ
ＯＳＦＥＴＱ１８を介してデータ入力バッファＤＩＢ−
０の出力ノードに結合され、読み出し動作の場合には、
読み出し制御信号ｒｅによってオン状態にされたＭＯＳ
ＦＥＴＱ１６を介してセンスアンプＳＡ−０の入力ノー
ドに結合される。外部入出力端子Ｉ／Ｏ０には、上記デ
ータ入力バッファＤＩＢ−０の入力ノードが結合される
とともに、データ出力バッファＤＯＢ−０を介して上記
センスアンプＳＡ−０の出力ノードが結合される。残り
のメモリアレイＭ−ＡＲＹ−１〜Ｍ−ＡＲＹ−７につい
ても、上述したメモリアレイＭ−ＡＲＹ−０と同様にし
て外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ７に結合されてい
る。

【００３３】同図において、ＬＯＧＣは自動消去の制御
動作を行うための内部回路であり、後で詳しく説明す
る。また、ＣＮＴＲはタイミング制御回路であり、外部
端子ＣＥＢ、ＯＥＢ、ＷＥＢ、ＥＥＢ及びＶppに供給さ
れる外部信号あるいは電圧と、上記内部回路ＬＯＧＣか
らの信号に応答して、上述した制御信号ｗｒ、ｒｅ等を
含むタイミング信号を形成する。同図において、Ｖccは
各タイミングブロックに電源電圧Ｖccを供給するための
外部端子であり、Ｖssは各回路ブロックに回路の接地電
位Ｖssを供給するための外部端子である。なお、上述し
た説明では各メモリアレイ毎にワード線が分割されてい
るように述べたが、各メモリアレイに対してワード線は
共通にしてもよい。

【００３４】図１には、上記図２０に示されたフラッシ
ュＥＥＰＲＯＭにおける１個のメモリアレイＭ−ＡＲ
Ｙ、その周辺回路、ロウアドレスバッファ、カラムアド
レスバッファ、ロウアドレスデコーダ、カラムアドレス
デコーダ、タイミング制御回路ＣＮＴＲ及び内部回路Ｌ
ＯＧＣの詳しいブロック図が示されている。前述した説
明から容易に理解できるように、図１に示されている各
回路素子は、特に制限されないが、公知のＣＭＯＳ（相
補型ＭＯＳ）集積回路の製造技術によって、１個の単結
晶シリコンのような半導体基板上において形成されてい
る。同図において、ＰチャンネルＭＯＳＦＥＴは、その
チャンネル（バックゲート）部に矢印が付加されること
によってＮチャンネルＭＯＳＦＥＴと区別される。この
ことは他の図面においても同様である。

【００３５】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコン層からなるようなゲ
ート電極から構成される。ＰチャンネルＭＯＳＦＥＴ
は、上記半導体基板表面に形成されたＮ型ウェル領域に
形成される。これによって、半導体基板は、その上に形
成された複数のＮチャンネルＭＯＳＦＥＴの共通の基板
ゲートを構成し、回路の接地電位Ｖssが供給される。Ｎ
型ウェル領域は、その上に形成されたＰチャンネルＭＯ
ＳＦＥＴの基板ゲートを構成する。ＰチャンネルＭＯＳ
ＦＥＴの基板ゲートすなわちＮ型ウェル領域には、電源
電圧Ｖccが供給される。ただし、電源電圧Ｖccよりも高
い高電圧を処理する回路を構成するところのＰチャンネ
ルＭＯＳＦＥＴが形成されるＮ型ウェル領域には、特に
制限されないが、外部端子Ｖppを介して外部から与えら
れる高電圧Ｖpp、あるいはＥＥＰＲＯＭの内部で発生さ
れた高電圧等が供給される。

【００３６】あるいは、上記集積回路は、単結晶Ｎ型シ
リコンからなる半導体基板上に形成してもよい。この場
合、ＮチャンネルＭＯＳＦＥＴと不揮発性記憶素子はＰ
型ウェル領域に形成され、ＰチャンネルＭＯＳＦＥＴは
Ｎ型半導体基板上に形成される。

【００３７】以下、本実施例のフラッシュＥＥＰＲＯＭ
について、図１を用いて更に詳しく説明するが、理解を
容易にするために、以下の説明では上述した図２０の説
明と重複する場合がある。

【００３８】特に制限されないが、この実施例のフラッ
シュＥＥＰＲＯＭは、外部端子を介して外部から供給さ
れるＸ（ロウ），Ｙ（カラム）アドレス信号ＡＸ，ＡＹ
を受けるアドレスバッファＸＡＤＢ，ＹＡＤＢによって
内部相補アドレス信号が形成され、アドレスデコーダＸ
ＤＣＲ，ＹＤＣＲに供給される。特に制限されないが、
上記アドレスバッファＸＡＤＢ，ＹＡＤＢは内部チップ
選択信号ｃｅＢにより活性化され、外部端子から供給さ
れる外部アドレス信号ＡＸ，ＡＹを取り込み、外部端子
から供給された外部アドレス信号と同相の内部アドレス
信号と逆相の内部アドレス信号とからなる相補アドレス
信号を形成する。また、上記アドレスバッファＸＡＤ
Ｂ，ＹＡＤＢには、上述したチップ選択信号ｃｅＢのほ
かに、消去モードを示す信号ＥＳ、内部アドレス信号Ａ
ＸＩ、ＡＹＩ等が供給されている。しかしながら、これ
らの信号ＥＳ，ＡＸＩ，ＹＡＩ等は、後述する消去モー
ドで使われる信号であり、通常の書き込みあるいは読み
出しモードにおいては、上記アドレスバッファＡＸＤ
Ｂ，ＹＡＤＢの動作に対して影響を与えない。

【００３９】ロウ（Ｘ）アドレスデコーダＸＤＣＲは、
アドレスデコーダ活性化信号ＤＥにより活性化され、対
応するアドレスバッファＸＡＤＢからの相補アドレス信
号に従った１本のワード線をメモリアレイＭ−ＡＲＹ内
の複数のワード線から選択信号する選択信号を形成す
る。

【００４０】カラム（Ｙ）アドレスデコーダＹＤＣＲ
も、上記アドレスデコーダ活性化信号ＤＥにより活性化
され、対応するアドレスバッファＹＡＤＢからの相補ア
ドレス信号に従った１本のデータ線をメモリアレイＭ−
ＡＲＹ内の複数のデータ線から選択する選択信号を形成
する。

【００４１】上記メモリアレイＭ−ＡＲＹは、複数のワ
ード線と上記ワード線と交差するように配置された複数
のデータ線と、ワード線とデータ線との各交差部に設け
られた複数のメモリセルとを有する。同図には、このメ
モリアレイＭ−ＡＲＹの一部が代表として例示的に示さ
れている。すなわち、図１には、複数のワード線のうち
のワード線Ｗ１，Ｗ２と、複数のデータ線のうちのデー
タ線Ｄ１，Ｄ２，Ｄｎと、これらちのデータ線とワード
線との交差部に設けられたメモリセルとが、例示的に示
されている。メモリセルのそれぞれは前記図１９（Ａ）
で述べたように、１個の記憶トランジスタ（不揮発性記
憶素子）によって構成されている。すなわち、各メモリ
セルのそれぞれは、コントロールゲートとフローティン
グゲートを有するスタックドゲート構造の１個の記憶ト
ランジスタによって構成されている。同図に例示的に示
されたメモリセルは、記憶トランジスタ（不揮発性記憶
素子）Ｑ１〜Ｑ６により構成されている。前述したよう
に上記記憶トランジスタは、特に制限されないが、ＥＰ
ＲＯＭの記憶トランジスタと類似の構造とされている。
ただし、その消去動作が前にも述べ、又は後でも述べる
ようにフローティングゲートとソース線ＣＳに結合され
るソース領域との間のトンネル現象を利用して電気的に
行われる点が、紫外線を用いたＥＰＲＯＭの消去方法と
異なる。

【００４２】上記メモリアレイＭ−ＡＲＹにおいて、同
じ行に配置された記憶トランジスタＱ１〜Ｑ３（Ｑ４〜
Ｑ６）のコントロールゲート（メモリセルの選択ノー
ド）は、それぞれ対応するワード線Ｗ１（Ｗ２）に接続
され、同じ列に配置された記憶トランジスタＱ１，Ｑ４
〜Ｑ３，Ｑ６のドレイン領域（メモリセルの入出力ノー
ド）は、それぞれ対応するデータ線Ｄ１〜Ｄｎに接続さ
れている。上記記憶トランジスタのソース領域は、ソー
ス線ＣＳに結合される。

【００４３】この実施例においては、特に制限されない
が、ソース線ＣＳに、消去回路ＥＲＣによりスイッチ制
御されるＮチャンネルＭＯＳＦＥＴＱ１０とＰチャンネ
ルＭＯＳＦＥＴＱ１７とが接続されている。上記消去回
路ＥＲＣは、書き込みモードのときと読み出しモードと
きに、上記ＮチャンネルＭＯＳＦＥＴＱ１０をオン状態
にさせ、上記ソース線ＣＳに回路の接地電位Ｖssが与え
られるようにする。一方、消去モードのときには、上記
ＰチャンネルＭＯＳＦＥＴＱ１７をオン状態にさせ、上
記ソース線ＣＳに消去用の高電圧Ｖppが与えられるよう
にする。

【００４４】なお、上記メモリアレイＭ−ＡＲＹの部分
的な消去を可能にしたいなら、マトリックス状に配置さ
れる記憶トランジスタが縦方向にＭブロックに分割さ
れ、各ブロック毎に上記ソース線に相当するソース線が
それぞれに設けられる。上記のように、それぞれのブロ
ックに設けられたソース線ＣＳのそれぞれには上記のよ
うな消去回路ＥＲＣとＭＯＳＦＥＴＱ１０，Ｑ１７がそ
れぞれ設けられる。この場合、複数ブロックのうち、ど
のブロックに対して消去を行うかを決めるために、各消
去回路をアドレス信号により指定することが必要とされ
る。上述した実施例においては、メモリアレイＭ−ＡＲ
Ｙを構成する全メモリセルの記憶情報が一括して消去さ
れる。この場合には、ソース線ＣＳは１つとされ、それ
に対応して上記消去回路ＥＲＣとＭＯＳＦＥＴＱ１０と
Ｑ１７が設けられる。

【００４５】本実施例のＥＥＰＲＯＭにおいては、特に
制限されないが、８ビットのような複数ビットの単位で
の書き込み／読み出しが行われるため、上記メモリアレ
イＭ−ＡＲＹは、図２０に示したように合計で８組（Ｍ
−ＡＲＹ−０〜Ｍ−ＡＲＹ−７）のように複数組設けら
れる。なお、１６ビットの単位での情報の書き込みある
いは読み出しを行う場合には、例えば上記メモリアレイ
Ｍ−ＡＲＹが１６組設けられる。

【００４６】上記１つのメモリアレイＭ−ＡＲＹを構成
する各データ線Ｄ１〜Ｄｎは、上記カラムアドレスデコ
ーダＹＤＣＲによって形成された選択信号を受けるカラ
ム（列）選択スイッチＭＯＳＦＥＴＱ７〜Ｑ９（カラム
スイッチ）を介して、選択的に共通データ線ＣＤに接続
される。共通データ線ＣＤには、外部端子Ｉ／Ｏから入
力される書込みデータを受ける書込み用のデータ入力バ
ッファＤＩＢの出力端子がスイッチＭＯＳＦＥＴＱ１８
を介して接続される。同様に他の残り７個のメモリアレ
イＭ−ＡＲＹに対しても、上記図２０で述べたように、
上記と同様なカラム選択スイッチＭＯＳＦＥＴが設けら
れ、上記カラムアドレスデコーダＹＤＣＲからの選択信
号が供給される。なお、各メモリアレイ毎に異なるカラ
ムアドレスデコーダを設け、カラム選択スイッチＭＯＳ
ＦＥＴが対応するカラムアドレスデコーダからの選択信
号によってスイッチ制御されるようにしてもよい。

【００４７】上記メモリアレイＭ−ＡＲＹに対応して設
けられる共通データ線ＣＤは、スイッチＭＯＳＦＥＴＱ
１６を介してセンスアンプＳＡの入力段回路を構成する
ところの初段増幅回路の入力端子に結合される。便宜
上、上記初段増幅回路を構成するところのＭＯＳＦＥＴ
Ｑ１１〜Ｑ１５と、縦列形態のＣＭＯＳインバータ回路
Ｎ１及びＮ２とによって構成される回路をセンスアンプ
ＳＡと呼ぶ事とする。センスアンプＳＡには、通常読み
出し時には、比較的低い電源電圧ＶccがセンスアンプＳ
Ａの電源として電源電圧端子Ｖcc／Ｖcvに供給され、後
で述べる消去ベリファイ時には上記電源電圧Ｖccの値よ
り低い電位を有する電圧Ｖcvが電源として上記電源電源
電圧端子Ｖcc／Ｖcvが供給される。

【００４８】上記例示的に示されている共通データ線Ｃ
Ｄは、読み出し制御信号ｒｅによりオン状態にされるＭ
ＯＳＦＥＴＱ１６を通して、Ｎチャンネル型の増幅ＭＯ
ＳＦＥＴＱ１１のソースに接続される。この増幅ＭＯＳ
ＦＥＴＱ１１のドレインと、センスアンプＳＡの電源電
圧端子Ｖcc／Ｖcvとの間には、そのゲートに回路の接地
電位Ｖssが印加されたＰチャンネル型の負荷ＭＯＳＦＥ
ＴＱ１２が設けられている。上記負荷ＭＯＳＦＥＴＱ１
２は、読み出し動作のために共通データ線ＣＤにプリチ
ャージ電流を流すような動作を行う。

【００４９】上記増幅ＭＯＳＦＥＴＱ１１の感度を高く
するため、スイッチＭＯＳＦＥＴＱ１６を介した共通デ
ータ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥ
ＴＱ１３とＰチャンネル型の負荷ＭＯＳＦＥＴＱ１４と
からなる反転増幅回路の入力である駆動ＭＯＳＦＥＴＱ
１３のゲートに供給されている。この反転増幅回路の出
力電圧は、上記増幅ＭＯＳＦＥＴＱ１１のゲートに供給
される。さらに、センスアンプＳＡの非動作期間におい
て、センスアンプＳＡが無駄な電流を消費するのを防止
するために、上記増幅ＭＯＳＦＥＴＱ１１のゲートと回
路の接地電位点Ｖssとの間には、ＮチャンネルＭＯＳＦ
ＥＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５と上
記ＰチャンネルＭＯＳＦＥＴＱ１４のゲートには、セン
スアンプの動作タイミング信号ｓｃＢが共通に供給され
る。

【００５０】メモリセルの読み出し時において、センス
アンプ動作タイミング信号ｓｃＢはロウレベルにされ
る。これにより、ＭＯＳＦＥＴＱ１４はオン状態に、Ｍ
ＯＳＦＥＴＱ１５はオフ状態にされる。メモリセルを構
成する記憶トランジスタは、予め書き込まれたデータに
従って、読み出し動作時におけるワード線の選択レベル
に対して高いしきい値電圧か又は低いしきい値電圧を持
つ。

【００５１】読み出し動作において、上述した各アドレ
スデコーダＸＤＣＲ，ＹＤＣＲによってメモリアレイＭ
−ＡＲＹを構成する複数のメモリセルから選択された１
個のメモリセルが、ワード線が選択レベルにされている
にもかかわらずオフ状態となっている場合、共通データ
線ＣＤは、ＭＯＳＦＥＴＱ１２とＱ１１から供給される
電流によって比較的低い電位に制限されたハイレベルに
される。一方、選択された上記メモリセルが、ワード線
の選択レベルによってオン状態となっている場合、共通
データ線ＣＤは、比較的高い電位に制限されたロウレベ
ルにされる。

【００５２】この場合、共通データ線ＣＤのハイレベル
は、このハイレベルの電位を受ける反転増幅回路（ＭＯ
ＳＦＥＴＱ１３，Ｑ１４）により形成された比較的低い
レベルの出力電圧がＭＯＳＦＥＴＱ１１のゲートに供給
されることによって、上述のように比較的低い電位に制
限される。一方、共通データ線ＣＤのロウレベルは、こ
のロウレベルの電位を受ける反転増幅回路（ＭＯＳＦＥ
ＴＱ１３，Ｑ１４）により形成された比較的高いレベル
の電圧がＭＯＳＦＥＴＱ１１のゲートに供給されること
によって、上述のように比較的高い電位に制限される。
各データ線Ｄ１〜Ｄｎとソース線との間に設けられたデ
ータ線放電ＭＯＳＦＥＴＱ１９〜Ｑ２１は、そのゲート
に供給されるゲートバイアス信号ＤＳが後述するように
中間レベルにされるため、カラムアドレスデコーダＹＤ
ＣＲによって選択されていない状態のデータ線、すなわ
ち、非選択状態のデータ線の電荷が放電される。

【００５３】なお、上記増幅用のＭＯＳＦＥＴＱ１１
は、ゲート接地型ソース入力の増幅動作を行い、その出
力信号をＣＭＯＳインバータ回路Ｎ１の入力に伝える。
ＣＭＯＳインバータ回路Ｎ２は、上記ＣＭＯＳインバー
タ回路Ｎ１の出力信号を波形整形した信号Ｓ０（図１の
メモリアレイＭ−ＡＲＹが図２０のメモリアレイＭ−Ａ
ＲＹ−０の場合）を形成して対応したデータ出力バッフ
ァＤＯＢ─０の入力に伝える。データ出力バッファＤＯ
Ｂ─０は、上記信号Ｓ０を増幅して外部端子Ｉ／Ｏ０か
ら送出させる。

【００５４】データ出力バッファは、上記のような読み
出しデータの出力機能の他、次のような機能が設けられ
ている。後で図１１を用いて述べるが、８個の外部入出
力端子のうちＩ／Ｏ０ないしＩ／Ｏ６に対応したデータ
出力バッファＤＯＢ−０〜ＤＯＢ−６は、データ出力バ
ッファ活性化信号ＤＯ，ＤＯＢにより高インピーダンス
を含む３状態の出力動作を行う。これに対して、外部入
出力端子Ｉ／Ｏ７に対応したデータ出力バッファＤＯＢ
−７は、上記信号ＤＯ，ＤＯＢとは異なるデータ出力バ
ッファ活性化信号信号ＤＯ７，ＤＯ７Ｂによって制御さ
れる。このデータ出力バッファＤＯＢ−７は、ＥＥＰＲ
ＯＭの内部消去状態を外部へ読み出すというデータポー
リングモードに用いられる。

【００５５】また、上記外部入出力端子Ｉ／Ｏから供給
される書き込みデータは、データ入力バッファＤＩＢを
介して、上記共通データ線ＣＤに伝えられる。他のメモ
リアレイＭ−ＡＲＹに対応した共通データ線と外部入出
力端子との間においても、図２０に示したように、上記
同様な入力段回路及びセンスアンプＳＡ並びにデータ出
力バッファＤＯＢからなる読み出し回路と、データ入力
バッファＤＩＢからなる書き込み回路とがそれぞれ設け
られる。

【００５６】タイミング制御回路ＣＮＴＲは、特に制限
されないが、外部端子ＣＥＢ、ＯＥＢ、ＷＥＢ、ＥＥＢ
（以下、単に信号ＣＥＢ、ＯＥＢ、ＷＥＢ及びＥＥＢの
ように呼ぶ場合がある）及びＶppに供給されるチップイ
ネーブル信号ＣＥＢ，アウトプットイネーブル信号ＯＥ
Ｂ，ライトイネーブル信号ＷＥＢ，イレーズイネーブル
信号ＥＥＢ及び書込み／消去用高電圧Ｖppと、後述する
ような自動消去動作の制御を行う内部回路ＬＯＧＣから
供給されるプレライトパルスＰＰ，消去モードを示す信
号ＥＳ，デコーダ制御信号ＤＣ，消去ベリファイ信号Ｅ
Ｖ，自動消去モード設定遅延信号ＡＥＤ及びベリファイ
時センスアンプ活性化信号ＶＥ等に応じて、内部制御信
号ｃｅＢ，センスアンプの動作タイミング信号ｓｃＢ等
の内部タイミング信号を形成するとともに、アドレスデ
コーダ等に選択的に供給され読み出し用低電圧Ｖcc／消
去ベリファイ用低電圧Ｖcv／書き込み用高電圧Ｖppの電
圧切り換えを行い、これらの電圧のうちのいずれかを選
択的に出力する。

【００５７】

【表１】

【００５８】

【表２】

【００５９】上記内部回路ＬＯＧＣにより形成される上
記各信号ＰＰ，ＥＳ，ＤＣ，ＥＶ，ＡＥＤ及びＶＥ等
は、消去以外のモードではタイミング制御回路ＣＮＴＲ
の動作に影響を与えない。すなわち、消去モードのとき
のみ、上記各信号ＰＰ，ＥＳ，ＤＣ，ＥＶ，ＡＥＤ及び
ＶＥ等が有効とされ、これらの信号に応じた消去動作の
ための各種信号が上記タイミング制御回路ＣＮＴＲによ
って発生される。

【００６０】図６と図７には、上記タイミング制御回路
ＣＮＴＲの要部の一実施例の回路図が示されている。上
記の表１には、上記外部端子を介してフラッシュＥＥＰ
ＲＯＭへ供給される各外部信号とそれに対応した動作モ
ードが示され、表２には各外部信号にもとづいて形成さ
れる内部タイミング信号のうちのいくつかの内部タイミ
ング信号とが示されている。これらの表１、表２におい
ては、Ｈはハイレベル、Ｌはロウレベル、Ｖppは電源電
圧Ｖcc（例えば５Ｖ）よりも高い電圧（例えば約１２
Ｖ）を示している。上記表１と表２の外部端子Ｉ／Ｏの
欄において、Ｈｚはハイインピーダンスの状態、input
はデータ入力、outputはデータ出力を示しており、特に
output(I/O7)は、外部入出力端子Ｉ／Ｏ７がデータ出力
であることを示している。

【００６１】上記の表１、表２において、＊はハイレベ
ル（Ｈ）でもロウレベル（Ｌ）でも良いことを表してお
り、Ｏは上記内部回路ＬＯＧＣから上記タイミング制御
回路ＣＮＴＲへ供給される信号によって、そのレベルが
変化することを表している。この表１と表２の見方につ
いて、読み出しモードを例にして説明する。他のモード
についても同様であるので、以下の例から容易に理解で
きるであろう。

【００６２】外部からフラッシュＥＥＰＲＯＭへ、ロウ
レベル（Ｌ）のチップイネーブル信号ＣＥＢ、アウトプ
ットイネーブル信号ＯＥＢと、ハイレベル（Ｈ）のライ
トイネーブル信号ＷＥＢ、イレーズイネーブル信号ＥＥ
Ｂが供給されるとともに、フラッシュＥＥＰＲＯＭの外
部端子Ｖppに電源電圧Ｖccのような低電圧が印加される
と、上記タイミング制御回路ＣＮＴＲによって読み出し
モードが指示されたものと判定し、タイミング制御回路
ＣＮＴＲ及び内部回路ＬＯＧＣは、内部信号ＶＰ、Ｅ
Ｖ、ｗｐ、ｗｒ、ＡＥＤ、ＤＣ、ＥＳ、ＰＯＬＭ、ＰＰ
のそれぞれをロウレベル（Ｌ）にし、内部信号ＳＣ、ｒ
ｅ、ＤＥのそれぞれをハイレベル（Ｈ）にする。そし
て、アドレス信号によって指示されたメモリセルに保持
されていたところのデータが外部入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７から出力される。

【００６３】本明細書において、互いに同じ信号あるい
は同じ端子には、同一の記号が示されている。また、図
面においてアルファベット文字の上部に“─”が付され
た記号によって表されている信号は、同じアルファベッ
ト文字で表され、“─”が上部に付されていない信号で
表されている信号に対して位相反転された信号を示して
いる。例えば記号ｖｐＢは記号ｖｐで表されている信号
に対して位相反転された信号である。なお、この信号ｖ
ｐは、上記外部端子Ｖppに高電圧Ｖppが印加されたとき
ハイレベル（Ｖcc）となり、それ以外ではロウレベル
（Ｖss) となる。

【００６４】上記タイミング制御回路ＣＮＴＲの主要部
を構成する図６と図７の回路については、その動作を逐
一詳細に説明しないが、動作モードを表す上記表１、表
２と後述する動作説明から容易に理解されよう。

【００６５】チップイネーブル信号ＣＥＢがハイレベル
にされ、外部端子Ｖppに高電圧が供給されない状態では
上記フラッシュＥＥＰＲＯＭは非選択状態となる。

【００６６】チップイネーブル信号ＣＥＢがロウレベル
にされ、アウトプットイネーブル信号ＯＥＢがロウレベ
ルにされ、ライトイネーブル信号ＷＥＢがハイレベルに
され、イレーズイネーブル信号ＥＥＢがハイレベルにさ
れ、外部端子Ｖppに高電圧が供給されない状態では、上
述のように読み出しモードとされ、上記内部チップイネ
ーブル信号ｃｅＢはロウレベルに、アドレスデコーダ活
性化信号ＤＥ，センスアンプの動作タイミング信号ｓ
ｃ，読み出し信号ｒｅのそれぞれがハイレベルにされ
る。

【００６７】また、このときアドレスデコーダＸＤＣ
Ｒ，ＹＤＣＲ、データ入力回路ＤＩＢのそれぞれには、
その動作電圧として低電圧Ｖcc（約５Ｖ）が上記タイミ
ング制御回路ＣＮＴＲから供給される。これにより、セ
ンスアンプＳＡが動作状態になって上記のような読み出
し動作が行われる。このとき、図６に示した回路によっ
て、データ線放電ＭＯＳＦＥＴ非活性化信号ＳＢがロウ
レベルにされる。これに応じて、非活性化信号ＳＢを受
けるＮチャンネルＭＯＳＦＥＴ（図７）がオフ状態にさ
れ、同じく非活性化信号ＳＢを受けるＰチャンネルＭＯ
ＳＦＥＴ（図７）がオン状態にされる。このときセンス
アンプ動作タイミング信号ｓｃがハイレベルされるた
め、この信号ｓｃを受けるＮチャンネルＭＯＳＦＥＴ
（図７）がオン状態にされ、同じく信号ｓｃを受けるＰ
チャンネルＭＯＳＦＥＴ（図７）がオフ状態にされる。
そのため、データ線放電ＭＯＳＦＥＴゲートバイアス信
号ＤＳは直列形態にされる２つのＰチャンネルＭＯＳＦ
ＥＴ（図７）と３つのＮチャンネルＭＯＳＦＥＴ（図
７）のコンダクタンス比に従って中間電圧となり、上記
メモリアレイＭ−ＡＲＹのデータ線に設けられたデータ
線放電ＭＯＳＦＥＴＱ１９ないしＱ２１を制御して、非
選択状態のデータ線の電荷を放電させる。

【００６８】チップイネーブル信号ＣＥＢがロウレベル
にされ、アウトプットイネーブル信号ＯＥＢがハイレベ
ルにされ、ライトイネーブル信号ＷＥＢがロウレベルに
され、イレーズイネーブル信号ＥＥＢがハイレベルにさ
れ、外部端子Ｖppに高電圧（例えば約１２Ｖ）が供給さ
れた状態ならば書き込みモードとされる。このとき、上
記内部チップイネーブル信号ｃｅＢはロウレベルに、ア
ドレスデコーダ活性化信号ＤＥ，書き込みモード信号Ｗ
Ｐ，書き込み制御信号ｗｒ，書き込みパルスＰＧはそれ
ぞれはハイレベルにされ、ゲートバイアス信号ＤＳ，セ
ンスアンプ動作タイミング信号ｓｃＢ，読み出し制御信
号ｒｅ，データ出力バッファ活性化信号ＤＯ及びＤＯ７
はそれぞれはロウレベルにされる。

【００６９】上記信号ＤＥのハイレベルによりアドレス
デコーダＸＤＣＲ及びＹＤＣＲのそれぞれが活性化さ
れ、上記メモリアレイＭ−ＡＲＹを構成する複数のワー
ド線及び複数のデータ線から、外部アドレス信号ＡＸ，
ＡＹによって指示された１つのワード線と、１つのデー
タ線が選択される。このとき、アドレスデコーダＸＤＣ
Ｒ，ＹＤＣＲ及びデータ入力バッファＤＩＢには、その
動作電圧として高電圧Ｖppが上記タイミング制御回路Ｃ
ＮＴＲから供給される。上述のように、このとき読み出
し制御信号ｒｅはロウレベルにされるため、上記ＭＯＳ
ＦＥＴＱ１６はオフ状態にされ、ゲートバイアス信号Ｄ
Ｓのロウレベルにより上記放電ＭＯＳＦＥＴＱ１９ない
しＱ２１もオフ状態にされ、センスアンプ動作タイミン
グ信号ｓｃＢのロウレベルによってセンスアンプＳＡは
非活性化される。また、このときデータ出力バッファ活
性化信号ＤＯ及びＤＯ７はロウレベルであるため、デー
タ出力バッファＤＯＢ−０〜ＤＯＢ−７のそれぞれは非
活性化される。なお、データ出力バッファＤＯＢの構成
については、後で図１１を用いて述べる。

【００７０】書き込みが行われるべきメモリセルの選択
ノードが結合されたワード線、言い換えるならば、選択
されたワード線は、その動作電圧として高電圧Ｖppが供
給されたアドレスデコーダＸＤＣＲによって、その電位
が上記高電圧Ｖppに従った高電圧、例えば約１２Ｖのよ
うな高電圧にされる。一方、選択されたデータ線は、書
き込むべき情報に従って、データ入力バッファＤＩＢに
より高電圧又は低い電位にされる。

【００７１】メモリセルは、前述したように図１６に示
した記憶トランジスタにより構成される。その選択ノー
ドが選択されたワード線に結合され、その入出力ノード
が選択されたデータ線に結合されたメモリセル、すなわ
ち、選択されたメモリセルにおいて、それを構成する記
憶トランジスタのフローティングゲートに電子を注入す
る場合、選択されたデータ線の電位は書き込み制御信号
ｗｒのハイレベルに応じてオン状態にされたＭＯＳＦＥ
ＴＱ１８とデータ入力バッファＤＩＢを介して高電圧Ｖ
ppに従った高電圧にされる。これにより、記憶トランジ
スタにチャンネル飽和電流が流れ、データ線に結合され
たドレイン領域近傍のピンチオフ領域では高電界により
加速された電子がイオン化を起こし、高エネルギーを持
つ電子、いわゆるホットエレクトロンが発生する。

【００７２】一方、この記憶トランジスタのフローティ
ングゲートの電位は、ワード線が結合されたコントロー
ルゲートの電圧とドレイン領域の電圧、及び半導体基板
とフローティングゲート間の容量とフローティングゲー
トとコントロールゲートとの容量とで決まる値となる。
これにより、フローティングゲートにホットエレクトロ
ンが誘引され、フローティングゲートの電位が負にな
る。フローティングゲートの電位が負とされることによ
り、電子の注入された記憶トランジスタのしきい値電圧
は、電子の注入を行う前に比べて上昇し、高くなる。

【００７３】これに対して、選択されたメモリセルにお
いて、それを構成する記憶トランジスタのフローティン
グゲートに電子を注入しない場合、記憶トランジスタの
しきい値電圧は上昇せず、比較的低い値に保持される。
選択されたメモリセルにおいて、それを構成する記憶ト
ランジスタのフローティングゲートに電子の注入を行わ
ないようにするためには、上記記憶トランジスタのドレ
イン領域に、選択されたデータ線、上記オン状態にされ
たＭＯＳＦＥＴＱ１８及びデータ入力バッファＤＩＢを
介して、上記ドレイン領域の近傍のピンチオフ領域でホ
ットエレクトロンが発生しないような低い電圧が印加さ
れるようにすればよい。

【００７４】選択されたメモリセルの記憶トランジスタ
のドレイン領域に上述したような高電圧を印加するか、
上述したような低い電圧を印加するかは書き込むべき情
報によって定められる。後で図２２を用いて述べるデー
タ入力バッファＤＩＢが、外部入出力端子Ｉ／Ｏを介し
て供給される情報に従って上述した高電圧又は低い電圧
を形成し、形成された電圧が上述のようにして選択され
たデータ線に伝えられる。

【００７５】電子がフローティングゲートに注入される
ことによって、そのしきい値電圧が高くされた記憶トラ
ンジスタは、読み出しモードの際に、そのコントロール
ゲートに選択レベル（例えば５Ｖ）の選択信号が供給さ
れても、すなわち、選択ノードが結合されたワード線が
選択されても、導通状態とはならず、非導通状態とな
る。これに対して、電子の注入が行われなかった記憶ト
ランジスタは、そのしきい値電圧が比較的低い電圧に保
持されているため、読み出しモードの際、選択レベルの
選択信号が供給されると、すなわち、ワード線の選択動
作によって、導通状態となり、電流が流れる。

【００７６】なお、書き込みモードにおいて、選択され
なかったメモリセルにおいては、それを構成する記憶ト
ランジスタのコントロールゲート又は／及びドレイン領
域に高電圧が印加されない。そのため、フローティング
ゲートへの電子の注入が行われず、記憶トランジスタの
しきい値電圧は変化しない。

【００７７】チップイネーブル信号ＣＥＢがロウレベル
にされ、アウトプットイネーブル信号ＯＥＢがロウレベ
ルにされ、ライトイネーブル信号ＷＥＢがハイレベルに
され、イレーズイネーブル信号ＥＥＢがハイレベルにさ
れ、外部端子Ｖppに高電圧Ｖppが供給された状態なら
ば、書き込みベリファイモードとされる。外部端子Ｖpp
に高電圧Ｖppが供給されている以外は、前記読み出しモ
ードと同じ状態である。アドレスデコーダＸＤＣＲ，Ｙ
ＤＣＲ及びデータ入力回路ＤＩＢのそれぞれにはその動
作電圧が上記高電圧Ｖppから低電圧Ｖccに切り換えられ
て供給される。

【００７８】上記表１、表２に示されている書き込み／
インヒビットモードでは、各デコーダは活性化されてい
るが、書き込み／消去用の高電圧Ｖppが各デコーダには
供給されない状態である。このモードにおいては、上記
ゲートバイアス信号ＤＳがハイレベルにされ、データ線
の放電が行われる書き込み／書き込みベリファイ／消去
の準備期間である。

【００７９】チップイネーブル信号ＣＥＢ、イレーズイ
ネーブル信号ＥＥＢがロウレベルにされ、アウトプット
イネーブル信号ＯＥＢ、ライトイネーブル信号ＷＥＢが
ハイレベルにされ、外部端子Ｖppに高電圧Ｖppが印加さ
れることにより、消去モードが開始される。後で図２１
を用いて述べるが、これらの外部信号の電圧の組み合わ
せにより、消去モードの開始が指示されるものであり、
この状態を維持しなければ消去モードが終了するという
わものではない。

【００８０】この実施例のフラッシュＥＥＰＲＯＭにお
ける消去モードについては、そのアルゴリズムの一例を
示す図２の動作フローチャート図、図３図び図４に示し
た上記内部回路ＬＯＧＣの主要部の具体的回路図、図５
に示した動作タイミング図を参照して次に詳細に説明す
る。上記内部回路ＬＯＧＣは、消去制御回路として働
く。

【００８１】上記図３及び図４に示した回路は、上記図
２のフローチャート図に示されたアルゴリズムを実行す
るためのシーケンス制御を行うものであるため、後述す
るような図５の動作タイミング図を参照した消去動作モ
ードの説明から容易に理解されよう。

【００８２】図２のフローチャート図において、実際の
消去動作に先立って同図に点線で示すような一連のプレ
ライト動作が実行される。これは、消去する前のメモリ
アレイＭ−ＡＲＹにおけるメモリセルの記憶情報、言い
換えるならば、記憶トランジスタのしきい値電圧は、前
記のような書き込みの有無（フローティングゲートへの
電子の注入の有無）に従って高低さまざまであるために
実行される。すなわち、消去前のメモリアレイＭ−ＡＲ
Ｙには、しきい値電圧が高くされた記憶トランジスタ
と、しきい値電圧が比較的低い値に維持された記憶トラ
ンジスタとが混在するために実行される。

【００８３】上記のプレライト動作は、電気的消去動作
に先立って、全ての記憶トランジスタに対して書き込み
を行うことである。これにより、未書き込みのメモリセ
ル（それを構成する記憶トランジスタのフローティング
ゲートに実質的に電子の注入が行われていない）である
いわば消去状態のメモリセルに対して、この実施例によ
る内部自動消去動作が行われることによって、未書き込
みのメモリセルにおける記憶トランジスタのしきい値電
圧が、負のしきい値電圧になってしまうのを防ぐもので
ある。

【００８４】このプレライト動作は、まず、ステップ
（１）において、アドレス設定が行われる。すなわち、
個々のメモリセルを選択するためのアドレス信号がアド
レスカウンタ回路で発生されるように、アドレスカウン
タ回路の設定が行われる。このアドレス設定により、特
に制限されないが、最初に書き込みが行われるべきメモ
リセルのアドレスを指示するアドレス信号が上記アドレ
スカウンタ回路により発生される。

【００８５】ステップ（２）において、書き込みパルス
を発生され、アドレスカウンタ回路によって発生された
アドレス信号により指示されたメモリセルに対して書き
込み（プレライト）が行われる。

【００８６】この書き込みの後にステップ（３）が実行
される。このステップ（３）において、上記アドレスカ
ウンタ回路がインクリメント（＋１）動作させられると
いう、アドレスインクリメントが行われる。

【００８７】そして、ステップ（４）において、上記ア
ドレスカウンタ回路により発生されたアドレス信号が最
終アドレスを指すか否かの判定が行われる。最終アドレ
スまで上記のプレライトが行われていない場合（ＮＯ）
は、上記ステップ（２）に戻りプレライトが行われる。
これを最終アドレスまで繰り返して行うものである。上
記のようにアドレスインクリメントを行うステップ
（３）の後に、最終アドレスまでプレライトが行われた
か否かの判定が行われるため、実際に判定されるアドレ
スは最終アドレス＋１となるものである。もちろん、最
終アドレスの判定を行うステップ（４）の後に、アドレ
スインクリメントのステップ（３）を設けるようにして
もよい。この場合、判定がＮＯのときに、アドレスイン
クリメントが行われるようにステップ（４）からステッ
プ（２）へ戻る経路にステップ（３）が設けられる。上
記のようなプレライトが最終アドレスまで行われると
（ＹＥＳ）、以下のような消去動作が次に実行される。

【００８８】ステップ（５）において、消去動作のため
のアドレスの初期設定が行われる。すなわち、アドレス
カウンタ回路に対して、アドレス信号の初期設計が行わ
れる。この実施例ではフラッシュＥＥＰＲＯＭ内の全て
のメモリセルが一括して消去されるため、このアドレス
の初期設定は消去動作それ自体には格別の意味を持たな
い。このアドレス設定は、消去動作その後に行われるベ
リファイ動作（消去ベリファイ）のために必要とされ
る。

【００８９】ステップ（６）では、一括消去のための消
去パルスが発生され、消去動作が行われる。この後、上
記アドレス設定に従いステップ（７）において、ベリフ
ァイ動作が行われる。このベリファイ動作では、後述す
るように動作電圧が、外部端子Ｖccを介して供給される
低電圧の電源電圧Ｖcc（例えば５Ｖ）より更に低い例え
ば３．５Ｖのような低い電圧Ｖcvの下で前記のような読
み出し動作が行われる。すなわち、アドレスデコーダＸ
ＤＣＲ，ＹＤＣＲ及びセンスアンプＳＡには、その動作
電圧として電源電圧Ｖccのかわりに上述した低電圧Ｖcv
が供給される。

【００９０】このとき、内部回路ＬＯＧＣ、タイミング
制御回路ＣＮＴＲには、その動作電圧として電源電圧Ｖ
ccが供給されている。この読み出し動作において、読み
出し信号が“０”ならば、すなわち、記憶トランジスタ
がオン状態になれば、その記憶トランジスタのしきい値
電圧は上記３．５Ｖ以下の消去状態にされたものと認め
られるから、次にステップ（８）が実行される。このス
テップ（８）において、上記アドレスカウンタ回路のア
ドレスインクリメントが行われる。

【００９１】そして、前記のプレライト動作の場合と同
様にステップ（９）において、上記アドレスカウンタ回
路により形成されたアドレス信号が最終アドレスを指す
か否かの判定が行われる。最終アドレスでない場合（Ｎ
Ｏ）にはステップ（７）へ戻り、上記同様な消去ベリフ
ァイ動作が行われる。これを上記アドレスカウンタ回路
が最終アドレスを指すまで繰り返して行うことにより、
消去動作を終了する。

【００９２】前記のように、本実施例においては、メモ
リアレイＭ−ＡＲＹの記憶情報が一括消去されるもので
あるため、上述した消去動作では、全メモリセルのうち
書き込み動作によって最もしきい値電圧が高くされた記
憶トランジスタにより消去回数が決められる。すなわ
ち、最もしきい値電圧が高くされた記憶トランジスタ
が、上記３．５Ｖで読み出しが可能、すなわち低いしき
い値電圧を持つまでステップ（６）における消去パルス
の印加（消去動作）が行われる。そして、この記憶トラ
ンジスタが上記低いしきい値電圧を持つようになったか
否かの検出がステップ（７）の消去ベリファイ動作によ
って行われる。すなわち、ステップ（７）のベリファイ
結果に基づいて、ステップ（６）における消去パルスの
印加（消去動作）の有無が決定される。

【００９３】上記のような消去動作モードを図５の動作
タイミング図を参照して図３及び図４の具体的回路とと
もに詳細に説明する。なお、以下の説明においては、前
述した図６，図７、及び表１，表２も参照される。

【００９４】チップイネーブル信号ＣＥＢがロウレベル
にされ、アウトプットイネーブル信号ＯＥＢがハイレベ
ルにされ、ライトイネーブル信号ＷＥＢがハイレベルに
され、外部端子Ｖppに高電圧Ｖpp（例えば約１２Ｖ）が
供給された状態では、前記図６に示したタイミング制御
回路ＣＮＴＲの具体的回路及び表１，表２から明らかな
ように内部チップイネーブル信号ｃｅＢ、消去開始信号
ｅｃＢがロウレベルとなる。したがって、イレーズイネ
ーブル信号ＥＥＢがハイレベルからロウレベルに変化す
ると、これに応じてフリップフロップ回路ＦＦ１がセッ
トされる。

【００９５】これにより、消去モードを示す信号ＥＳが
ハイレベルからロウレベルに変化して消去モードに入
る。内部信号ＥＳ２Ｂは、遅延回路Ｄ１の持つ遅延時間
によって決められた一定時間遅れてロウレベルに変化す
る。消去モードを示す信号ＥＳがハイレベルに変化する
と、それがノアゲート回路ＮＯＲ１に帰還される。その
ため、消去モード信号ＥＲが発生されるまで、消去モー
ド信号ＥＳは、この帰還動作により保持される。従っ
て、消去モードの間、ノアゲート回路ＮＯＲ１はこれ以
降内部信号ｅｃにより代表されるＣＥＢ、ＯＥＢ、ＷＥ
Ｂ及びＥＥＢの信号変化を受け付けなくなる。すなわ
ち、消去制御回路ＬＯＧＣは、上記のような外部制御信
号を受け付けなくなり、消去シーケンスを実行すること
になる。言い換えるならば、この消去モード信号ＥＳに
よって、上記外部制御信号の変化が内部の動作に影響を
与えないようにされる。例えば、図６において、デコー
ダ活性化信号ＤＥを形成する回路は、上記消去モード信
号ＥＳがハイレベルとされることにより、チップイネー
ブル信号ＣＥＢにもとづく信号ｃｅＢには影響されなく
なる。

【００９６】消去動作を実行する前に、前記プレライト
動作が実行される。この全ビットに対して一定時間の書
き込みを行うというプレライト動作のために、アドレス
インクリメント開始信号ＡＩＳ、発振器制御信号ＯＳＣ
により発振回路Ｏ１が起動される。発振回路Ｏ１の出力
信号は、４ビットの２進カウンタ回路ＢＣＳ１により分
周されてプレライトパルスＰＰが発生される。このプレ
ライトパルスＰＰの発生は、上記のような分周により得
られた分周信号ＯＳ３とＯＳ４及びプレライト制御信号
ＰＣから形成するものに限定されず、種々の変形例を採
ることができるものであることはいうまでもない。

【００９７】上記カウンタ回路ＢＣＳ１の出力信号は、
２進カウンタ回路ＢＣＳ２に供給される。このカウンタ
回路ＢＣＳ２は、アドレスカウンタ回路としての動作を
行い、内部アドレス信号Ａ５Ｉ，Ａ６Ｉ・・・・Ａ２Ｉ
を発生する。これらのアドレス信号Ａ５Ｉ，Ａ６Ｉ・・
・・Ａ２Ｉは、アドレスバッファＸＡＤＢ，ＹＡＤＢに
入力される。このアドレスバッファＸＡＤＢ，ＹＡＤＢ
の入力の切り換えに上記消去モード信号ＥＳが用いられ
る。アドレスバッファＸＡＤＢ，ＹＡＤＢのそれぞれ
は、互いに同様な構成にされた複数の単位回路により構
成されている。

【００９８】図９には、その単位回路が示されている。
単位回路は、同図のように、消去モード信号ＥＳのハイ
レベルにより、その入力が、外部端子ＡＸ，ＡＹを介し
て供給される外部アドレス信号ＡＸ，ＡＹから、内部ア
ドレス信号ＡＸＩ，ＡＹＩにそれぞれ切り換えられて、
アドレスデコーダＸＤＣＲ，ＹＤＣＲに伝えられるべき
内部相補アドレス信号ａｘ，ａｘＢとａｙ，ａｙＢが形
成される。すなわち、上記信号ＥＳのハイレベルによ
り、アドレスバッファＸＡＤＢ，ＹＡＤＢの単位回路
は、外部端子からの外部アドレス信号ＡＸ，ＡＹを受け
付けなくされ、内部アドレス信号Ａ５Ｉ，Ａ６Ｉ・・・
・Ａ２Ｉに相当する内部アドレス信号ＡＸＩ，ＡＹＩの
受け付けを行う。

【００９９】特に制限されないが、上記カウンタ回路Ｂ
ＣＳ２は、外部アドレス信号ＡＸ，ＡＹと同じ数の内部
アドレス信号ＡＸＩ，ＡＹＩを形成する。これにより、
各メモリアレイＭ−ＡＲＹからそれぞれ１個のメモリセ
ルが内部アドレス信号ＡＸＩ，ＡＹＩによって選択され
る。この選択されたメモリセルに対して、データ入力バ
ッファＤＩＢ−０〜ＤＩＢ−７から情報が供給され、書
き込まれる（プレライト）。この場合、データ入力バッ
ファＤＩＢ−０〜ＤＩＢ−７は、外部端子Ｉ／Ｏ０〜Ｉ
／Ｏ７からのデータではなく、プレライトパルスＰＰに
もとづいて情報を形成する。

【０１００】メモリアレイのすべてのアドレスについて
プレライトが終了すると、最終アドレス信号ＥＮＤがハ
イレベルになり、フリップフロップ回路ＦＦ２がセット
される。これにより自動消去モード設定信号ＡＥがハイ
レベルになり消去期間に入る。内部信号ＰＳＣにより、
アドレスインクリメント信号ＡＩＳや発振器制御信号Ｏ
ＳＣがロウレベルに変化され、発振回路Ｏ１、カウンタ
回路ＢＣＳ１，ＢＣＳ２がリセットされる。遅延回路Ｄ
２によって設定された遅延時間は、消去を行う準備期間
であり、ワード線を全非選択状態としたり、データ線の
放電に用いられる。

【０１０１】その後、消去開始信号ＳＴが遅延回路Ｄ４
により設定された一定時間ハイレベルになり、フリップ
フロップ回路ＦＦ３がセットされる。遅延回路Ｄ５によ
り設定された時間の後に、消去パルスＥＰＢがロウレベ
ルになる。この消去パルスＥＰＢのロウレベルにより、
前記のような消去回路ＥＲＣを介してメモリセルのソー
スに高電圧Ｖppが印加される。

【０１０２】特に制限されないが、消去回路ＥＲＣは、
図１０に示す回路とされる。信号ＥＰＢは、基本的には
低電圧Ｖccを動作電圧とするインバータ回路と、高電圧
Ｖppを動作電圧とするレベルシフト機能を持つインバー
タ回路とを介してＰチャンネルＭＯＳＦＥＴＱ１７のゲ
ートに、また低電圧Ｖccを動作電圧とするインバータ回
路を２段介してＮチャンネルＭＯＳＦＥＴＱ１０のゲー
トに伝えられる。同図において、信号ＥＸＴＥは、この
実施例における内部自動消去モードとは別に、このＥＥ
ＰＲＯＭを通常の消去モード、すなわち、外部の信号に
よって設定された期間だけ消去動作を行う場合にハイレ
ベルにされる外部消去モード信号である。

【０１０３】上記消去回路ＥＲＣの構成及び動作は、次
の通りである。消去パルスＥＰＢを受けるナンドゲート
回路は、外部消去モード信号ＥＸＴＥがロウレベルのと
きには、実質的にはインバータ回路として動作する。そ
れ故、信号ＥＰＢは３つのインバータ回路を介してゲー
トに定常的に電源電圧Ｖccが供給されたカット用ＭＯＳ
ＦＥＴ及びゲートに定常的に高電圧Ｖppが供給されたカ
ット用ＭＯＳＦＥＴを介して、高電圧Ｖppを動作電圧と
するＣＭＯＳインバータ回路を構成するＰチャンネルＭ
ＯＳＦＥＴのゲートに供給される。上記ＣＭＯＳインバ
ータ回路を構成するＮチャンネルＭＯＳＦＥＴのゲート
には、上記最終段のインバータ回路の出力信号が供給さ
れる。

【０１０４】この構成に代えて、ＮチャンネルＭＯＳＦ
ＥＴのゲートを上記ＰチャンネルＭＯＳＦＥＴのゲート
と接続してもよい。上記ＰチャンネルＭＯＳＦＥＴのゲ
ートと高電圧Ｖppとの間には、レベル変換出力信号を受
ける帰還用のＰチャンネルＭＯＳＦＥＴが設けられる。
この実施例回路では、上記消去パルスＥＰＢがロウレベ
ルにされると、上記の最終段インバータ回路の出力がハ
イレベルになるので、ＮチャンネルＭＯＳＦＥＴがオン
状態になって出力信号をロウレベルにする。これによ
り、帰還用のＰチャンネルＭＯＳＦＥＴがオン状態にな
ってＣＭＯＳインバータ回路を構成するＰチャンネルＭ
ＯＳＦＥＴのゲート電圧を高電圧にするため、このＰチ
ャンネルＭＯＳＦＥＴがオフ状態になる。また、カット
用ＭＯＳＦＥＴがオフ状態になるため、高電圧Ｖppから
低電圧Ｖccで動作する最終段インバータ回路に向かって
直流電流が流れるのが防止される。これにより、出力信
号がロウレベルにされるためＭＯＳＦＥＴＱ１７がオン
状態になってメモリセルのソース領域の電位を高電圧Ｖ
ppにする。

【０１０５】このとき、ＭＯＳＦＥＴＱ１０のゲート電
圧は、ロウレベルになるためオフ状態となる。消去パル
スＥＰＢがハイレベルにされると、上記の最終段インバ
ータ回路の出力がロウレベルになるのでＮチャンネルＭ
ＯＳＦＥＴがオフ状態にされ、ＰチャンネルＭＯＳＦＥ
Ｔがオン状態になる。これにより、出力信号は高電圧Ｖ
ppのようなハイレベルになって、上記ＰチャンネルＭＯ
ＳＦＥＴＱ１７をオフ状態にする。このとき、帰還用の
ＰチャンネルＭＯＳＦＥＴは、出力信号の高レベルによ
りオフ状態になる。このとき、ＮチャンネルＭＯＳＦＥ
ＴＱ１０のゲート電圧がハイレベルになる。これによ
り、ＭＯＳＦＥＴＱ１０がオン状態になり、メモリセル
のソース電位を回路の接地電位とする。

【０１０６】再び図４に戻り、同図において、発振回路
Ｏ２と２進カウンタ回路ＢＣＳ３は、消去パルスＥＰＢ
がロウレベルとにされることにより、それらによって定
められた時間が経過した後、消去パルス終了信号ＰＥを
ロウレベルからハイレベルに変化させ、フリップフロッ
プ回路ＦＦ３をリセットする。これに応じて、上記消去
パルスＥＰＢがハイレベルに変化するので、上記の消去
回路ＥＲＣによりメモリセルのソースの電位は高電圧Ｖ
ppから回路の接地電位Ｖssに切り換えられる。

【０１０７】遅延回路Ｄ７により設定された遅延時間の
後に、消去ベリファイ信号ＥＶがハイレベルに変化して
消去ベリファイモードに移る。このとき、上記カウンタ
回路ＢＣＳ１とＢＣＳ２はプレライト時とは異なり、自
動消去モード設定信号ＡＥにより、互いに電気的に切り
離されてカウンタ回路ＢＣＳ１はベリファイ用の基準パ
ルスを発生するために用いられ、カウンタ回路ＢＣＳ２
は、プレライト用ではなく、ベリファイ用の内部アドレ
ス信号を発生するために用いられる。

【０１０８】すなわち、上記カウンタ回路ＢＣＳ１の出
力信号ＯＳ２は周期の前半がハイレベルに、周期の後半
がロウレベルの信号であり、ロウレベルである期間にセ
ンスアンプＳＡからの出力信号Ｓ０〜Ｓ７（８ビット出
力の場合）のハイレベル／ロウレベルの判定が行われ、
センスアンプＳＡから出力されている全ビットの信号Ｓ
０〜Ｓ７がロウレベルのとき、言い換えるならば、上記
カウンタ回路ＢＳＣ２によって選択された８個の記憶ト
ランジスタのそれぞれのしきい値電圧が低くされた消去
状態ならば、フリップフロップ回路ＦＦ３がセットされ
ずに、ベリファイ時アドレスインクリメント信号ＥＡＩ
に応答して、次のアドレスを指す内部アドレス信号ＡＸ
Ｉ，ＡＹＩがカウンタ回路ＢＳＣ２により形成され、再
び信号ＯＳ２のロウレベルの期間に判定が行われる。

【０１０９】このようにして、ベリファイ時アドレスイ
ンクリメント信号ＥＡＩに従って、内部アドレス信号Ａ
ＸＩ，ＡＹＩが形成され、その内部アドレス信号ＡＸ
Ｉ，ＡＹＩに従ったメモリセルの判定が行われる。も
し、センスアンプＳＡの出力信号Ｓ０〜Ｓ７のうち１ビ
ット以上の信号がハイレベルであれば、すなわち、１ビ
ットでも消去されてないメモリセルがあれば、ノアゲー
ト回路ＮＯＲ２によりフリップフロップ回路３がセット
され、再びロウレベルの消去パルスＥＰＢが発生され
る。このロウレベルの消去パルスＥＰＢによって、再び
上述した消去動作が行われ、その後、上述した消去ベリ
ファイが再び実行される。

【０１１０】図５においては、上記内部信号ＯＳ２によ
り示される４つのアドレスで消去されていると判定さ
れ、５番目のアドレスで消去されていないと判定されて
ベリファイ期間が終了した例が示されている。このと
き、遅延回路Ｄ８の作用により、信号ＯＳ２の最後のパ
ルスはアドレスインクリメント信号ＥＡＩに現れないよ
うにされ、最後に消去されていないと判定されたアドレ
スに留まることを示している。言い換えるならば、上記
カウンタ回路ＢＳＣ２には、消去されていないと判定さ
れたアドレスを指すアドレス信号が保持される。そのた
め、特に制限されないが、再び自動消去が行われた後の
消去ベリファイは、前に消去されていなかったと判定さ
れたアドレスから実行される。ここではベリファイモー
ドの基本パルスを分周回路の出力信号ＯＳ２としたが、
特にこれに限定されるものではないことは言うまでもな
い。

【０１１１】上記動作の繰り返しによりすべてのアドレ
スに対応するメモリセルがベリファイされると、プレラ
イト終了時と同様に終了アドレス信号ＥＮＤがハイレベ
ルになり、フリップフロップ回路ＦＦ２がリセットされ
る。このフリップフロップ回路ＦＦ２のリセットに応じ
て自動消去モード設定信号ＡＥがロウレベルに変化し、
消去モード終了信号ＥＲが遅延回路Ｄ９により設定され
た遅延時間の間だけハイレベルにされる。

【０１１２】この信号ＥＲのハイレベルにより、フリッ
プフロップ回路ＦＦ１がリセットされて、遅延回路Ｄ１
により設定された遅延時間経過後に、消去モードを示す
信号ＥＳがハイレベルに変化され、外部信号を受け付け
ないようにしていた状態が解除される。

【０１１３】２進カウンタ回路ＢＣＳ４は、消去パルス
ＥＰＢの発生回数を計数する。ある一定回数のパルスＥ
ＰＢを計数しても上記のように消去モードが終了しない
場合には異常検出信号ＦＡＩＬをハイレベルにして、強
制的に消去モードを終了させる。すなわち、消去モード
終了信号ＥＲが発生される。また、この消去モード終了
信号ＥＲを形成する論理回路には、内部信号ＰＳＴＯＰ
と終了アドレス信号ＥＮＤが入力されるゲート回路が示
されているが、これはプレライトだけで消去を行いたく
ない時に外部信号により作られる内部信号ＰＳＴＯＰに
より本モードを終了できるようにしたためである。

【０１１４】以上の説明では、図５のタイミング図を中
心にして、図３と図４に示された消去制御回路ＬＯＧＣ
の具体的回路を中心においたが、実際にはこれら消去制
御回路ＬＯＧＣで発生された各信号が、タイミング制御
回路ＣＮＴＲを介してアドレスバッファやデコーダ、Ｍ
ＯＳＦＥＴ等を制御する。

【０１１５】図６と図７に示した信号ＤＥ，ＳＢ，ｓ
ｃ，ｒｅ，ｗｒ，ＰＧ，ＤＯ等の信号発生回路では消去
モード中は信号ＥＳ，ＡＥＤ等の信号により外部端子Ｃ
ＥＢ，ＯＥＢ，ＷＥＢ，ＥＥＢの入力が無効にされてお
り、内部で制御される。例えば、消去パルスＥＰＢがロ
ウレベル、すなわち、電気的消去を行っている期間は、
図３及び図４中の信号ＤＣがハイレベルとなり、信号Ｄ
Ｅはロウレベルとされ、各デコーダＸＤＣＲ，ＹＤＣＲ
は非活性化となる。よって全ワード線，全データ線は非
選択状態になる。他の期間についても同様にその状態が
図３及び図４に示された消去制御回路ＬＯＧＣの出力信
号によって決められる。

【０１１６】データポーリングモードは、消去中か否か
を判定するためのモードである。そのため、ＥＥＰＲＯ
Ｍの内部状態を知るためのモード、すなわち、ステータ
スポーリングモードとみなすこともできる。チップイネ
ーブル信号ＣＥＢがロウレベルにされ、アウトプットイ
ネーブル信号ＯＥＢがロウレベルにされ、ライトイネー
ブル信号ＷＥＢがハイレベルにされ、イレーズイネーブ
ル信号ＥＥＢがロウレベルにされ、外部端子Ｖppに高電
圧Ｖppが供給された状態で本モードとなる。このモード
にされると、図６及び図７に示した回路においてデータ
ポーリング制御信号ＰＯＬＭＢがロウレベルになる。こ
のとき、データ出力バッファ活性化信号ＤＯ７はハイレ
ベルにされるが、データ出力バッファ活性化信号ＤＯ
は、データポリーリング制御信号ＰＯＬＭＢによってロ
ウレベルにされる。

【０１１７】データ出力バッファＤＯＢの具体的回路が
図１１に示されている。データポーリング（ステータス
ポーリング）制御回路ＤＰを除けば、外部入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ６に対応したデータ出力バッファＤＯＢ
−０〜ＤＯＢ−６と、外部入出力端子Ｉ／Ｏ７に対応し
たデータ出力バッファＤＯＢ−７の構成は、共に高イン
ピーダンス状態を含む３状態出力回路であることに相違
点はなく、先に読み出しモードで説明したように、活性
化信号ＤＯ，ＤＯ７がハイレベルになるとセンスアンプ
ＳＡからの出力信号Ｓ０〜Ｓ７を反転して出力するとい
う動作を行う。

【０１１８】これに対して、データポーリングモード
（ステータスポーリングモード）では、活性化信号ＰＯ
ＬＭＢがロウレベルであるため、出力信号Ｓ７が無効に
され、そのときの消去モードを示す信号ＥＳのレベルに
従い端子Ｉ／Ｏ７の出力信号が決まる。すなわち、消去
モード期間中は、消去モードを示す信号ＥＳがロウレベ
ルであるから、外部入出力端子Ｉ／Ｏ７からロウレベル
の信号が出力され、消去動作が終了していればハイレベ
ルの信号が出力される。

【０１１９】図１２には、センスアンプＳＡやアドレス
デコーダＸＤＣＲ，ＹＤＣＲに供給される消去ベリファ
イモード時の動作電圧Ｖcvを発生させる電源回路が示さ
れている。この回路は、シリコンバンドギャップを利用
した公知の基準電圧発生回路ＶＲＥＦと、演算増幅回路
ＯＰ１とＯＰ２とを用いて構成される。すなわち、上記
基準電圧回路ＶＲＥＦにより形成された基準電圧ＶＲを
演算増幅回路ＯＰ１により、抵抗Ｒ１とＲ２により決ま
る利得（Ｒ１＋Ｒ２）／Ｒ２に従い電圧増幅し、前記約
３．５Ｖのような電圧を形成する。この電圧をボルテー
ジフォロワ形態の演算増幅回路ＯＰ２を通して出力させ
て上記電圧Ｖcvを得るものである。

【０１２０】上記演算増幅回路ＯＰ１とＯＰ２は、上記
自動消去モード設定信号ＡＥにより活性化して上記電圧
Ｖcvを発生させる。これにより、他の動作モードのとき
には上記の電源回路での電流消費を行わないようにでき
るものである。なお、上記演算増幅回路ＯＰ２として、
その出力回路としてＰチャンネルＭＯＳＦＥＴとＮチャ
ンネルＭＯＳＦＥＴからなる出力回路を用いた場合、上
記信号ＡＥにより演算増幅回路を非活性化する際、上記
信号ＡＥにより、ＰチャンネルＭＯＳＦＥＴをオン状態
にして、低電圧である電源電圧Ｖccを出力させる。この
構成を採ることによって、上記の電源回路に信号ＡＥに
より電圧ＶccとＶcvの切り換え機能を付加できるもので
ある。なお、上述した基準電圧発生回路ＶＲＥＦとして
は、例えば英国特許２０８１４５８Ｂに開示されている
ものが使用できる。

【０１２１】上記の消去ベリファイ中の動作電圧は、フ
ラッシュＥＥＰＲＯＭに対して読み出し動作が可能な下
限の電源電圧Ｖccmin にほゞ等しくなるようにするため
に、読み出しモードの時のフラッシュＥＥＰＲＯＭにお
ける電源電圧Ｖccより低く設定することが望ましい。ま
た、ここでは図１２に示すように、電源を内蔵すること
を想定したが、上記信号ＡＥをフラッシュＥＥＰＲＯＭ
の外部に出力し、外部に設けらられたプログラマブル電
源をこの信号ＡＥによって制御して、その電圧を本フラ
ッシュＥＥＰＲＯＭのセンスアンプＳＡやアドレスデコ
ーダＸＤＣＲ，ＹＤＣＲ等のように上記電圧Ｖcvが印加
されるべき回路に供給する構成としてもよい。ここで、
上述した下限電圧Ｖccmin とは、ＥＥＰＲＯＭを構成す
るメモリセルのうち、最も高いしきい値電圧を持つメモ
リセルから、その記憶情報の読み出しを可能とする最低
の電源電圧Ｖcc（ＥＥＰＲＯＭの外部端子Ｖccに印加さ
れる）を意味している。

【０１２２】図２３には、アドレスデコーダＸＤＣＲ，
ＹＤＣＲを構成する単位回路の回路図が示されている。
各アドレスデコーダは、複数の互いに同様な構成にされ
た単位回路によって構成されている。ただし、供給され
る内部アドレス信号の組み合わせが、各単位回路で異な
る。図２３には、これらの単位回路の１個が実施例とし
て示されている。

【０１２３】同図において、ＵＤＧは単位デコーダ回路
であり、例えば内部アドレス信号ａｘ（ａｙ）とアドレ
スデコーダ活性化信号ＤＥを受けるナンド回路によって
構成される。このナンド回路の出力信号は、図１０に示
した回路と同様な構成のレベル変換回路に供給されてい
る。図２３のレベル変換回路においては、図１０におい
て高電圧Ｖppが供給されていたノードに対応するノード
に、上記タイミング制御回路ＣＮＴＲから、高電圧Ｖp
p、電源電圧Ｖcc及び上記低電圧Ｖcvが選択的に供給さ
れる。これに対して、上記ナンド回路ＵＤＧには、定常
的に電源電圧Ｖccが供給される。

【０１２４】これにより、書き込み動作時あるいはプレ
ライト時に、アドレスバッファＸＡＤＢ（ＹＡＤＢ）か
らの内部アドレス信号ａｘ（ａｙ）によって指示された
ワード線Ｗ（カラムスイッチＭＯＳＦＥＴの選択線Ｃ
Ｌ）に対して、上記高電圧Ｖppと実質的に等しい電圧を
持つ選択信号を単位回路が出力する。また、読み出し動
作時には、内部アドレス信号ａｘ（ａｙ）によって指示
されたワード線Ｗ（選択線ＣＬ）に電源電圧Ｖccと実質
的に等しい電圧を持つ選択信号が出力される。消去ベリ
ファイモードにはアドレスバッファＸＡＤＢ（ＹＡＤ
Ｂ）からの内部アドレス信号ａｘ（ａｙ）によって指示
されたワード線Ｗ（選択線ＣＬ）に対して、上記低電圧
Ｖcvと実質的に等しい電圧を持つ選択信号が出力され
る。

【０１２５】消去動作のときには、活性化信号ＤＥが上
述のようにロウレベルにされるため、全ての単位回路か
ら回路の接地電位Ｖssと実質的に等しい電圧が、ワード
線Ｗ（選択線ＣＬ）に供給される。なお、選択されない
ワード線Ｗ（選択線ＣＬ）には、回路の接地電位Ｖssに
従った電圧が供給される。また、上述したように、プレ
ライト時及び消去ベリファイ時には、外部アドレス信号
ＡＸ（ＡＹ）ではなくて、カウンタ回路によって形成さ
れた内部アドレス信号ＡＸＩ（ＡＹＩ）がアドレスバッ
ファＸＡＤＢ（ＹＡＤＢ）に取り込まれ、これに対応し
た内部アドレス信号ａｘ（ａｙ）が形成される。

【０１２６】図２２には、データ入力バッファＤＩＢの
一実施例を示す回路図が示されている。このデータ入力
バッファＤＩＢは、外部入出力端子Ｉ／Ｏからのデータ
をメモリセルへ書き込む場合と、プレライト時にメモリ
セルへ予め定められたデータを書き込む場合とに共通に
使われる。書き込みモードの場合、前記表１，表２から
理解できるように書き込みモード信号ｗｐはハイレベル
にされ、プレライトパルスＰＰはロウレベルにされる。
そのため、外部入出力端子Ｉ／Ｏに供給されたデータ
は、２個のノア回路を介してインバータの入力ノードに
伝えられる。入力ノードに伝えられたデータは、インバ
ータによって位相反転された後、互いに直列接続された
１個のＰチャンネルＭＯＳＦＥＴ、２個のＮチャンネル
ＭＯＳＦＥＴからなるバイアス回路に供給される。

【０１２７】このバイアス回路によって所定のレベルに
変換された上記データは、書き込み用のＰチャンネルＭ
ＯＳＦＥＴＱＰＩのゲートに供給される。この書き込み
用のＰチャンネルＭＯＳＦＥＴＱＰＩは、所定のバイア
ス電圧がそのゲートに供給されたＭＯＳＦＥＴＱＬ，上
述したＭＯＳＦＥＴＱ１８を介してコモンデータ線ＣＤ
に結合され、更に選択されたデータ線を介して書き込み
が行われるべきメモリセル（記憶トランジスタ）のドレ
インに結合される。上記ＰチャンネルＭＯＳＦＥＴＱＰ
Ｉは、書き込みべきデータに従った電圧をメモリセルの
ドレインに供給する。これによって、メモリセルへのデ
ータの書き込みが行われる。ところが、メモリセルの記
憶トランジスタのしきい値電圧が負となってしまうと、
上記ＭＯＳＦＥＴＱＬ等を流れる電流Ｉｗが高くなり、
上記ＭＯＳＦＥＴＱＬ等における電圧降下が大きくなっ
て、前述したように充分な書き込みが行えなくなってし
まう。これに対して、本実施例によれば、しきい値電圧
が負になるのを防ぐことができるため、電流Ｉｗが高く
なるのを防ぐことができ、確実なデータの書き込みが可
能となる。

【０１２８】なお、プレライト動作の際には、上記信号
ｗｐがロウレベルとなるため、外部入出力端子Ｉ／Ｏか
らのデータは取り込まれない。そのかわりに、プレライ
トパルスＰＰを書き込みデータとした書き込みが行われ
る。

【０１２９】図２１には、以上述べてきた自動消去モー
ドにおける外部入力信号と、外部出力信号とに着目した
タイミングチャートが示されている。時刻ｔ１において
イレーズイネーブル信号ＥＥＢがハイレベルからロウレ
ベルに変化すると、フラッシュＥＥＰＲＯＭの内部に設
けられたラッチが働き、自動消去モードとに入る。以
後、時刻ｔ４において消去が終了するまでフラッシュＥ
ＥＰＲＯＭは、データポーリングの要求を示す外部信号
の組み合わせ以外は外部信号を受け付けない。

【０１３０】イレーズイネーブル信号ＥＥＢを内部で決
まるある一定時間以上ロウレベルに保った後は、ＣＥ
Ｂ，ＯＥＢ，ＷＥＢ，ＥＥＢの外部制御信号はいかなる
組み合わせであっても構わない。本実施例の自動消去モ
ードにおいては、このイレーズイネーブル信号ＥＥＢの
ロウレベルの期間において、消去が行われるのではな
い。そのため、上述した一定時間は、上記図３に示した
ラッチ回路を所定の状態にセットするため等に必要とさ
れるものであり、メモリセルの消去に要する時間よりも
充分短くて済むものである。また、外部アドレス信号に
ついては、この図に記載されていないが、内部に取り込
まれないため、いかなる組み合わせであっても構わな
い。

【０１３１】同図には、時刻ｔ２でデータポーリングモ
ードに入る例が示されている。内部の信号遅延で決まる
時刻ｔ３にデータポーリング信号が外部入出力端子Ｉ／
Ｏ７に現れる。時刻ｔ３から時刻ｔ４の間はまだ消去が
終了していないので出力はロウレベルである。消去が時
刻ｔ４に終了するとハイレベルに変化して、フラッシュ
ＥＥＰＲＯＭの外部から消去の終了を検出できる。な
お、自動消去モードの時、外部入出力端子Ｉ／Ｏ０〜Ｉ
／Ｏ６は、フローティング状態にされている。外部入出
力端子Ｉ／Ｏ７もポーリングモードを除いて、自動消去
モードのときにはフローティング状態とされている。

【０１３２】図２４には、メモリセルの記憶情報を消去
する際に、外部から供給されるイレーズイネーブル信号
ＥＥの波形図が示されている。図２４（Ａ）には、上述
した自動消去モードの際のイレーズイネーブル信号ＥＥ
Ｂの波形図が示されている。また、図２４（Ｂ）は、消
去動作とベリファイ動作とを外部から指示する場合のイ
レーズイネーブル信号ＥＥＢの波形を示し、図２４
（Ｃ）は、単に記憶情報の消去を外部からイレーズイネ
ーブル信号ＥＥＢによって指示する場合の波形を示して
いる。これらの波形は、いずれも一括消去の場合を示し
ている。

【０１３３】図２４（Ｂ）では、上記信号ＥＥＢがロウ
レベルにされている期間ＥＯ（例えば１０ms）におい
て、実際にメモリセル（例えば１バイト）の消去動作が
行われ、上記信号ＥＥＢがハイレベルされている期間Ｖ
Ｏにおいて、実際にメモリセル（１バイト）からの読み
出し動作を伴うベリファイ動作が行われる。また、図２
４（Ｃ）においては、信号ＥＥＢがロウレベルにされて
いる期間ＥＯ’（例えば１秒）において、チップ上のす
べてのメモリセルに対して実際に消去の動作が行われ
る。

【０１３４】これに対して、上記した自動消去モードで
は、図３に示したラッチ回路等を所定状態にセットする
だけの時間、上記信号ＥＥＢがロウレベルにされていれ
ば良い。そのため、上記イレーズイネーブル信号ＥＥＢ
をロウレベルに保持しておく時間は、図２４（Ｂ），
（Ｃ）に示したものに比べて短くてよく、例えば５０ns
程度でよい。これは、自動消去モードの場合、イレーズ
イネーブル信号ＥＥＢのロウレベルの期間において、メ
モリセルに対する実際の消去の動作が実行されるもので
はないためである。

【０１３５】なお、本実施例においては、主に自動消去
モードのための内部の構成を述べたが、図２４（Ｂ），
（Ｃ）に示されている消去モードも合わせて実行できる
ようにしてもよい。

【０１３６】図２４（Ｄ）及び図２４（Ｅ）には、読み
出しサイクルの際の、外部アドレス信号ＡＸ，ＡＹ及び
外部入出力端子Ｉ／Ｏの出力信号とが示されている。読
み出しモードにするには、前記表１，表２に示されてい
るように各外部信号を設定する必要があるが、同図は、
上述のように外部アドレス信号と出力信号とが示されて
いる。例えば、スタンバイモードから所望のアドレスＡ
ｉを指示するような外部アドレス信号ＡＸ，ＡＹをＥＥ
ＰＲＯＭに与えることにより、そのアドレスＡｉに保持
されていたデータＤｉが外部入出力端子Ｉ／Ｏから出力
される。その後、再びＥＥＰＲＯＭは、例えばスタンバ
イモードにされる。この読み出しサイクルにおいては、
メモリセルの選択動作、センスアンプの活性化等が行わ
れるため、そのサイクルタイムは、例えば１００〜２０
０ns程度必要とされる。

【０１３７】これに対して、図２４（Ａ）に示した消去
モードでは、イレーズイネーブル信号ＥＥＢのパルス幅
が、上述のように５０ns程度と短くてよい。そのため、
後で図１４，図１５を用いて述べるが、ＥＥＰＲＯＭを
制御する装置（ＣＰＵ等）が長い時間、ＥＥＰＲＯＭの
イレーズ動作に専有されてしまうのを防ぐことができ
る。このイレーズイネーブル信号ＥＥＢ〔図２４
（Ａ）〕のパルス幅は、実際にメモリセルの消去を行う
のに必要とされる時間よりも短くてよい。これは、前述
のように、このイレーズイネーブル信号ＥＥＢによっ
て、実際の消去動作が行われるのではなく、ＥＥＰＲＯ
Ｍに対して消去動作の指示が行われるためである。

【０１３８】この実施例においては、消去ベリファイを
全てのアドレスについて行う構成としてが、本発明はこ
れに限定されるものでない。要求される消去後のしきい
値電圧の制御の程度により変えても構わない。例えば、
１つのデータ線のみをベリファイしたり、極端な場合に
は１つの代表的ビット（メモリセル）のみをベリファイ
するものであってもよい。上記ベリファイ用電源電圧Ｖ
cvを要求される読み出し可能な下限電圧Ｖccmin より十
分低く設定できる場合にはこのような方法であっても通
常十分な読み出し可能な下限電源電圧Ｖccmin を確保で
きる。なお、図５において、ＰＳＴＯＰはテストのため
の信号である。

【０１３９】図１３には、この発明が適用されるＥＥＰ
ＲＯＭの他の実施例の回路図が示されている。この実施
例においても、前記図１の実施例と同様に、１つのメモ
リアレイと、それに対応する周辺回路のみが示されてい
る。全体については、前記図２０を参照されたい。

【０１４０】この実施例のＥＥＰＲＯＭのメモリセル
は、前記実施例のように電気的消去をソース領域側で行
うものに代えて、ドレイン領域側で行うようにしたもの
である。すなわち、この実施例では、メモリアレイＭ−
ＡＲＹのソース線ＣＳは回路の接地電位点Ｖssに固定的
に接続される。

【０１４１】消去回路ＥＲＣと、それによりスイッチ制
御される前記ＰチャンネルＭＯＳＦＥＴＱ１７とＮチャ
ンネルＭＯＳＦＥＴＱ１０の出力ノードは、共通データ
線ＣＤにＰチャンネル型のスイッチＭＯＳＦＥＴＱ２５
を介して接続される。スイッチＭＯＳＦＥＴＱ２５は、
そのゲートに前記のような消去パルスＥＰＢが印加され
る。これにより、スイッチＭＯＳＦＥＴＱ２５は、消去
パルスＥＰＢがロウレベルにされる期間だけオン状態に
なり、消去パルスＥＰＢのロウレベルに基づいてオン状
態にされるＰチャンネルＭＯＳＦＥＴＱ１７を介して出
力される高電圧Ｖppを共通データ線ＣＤに伝える。ま
た、アドレスデコーダＹＤＣＲは、メモリアレイＭ−Ａ
ＲＹ内の全メモリセルの一括消去を行うために、上記共
通データ線ＣＤの高電圧Ｖppをデータ線に伝えるよう、
例えば上記消去パルスＥＰＢに応答して、全てのカラム
スイッチＭＯＳＦＥＴＱ７〜Ｑ９をオン状態にする。

【０１４２】この構成に代え、カラムデコーダＹＤＣＲ
を内部又は外部のアドレスに従った選択信号を形成する
ようにすれば、データ線の単位での消去が可能になる。
したがって、この実施例のＥＥＰＲＯＭでは、消去動作
のときのアドレスデコーダＹＤＣＲの制御が、前記図１
の実施例と異なるものとなる。他の部分については、前
記図１と同じため、図１を参照されたい。

【０１４３】図１４には、この発明に係るフラッシュ
（ＦＬＡＳＨ）ＥＥＰＲＯＭを用いたマイクロコンピュ
ータシステムの一実施例のブロック図が示されている。
この実施例のマイクロコンピュータシステムは、マイク
ロプロセッサＣＰＵを中心として、プログラム等が格納
されたＲＯＭ（リード・オンリー・メモリ）、主メモリ
装置として用いられるＲＡＭ（ランダム・アクセス・メ
モリ）、入出力ポートＩ／ＯＰＯＲＴ、この発明に係る
前記一括消去型ＥＥＰＲＯＭ、制御回路ＣＯＮＴＲＯＬ
ＬＥＲを介して接続されるモニターとして液晶表示装置
又はＣＲＴ（陰極線管）がアドレスバスＡＤＤＲＥＳ
Ｓ、データバスＤＡＴＡと、例示的に示され制御信号Ｃ
ＯＮＴＲＯＬを伝える制御バスとによって相互に接続さ
れてなる。

【０１４４】この実施例では、上記表示装置ＬＣＤやＣ
ＲＴの動作に必要な１２Ｖ系電源ＲＧＵを、上記ＥＥＰ
ＲＯＭの高電圧Ｖppとしても利用する。このため、この
実施例では、電源ＲＧＵはマイクロプロセッサＣＰＵか
らの制御信号によって、読み出し動作のときに端子Ｖpp
をＶccのような５Ｖに切り換える機能が付加される。ま
た、図１５には、マイクロプロセッサＣＰＵとＥＥＰＲ
ＯＭに着目した各信号の接続関係が示されている。

【０１４５】ＥＥＰＲＯＭのチップイネーブル端子ＣＥ
Ｂには、システムアドレスのうちＥＥＰＲＯＭに割り当
てられたアドレス空間を示すアドレス信号をデコーダ回
路ＤＥＣに供給し、チップイネーブル信号ＣＥＢを発生
させる。また、タイミング制御回路ＴＣは、マイクロプ
ロセッサＣＰＵからのＲ／Ｗ（リード／ライト）信号、
ＤＳＢ（データストローブ）信号及びＷＡＩＴ（ウエイ
ト）信号を受け、出力イネーブル信号ＯＥＢ、ライトイ
ネーブル信号ＷＥＢ及びイレーズイネーブル信号ＥＥＢ
を発生させる。なお、マイクロプロセッサＣＰＵのデー
タ端子は、データバスを介してＥＥＰＲＯＭの外部入出
力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に結合され、マイクロプロセ
ッサＣＰＵのアドレス端子は一部を除いてアドレスバス
を介してＥＥＰＲＯＭの外部アドレス端子ＡＸ，ＡＹに
結合されている。

【０１４６】この実施例のマイクロコンピュータシステ
ムでは、ＥＥＰＲＯＭが前記のような自動消去機能を持
つものであるため、マイクロプロセッサＣＰＵは、ＥＥ
ＰＲＯＭをアドレス指定して信号ＣＥＢを発生させると
ともに上記信号Ｒ／Ｗ、ＤＳＢ及びＷＡＩＴの組み合わ
せにより、図２１に示したような消去モードを指定する
信号ＯＥＢ、ＷＥＢ及び信号ＥＥＢを発生させる。この
後は、ＥＥＰＲＯＭが前記のように内部で自動的な消去
モードに入る。ＥＥＰＲＯＭが消去モードに入ると、前
記のようにアドレス端子、データ端子及び全コントロー
ル端子がフリーになり、マイクロプロセッサＣＰＵか
ら、ＥＥＰＲＯＭが電気的に分離される。したがって、
マイクロプロセッサＣＰＵは、ＥＥＰＲＯＭに対しては
消去モードを指示するだけで、その後はシステムバスを
用いて他のメモリ装置ＲＯＭやＲＡＭ、あるいは入出力
ポートとの間で情報の授受を伴うデータ処理を実行する
ことができる。

【０１４７】これにより、システムのスループットを犠
牲にすることなく、一括消去型のＥＥＰＲＯＭを、フル
ファンクション（バイト毎の書き換え可能）のＥＥＰＲ
ＯＭと同様にシステムに実装したままの状態での消去が
可能になる。マイクロプロセッサＣＰＵは、上記のよう
な消去モードの指示をした後は、適当な時間間隔で上記
ＥＥＰＲＯＭに対して前記データポーリングモードを指
定して、データバスのうちの端子Ｉ／Ｏ７のレベルがロ
ウレベルかハイレベルかの判定を行い消去動作の終了の
有無を判定し、消去が完了しＥＥＰＲＯＭに書き込むべ
きデータが存在するなら書き込みを指示するものであ
る。

【０１４８】上記の実施例から得られる作用効果は、下
記の通りである。すわなち、 （１） 電気的に消去可能にされた不揮発性記憶素子が
マトリック配置されてなるメモリアレイを具備するＥＥ
ＰＲＯＭに、外部からの消去動作の指示に従って消去動
作を行った後に対応するメモリセルを少なくとも１回の
読み出し動作を行い、その読み出し情報に基づいて消去
動作の継続，停止の制御を行う消去制御回路を内蔵させ
ることにより、ＥＥＰＲＯＭ自身が消去確認機能、すな
わち、読み出しを伴う上記自動消去機能を持つため、マ
イクロプロセッサに負担をかけることなくそれをシステ
ムに置いたままでの消去動作が可能になるという効果が
得られる。

【０１４９】（２） 上記消去制御回路として、上記の
消去動作に先立って全メモリセルに対して書き込みを行
うというプレライト機能を付加することによって、未書
き込みのメモリセルが消去動作の実行によって負のしき
い値電圧を持つようにされることが防止できるという効
果が得られる。

【０１５０】（３） 上記メモリセルとして、フローテ
ィングゲートとコントロールゲートとの２層ゲート構造
を持つＭＯＳＦＥＴであり、フローティングゲートに蓄
積された情報電荷をトンネル現象を利用してソース、ド
レイン又はウェルに引き抜くことによって電気的消去が
行われるものであるものとすることにより、メモリセル
の占有面積が小さくなり、大記憶容量化が可能になると
いう効果が得られる。

【０１５１】（４） 上記メモリアレイを構成するメモ
リセルは、メモリアレイ全体又はその一部のメモリセル
群のソース，ドレインが共通化され、共通化されたメモ
リセル毎に一括して電気的消去動作が行われるものとす
ることによって、上記のようにメモリセルの小型化が図
られるという効果が得られる。

【０１５２】（５） 上記消去制御回路として、メモリ
セルを順次選択するためのアドレス発生回路を設けるこ
とにより、全メモリセルに対する前記プレライト及び消
去確認のためのベリファイを実施することができるとい
う効果が得られる。

【０１５３】（６） 上記消去の継続，停止の制御のた
めのメモリセルのベリファイ時に、コントロールゲート
に伝えられるワード線の選択電位を低電圧Ｖccより低い
読み出し可能な下限電圧Ｖccmin に相当する約３．５Ｖ
のような低い電圧Ｖcvに設定して行うことによって、必
要十分な消去を保証することができるという効果が得ら
れる。

【０１５４】（７） 上記ワード線の選択電位を比較的
低い電圧Ｖcvに発生させる電源回路として、基準電圧発
生回路で形成された基準電圧を受け、利得設定用抵抗素
子に基づいて所望の出力電圧に変換する第１の演算増幅
回路と、この第１の演算増幅回路の出力信号を受けて出
力電圧を形成するボルティージフォロワ形態の第２の演
算増幅回路の出力端子から得ることにより、素子プロセ
スのバラツキの影響を受けることなく任意の設定された
所望電圧を高精度で得ることができるという効果が得ら
れる。

【０１５５】（８） 上記ＥＥＰＲＯＭに外部からの指
示に従い消去動作の継続，停止等の内部状態を外部へ出
力させるというデータポーリング機能を持たせることに
より、マイクロプロセッサによるメモリ管理が簡便にな
るという効果が得られる。

【０１５６】（９） 上記ＥＥＰＲＯＭをマイクロコン
ピュータに実装し、上記マイクロプロセッサからの消去
指示に従いマイクロプロセッサとは、電気的に切り離さ
れた状態で内部の消去制御回路により自動的に消去動作
を行うようにすることによって、マイクロコンピュータ
システムのスループットを犠牲にすることなく、ＥＥＰ
ＲＯＭの消去をオンボード状態での実行することができ
るという効果が得られる。

【０１５７】（１０） １つのゲート信号線（ワード
線）と１つのドレイン信号線（データ線）により選択さ
れる、電気的に消去可能にされた不揮発性記憶素子がマ
トリックス配置されてなるメモリアレイを有し、外部か
らの消去の指示に従って消去動作を開始し、その後は外
部からのアドレス信号、入力データ、制御信号によら
ず、自動的に消去が行われ、該消去が完了した後外部か
らのアドレス信号、入力データ、制御信号により所望の
動作が可能となる半導体不揮発性記憶装置が得られる。

【０１５８】（１１） １つのゲート信号線（ワード
線）と１つのドレイン信号線（データ線）により選択さ
れる、電気的に消去可能にされた不揮発性記憶素子がマ
トリックス配置されてなるメモリアレイを有し、外部か
らの消去の指示に従って消去動作を開始、その後は外部
からのアドレス信号、入力データ、制御信号によらず、
自動的に消去が行われ、該消去が完了した後外部からの
アドレス信号、入力データ、制御信号により所望の動作
が可能となる半導体不揮発性記憶装置と、所定の情報処
理機能を持つマイクロプロセッサと、上記半導体不揮発
性記憶装置とマイクロプロセッサとを接続するシステム
バスとを含み、半導体不揮発性記憶装置は上記マイクロ
プロセッサからの消去指示に従いマイクロプロセッサと
は電気的に切り離された状態で内部の消去制御回路によ
り自動的に消去動作を行う情報処理システムが得られ
る。

【０１５９】（１２） 行及び列からなる、マトリック
ス状に配置されてなる、電気的に書き込み、消去可能な
不揮発性メモリであり、該消去において、読み出しサイ
クル期間以下の単一パルスを入力することにより消去を
開始し、その後は外部からのアドレス、データ、制御信
号の入力に拘らず自動的に消去を行い、該消去が終了後
に、外部からのアドレス、データ、制御信号を受け付け
る半導体不揮発性記憶装置が得られる。

【０１６０】（１３） 行及び列からなる、マトリック
ス状に配置されてなる、電気的に書き込み、消去可能な
不揮発性メモリを含み、マイクロプロセッサとシステム
バスにより接続された情報処理システムにおいて、該消
去において、読み出しサイクル期間以下の単一パルスを
入力することにより消去を開始し、その後はシステムバ
スからのアドレス、データ、制御信号に拘らず自動的に
消去を行い、該消去が終了後に、システムバスからの信
号を受け付ける半導体不揮発性記憶装置を含む情報処理
システムが得られる。

【０１６１】（１４） メモリセルのうち、最も低いし
きい値電圧を持つメモリセルが消去動作によって、負の
しきい値電圧を持つようになるのを防ぐとともに、最も
高いしきい値電圧を持つメモリセルが消去動作によって
下限電圧Ｖccmin で読み出し可能なしきい値電圧を持つ
ように、内部の消去制御回路によってＥＥＰＲＯＭの消
去動作が自動的に制御されるという効果が得られる。

【０１６２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
図４の信号ＦＡＩＬやＥＲは、外部に出力させる機能を
持たせてもよい。この場合外部端子数の増加を防ぐため
に、前記データポーリング機能を利用して出力させるこ
とが望ましい。例えば、データ入出力端子Ｉ／Ｏ５とＩ
／Ｏ６を、図１１のデータ入出力端子Ｉ／Ｏ７に対応し
たデータ出力回路と同様の回路として、信号ＥＳが供給
されるゲートに信号ＦＡＩＬ，ＥＲを対応させればよ
い。このように他の内部の動作シーケンスを示す信号も
必要に応じて外部に出力させるようにしてもよい。

【０１６３】メモリアレイＭ−ＡＲＹの消去は、ソース
線とワード線とをそれぞれ分割して、その組み合わせに
より消去すべきメモリブロックを指定するものであって
もよい。メモリセルを構成する記憶トランジスタとして
は、ＥＰＲＯＭに用いられるスタックドゲート構造のＭ
ＯＳトランジスタの他、書き込み動作もトンネル現象を
用いるＦＬＯＴＯＸ型の記憶トランジスタを用いるもの
であってもよい。

【０１６４】前記実施例においては、図１６に示した１
個の記憶トランジスタを１個のメモリセルとして使って
いたが、図１８に示した１個の記憶トランジスタ（この
場合、実質的に２個のトランジスタを１個の記憶トラン
ジスタとみなす）を１個のメモリセルとして使ってもよ
い。すなわち、本発明は、図１９（Ａ）に示した１個の
記憶トランジスタを１メモリセルとして使うＥＥＰＲＯ
Ｍに特に適している。しかしながら、図１９（Ｂ）に示
したようなメモリセル（１メモリセルが２個のトランジ
スタにより構成され、２本のワード線と１本のデータ線
によって規定される）を有するＥＥＰＲＯＭにも適用で
きる。

【０１６５】書き込み／消去用の高電圧Ｖppは、外部か
ら供給される高電圧を用いるものに限定されない。すな
わち、書き込み／消去時に流れる電流が小さいならば、
ＥＥＰＲＯＭの内部で電源電圧Ｖccから公知のチャージ
ポンプ回路等により昇圧したものを利用するものであっ
てもよい。また、この内部昇圧電源と外部高電圧Ｖppと
を併用するものとしてもよい。

【０１６６】ＥＥＰＲＯＭは、通常の書き込み／読み出
し等の制御を行う回路部分（ＣＮＴＲ）や、消去アルゴ
リズムを制御する回路部分（ＬＯＧＣ）の構成は、上記
のような動作シーケンスを行うものであればどのような
回路であってもかまわない。すなわち、図３及び図４、
図６及び図７のようなランダムロジック回路によるもの
他、プログラマブルロジックアレイ（ＰＬＡ）、マイク
ロコンピュータとソフトウェアの組み込み、あるいは前
記実施例では非同期回路で構成したが同期回路で構成し
ても構わない。このように、上記の動作シーケンスを実
現する回路は、種々の実施形態を採ることができるもの
である。

【０１６７】ＥＥＰＲＯＭを構成するメモリアレイやそ
の周辺回路の具体的回路構成は、種々の実施形態を採る
ことができるものである。さらに、ＥＥＰＲＯＭ等は、
マイクロコンピュータ等のようなディジタル半導体集積
回路装置に内蔵されるものであってもよい。

【０１６８】上述した説明では、説明を容易にするため
に、記憶トランジスタが持つ一対の領域をソース領域
と、ドレイン領域と定めていたが、印加される電圧の値
によって、ソース，ドレインが定まる記憶トランジスタ
においては、上述したソース領域、ドレイン領域を一方
の領域（ノード）と他方の領域（ノード）と読み替えれ
ば本発明が適用できるものである。

【０１６９】この発明は、ＥＰＲＯＭに用いられるよう
なスタックドゲート構造の記憶トランジスタや、ＦＬＯ
ＴＯＸ型の記憶トランジスタを用いる半導体不揮発性記
憶装置及びそれを用いた情報処理システムに広く利用で
きるものである。

【０１７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電気的に消去可能にされた
不揮発性記憶素子がマトリックス配置されてなるメモリ
アレイを具備するＥＥＰＲＯＭに、外部からの消去動作
の指示に従って消去動作を行った後に対応するメモリセ
ルを少なくとも１回の読み出し動作を行い、その読み出
し情報に基づいて消去動作の継続，停止の制御を行う消
去制御回路を内蔵させ、このようなＥＥＰＲＯＭをマイ
クロプロセッサを含む情報処理システムに実装した状態
で、マイクロプロセッサからの指示に従いマイクロプロ
セッサとは切り離された状態で内部の消去制御回路によ
り自動的に消去動作を行うようにする。この構成におい
ては、ＥＥＰＲＯＭ自身が消去確認の読み出しを伴う自
動消去機能を持つため、それをシテテムに実装した状態
のままでの消去動作において、マイクロプロセッサから
の制御が消去開始を指示するだけの僅かの時間となり、
マイクロプロセッサの負担が著しく軽減されてシステム
のスループットが犠牲になることがない。

【図面の簡単な説明】

【図１】この発明が適用されたＥＥＰＲＯＭの一実施例
を示すメモリアレイ部の回路図と周辺回路のブロック図
である。

【図２】この発明に係る消去アルゴリズムの一例を示す
フローチャート図である。

【図３】消去制御回路ＬＯＧＣの具体的一実施例の一部
回路図である。

【図４】消去制御回路ＬＯＧＣの具体的一実施例の他の
一部回路図である。

【図５】消去動作を説明するためのタイミング図であ
る。

【図６】タイミング制御回路ＣＮＴＲの具体的一実施例
の一部回路図である。

【図７】タイミング制御回路ＣＮＴＲの具体的一実施例
の他の一部回路図である。

【図８】消去時間と記憶トランジスタのしきい値電圧と
の関係を示す特性図である。

【図９】アドレスバッファＸＡＤＢ，ＹＡＤＢの単位回
路の一実施例を示す回路図である。

【図１０】消去回路ＥＲＣの一実施例を示す回路図であ
る。

【図１１】データ出力バッファＤＯＢの一実施例を示す
回路図である。

【図１２】消去ベリファイ用電圧Ｖcvを発生させる電源
回路の一実施例を示す回路図である。

【図１３】上記ＥＥＰＲＯＭの他の一実施例を示すメモ
リアレイ部の回部図である。

【図１４】上記ＥＥＰＲＯＭが用いられるマイクロコン
ピュータシステムの一実施例を示すブロック図である。

【図１５】上記ＥＥＰＲＯＭとマイクロプロセッサＣＰ
Ｕとの一実施例の接続を示すブロック図である。

【図１６】従来技術のメモリセルの一例を説明するため
の構造断面図である。

【図１７】その読み出し動作を説明するための概略回路
図である。

【図１８】従来技術のメモリセルの他の一例を説明する
ための構造断面図である。

【図１９】本発明が適用されるＥＥＰＲＯＭにおけるメ
モリセル（Ａ）と従来のメモリセル（Ｂ）の回路図であ
る。

【図２０】本発明の一実施例であるＥＥＰＲＯＭの全体
ブロック図である。

【図２１】本発明が適用されたＥＥＰＲＯＭの外部信号
の一例を示す波形図である。

【図２２】データ入力バッファの一実施例を示す回路図
である。

【図２３】アドレスデコーダの一実施例を示す回路図で
ある。

【図２４】イレーズイネーブル信号（Ａ），（Ｂ），
（Ｃ）と読み出しサイクル（Ｄ），（Ｅ）を示す波形図
である。

【符号の説明】

ＸＡＤＢ，ＹＡＤＢ…アドレスバッファ、ＸＤＣＲ，Ｙ
ＤＣＲ…アドレスデコーダ、ＵＤＧ…単位デコーダ回
路、Ｍ−ＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、
ＤＩＢ，ＤＩＢ−０〜ＤＩＢ−７…データ入力バッフ
ァ、ＤＯＢ，ＤＯＢ−０〜ＤＯＢ−７…データ出力バッ
ファ、ＣＮＴＲ…タイミング制御回路、ＥＲＣ…消去回
路、ＬＯＧＣ…消去制御回路（内部回路）、Ｎ１，Ｎ２
…ＣＭＯＳインバータ回路、ＣＳ…ソース線、Ｗ１，Ｗ
２…ワード線、Ｄ１〜Ｄｎ…データ線、ＣＤ…共通デー
タ線、Ｏ１，Ｏ２…発振回路、ＢＣＳ１〜ＢＣＳ４…２
進カウンタ回路、ＤＰ…データポーリング制御回路、Ｃ
ＰＵ…マイクロプロセッサ、ＲＯＭ…リード・オンリー
・メモリ、ＲＡＭ…ランダム・アクセス・メモリ、Ｉ／
ＯＰＯＲＴ…入出力ポート、ＥＥＰＲＯＭ（ＦＬＡＳ
Ｈ）…一括消去型半導体不揮発性記憶装置、ＲＧＵ…１
２Ｖ系電源装置、ＬＣＤ…液晶表示装置、ＣＲＴ…陰極
線管、ＡＤＤＲＥＳＳ…アドレスバス、ＤＡＴＡ…デー
タバス、ＤＥＣ…デコーダ回路、ＴＣ…タイミング制御
回路、３…ドレイン、４…フローティングゲート、５…
ソース、６…コントロールゲート、７…薄い酸化膜、８
…Ｐ型シリコン基板、９…Ｎ型拡散層、１０…低濃度の
Ｎ型拡散層、１１…Ｐ型拡散層、１２…選択メモリセ
ル、１４…非選択メモリセル、１３…選択ワード線、１
５…非選択ワード線、１６…データ線、１７…センスア
ンプ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 武藤 匡志 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 武蔵工場内 (72)発明者 窪田 康郎 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 庄司 和良 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 平１−273296（ＪＰ，Ａ) 特開 平１−113997（ＪＰ，Ａ) 特開 平１−173398（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 それらのソースが共通に接続され、それ
   らのドレインが共通接続され、各々が第１のしきい値電
   圧範囲とそれより高い第２のしきい値電圧範囲の何れか
   にそのしきい値電圧が設定されることにより情報を記憶
   する複数のメモリセルと、 上記複数のメモリセルの所定のメモリセルを選択するた
   めのアドレス信号を発生する第１のアドレスカウンタ回
   路とを有する半導体不揮発性記憶装置であって、 上記複数のメモリセルのしきい値電圧を一括して上記第
   １のしきい値電圧範囲に設定するモード中に、上記第１
   のアドレスカウンタ回路によって順次選択されたメモリ
   セルに上記第１のしきい値電圧範囲から上記第２のしき
   い値電圧範囲の方向へ変化させる如き電圧を印加し、そ
   の後上記複数のメモリセルに上記第２のしきい値電圧範
   囲から上記第１のしきい値電圧範囲への方向へ変化させ
   る如き電圧を印加することを特徴とする半導体不揮発性
   記憶装置。
2. 【請求項２】 上記複数のメモリセルに上記第２のしき
   い値電圧範囲から上記第１のしきい値電圧範囲への方向
   へ変化させる如き電圧を印加した後に上記第１のアドレ
   スカウンタ回路によって順次選択されたメモリセルのし
   きい値電圧が上記第１のしきい値電圧範囲にあるか否か
   を判定するベリファイ回路をさらに具備することを特徴
   とする請求項１の半導体不揮発性記憶装置。
3. 【請求項３】 上記複数のメモリセルに上記第２のしき
   い値電圧範囲から上記第１のしきい値電圧範囲への方向
   へ変化させる如き電圧を印加した後にメモリセルを順次
   選択する第２のアドレスカウンタ回路と、該第２のアド
   レスカウンタ回路によって選択されたメモリセルのしき
   い値電圧が上記第１のしきい値電圧範囲にあるか否かを
   判定するベリファイ回路をさらに具備することを特徴と
   する請求項１の半導体不揮発性記憶装置。
4. 【請求項４】 上記ベリファイ回路が上記第１のしきい
   値電圧範囲にないメモリセルを検出したときに上記複数
   のメモリセルに上記第２のしきい値電圧範囲から上記第
   １のしきい値電圧範囲への方向へ変換させる如き電圧を
   再度印加することを特徴とする請求項３に記載の半導体
   不揮発性記憶装置。
5. 【請求項５】 上記ベリファイ回路が上記第１のしきい
   値電圧範囲にないメモリセルを検出したときのアドレス
   を上記第２のアドレスカウンタ回路は保持し、次に上記
   複数のメモリセルに上記第２のしきい値電圧範囲から上
   記第１のしきい値電圧範囲への方向へ変化させる如き電
   圧を印加した後に、上記ベリファイ回路は上記第２のア
   ドレスカウンタ回路に保持されたアドレスからメモリセ
   ルのしきい値電圧が上記第１のしきい値電圧範囲にある
   か否かを判定することを特徴とする請求項４の半導体不
   揮発性記憶装置。
6. 【請求項６】 上記ベリファイ回路は、複数のメモリセ
   ルのしきい値電圧が上記第１のしきい値電圧範囲にある
   か否かを一括判定することを特徴とする請求項２乃至請
   求項５のいずれかに記載の半導体不揮発性記憶装置。