JP2654596B2 - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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- JP2654596B2 JP2654596B2 JP24360389A JP24360389A JP2654596B2 JP 2654596 B2 JP2654596 B2 JP 2654596B2 JP 24360389 A JP24360389 A JP 24360389A JP 24360389 A JP24360389 A JP 24360389A JP 2654596 B2 JP2654596 B2 JP 2654596B2
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- JP
- Japan
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- signal
- address
- circuit
- mosfet
- erase
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体不揮発性記憶装置とそれを用いた
情報処理システムに関し、例えば一括消去型EEPROM（エ
レクトリカリ・イレーザブル＆プログラマブル・リード
・オンリー・メモリ）とそれを用いたマイクロコンピュ
ータシステムに利用して有効な技術に関するものであ
る。
情報処理システムに関し、例えば一括消去型EEPROM（エ
レクトリカリ・イレーザブル＆プログラマブル・リード
・オンリー・メモリ）とそれを用いたマイクロコンピュ
ータシステムに利用して有効な技術に関するものであ
る。
半導体不揮発性記憶装置としては紫外線により記憶情
報の消去が可能なEPROM（イレーザブル＆プログラマブ
ル・リード・オンリー・メモリ）と、電気的に記憶情報
の消去が可能なEEPROMがある。EPROMは、情報を記憶す
るところのメモリセルの面積が比較的小さいため大記憶
容量化に適してはいるが、記憶されている情報を消去す
るためには、メモリセルに紫外線を照射する必要があ
り、そのために比較的高価な窓付きのパッケージに封止
される。また、プログラマーによって情報の書き込みあ
るいは書き換えを行うには、新たな情報の書き込み、あ
るいは書き換え時にEPROMをそれが実装されたシステム
から取り外す必要があるなどの問題を有している。
報の消去が可能なEPROM（イレーザブル＆プログラマブ
ル・リード・オンリー・メモリ）と、電気的に記憶情報
の消去が可能なEEPROMがある。EPROMは、情報を記憶す
るところのメモリセルの面積が比較的小さいため大記憶
容量化に適してはいるが、記憶されている情報を消去す
るためには、メモリセルに紫外線を照射する必要があ
り、そのために比較的高価な窓付きのパッケージに封止
される。また、プログラマーによって情報の書き込みあ
るいは書き換えを行うには、新たな情報の書き込み、あ
るいは書き換え時にEPROMをそれが実装されたシステム
から取り外す必要があるなどの問題を有している。
一方、EEPROMは、それがシステムに実装された状態
で、それの記憶情報を電気的に書き換えることが可能で
ある。しかしながら、EEPROMにあっては、それを構成す
るメモリセルの面積が比較的大きく、例えばEPROMの約
2.5倍から５倍程度と大きい。そのため、EEPROMは、大
記憶容量化に適しているとはいい難い。そこで、最近で
は両者の中間的な半導体不揮発性記憶装置として、電気
的一括消去型EEPROMと呼ばれるものが開発されている。
電気的一括消去型EEPROMは、チップに形成されたメモリ
セルの全てを一括して、又はチップに形成されたメモリ
セルのうち、あるひとまとまりのメモリセル群を一括し
て電気的に消去する機能を持つ半導体不揮発性記憶装置
である。電気的一括消去型EEPROMにおいては、メモリセ
ルの大きさをEPROMのそれ並に小さくできる。このよう
な一括消去型EEROMに関しては、1980年のアイ・イー・
イー・イー、インターナショナル、ソリッド−ステート
サーキッツ コンファレンス（IEEE INTERNATIONAL S
OLID−STATE CIRCUITS CONFERENCE）の頁152〜頁153、1
987年のアイ・イー・イー・イー、インターナショナ
ル、ソリッド−ステート サーキッツ コンファレンス
（IEEE INTERNATIONAL SOLID−STATE CIRCUITS CONFERE
NCE）の頁76〜頁77、アイ・イー・イー・イー・ジャー
ナル オブ ソリッドステート サーキッツ，第23巻第
５号（1988年）第1157頁から第1163頁（IEEE,J,Solid−
State Cicuits,vol.23（1988）pp.1157−1163）に記載
されている。
で、それの記憶情報を電気的に書き換えることが可能で
ある。しかしながら、EEPROMにあっては、それを構成す
るメモリセルの面積が比較的大きく、例えばEPROMの約
2.5倍から５倍程度と大きい。そのため、EEPROMは、大
記憶容量化に適しているとはいい難い。そこで、最近で
は両者の中間的な半導体不揮発性記憶装置として、電気
的一括消去型EEPROMと呼ばれるものが開発されている。
電気的一括消去型EEPROMは、チップに形成されたメモリ
セルの全てを一括して、又はチップに形成されたメモリ
セルのうち、あるひとまとまりのメモリセル群を一括し
て電気的に消去する機能を持つ半導体不揮発性記憶装置
である。電気的一括消去型EEPROMにおいては、メモリセ
ルの大きさをEPROMのそれ並に小さくできる。このよう
な一括消去型EEROMに関しては、1980年のアイ・イー・
イー・イー、インターナショナル、ソリッド−ステート
サーキッツ コンファレンス（IEEE INTERNATIONAL S
OLID−STATE CIRCUITS CONFERENCE）の頁152〜頁153、1
987年のアイ・イー・イー・イー、インターナショナ
ル、ソリッド−ステート サーキッツ コンファレンス
（IEEE INTERNATIONAL SOLID−STATE CIRCUITS CONFERE
NCE）の頁76〜頁77、アイ・イー・イー・イー・ジャー
ナル オブ ソリッドステート サーキッツ，第23巻第
５号（1988年）第1157頁から第1163頁（IEEE,J,Solid−
State Cicuits,vol.23（1988）pp.1157−1163）に記載
されている。
第16図には、1987年の国際電子デバイス会議（Intern
ational Electron Device Meeting）において発表され
た電気的一括消去型EEPROMのメモリセルの断面構造の概
要図が示されている。同図のメモリセルは、通常のEPRO
Mのメモリセルとよく似た構造を有している。すなわ
ち、メモリセルは、２層ゲート構造の絶縁ゲート型電界
効果トランジスタ（以下、MOSFET又は単にトランジスタ
と称する）により構成されている。同図において、８は
Ｐ型シリコン基板、11は上記シリコン基板８に形成され
たＰ型拡散層、10は上記シリコン基板８に形成された低
濃度のＮ型拡散層、９は上記Ｐ型拡散層11及び上記Ｎ型
拡散層10のそれぞれに形成されたＮ型拡散層である。ま
た、４は薄い酸化膜７を介して上記Ｐ型シリコン基板８
上に形成されたフローティングゲート、６は酸化膜７を
介して上記フローティングゲート４上に形成されたコン
トロールゲート、３はドレイン電極、５はソース電極で
ある。すなわち、同図のメモリセルはＮチャンネル形の
２層ゲート構造のMOSFETにより構成され、このトランジ
スタに情報が記憶される。ここにおいて、情報は実質的
にしきい値電圧の変化としてトランジスタに保持され
る。
ational Electron Device Meeting）において発表され
た電気的一括消去型EEPROMのメモリセルの断面構造の概
要図が示されている。同図のメモリセルは、通常のEPRO
Mのメモリセルとよく似た構造を有している。すなわ
ち、メモリセルは、２層ゲート構造の絶縁ゲート型電界
効果トランジスタ（以下、MOSFET又は単にトランジスタ
と称する）により構成されている。同図において、８は
Ｐ型シリコン基板、11は上記シリコン基板８に形成され
たＰ型拡散層、10は上記シリコン基板８に形成された低
濃度のＮ型拡散層、９は上記Ｐ型拡散層11及び上記Ｎ型
拡散層10のそれぞれに形成されたＮ型拡散層である。ま
た、４は薄い酸化膜７を介して上記Ｐ型シリコン基板８
上に形成されたフローティングゲート、６は酸化膜７を
介して上記フローティングゲート４上に形成されたコン
トロールゲート、３はドレイン電極、５はソース電極で
ある。すなわち、同図のメモリセルはＮチャンネル形の
２層ゲート構造のMOSFETにより構成され、このトランジ
スタに情報が記憶される。ここにおいて、情報は実質的
にしきい値電圧の変化としてトランジスタに保持され
る。
以下、特に述べないかぎり、メモリセルにおいて、情
報を記憶するトランジスタ（以下、記憶トランジスタと
称する）がＮチャンネル形の場合について述べる。
報を記憶するトランジスタ（以下、記憶トランジスタと
称する）がＮチャンネル形の場合について述べる。
第16図に示されているメモリセルへの情報の書き込み
動作は、EPROMのそれと同様である。すなわち、書き込
み動作は、ドレイン電極３に接続されたドレイン領域９
の近傍で発生させたホットキャリアをフローティングゲ
ート４に注入することにより行われる。この書き込み動
作により記憶トランジスタは、そのコントロールゲート
６からみたしきい値電圧が、書き込み動作を行わなかっ
た記憶トランジスタに比べ高くなる。一方、消去動作に
おいては、コントロールゲート６を接地し、ソース電極
５に高電圧を印加することによりフローティングゲート
４とソース電極５に接続されたソース領域９との間に高
電界が発生され、薄い酸化膜７を通したトンネル現象を
利用してフローティングゲート４に蓄積された電子がソ
ース領域９を介してソース電極５に引き抜かれる。これ
により、記憶情報の消去が行われる。すなわち、消去動
作により記憶トランジスタはそのコントロールゲート６
からみたしきい値電圧が低くなる。読み出し動作におて
いは、上記メモリセルに対して弱い書き込み、すなわ
ち、フローティングゲート４に対して不所望なキャリア
の注入が行われないように、ドレイン電極３及びコント
ロールゲート６に印加される電圧が比較的低い値に制限
される。例えば、1V程度の低電圧がドレイン電極３に印
加されるとともに、コントロールゲート６に5V程度の低
電圧が印加される。これらの印加電圧によって記憶トラ
ンジスタを流れるチャンネル電流の大小を検出すること
により、メモリセルに記憶されている情報の“0"、“1"
を判定する。
動作は、EPROMのそれと同様である。すなわち、書き込
み動作は、ドレイン電極３に接続されたドレイン領域９
の近傍で発生させたホットキャリアをフローティングゲ
ート４に注入することにより行われる。この書き込み動
作により記憶トランジスタは、そのコントロールゲート
６からみたしきい値電圧が、書き込み動作を行わなかっ
た記憶トランジスタに比べ高くなる。一方、消去動作に
おいては、コントロールゲート６を接地し、ソース電極
５に高電圧を印加することによりフローティングゲート
４とソース電極５に接続されたソース領域９との間に高
電界が発生され、薄い酸化膜７を通したトンネル現象を
利用してフローティングゲート４に蓄積された電子がソ
ース領域９を介してソース電極５に引き抜かれる。これ
により、記憶情報の消去が行われる。すなわち、消去動
作により記憶トランジスタはそのコントロールゲート６
からみたしきい値電圧が低くなる。読み出し動作におて
いは、上記メモリセルに対して弱い書き込み、すなわ
ち、フローティングゲート４に対して不所望なキャリア
の注入が行われないように、ドレイン電極３及びコント
ロールゲート６に印加される電圧が比較的低い値に制限
される。例えば、1V程度の低電圧がドレイン電極３に印
加されるとともに、コントロールゲート６に5V程度の低
電圧が印加される。これらの印加電圧によって記憶トラ
ンジスタを流れるチャンネル電流の大小を検出すること
により、メモリセルに記憶されている情報の“0"、“1"
を判定する。
一般に電気的消去においては、消去を長時間続ける
と、記憶トランジスタのしきい値電圧は、熱平衡状態で
の記憶トランジスタのしきい値電圧とは異なり負の値と
なり得る。これに対して、EPROMのように紫外線で記憶
情報の消去を行う場合、消去動作によって変化する記憶
トランジスタのしきい値電圧は、その記憶装置を製造し
た時のしきい値電圧に落ち着く、すなわち、記憶装置を
製造するときの製造条件等によって、消去動作後の記憶
トランジスタのしきい値電圧を制御することができる。
ところが、記憶情報を電気的に消去する場合において
は、フローティングゲートに蓄積された電子ソース電極
に引き抜くことにより、記憶情報の消去が行われるた
め、比較的長い時間、消去動作を続けると、書き込み動
作の際にフローティングゲートに注入した電子の量より
も多くの電子が引き抜かれることになる。そのため、電
気的消去を比較的長い時間続けると、記憶トランジスタ
のしきい値電圧は、製造されたときのしきい値電圧とは
異なる値になる。言い換えるならば、消去動作が行われ
た場合、EPROMとは対照的に、製造時の製造条件等によ
って定まるしきい値電圧に落ち着かない。本発明者らは
電気的消去による記憶トランジスタのしきい値電圧の変
化を測定した。第８図には、この測定により得られた、
消去時間と消去により変化する記憶トランジスタのしき
い値電圧との関係が示されている。同図において、横軸
は消去時間を、縦軸は記憶トランジスタのしきい値電圧
を表しており、Voは実質的にしきい値電圧が零を、＋Vt
hsはしきい値電圧が正の電圧を、−Vthsはしきい値電圧
が負の電圧であることを示している。また、Vthvは製造
条件のバラツキ等に起因する、消去後のしきい値電圧の
バラツキを示している。この図から、消去が比較的長い
時間続けられると、しきい値電圧が負の電圧へと変化し
ていくことが理解されるであろう。また、消去動作によ
って得られるしきい値電圧は、製造条件のバラツキ等の
ために、記憶トランジスタ毎に異なることがあることも
理解されるであろう。消去時間に従ってしきい値電圧の
バラツキが大きくなっていくことも更に同図から理解で
きるであろう。すなわち、消去時間が長くなるのに従っ
て、２つの記憶トランジスタ間のしきい値電圧の差が大
きくなる。上述のように記憶トランジスタのしきい値電
圧が負になると読み出し動作に悪影響がでる。これを第
17図を用いて説明する。いま、書き込まれた状態のメモ
リセル12から記憶情報を読み出す場合を考える。同図の
17は、センスアンプを表す。メモリセル12を選択状態に
するために、それが結合されたワード線13には、読み出
し動作時の選択電圧、例えば電源電圧Vcc（5V）が印加
され、他のメモリセル14等にはそれらを非選択状態にす
るために、ワード線15等は読み出し動作時の非選択電
圧、例えば回路の接地電位0Vにされる。もし、記憶情報
の読み出しが行われるべきメモリセル12に対応するデー
タ線16に接続された非選択状態のメモリセル14等のしき
い値が負にされていると、ワード線15の電圧、すなわ
ち、メモリセルのコントロールゲートの電圧が0Vにされ
ても、非選択状態にされたメモリセル14を介してデータ
線16に不所望な電流（非選択リーク電流）が流れるた
め、読み出し時間の遅れ、ひいては誤読み出しを引き起
こす。
と、記憶トランジスタのしきい値電圧は、熱平衡状態で
の記憶トランジスタのしきい値電圧とは異なり負の値と
なり得る。これに対して、EPROMのように紫外線で記憶
情報の消去を行う場合、消去動作によって変化する記憶
トランジスタのしきい値電圧は、その記憶装置を製造し
た時のしきい値電圧に落ち着く、すなわち、記憶装置を
製造するときの製造条件等によって、消去動作後の記憶
トランジスタのしきい値電圧を制御することができる。
ところが、記憶情報を電気的に消去する場合において
は、フローティングゲートに蓄積された電子ソース電極
に引き抜くことにより、記憶情報の消去が行われるた
め、比較的長い時間、消去動作を続けると、書き込み動
作の際にフローティングゲートに注入した電子の量より
も多くの電子が引き抜かれることになる。そのため、電
気的消去を比較的長い時間続けると、記憶トランジスタ
のしきい値電圧は、製造されたときのしきい値電圧とは
異なる値になる。言い換えるならば、消去動作が行われ
た場合、EPROMとは対照的に、製造時の製造条件等によ
って定まるしきい値電圧に落ち着かない。本発明者らは
電気的消去による記憶トランジスタのしきい値電圧の変
化を測定した。第８図には、この測定により得られた、
消去時間と消去により変化する記憶トランジスタのしき
い値電圧との関係が示されている。同図において、横軸
は消去時間を、縦軸は記憶トランジスタのしきい値電圧
を表しており、Voは実質的にしきい値電圧が零を、＋Vt
hsはしきい値電圧が正の電圧を、−Vthsはしきい値電圧
が負の電圧であることを示している。また、Vthvは製造
条件のバラツキ等に起因する、消去後のしきい値電圧の
バラツキを示している。この図から、消去が比較的長い
時間続けられると、しきい値電圧が負の電圧へと変化し
ていくことが理解されるであろう。また、消去動作によ
って得られるしきい値電圧は、製造条件のバラツキ等の
ために、記憶トランジスタ毎に異なることがあることも
理解されるであろう。消去時間に従ってしきい値電圧の
バラツキが大きくなっていくことも更に同図から理解で
きるであろう。すなわち、消去時間が長くなるのに従っ
て、２つの記憶トランジスタ間のしきい値電圧の差が大
きくなる。上述のように記憶トランジスタのしきい値電
圧が負になると読み出し動作に悪影響がでる。これを第
17図を用いて説明する。いま、書き込まれた状態のメモ
リセル12から記憶情報を読み出す場合を考える。同図の
17は、センスアンプを表す。メモリセル12を選択状態に
するために、それが結合されたワード線13には、読み出
し動作時の選択電圧、例えば電源電圧Vcc（5V）が印加
され、他のメモリセル14等にはそれらを非選択状態にす
るために、ワード線15等は読み出し動作時の非選択電
圧、例えば回路の接地電位0Vにされる。もし、記憶情報
の読み出しが行われるべきメモリセル12に対応するデー
タ線16に接続された非選択状態のメモリセル14等のしき
い値が負にされていると、ワード線15の電圧、すなわ
ち、メモリセルのコントロールゲートの電圧が0Vにされ
ても、非選択状態にされたメモリセル14を介してデータ
線16に不所望な電流（非選択リーク電流）が流れるた
め、読み出し時間の遅れ、ひいては誤読み出しを引き起
こす。
また、書き込み動作の際にもメモリセル内の記憶トラ
ンジスタのしきい値電圧が負であると悪影響がある。通
常ホットキャリアを利用した書き込み動作においては、
外部から与えられた書き込み用の高電圧（Vpp）がMOSFE
Tを介してメモリセル内の記憶トランジスタのドレイン
領域に印加される。上記MOSFETでの電圧降下は、それを
流れる電流によって変わる。それ故、上記のように記憶
トランジスタのしきい値電圧が負の値となるような条件
下では、上記MOSFETにおける電圧降下が大きくなりすぎ
てメモリセル内の記憶トランジスタのドレインに印加さ
れる電圧が、上記電圧降下分低くなる。この結果、書き
込みに要する時間が増加が引き起こされてしまう。
ンジスタのしきい値電圧が負であると悪影響がある。通
常ホットキャリアを利用した書き込み動作においては、
外部から与えられた書き込み用の高電圧（Vpp）がMOSFE
Tを介してメモリセル内の記憶トランジスタのドレイン
領域に印加される。上記MOSFETでの電圧降下は、それを
流れる電流によって変わる。それ故、上記のように記憶
トランジスタのしきい値電圧が負の値となるような条件
下では、上記MOSFETにおける電圧降下が大きくなりすぎ
てメモリセル内の記憶トランジスタのドレインに印加さ
れる電圧が、上記電圧降下分低くなる。この結果、書き
込みに要する時間が増加が引き起こされてしまう。
したがって、上記のようなEEPROMでは消去後のしきい
値電圧の値を精度良く制御しなければならない。
値電圧の値を精度良く制御しなければならない。
記憶情報の電気的消去を実現するために、従来のEEPR
OM、例えば上記1980年のアイ・イー・イー・イー、イン
ターナショナル、ソリッド−ステート サーキッツ コ
ンファレンスの頁152〜頁153に記載されたEEPROMにおい
ては、メモリセルのそれぞれが記憶トランジスタと、こ
れと直列接続された非選択リーク電流を阻止するための
選択トランジスタとから構成されていた。このEEPROMに
おいては、記憶トランジスタのコントロールゲートにプ
ログラム線が結合され、選択トランジスタのゲートに選
択線が結合されている。すなわち、記憶トランジスタと
選択トランジスタとは別々のワード線に結合されてい
る。
OM、例えば上記1980年のアイ・イー・イー・イー、イン
ターナショナル、ソリッド−ステート サーキッツ コ
ンファレンスの頁152〜頁153に記載されたEEPROMにおい
ては、メモリセルのそれぞれが記憶トランジスタと、こ
れと直列接続された非選択リーク電流を阻止するための
選択トランジスタとから構成されていた。このEEPROMに
おいては、記憶トランジスタのコントロールゲートにプ
ログラム線が結合され、選択トランジスタのゲートに選
択線が結合されている。すなわち、記憶トランジスタと
選択トランジスタとは別々のワード線に結合されてい
る。
また、第18図には、上記1987年のアイ・イー・イー・
イー、インターナショナル、ソリッド−ステート サー
キッツ コンファレンスの頁76〜頁77に記載された電気
的一括消去型のEEPROMのメモリセルの断面図が示されて
いる。このメモリセルの動作は、上記第16図に示したメ
モリセルの場合とほゞ同じであるが、記憶情報の消去が
上記第16図のメモリセルと異なり、記憶トランジスタの
フローティングゲートとドレイン領域間のトンネル現象
を使って行われる。このメモリセルにおいては、ワード
線に接続されべきゲート電極が１つしかないが、実質的
に２つのトランジスタから構成されているとみなすこと
ができる。すなわち、ゲート電極とコントロールゲート
電極とが一体化された選択トランジスタと記憶トランジ
スタとによってメモリセルが構成されているとみなすこ
とができる。このメモリセルは、上述のように実質的に
選択トランジスタを有するため、読み出し時の非選択リ
ーク電流の問題を解決している。しかしながら、書き込
み動作は、トンネル現象を利用した場合に比べ多くの電
流量を必要とするホットキャリアにより行われるため、
前述した書き込み動作の際の悪影響は改善されない。
イー、インターナショナル、ソリッド−ステート サー
キッツ コンファレンスの頁76〜頁77に記載された電気
的一括消去型のEEPROMのメモリセルの断面図が示されて
いる。このメモリセルの動作は、上記第16図に示したメ
モリセルの場合とほゞ同じであるが、記憶情報の消去が
上記第16図のメモリセルと異なり、記憶トランジスタの
フローティングゲートとドレイン領域間のトンネル現象
を使って行われる。このメモリセルにおいては、ワード
線に接続されべきゲート電極が１つしかないが、実質的
に２つのトランジスタから構成されているとみなすこと
ができる。すなわち、ゲート電極とコントロールゲート
電極とが一体化された選択トランジスタと記憶トランジ
スタとによってメモリセルが構成されているとみなすこ
とができる。このメモリセルは、上述のように実質的に
選択トランジスタを有するため、読み出し時の非選択リ
ーク電流の問題を解決している。しかしながら、書き込
み動作は、トンネル現象を利用した場合に比べ多くの電
流量を必要とするホットキャリアにより行われるため、
前述した書き込み動作の際の悪影響は改善されない。
EEPROM、例えば前述した1980年のアイ・イー・イー・
イー、インターナショナル、ソリッド−ステート サー
キッツ コンファレンスの頁152〜頁153に開示されてい
るEEPROMにおいては、互いに異なるワード線に接続され
た記憶トランジスタと選択トランジスタとによって１個
のメモリセルが構成される。これに対して、第16図及び
第18図に示した電気的一括消去型EEPROMのメモリセルに
おいては、１本のワード線に接続された１個の記憶トラ
ンジスタによって構成されている。このことは、第16図
及び第18図に示したメモリセル等を回路図で表すことに
より、より明確になる。そこで、第19図（Ａ）及び
（Ｂ）には、上記したメモリセルの回路図が示されてい
る。第19図（Ｂ）には、上記1980年のアイ・イー・イー
・イー、インターナショナル、ソリッド−ステート サ
ーキッツ コンファレンスによって発表されたメモリセ
ルの回路図が示されている。同図において、W1,W2はそ
れぞれ異なるワード線、Ｄはデータ線を示している。ま
た、Qsは選択トランジスタを示しており、Qmが記憶トラ
ジスタを示している。第19図（Ａ）には、上記第16図及
び第18図に示したメモリセルの回路図を示している。同
図から理解できるように、１個のメモリセルは１本のワ
ード線にそのコントロールゲートが接続され、１本のデ
ータ線Ｄにそのドレインが接続され、１本のソース線Ｓ
にそのソースが接続された１個の記憶トランジスタQmに
よって構成されている。読み出し動作と書き込み動作の
とき、複数のメモリセルから所望の１個のメモリセルを
選択するには、第19図（Ａ）においては、１本のワード
線と１本のデータ線とを選択すれば、その選択されたワ
ード線Ｗに接続され、かつ選択されたデータ線Ｄに接続
された１個のメモリセルを選択することができる。言い
換えるならば、１本のワード線と１本のデータ線とによ
って１個のメモリセルを規定することができる。なお、
第19図（Ａ）においては、ソース線Ｓは、チップに形成
された他の全ての記憶トランジスタのソース線Ｓと共
通、あるいは１つのメモリブロックを構成する所定数の
メモリセル間でソース線Ｓは共通にされる。
イー、インターナショナル、ソリッド−ステート サー
キッツ コンファレンスの頁152〜頁153に開示されてい
るEEPROMにおいては、互いに異なるワード線に接続され
た記憶トランジスタと選択トランジスタとによって１個
のメモリセルが構成される。これに対して、第16図及び
第18図に示した電気的一括消去型EEPROMのメモリセルに
おいては、１本のワード線に接続された１個の記憶トラ
ンジスタによって構成されている。このことは、第16図
及び第18図に示したメモリセル等を回路図で表すことに
より、より明確になる。そこで、第19図（Ａ）及び
（Ｂ）には、上記したメモリセルの回路図が示されてい
る。第19図（Ｂ）には、上記1980年のアイ・イー・イー
・イー、インターナショナル、ソリッド−ステート サ
ーキッツ コンファレンスによって発表されたメモリセ
ルの回路図が示されている。同図において、W1,W2はそ
れぞれ異なるワード線、Ｄはデータ線を示している。ま
た、Qsは選択トランジスタを示しており、Qmが記憶トラ
ジスタを示している。第19図（Ａ）には、上記第16図及
び第18図に示したメモリセルの回路図を示している。同
図から理解できるように、１個のメモリセルは１本のワ
ード線にそのコントロールゲートが接続され、１本のデ
ータ線Ｄにそのドレインが接続され、１本のソース線Ｓ
にそのソースが接続された１個の記憶トランジスタQmに
よって構成されている。読み出し動作と書き込み動作の
とき、複数のメモリセルから所望の１個のメモリセルを
選択するには、第19図（Ａ）においては、１本のワード
線と１本のデータ線とを選択すれば、その選択されたワ
ード線Ｗに接続され、かつ選択されたデータ線Ｄに接続
された１個のメモリセルを選択することができる。言い
換えるならば、１本のワード線と１本のデータ線とによ
って１個のメモリセルを規定することができる。なお、
第19図（Ａ）においては、ソース線Ｓは、チップに形成
された他の全ての記憶トランジスタのソース線Ｓと共
通、あるいは１つのメモリブロックを構成する所定数の
メモリセル間でソース線Ｓは共通にされる。
第19図（Ａ）に示したメモリセルは、１個の記憶トラ
ンジスタで構成できるためにメモリセルを形成するため
に必要とされるチップ上の面積をEPROMにおけるそれ並
に小さくすることができる。しかしながら、記憶情報の
電気的一括消去を実現するためには消去後の記憶トラン
ジスタのしきい値電圧を制御できるようにすることが不
可欠である。
ンジスタで構成できるためにメモリセルを形成するため
に必要とされるチップ上の面積をEPROMにおけるそれ並
に小さくすることができる。しかしながら、記憶情報の
電気的一括消去を実現するためには消去後の記憶トラン
ジスタのしきい値電圧を制御できるようにすることが不
可欠である。
これには消去を何回かに分割して行い、消去をするた
びに読み出しを行い、消去が十分であるかどうかを確認
し、十分でなければ再び消去をするという動作を繰り返
す必要がある。上記アイ・イー・イー・イー・ジャーナ
ル オブ ソリッドステート サーキッツ，第23巻第５
号（1988年）第1157頁から第1163頁には、このような消
去後のしきい値電圧の制御に関するアルゴリズムが提案
されている。上記文献においては、このアルゴリズムを
電気的一括消去型EEPROMとは別に設けられた外部のマイ
クロプロセッサ実行することが述べられている。また、
通常の読み出し時における動作可能電源電圧の加減電圧
Vccminを確保するために、上記アルゴリズム中の読み出
し時（消去ベリファイ時）にはEEPROMのチップ内でベリ
ファイ電圧を発生させることが述べられている。
びに読み出しを行い、消去が十分であるかどうかを確認
し、十分でなければ再び消去をするという動作を繰り返
す必要がある。上記アイ・イー・イー・イー・ジャーナ
ル オブ ソリッドステート サーキッツ，第23巻第５
号（1988年）第1157頁から第1163頁には、このような消
去後のしきい値電圧の制御に関するアルゴリズムが提案
されている。上記文献においては、このアルゴリズムを
電気的一括消去型EEPROMとは別に設けられた外部のマイ
クロプロセッサ実行することが述べられている。また、
通常の読み出し時における動作可能電源電圧の加減電圧
Vccminを確保するために、上記アルゴリズム中の読み出
し時（消去ベリファイ時）にはEEPROMのチップ内でベリ
ファイ電圧を発生させることが述べられている。
上記の従来技術では、上記のようなアルゴリズムがマ
イクロプロセッサにより実行されるものであるため、電
気的一括消去型EEPROMをシステムに実装したまま消去動
作を実行するのは煩雑である。また、記憶情報の消去に
は比較的長い時間が必要とされるため、この比較的長い
時間にわたってマイクロプロセッサが上記EEPROMの消去
動作に占有されてしまい、事実上システムが停止してし
まうという重大な問題を有する。
イクロプロセッサにより実行されるものであるため、電
気的一括消去型EEPROMをシステムに実装したまま消去動
作を実行するのは煩雑である。また、記憶情報の消去に
は比較的長い時間が必要とされるため、この比較的長い
時間にわたってマイクロプロセッサが上記EEPROMの消去
動作に占有されてしまい、事実上システムが停止してし
まうという重大な問題を有する。
この発明は、システムのスループットを低下させるこ
となく、システムに実装したまま電気的消去を実質的に
可能にした半導体不揮発性記憶装置を提供することにあ
る。
となく、システムに実装したまま電気的消去を実質的に
可能にした半導体不揮発性記憶装置を提供することにあ
る。
この発明の他の目的は、システムのスループットを低
下させることなく、EEPROMをシステムに実装したまま電
気的消去を実質的に実現した情報処理システムを提供す
ることにある。
下させることなく、EEPROMをシステムに実装したまま電
気的消去を実質的に実現した情報処理システムを提供す
ることにある。
この発明の他の目的は、外部から消去指示を与えるだ
けで自動的に消去が実行される電気的一括消去型EEPROM
を提供することにある。
けで自動的に消去が実行される電気的一括消去型EEPROM
を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
電気的に消去可能にされた記憶トランジスタ（不揮発性
記憶素子）がマトリックス配置されてなるメモリアレイ
を具備する電気的一括消去型EEPROMに、外部からの消去
指示に従って消去動作を行った後に、消去動作を行った
不揮発性記憶素子に対して少なくとも１回の読み出し動
作を行い、その読み出し情報に基づいて消去動作の継
続，停止の制御を行う消去制御回路を内蔵させる。ま
た、上記のような消去機能を内蔵したEEPROMをマイクロ
プロセッサを含む情報処理システムに実装した状態で、
上記マイクロプロセッサからの消去指示に従いマイクロ
プロセッサとは切り離された状態で内部の消去制御回路
により自動的に消去動作を行うようにする。
要を簡単に説明すれば、下記の通りである。すなわち、
電気的に消去可能にされた記憶トランジスタ（不揮発性
記憶素子）がマトリックス配置されてなるメモリアレイ
を具備する電気的一括消去型EEPROMに、外部からの消去
指示に従って消去動作を行った後に、消去動作を行った
不揮発性記憶素子に対して少なくとも１回の読み出し動
作を行い、その読み出し情報に基づいて消去動作の継
続，停止の制御を行う消去制御回路を内蔵させる。ま
た、上記のような消去機能を内蔵したEEPROMをマイクロ
プロセッサを含む情報処理システムに実装した状態で、
上記マイクロプロセッサからの消去指示に従いマイクロ
プロセッサとは切り離された状態で内部の消去制御回路
により自動的に消去動作を行うようにする。
上記した手段によれば、EEPROM自身が、記憶情報が消
去されたか否かの確認のための読み出しを伴う自動消去
機能を持つため、それをシステムに実装したままでの消
去動作において、マイクロプロセッサからEEPROMへの制
御が消去開始を指示するだけの僅かな時間となり、マイ
クロプロセッサの負担が著しく軽減される。
去されたか否かの確認のための読み出しを伴う自動消去
機能を持つため、それをシステムに実装したままでの消
去動作において、マイクロプロセッサからEEPROMへの制
御が消去開始を指示するだけの僅かな時間となり、マイ
クロプロセッサの負担が著しく軽減される。
第20図には、本発明を適用した電気的一括消去型EEPR
OM（以下、フラッシュEEPROMとも称する）のブロック図
が示されている。同図に示されている各回路ブロック
は、特に制限されないが、周知の半導体集積回路技術に
よって、１個の半導体基板に形成されている。また、同
図において“○”印はフラッシュEEPROMに設けられた外
部端子を示している。
OM（以下、フラッシュEEPROMとも称する）のブロック図
が示されている。同図に示されている各回路ブロック
は、特に制限されないが、周知の半導体集積回路技術に
よって、１個の半導体基板に形成されている。また、同
図において“○”印はフラッシュEEPROMに設けられた外
部端子を示している。
同図において、Ｍ−ARY−０〜Ｍ−ARY−７のそれぞれ
は、互いに同様な構成にされたメモリアレイであり、特
に制限されないが、複数のワード線と、これらのワード
線と交差するように配置された複数のデータ線と、ワー
ド線とデータ線との各交差部に設けられたメモリセルと
を有する。
は、互いに同様な構成にされたメモリアレイであり、特
に制限されないが、複数のワード線と、これらのワード
線と交差するように配置された複数のデータ線と、ワー
ド線とデータ線との各交差部に設けられたメモリセルと
を有する。
XADBは、ロウアドレスバッファであり、外部端子を介
して供給される外部ロウアドレス信号AXを受けて、ロウ
アドレス信号AXに応じた内部相補ロウアドレス信号を形
成する。XDCRは、ロウアドレスデコーダであり、上記ロ
ウアドレスバッファXADBにより形成された内部相補ロウ
アドレス信号を受け、この内部ロウアドレス信号をデコ
ードする。特に制限されないが、本実施例において、上
記ロウアドレスバッファXADB及びロウアドレスデコーダ
XDCRは、上記メモリアレイＭ−ARY−０〜Ｍ−ARY−７に
対して共通にされている。すなわち、上記ロウアドレス
デコーダXDCRは、内部相補ロウアドレス信号をデコード
することによって、上記メモリアレイＭ−ARY−０〜Ｍ
−ARY−７のそれぞれにおける複数のワード線から、外
部ロウアドレス信号AXによって指示された１本のワード
線を選択するワード線選択信号を形成する。これによ
り、各メモリアレイＭ−ARY−０〜Ｍ−ARY−７のそれぞ
れから１本のワード線が選択される。
して供給される外部ロウアドレス信号AXを受けて、ロウ
アドレス信号AXに応じた内部相補ロウアドレス信号を形
成する。XDCRは、ロウアドレスデコーダであり、上記ロ
ウアドレスバッファXADBにより形成された内部相補ロウ
アドレス信号を受け、この内部ロウアドレス信号をデコ
ードする。特に制限されないが、本実施例において、上
記ロウアドレスバッファXADB及びロウアドレスデコーダ
XDCRは、上記メモリアレイＭ−ARY−０〜Ｍ−ARY−７に
対して共通にされている。すなわち、上記ロウアドレス
デコーダXDCRは、内部相補ロウアドレス信号をデコード
することによって、上記メモリアレイＭ−ARY−０〜Ｍ
−ARY−７のそれぞれにおける複数のワード線から、外
部ロウアドレス信号AXによって指示された１本のワード
線を選択するワード線選択信号を形成する。これによ
り、各メモリアレイＭ−ARY−０〜Ｍ−ARY−７のそれぞ
れから１本のワード線が選択される。
同図において、YADBはカラムアドレスバッファであ
り、外部端子を介して供給される外部カラムアドレス信
号AYを受け、この外部カラムアドレス信号AYに従った内
部相補カラムアドレス信号を形成する。YDCRはカラムア
ドレスデコーダであり、上記カラムアドレスバッファYA
DBにより形成された内部相補カラムアドレス信号をデコ
ードして、外部カラムアドレス信号AYに従ったデータ線
選択信号を形成する。同図には図示されていないが、メ
モリアレイＭ−ARY−０〜Ｍ−ARY−７のそれぞれには、
上記データ線選択信号を受けてメモリアレイ内の複数の
データ線のうちの上記外部カラムアドレス信号AYによっ
て指示された１本のデータ線を、メモリアレイに対応し
た共通データ線（図示しない）に結合させるカラムスイ
ッチが設けられている。
り、外部端子を介して供給される外部カラムアドレス信
号AYを受け、この外部カラムアドレス信号AYに従った内
部相補カラムアドレス信号を形成する。YDCRはカラムア
ドレスデコーダであり、上記カラムアドレスバッファYA
DBにより形成された内部相補カラムアドレス信号をデコ
ードして、外部カラムアドレス信号AYに従ったデータ線
選択信号を形成する。同図には図示されていないが、メ
モリアレイＭ−ARY−０〜Ｍ−ARY−７のそれぞれには、
上記データ線選択信号を受けてメモリアレイ内の複数の
データ線のうちの上記外部カラムアドレス信号AYによっ
て指示された１本のデータ線を、メモリアレイに対応し
た共通データ線（図示しない）に結合させるカラムスイ
ッチが設けられている。
このようにして、メモリアレイＭ−ARY−０〜Ｍ−ARY
−７のそれぞれにおいて、上記外部ロウアドレス信号AX
と外部カラムアドレス信号AYに従った１本のワード線と
１本のデータ線が選択され、選択されたワード線とデー
タ線との交差部に設けられたメモリセルが選択される。
すなわち、選択されたワード線及びデータ線に結合され
たメモリセルが、全メモリアレイ内の複数のメモリセル
から選択される。結果として、それぞれのメモリアレイ
から１個ずつのメモリセルが選択される。
−７のそれぞれにおいて、上記外部ロウアドレス信号AX
と外部カラムアドレス信号AYに従った１本のワード線と
１本のデータ線が選択され、選択されたワード線とデー
タ線との交差部に設けられたメモリセルが選択される。
すなわち、選択されたワード線及びデータ線に結合され
たメモリセルが、全メモリアレイ内の複数のメモリセル
から選択される。結果として、それぞれのメモリアレイ
から１個ずつのメモリセルが選択される。
特に制限されないが、本実施例においては、それぞれ
のメモリアレイから選択されたメモリセルに対して、ほ
ゞ同時に書き込み動作あるいは読み出し動作が行われ
る。すなわち、８ビット単位で情報の書き込みあるいは
読み出し動作が行われる。そのために、本実施例のEEPR
OMには、８個の外部入出力端子I/O0〜I/O7が設けられて
おり、メモリアレイＭ−ARY−０〜Ｍ−ARY−７と、それ
に対応する外部入出力端子I/O0〜I/O7との間に、データ
入力バッファDIB、データ出力バッファDOB、センスアン
プSA及びスイッチ用のMOSFETQ18,Q16が設けられてい
る。
のメモリアレイから選択されたメモリセルに対して、ほ
ゞ同時に書き込み動作あるいは読み出し動作が行われ
る。すなわち、８ビット単位で情報の書き込みあるいは
読み出し動作が行われる。そのために、本実施例のEEPR
OMには、８個の外部入出力端子I/O0〜I/O7が設けられて
おり、メモリアレイＭ−ARY−０〜Ｍ−ARY−７と、それ
に対応する外部入出力端子I/O0〜I/O7との間に、データ
入力バッファDIB、データ出力バッファDOB、センスアン
プSA及びスイッチ用のMOSFETQ18,Q16が設けられてい
る。
上記メモリアレイＭ−ARY−０を例にすると、書き込
み動作の場合、上記選択されたメモリセルは、書き込み
制御信号wrによってオン状態にされたMOSFETQ18を介し
てデータ入力バッファDIB−０の出力ノードに結合さ
れ、読み出し動作の場合には、読み出し制御信号reによ
ってオン状態にされたMOSFETQ16を介してセンスアンプS
A−０の入力ノードに結合される。外部入出力端子I/O0
には、上記データ入力バッファDIB−０の入力ノードが
結合されるとともに、データ出力バッファDOB−０を介
して上記センスアンプSA−０の出力ノードが結合され
る。残りのメモリアレイＭ−ARY−１〜Ｍ−ARY−７につ
いても、上述したメモリアレイＭ−ARY−０と同様にし
て外部入出力端子I/O1〜I/O7に結合されている。
み動作の場合、上記選択されたメモリセルは、書き込み
制御信号wrによってオン状態にされたMOSFETQ18を介し
てデータ入力バッファDIB−０の出力ノードに結合さ
れ、読み出し動作の場合には、読み出し制御信号reによ
ってオン状態にされたMOSFETQ16を介してセンスアンプS
A−０の入力ノードに結合される。外部入出力端子I/O0
には、上記データ入力バッファDIB−０の入力ノードが
結合されるとともに、データ出力バッファDOB−０を介
して上記センスアンプSA−０の出力ノードが結合され
る。残りのメモリアレイＭ−ARY−１〜Ｍ−ARY−７につ
いても、上述したメモリアレイＭ−ARY−０と同様にし
て外部入出力端子I/O1〜I/O7に結合されている。
同図において、LOGCは自動消去の制御動作を行うため
の内部回路であり、後で詳しく説明する。また、CNTRは
タイミング制御回路であり、外部端子▲▼、▲
▼、▲▼、▲▼及びVppに供給される外部信号
あるいは電圧と、上記内部回路LOGCからの信号に応答し
て、上述した制御信号wr、re等を含むタイミング信号を
形成する。同図において、Vccは各タイミングブロック
に電源電圧Vccを供給するための外部端子であり、Vssは
各回路ブロックに回路の接地電位Vssを供給するための
外部端子である。
の内部回路であり、後で詳しく説明する。また、CNTRは
タイミング制御回路であり、外部端子▲▼、▲
▼、▲▼、▲▼及びVppに供給される外部信号
あるいは電圧と、上記内部回路LOGCからの信号に応答し
て、上述した制御信号wr、re等を含むタイミング信号を
形成する。同図において、Vccは各タイミングブロック
に電源電圧Vccを供給するための外部端子であり、Vssは
各回路ブロックに回路の接地電位Vssを供給するための
外部端子である。
なお、上述した説明では各メモリアレイ毎にワード線
が分割されているように述べたが、各メモリアレイに対
してワード線は共通にしてもよい。
が分割されているように述べたが、各メモリアレイに対
してワード線は共通にしてもよい。
第１図には、上記第20図に示されたフラッシュEEPROM
における１個のメモリアレイＭ−ARY、その周辺回路、
ロウアドレスバッファ、カラムアドレスバッファ、ロウ
アドレスデコーダ、カラムアドレスデコーダ、タイミン
グ制御回路CNTR及び内部回路LOGCの詳しいブロック図が
示されている。前述した説明から容易に理解できるよう
に、第１図に示されている各回路素子は、特に制限され
ないが、公知のCMOS（相補型MOS）集積回路の製造技術
によって、１個の単結晶シリコンのような半導体基板上
において形成されている。同図において、Ｐチャンネル
MOSFETは、そのチャンネル（バックゲート）部に矢印が
付加されることによってＮチャンネルMOSFETと区別され
る。このことは他の図面においても同様である。
における１個のメモリアレイＭ−ARY、その周辺回路、
ロウアドレスバッファ、カラムアドレスバッファ、ロウ
アドレスデコーダ、カラムアドレスデコーダ、タイミン
グ制御回路CNTR及び内部回路LOGCの詳しいブロック図が
示されている。前述した説明から容易に理解できるよう
に、第１図に示されている各回路素子は、特に制限され
ないが、公知のCMOS（相補型MOS）集積回路の製造技術
によって、１個の単結晶シリコンのような半導体基板上
において形成されている。同図において、Ｐチャンネル
MOSFETは、そのチャンネル（バックゲート）部に矢印が
付加されることによってＮチャンネルMOSFETと区別され
る。このことは他の図面においても同様である。
特に制限されないが、集積回路は、単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルMOSF
ETは、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリコン層からなるようなゲート電極から構成
される。ＰチャンネルMOSFETは、上記半導体基板表面に
形成されたＮ型ウェル領域に形成される。これによっ
て、半導体基板は、その上に形成された複数のＮチャン
ネルMOSFETの共通の基板ゲートを構成し、回路の接地電
位Vssが供給される。Ｎ型ウェル領域は、その上に形成
されたＰチャンネルMOSFETの基板ゲートを構成する。Ｐ
チャンネルMOSFETの基板ゲートすなわちＮ型ウェル領域
には、電源電圧Vccが供給される。ただし、電源電圧Vcc
よりも高い高電圧を処理する回路を構成するところのＰ
チャンネルMOSFETが形成されるＮ型ウェル領域には、特
に制限されないが、外部端子Vppを介して外部から与え
られる高電圧Vpp、あるいはEEPROMの内部で発生された
高電圧等が供給される。
ンからなる半導体基板に形成される。ＮチャンネルMOSF
ETは、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリコン層からなるようなゲート電極から構成
される。ＰチャンネルMOSFETは、上記半導体基板表面に
形成されたＮ型ウェル領域に形成される。これによっ
て、半導体基板は、その上に形成された複数のＮチャン
ネルMOSFETの共通の基板ゲートを構成し、回路の接地電
位Vssが供給される。Ｎ型ウェル領域は、その上に形成
されたＰチャンネルMOSFETの基板ゲートを構成する。Ｐ
チャンネルMOSFETの基板ゲートすなわちＮ型ウェル領域
には、電源電圧Vccが供給される。ただし、電源電圧Vcc
よりも高い高電圧を処理する回路を構成するところのＰ
チャンネルMOSFETが形成されるＮ型ウェル領域には、特
に制限されないが、外部端子Vppを介して外部から与え
られる高電圧Vpp、あるいはEEPROMの内部で発生された
高電圧等が供給される。
あるいは、上記集積回路は、単結晶Ｎ型シリコンから
なる半導体基板上に形成してもよい。この場合、Ｎチャ
ンネルMOSFETと不揮発性記憶素子はＰ型ウェル領域に形
成され、ＰチャンネルMOSFETはＮ型半導体基板上に形成
される。
なる半導体基板上に形成してもよい。この場合、Ｎチャ
ンネルMOSFETと不揮発性記憶素子はＰ型ウェル領域に形
成され、ＰチャンネルMOSFETはＮ型半導体基板上に形成
される。
以下、本実施例のフラッシュEEPROMについて、第１図
を用いて更に詳しく説明するが、理解を容易にするため
に、以下の説明では上述した第20図の説明と重複する場
合がある。
を用いて更に詳しく説明するが、理解を容易にするため
に、以下の説明では上述した第20図の説明と重複する場
合がある。
特に制限されないが、この実施例のフラッシュEEPROM
は、外部端子を介して外部から供給されるＸ（ロウ）,Y
（カラム）アドレス信号AX,AYを受けるアドレスバッフ
ァXADB,YADBによって内部相補アドレス信号が形成さ
れ、アドレスデコーダXDCR,YDCRに供給される。特に制
限されないが、上記アドレスバッファXADB,YADBは内部
チップ選択信号▲▼により活性化され、外部端子か
ら供給される外部アドレス信号AX,AYを取り込み、外部
端子から供給された外部アドレス信号と同相の内部アド
レス信号と逆相の内部アドレス信号とからなる相補アド
レス信号を形成する。また、上記アドレスバッファXAD
B,YADBには、上述したチップ選択信号▲▼のほか
に、消去モードを示す信号ES、内部アドレス信号AXI、A
YI等が供給されている。しかしながら、これらの信号E
S,AXI,YAI等は、後述する消去モードで使われる信号で
あり、通常の書き込みあるいは読み出しモードにおいて
は、上記アドレスバッファAXDB,YADBの動作に対して影
響を与えない。
は、外部端子を介して外部から供給されるＸ（ロウ）,Y
（カラム）アドレス信号AX,AYを受けるアドレスバッフ
ァXADB,YADBによって内部相補アドレス信号が形成さ
れ、アドレスデコーダXDCR,YDCRに供給される。特に制
限されないが、上記アドレスバッファXADB,YADBは内部
チップ選択信号▲▼により活性化され、外部端子か
ら供給される外部アドレス信号AX,AYを取り込み、外部
端子から供給された外部アドレス信号と同相の内部アド
レス信号と逆相の内部アドレス信号とからなる相補アド
レス信号を形成する。また、上記アドレスバッファXAD
B,YADBには、上述したチップ選択信号▲▼のほか
に、消去モードを示す信号ES、内部アドレス信号AXI、A
YI等が供給されている。しかしながら、これらの信号E
S,AXI,YAI等は、後述する消去モードで使われる信号で
あり、通常の書き込みあるいは読み出しモードにおいて
は、上記アドレスバッファAXDB,YADBの動作に対して影
響を与えない。
ロウ（Ｘ）アドレスデコーダXDCRは、アドレスデコー
ダ活性化信号DEにより活性化され、対応するアドレスバ
ッファXADBからの相補アドレス信号に従った１本のワー
ド線をメモリアレイＭ−ARY内の複数のワード線から選
択信号する選択信号を形成する。
ダ活性化信号DEにより活性化され、対応するアドレスバ
ッファXADBからの相補アドレス信号に従った１本のワー
ド線をメモリアレイＭ−ARY内の複数のワード線から選
択信号する選択信号を形成する。
カラム（Ｙ）アドレスデコーダYDCRも、上記アドレス
デコーダ活性化信号DEにより活性化され、対応するアド
レスバッファYADBからの相補アドレス信号に従った１本
のデータ線をメモリアレイＭ−ARY内の複数のデータ線
から選択する選択信号を形成する。
デコーダ活性化信号DEにより活性化され、対応するアド
レスバッファYADBからの相補アドレス信号に従った１本
のデータ線をメモリアレイＭ−ARY内の複数のデータ線
から選択する選択信号を形成する。
上記メモリアレイＭ−ARYは、複数のワード線と上記
ワード線と交差するように配置された複数のデータ線
と、ワード線とデータ線との各交差部に設けられた複数
のメモリセルとを有する。同図には、このメモリアレイ
Ｍ−ARYの一部が代表として例示的に示されている。す
なわち、第１図には、複数のワード線のうちのワード線
W1,W2と、複数のデータ線のうちのデータ線D1,D2,Dn
と、これらちのデータ線とワード線との交差部に設けら
れたメモリセルとが、例示的に示されている。メモリセ
ルのそれぞれは前記第19図（Ａ）で述べたように、１個
の記憶トランジスタ（不揮発性記憶素子）によって構成
されている。すなわち、各メモリセルのそれぞれは、コ
ントロールゲートとフローティングゲートを有するスタ
ックドゲート構造の１個の記憶トランジスタによって構
成されている。同図に例示的に示されたメモリセルは、
記憶トランジスタ（不揮発性記憶素子）Q1〜Q6により構
成されている。前述したように上記記憶トランジスタ
は、特に制限されないが、EPROMの記憶トランジスタと
類似の構造とされている。ただし、その消去動作が前に
も述べ、又は後でも述べるようにフローティングゲート
とソース線CSに結合されるソース領域との間のトンネル
現象を利用して電気的に行われる点が、紫外線を用いた
EPROMの消去方法と異なる。
ワード線と交差するように配置された複数のデータ線
と、ワード線とデータ線との各交差部に設けられた複数
のメモリセルとを有する。同図には、このメモリアレイ
Ｍ−ARYの一部が代表として例示的に示されている。す
なわち、第１図には、複数のワード線のうちのワード線
W1,W2と、複数のデータ線のうちのデータ線D1,D2,Dn
と、これらちのデータ線とワード線との交差部に設けら
れたメモリセルとが、例示的に示されている。メモリセ
ルのそれぞれは前記第19図（Ａ）で述べたように、１個
の記憶トランジスタ（不揮発性記憶素子）によって構成
されている。すなわち、各メモリセルのそれぞれは、コ
ントロールゲートとフローティングゲートを有するスタ
ックドゲート構造の１個の記憶トランジスタによって構
成されている。同図に例示的に示されたメモリセルは、
記憶トランジスタ（不揮発性記憶素子）Q1〜Q6により構
成されている。前述したように上記記憶トランジスタ
は、特に制限されないが、EPROMの記憶トランジスタと
類似の構造とされている。ただし、その消去動作が前に
も述べ、又は後でも述べるようにフローティングゲート
とソース線CSに結合されるソース領域との間のトンネル
現象を利用して電気的に行われる点が、紫外線を用いた
EPROMの消去方法と異なる。
上記メモリアレイＭ−ARYにおいて、同じ行に配置さ
れた記憶トランジスタQ1〜Q3（Q4〜Q6）のコントロール
ゲート（メモリセルの選択ノード）は、それぞれ対応す
るワード線W1（W2）に接続され、同じ列に配置された記
憶トランジスタQ1,Q4〜Q3,Q6のドレイン領域（メモリセ
ルの入出力ノード）は、それぞれ対応するデータ線D1〜
Dnに接続されている。上記記憶トランジスタのソース領
域は、ソース線CSに結合される。
れた記憶トランジスタQ1〜Q3（Q4〜Q6）のコントロール
ゲート（メモリセルの選択ノード）は、それぞれ対応す
るワード線W1（W2）に接続され、同じ列に配置された記
憶トランジスタQ1,Q4〜Q3,Q6のドレイン領域（メモリセ
ルの入出力ノード）は、それぞれ対応するデータ線D1〜
Dnに接続されている。上記記憶トランジスタのソース領
域は、ソース線CSに結合される。
この実施例においては、特に制限されないが、ソース
線CSに、消去回路ERCによりスイッチ制御されるＮチャ
ンネルMOSFETQ10とＰチャンネルMOSFETQ17とが接続され
ている。上記消去回路ERCは、書き込みモードのときと
読み出しモードときに、上記ＮチャンネルMOSFETQ10を
オン状態にさせ、上記ソース線CSに回路の接地電位Vss
が与えられるようにする。一方、消去モードのときに
は、上記ＰチャンネルMOSFETQ17をオン状態にさせ、上
記ソース線CSに消去用の高電圧Vppが与えられるように
する。
線CSに、消去回路ERCによりスイッチ制御されるＮチャ
ンネルMOSFETQ10とＰチャンネルMOSFETQ17とが接続され
ている。上記消去回路ERCは、書き込みモードのときと
読み出しモードときに、上記ＮチャンネルMOSFETQ10を
オン状態にさせ、上記ソース線CSに回路の接地電位Vss
が与えられるようにする。一方、消去モードのときに
は、上記ＰチャンネルMOSFETQ17をオン状態にさせ、上
記ソース線CSに消去用の高電圧Vppが与えられるように
する。
なお、上記メモリアレイＭ−ARYの部分的な消去を可
能にしたいなら、マトリックス状に配置される記憶トラ
ンジスタが縦方向にＭブロックに分割され、各ブロック
毎に上記ソース線に相当するソース線がそれぞれに設け
られる。上記のように、それぞれのブロックに設けられ
たソース線CSのそれぞれには上記のような消去回路ERC
とMOSFETQ10,Q17がそれぞれ設けられる。この場合、複
数ブロックのうち、どのブロックに対して消去を行うか
を決めるために、各消去回路をアドレス信号により指定
することが必要とされる。上述した実施例においては、
メモリアレイＭ−ARYを構成する全メモリセルの記憶情
報が一括して消去される。この場合には、ソース線CSは
１つとされ、それに対応して上記消去回路ERCとMOSFETQ
10とQ17が設けられる。
能にしたいなら、マトリックス状に配置される記憶トラ
ンジスタが縦方向にＭブロックに分割され、各ブロック
毎に上記ソース線に相当するソース線がそれぞれに設け
られる。上記のように、それぞれのブロックに設けられ
たソース線CSのそれぞれには上記のような消去回路ERC
とMOSFETQ10,Q17がそれぞれ設けられる。この場合、複
数ブロックのうち、どのブロックに対して消去を行うか
を決めるために、各消去回路をアドレス信号により指定
することが必要とされる。上述した実施例においては、
メモリアレイＭ−ARYを構成する全メモリセルの記憶情
報が一括して消去される。この場合には、ソース線CSは
１つとされ、それに対応して上記消去回路ERCとMOSFETQ
10とQ17が設けられる。
本実施例のEEPROMにおいては、特に制限されないが、
８ビットのような複数ビットの単位での書き込み／読み
出しが行われるため、上記メモリアレイＭ−ARYは、第2
0図に示したような合計で８組（Ｍ−ARY−０〜Ｍ−ARY
−７）のように複数組設けられる。なお、16ビットの単
位での情報の書き込みあるいは読み出しを行う場合に
は、例えば上記メモリアレイＭ−ARYが16組設けられ
る。
８ビットのような複数ビットの単位での書き込み／読み
出しが行われるため、上記メモリアレイＭ−ARYは、第2
0図に示したような合計で８組（Ｍ−ARY−０〜Ｍ−ARY
−７）のように複数組設けられる。なお、16ビットの単
位での情報の書き込みあるいは読み出しを行う場合に
は、例えば上記メモリアレイＭ−ARYが16組設けられ
る。
上記１つのメモリアレイＭ−ARYを構成する各データ
線D1〜Dnは、上記カラムアドレスデコーダYDCRによって
形成された選択信号を受けるカラム（列）選択スイッチ
MOSFETQ7〜Q9（カラムスイッチ）を介して、選択的に共
通データ線CDに接続される。共通データ線CDには、外部
端子I/Oから入力される書込みデータを受ける書込み用
のデータ入力バッファDIBの出力端子がスイッチMOSFETQ
18を介して接続される。同様に他の残り７個のメモリア
レイＭ−ARYに対しても、上記第20図で述べたように、
上記と同様なカラム選択スイッチMOSFETが設けられ、上
記カラムアドレスデコーダYDCRからの選択信号が供給さ
れる。なお、各メモリアレイ毎に異なるカラムアドレス
デコーダを設け、カラム選択スイッチMOSFETが対応する
カラムアドレスデコーダからの選択信号によってスイッ
チ制御されるようにしてもよい。
線D1〜Dnは、上記カラムアドレスデコーダYDCRによって
形成された選択信号を受けるカラム（列）選択スイッチ
MOSFETQ7〜Q9（カラムスイッチ）を介して、選択的に共
通データ線CDに接続される。共通データ線CDには、外部
端子I/Oから入力される書込みデータを受ける書込み用
のデータ入力バッファDIBの出力端子がスイッチMOSFETQ
18を介して接続される。同様に他の残り７個のメモリア
レイＭ−ARYに対しても、上記第20図で述べたように、
上記と同様なカラム選択スイッチMOSFETが設けられ、上
記カラムアドレスデコーダYDCRからの選択信号が供給さ
れる。なお、各メモリアレイ毎に異なるカラムアドレス
デコーダを設け、カラム選択スイッチMOSFETが対応する
カラムアドレスデコーダからの選択信号によってスイッ
チ制御されるようにしてもよい。
上記メモリアレイＭ−ARYに対応して設けられる共通
データ線CDは、スイッチMOSFETQ16を介してセンスアン
プSAの入力段回路を構成するところの初段増幅回路の入
力端子に結合される。便宜上、上記初段増幅回路を構成
するところのMOSFETQ11〜Q15と、縦列形態のCMOSインバ
ータ回路N1及びN2とによって構成される回路をセンスア
ンプSAと呼ぶ事とする。センスアンプSAには、通常読み
出し時には、比較的低い電源電圧VccがセンスアンプSA
の電源として電源電圧端子Vcc/Vcvに供給され、後で述
べる消去ベリファイ時には上記電源電圧Vccの値より低
い電位を有する電位Vcvが電源として上記電源電源電圧
端子Vcc/Vcvが供給される。
データ線CDは、スイッチMOSFETQ16を介してセンスアン
プSAの入力段回路を構成するところの初段増幅回路の入
力端子に結合される。便宜上、上記初段増幅回路を構成
するところのMOSFETQ11〜Q15と、縦列形態のCMOSインバ
ータ回路N1及びN2とによって構成される回路をセンスア
ンプSAと呼ぶ事とする。センスアンプSAには、通常読み
出し時には、比較的低い電源電圧VccがセンスアンプSA
の電源として電源電圧端子Vcc/Vcvに供給され、後で述
べる消去ベリファイ時には上記電源電圧Vccの値より低
い電位を有する電位Vcvが電源として上記電源電源電圧
端子Vcc/Vcvが供給される。
上記例示的に示されている共通データ線CDは、読み出
し制御信号reによりオン状態にされるMOSFETQ16を通し
て、Ｎチャンネル型の増幅MOSFETQ11のソースに接続さ
れる。この増幅MOSFETQ11のドレインと、センスアンプS
Aの電源電圧端子Vcc/Vcvとの間には、そのゲートに回路
の接地電位Vssが印加されたＰチャンネル型の負荷MOSFE
TQ12が設けられている。上記負荷MOSFETQ12は、読み出
し動作のために共通データ線CDにプリチャージ電流を流
すような動作を行う。
し制御信号reによりオン状態にされるMOSFETQ16を通し
て、Ｎチャンネル型の増幅MOSFETQ11のソースに接続さ
れる。この増幅MOSFETQ11のドレインと、センスアンプS
Aの電源電圧端子Vcc/Vcvとの間には、そのゲートに回路
の接地電位Vssが印加されたＰチャンネル型の負荷MOSFE
TQ12が設けられている。上記負荷MOSFETQ12は、読み出
し動作のために共通データ線CDにプリチャージ電流を流
すような動作を行う。
上記増幅MOSFETQ11の感度を高くするため、スイッチM
OSFETEQ16を介した共通データ線CDの電圧は、Ｎチャン
ネル型の駆動MOSFETQ13とＰチャンネル型の負荷MOSFETQ
14とからなる反転増幅回路の入力である駆動MOSFETQ13
のゲートに供給されている。この反転増幅回路の出力電
圧は、上記増幅MOSFETQ11のゲートに供給される。さら
に、センスアンプSAの非動作期間において、センスアン
プSAが無駄な電流を消費するのを防止するために、上記
増幅MOSFETQ11のゲートと回路の接地電位点Vssとの間に
は、ＮチャンネルMOSFETQ15が設けられる。このMOSFETQ
15と上記ＰチャンネルMOSFETQ14のゲートには、センス
アンプの動作タイミング信号▲▼が共通に供給され
る。
OSFETEQ16を介した共通データ線CDの電圧は、Ｎチャン
ネル型の駆動MOSFETQ13とＰチャンネル型の負荷MOSFETQ
14とからなる反転増幅回路の入力である駆動MOSFETQ13
のゲートに供給されている。この反転増幅回路の出力電
圧は、上記増幅MOSFETQ11のゲートに供給される。さら
に、センスアンプSAの非動作期間において、センスアン
プSAが無駄な電流を消費するのを防止するために、上記
増幅MOSFETQ11のゲートと回路の接地電位点Vssとの間に
は、ＮチャンネルMOSFETQ15が設けられる。このMOSFETQ
15と上記ＰチャンネルMOSFETQ14のゲートには、センス
アンプの動作タイミング信号▲▼が共通に供給され
る。
メモリセルの読み出し時において、センスアンプ動作
タイミング信号▲▼はロウレベルにされる。これに
より、MOSFETQ14はオン状態に、MOSFETQ15はオフ状態に
される。メモリセルを構成する記憶トランジスタは、予
め書き込まれたデータに従って、読み出し動作時におけ
るワード線の選択レベルに対して高いしきい値電圧か又
は低いしきい値電圧を持つ。
タイミング信号▲▼はロウレベルにされる。これに
より、MOSFETQ14はオン状態に、MOSFETQ15はオフ状態に
される。メモリセルを構成する記憶トランジスタは、予
め書き込まれたデータに従って、読み出し動作時におけ
るワード線の選択レベルに対して高いしきい値電圧か又
は低いしきい値電圧を持つ。
読み出し動作において、上述した各アドレスデコーダ
XDCR,YDCRによってメモリアレイＭ−ARYを構成する複数
のメモリから選択された１個のメモリセルが、ワード線
が選択レベルにされているにもかかわらずオフ状態とな
っている場合、共通データ線CDは、MOSFETQ12とQ11から
供給される電流によって比較的低い電位に制限されたハ
イレベルにされる。一方、選択された上記メモリセル
が、ワード線の選択レベルによってオン状態となってい
る場合、共通データ線CDは、比較的高い電位に制限され
たロウレベルにされる。
XDCR,YDCRによってメモリアレイＭ−ARYを構成する複数
のメモリから選択された１個のメモリセルが、ワード線
が選択レベルにされているにもかかわらずオフ状態とな
っている場合、共通データ線CDは、MOSFETQ12とQ11から
供給される電流によって比較的低い電位に制限されたハ
イレベルにされる。一方、選択された上記メモリセル
が、ワード線の選択レベルによってオン状態となってい
る場合、共通データ線CDは、比較的高い電位に制限され
たロウレベルにされる。
この場合、共通データ線CDのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路（MOSFETQ13,Q14）
により形成された比較的低いレベルの出力電圧がMOSFET
Q11のゲートに供給されることによって、上述のように
比較的低い電位に制限される。一方、共通データ線CDの
ロウレベルは、このロウレベルの電位を受ける反転増幅
回路（MOSFETQ13,Q14）により形成された比較的高いレ
ベルの電圧がMOSFETQ11のゲートに供給されることによ
って、上述のように比較的高い電位に制限される。各デ
ータ線D1〜Dnとソース線との間に設けられたデータ線放
電MOSFETQ19〜Q21は、そのゲートに供給されるゲートバ
イアス信号DSが後述するように中間レベルにされるた
め、カラムアドレスデコーダYDCRによって選択されてい
ない状態のデータ線、すなわち、非選択状態のデータ線
の電荷が放電される。
レベルの電位を受ける反転増幅回路（MOSFETQ13,Q14）
により形成された比較的低いレベルの出力電圧がMOSFET
Q11のゲートに供給されることによって、上述のように
比較的低い電位に制限される。一方、共通データ線CDの
ロウレベルは、このロウレベルの電位を受ける反転増幅
回路（MOSFETQ13,Q14）により形成された比較的高いレ
ベルの電圧がMOSFETQ11のゲートに供給されることによ
って、上述のように比較的高い電位に制限される。各デ
ータ線D1〜Dnとソース線との間に設けられたデータ線放
電MOSFETQ19〜Q21は、そのゲートに供給されるゲートバ
イアス信号DSが後述するように中間レベルにされるた
め、カラムアドレスデコーダYDCRによって選択されてい
ない状態のデータ線、すなわち、非選択状態のデータ線
の電荷が放電される。
なお、上記増幅用のMOSFETQ11は、ゲート接地型ソー
ス入力の増幅動作を行い、その出力信号をCMOSインバー
タ回路N1の入力に伝える。CMOSインバータ回路N2は、上
記CMOSインバータ回路N1の出力信号を波形整形した信号
S0（第１図のメモリアレイＭ−ARYが第20図のメモリア
レイＭ−ARY−０の場合）を形成して対応したデータ出
力バッファDOB−０の入力に伝える。データ出力バッフ
ァDOB−０は、上記信号S0を増幅して外部端子I/D0から
送出させる。データ出力バッファは、上記のような読み
出しデータの出力機能の他、次のような機能が設けられ
ている。後で第11図を用いて述べるが、８個の外部入出
力端子のうちI/O0ないしI/O6に対応したデータ出力バッ
ファDOB−０〜DOB−６は、データ出力バッファ活性化信
号DO,▲▼により高インピーダンスを含む３状態の
出力動作を行う。これに対して、外部入出力端子I/O7に
対応したデータ出力バッファDOB−７は、上記信号DO,▲
▼とは異なるデータ出力バッファ活性化信号信号DO
7,▲▼によって制御される。このデータ出力バッ
ファDOB−７は、EEPROMの内部消去状態を外部へ読み出
すというデータポーリングモードに用いられる。また、
上記外部入出力端子I/Oから供給される書き込みデータ
は、データ入力バッファDIBを介して、上記共通データ
線CDに伝えられる。他のメモリアレイＭ−ARYに対応し
た共通データ線と外部入出力端子との間においても、第
20図に示したように、上記同様な入力段回路及びセンス
アンプSA並びにデータ出力バッファDOBからなる読み出
し回路と、データ入力バッファDIBからなる書き込み回
路とがそれぞれ設けられる。
ス入力の増幅動作を行い、その出力信号をCMOSインバー
タ回路N1の入力に伝える。CMOSインバータ回路N2は、上
記CMOSインバータ回路N1の出力信号を波形整形した信号
S0（第１図のメモリアレイＭ−ARYが第20図のメモリア
レイＭ−ARY−０の場合）を形成して対応したデータ出
力バッファDOB−０の入力に伝える。データ出力バッフ
ァDOB−０は、上記信号S0を増幅して外部端子I/D0から
送出させる。データ出力バッファは、上記のような読み
出しデータの出力機能の他、次のような機能が設けられ
ている。後で第11図を用いて述べるが、８個の外部入出
力端子のうちI/O0ないしI/O6に対応したデータ出力バッ
ファDOB−０〜DOB−６は、データ出力バッファ活性化信
号DO,▲▼により高インピーダンスを含む３状態の
出力動作を行う。これに対して、外部入出力端子I/O7に
対応したデータ出力バッファDOB−７は、上記信号DO,▲
▼とは異なるデータ出力バッファ活性化信号信号DO
7,▲▼によって制御される。このデータ出力バッ
ファDOB−７は、EEPROMの内部消去状態を外部へ読み出
すというデータポーリングモードに用いられる。また、
上記外部入出力端子I/Oから供給される書き込みデータ
は、データ入力バッファDIBを介して、上記共通データ
線CDに伝えられる。他のメモリアレイＭ−ARYに対応し
た共通データ線と外部入出力端子との間においても、第
20図に示したように、上記同様な入力段回路及びセンス
アンプSA並びにデータ出力バッファDOBからなる読み出
し回路と、データ入力バッファDIBからなる書き込み回
路とがそれぞれ設けられる。
タイミング制御回路CNTRは、特に制限されないが、外
部端子▲▼、▲▼、▲▼、▲▼（以
下、単に信号▲▼、▲▼、▲▼及び▲
▼のように呼ぶ場合がある）及びVppに供給されるチッ
プイネーブル信号▲▼，アウトプットイネーブル信
号▲▼，ライトイネーブル信号▲▼，イレーズ
イネーブル信号▲▼及び書込み／消去用高電圧Vpp
と、後述するような自動消去動作の制御を行う内部回路
LOGCから供給されるプレライトパルスPP,消去モードを
示す信号ES,デコーダ制御信号DC,消去ベリファイ信号E
V,自動消去モード設定遅延信号AED及びベリファイ時セ
ンスアンプ活性化信号VE等に応じて、内部制御信号▲
▼，センスアンプの動作タイミング信号▲▼等の
内部タイミング信号を形成するとともに、アドレスデコ
ーダ等に選択的に供給され読み出し用低電圧Vcc/消去ベ
リファイ用低電圧Vcv/書き込み用高電圧Vppの電圧切り
換えを行い、これらの電圧のうちのいずれかを選択的に
出力する。上記内部回路LOGCにより形成される上記各信
号PP,ES,DC,EV,AED及びVE等は、消去以外のモードでは
タイミング制御回路CNTRの動作に影響を与えない。すな
わち、消去モードのときのみ、上記各信号PP,ES,DC,EV,
AED及びVE等が有効とされ、これらの信号に応じた消去
動作のための各種信号が上記タイミング制御回路CTNRに
よって発生される。
部端子▲▼、▲▼、▲▼、▲▼（以
下、単に信号▲▼、▲▼、▲▼及び▲
▼のように呼ぶ場合がある）及びVppに供給されるチッ
プイネーブル信号▲▼，アウトプットイネーブル信
号▲▼，ライトイネーブル信号▲▼，イレーズ
イネーブル信号▲▼及び書込み／消去用高電圧Vpp
と、後述するような自動消去動作の制御を行う内部回路
LOGCから供給されるプレライトパルスPP,消去モードを
示す信号ES,デコーダ制御信号DC,消去ベリファイ信号E
V,自動消去モード設定遅延信号AED及びベリファイ時セ
ンスアンプ活性化信号VE等に応じて、内部制御信号▲
▼，センスアンプの動作タイミング信号▲▼等の
内部タイミング信号を形成するとともに、アドレスデコ
ーダ等に選択的に供給され読み出し用低電圧Vcc/消去ベ
リファイ用低電圧Vcv/書き込み用高電圧Vppの電圧切り
換えを行い、これらの電圧のうちのいずれかを選択的に
出力する。上記内部回路LOGCにより形成される上記各信
号PP,ES,DC,EV,AED及びVE等は、消去以外のモードでは
タイミング制御回路CNTRの動作に影響を与えない。すな
わち、消去モードのときのみ、上記各信号PP,ES,DC,EV,
AED及びVE等が有効とされ、これらの信号に応じた消去
動作のための各種信号が上記タイミング制御回路CTNRに
よって発生される。
第６図と第７図には、上記タイミング制御回路CNTRの
要部の一実施例の回路図が示されている。次に示す表−
１には、上記外部端子を介してフラッシュEEPROMへ供給
される各外部信号とそれに対応した動作モードが示さ
れ、表−２には各外部信号にもとづいて形成される内部
タイミング信号のうちのいくつかの内部タイミング信号
とが示されている。これらの表−１、表−２において
は、Ｈはハイレベル、Ｌはロウレベル、Vppは電源電圧V
cc（例えば5V）よりも高い電圧（例えば約12V）を示し
ている。上記表−１と表−２の外部端子I/Oの欄におい
て、Hzはハイインピーダンスの状態、inputはデータ入
力、outputはデータ出力を示しており、特にoutput（I/
O7）は、外部入出力端子I/O7がデータ出力であることを
示している。
要部の一実施例の回路図が示されている。次に示す表−
１には、上記外部端子を介してフラッシュEEPROMへ供給
される各外部信号とそれに対応した動作モードが示さ
れ、表−２には各外部信号にもとづいて形成される内部
タイミング信号のうちのいくつかの内部タイミング信号
とが示されている。これらの表−１、表−２において
は、Ｈはハイレベル、Ｌはロウレベル、Vppは電源電圧V
cc（例えば5V）よりも高い電圧（例えば約12V）を示し
ている。上記表−１と表−２の外部端子I/Oの欄におい
て、Hzはハイインピーダンスの状態、inputはデータ入
力、outputはデータ出力を示しており、特にoutput（I/
O7）は、外部入出力端子I/O7がデータ出力であることを
示している。
また、表−１、表−２において、＊はハイレベル
（Ｈ）でもロウレベル（Ｌ）でも良いことを表してお
り、Ｏは上記内部回路LOGCから上記タイミング制御回路
CNTRへ供給される信号によって、そのレベル変化するこ
とを表している。
（Ｈ）でもロウレベル（Ｌ）でも良いことを表してお
り、Ｏは上記内部回路LOGCから上記タイミング制御回路
CNTRへ供給される信号によって、そのレベル変化するこ
とを表している。
この表−１と表−２の見方について、読み出しモード
を例にして説明する。他のモードについても同様である
ので、以下の例から容易に理解できるであろう。
を例にして説明する。他のモードについても同様である
ので、以下の例から容易に理解できるであろう。
外部からフラッシュEEPROMへ、ロウレベル（Ｌ）のチ
ップイネーブル信号▲▼、アウトプットイネーブル
信号▲▼と、ハイレベル（Ｈ）のライトイネーブル
信号▲▼、イレーズイネーブル信号▲▼が供給
されるとともに、フラッシュEEPROMの外部端子Vppに電
源電圧Vccのような低電圧が印加されると、上記タイミ
ング制御回路CNTRによって読み出しモードが指示された
ものと判定し、タイミング制御回路CNTR及び内部回路LO
GCは、内部信号VP、EV、wp、wr、AED、DC、ES、POLM、P
Pのそれぞれをロウレベル（Ｌ）にし、内部信号SC、r
e、DEのそれぞれをハイレベル（Ｈ）にする。そして、
アドレス信号によって指示されたメモリセルに保持され
ていたところのデータが外部入出力端子I/O0〜I/O7から
出力される。
ップイネーブル信号▲▼、アウトプットイネーブル
信号▲▼と、ハイレベル（Ｈ）のライトイネーブル
信号▲▼、イレーズイネーブル信号▲▼が供給
されるとともに、フラッシュEEPROMの外部端子Vppに電
源電圧Vccのような低電圧が印加されると、上記タイミ
ング制御回路CNTRによって読み出しモードが指示された
ものと判定し、タイミング制御回路CNTR及び内部回路LO
GCは、内部信号VP、EV、wp、wr、AED、DC、ES、POLM、P
Pのそれぞれをロウレベル（Ｌ）にし、内部信号SC、r
e、DEのそれぞれをハイレベル（Ｈ）にする。そして、
アドレス信号によって指示されたメモリセルに保持され
ていたところのデータが外部入出力端子I/O0〜I/O7から
出力される。
おな、本明細書において、互いに同じ信号あるいは同
じ端子には、同一の記号が示されている。また、アルフ
ァベット文字の上部に“−”が付された記号によって表
されている信号は、同じアルファベット文字で表され、
“−”が上部に付されていない信号で表されている信号
に対して位相反転された信号を示している。例えば記号
▲▼は記号vpで表されている信号に対して位相反転
された信号である。なお、この信号vpは、上記外部端子
Vppに高電圧Vppが印加されたときハイレベル（Vcc）と
なり、それ以外ではロウレベル（Vss）となる。
じ端子には、同一の記号が示されている。また、アルフ
ァベット文字の上部に“−”が付された記号によって表
されている信号は、同じアルファベット文字で表され、
“−”が上部に付されていない信号で表されている信号
に対して位相反転された信号を示している。例えば記号
▲▼は記号vpで表されている信号に対して位相反転
された信号である。なお、この信号vpは、上記外部端子
Vppに高電圧Vppが印加されたときハイレベル（Vcc）と
なり、それ以外ではロウレベル（Vss）となる。
上記タイミング制御回路CNTRの主要部を構成する第６
図と第７図の回路については、その動作を逐一詳細に説
明しないが、動作モードを表す上記表−１、表−２と後
述する動作説明から容易に理解されよう。
図と第７図の回路については、その動作を逐一詳細に説
明しないが、動作モードを表す上記表−１、表−２と後
述する動作説明から容易に理解されよう。
チップイネーブル信号▲▼がハイレベルにされ、
外部端子Vppに高電圧が供給されない状態では上記フラ
ッシュEEPROMは非選択状態となる。
外部端子Vppに高電圧が供給されない状態では上記フラ
ッシュEEPROMは非選択状態となる。
チップイネーブル信号▲▼がロウレベルにされ、
アウトプットイネーブル信号▲▼がロウレベルにさ
れ、ライトイネーブル信号▲▼がハイレベルにさ
れ、イレーズイネーブル信号▲▼がハイレベルにさ
れ、外部端子Vppに高電圧が供給されない状態では、上
述のように読み出しモードとされ、上記内部チップイネ
ーブル信号▲▼はロウレベルに、アドレスデコーダ
活性化信号DE,センスアンプの動作タイミング信号▲
▼，読み出し信号reのそれぞれがハイレベルにされ
る。また、このときアドレスデコーダXDCR,YDCR、デー
タ入力回路DIBのそれぞれには、その動作電圧として低
電圧Vcc（約5V）が上記タイミング制御回路CNTRから供
給される。これにより、センスアンプSAが動作状態にな
って上記のような読み出し動作が行われる。このとき、
第６図に示した回路によって、データ線放電MOSFET非活
性化信号SBがロウレベルにされる。これに応じて、非活
性化信号SBを受けるＮチャンネルMOSFET（第７図）がオ
フ状態にされ、同じく非活性化信号SBを受けるＰチャン
ネルMOSFET（第７図）がオン状態にされる。また、この
ときセンスアンプ動作タイミング信号▲▼がハイレ
ベルされるため、この信号▲▼を受けるＮチャンネ
ルMOSFET（第７図）がオン状態にされ、同じく信号▲
▼を受けるＰチャンネルMOSFET（第７図）がオフ状態
にされる。そのため、データ線放電MOSFETゲートバイア
ス信号DSは直列形態にされる２つのＰチャンネルMOSFET
（第７図）と３つのＮチャンネルMOSFET（第７図）のコ
ンダクタンス比に従って中間電圧となり、上記メモリア
レイＭ−ARYのデータ線に設けられたデータ線放電MOSFE
TQ19ないしQ21を制御して、非選択状態のデータ線の電
荷を放電させる。
アウトプットイネーブル信号▲▼がロウレベルにさ
れ、ライトイネーブル信号▲▼がハイレベルにさ
れ、イレーズイネーブル信号▲▼がハイレベルにさ
れ、外部端子Vppに高電圧が供給されない状態では、上
述のように読み出しモードとされ、上記内部チップイネ
ーブル信号▲▼はロウレベルに、アドレスデコーダ
活性化信号DE,センスアンプの動作タイミング信号▲
▼，読み出し信号reのそれぞれがハイレベルにされ
る。また、このときアドレスデコーダXDCR,YDCR、デー
タ入力回路DIBのそれぞれには、その動作電圧として低
電圧Vcc（約5V）が上記タイミング制御回路CNTRから供
給される。これにより、センスアンプSAが動作状態にな
って上記のような読み出し動作が行われる。このとき、
第６図に示した回路によって、データ線放電MOSFET非活
性化信号SBがロウレベルにされる。これに応じて、非活
性化信号SBを受けるＮチャンネルMOSFET（第７図）がオ
フ状態にされ、同じく非活性化信号SBを受けるＰチャン
ネルMOSFET（第７図）がオン状態にされる。また、この
ときセンスアンプ動作タイミング信号▲▼がハイレ
ベルされるため、この信号▲▼を受けるＮチャンネ
ルMOSFET（第７図）がオン状態にされ、同じく信号▲
▼を受けるＰチャンネルMOSFET（第７図）がオフ状態
にされる。そのため、データ線放電MOSFETゲートバイア
ス信号DSは直列形態にされる２つのＰチャンネルMOSFET
（第７図）と３つのＮチャンネルMOSFET（第７図）のコ
ンダクタンス比に従って中間電圧となり、上記メモリア
レイＭ−ARYのデータ線に設けられたデータ線放電MOSFE
TQ19ないしQ21を制御して、非選択状態のデータ線の電
荷を放電させる。
チップイネーブル信号▲▼がロウレベルにされ、
アウトプットイネーブル信号▲▼がハイレベルにさ
れ、ライトイネーブル信号▲▼がロウレベルにさ
れ、イレーズイネーブル信号▲▼がハイレベルにさ
れ、外部端子Vppに高電圧（例えば約12V）が供給された
状態ならば書き込みモードとされる。このとき、上記内
部チップイネーブル信号▲▼はロウレベルに、アド
レスデコーダ活性化信号DE,書き込みモード信号WP,書き
込み制御信号wr,書き込みパルスPGはそれぞれはハイレ
ベルにされ、ゲートバイアス信号DS,センスアンプ動作
タイミング信号▲▼，読み出し制御信号re,データ
出力バッファ活性化信号DO及びDO7はそれぞれはロウレ
ベルにされる。上記信号DEのハイレベルによりアドレス
デコーダXDCR及びYDCRのそれぞれが活性化され、上記メ
モリアレイＭ−ARYを構成する複数のワード線及び複数
のデータ線から、外部アドレス信号AX,AYによって指示
された１つのワード線と、１つのデータ線が選択され
る。このとき、アドレスデコーダXDCR,YDCR及びデータ
入力バッファDIBには、その動作電圧として高電圧Vppが
上記タイミング制御回路CNTRから供給される。上述のよ
うに、このとき読み出し制御信号reはロウレベルにされ
るため、上記MOSFETQ16はオフ状態にされ、ゲートバイ
アス信号DSのロウレベルにより上記放電MOSFETQ19ない
しQ21もオフ状態にされ、センスアンプ動作タイミング
信号▲▼のロウレベルによってセンスアンプSAは非
活性化される。また、このときデータ出力バッファ活性
化信号DO及びDO7はロウレベルであるため、データ出力
バッファDOB−０〜DOB−７のそれぞれは非活性化され
る。なお、データ出力バッファDOBの構成については、
後で第11図を用いて述べる。
アウトプットイネーブル信号▲▼がハイレベルにさ
れ、ライトイネーブル信号▲▼がロウレベルにさ
れ、イレーズイネーブル信号▲▼がハイレベルにさ
れ、外部端子Vppに高電圧（例えば約12V）が供給された
状態ならば書き込みモードとされる。このとき、上記内
部チップイネーブル信号▲▼はロウレベルに、アド
レスデコーダ活性化信号DE,書き込みモード信号WP,書き
込み制御信号wr,書き込みパルスPGはそれぞれはハイレ
ベルにされ、ゲートバイアス信号DS,センスアンプ動作
タイミング信号▲▼，読み出し制御信号re,データ
出力バッファ活性化信号DO及びDO7はそれぞれはロウレ
ベルにされる。上記信号DEのハイレベルによりアドレス
デコーダXDCR及びYDCRのそれぞれが活性化され、上記メ
モリアレイＭ−ARYを構成する複数のワード線及び複数
のデータ線から、外部アドレス信号AX,AYによって指示
された１つのワード線と、１つのデータ線が選択され
る。このとき、アドレスデコーダXDCR,YDCR及びデータ
入力バッファDIBには、その動作電圧として高電圧Vppが
上記タイミング制御回路CNTRから供給される。上述のよ
うに、このとき読み出し制御信号reはロウレベルにされ
るため、上記MOSFETQ16はオフ状態にされ、ゲートバイ
アス信号DSのロウレベルにより上記放電MOSFETQ19ない
しQ21もオフ状態にされ、センスアンプ動作タイミング
信号▲▼のロウレベルによってセンスアンプSAは非
活性化される。また、このときデータ出力バッファ活性
化信号DO及びDO7はロウレベルであるため、データ出力
バッファDOB−０〜DOB−７のそれぞれは非活性化され
る。なお、データ出力バッファDOBの構成については、
後で第11図を用いて述べる。
書き込みが行われるべきメモリセルの選択ノードが結
合されたワード線、言い換えるならば、選択されたワー
ド線は、その動作電圧として高電圧Vppが供給されたア
ドレスデコーダXDCRによって、その電位が上記高電圧Vp
pに従った高電圧、例えば約12Vのような高電圧にされ
る。一方、選択されたデータ線は、書き込むべき情報に
従って、データ入力バッファDIBにより高電圧又は低い
電圧にされる。メモリセルは、前述したように第16図に
示した記憶トランジスタにより構成される。その選択ノ
ードが選択されたワード線に結合され、その入出力ノー
ドが選択されたデータ線に結合されたメモリセル、すな
わち、選択されたメモリセルにおいて、それを構成する
記憶トランジスタのフローティングゲートに電子を注入
する場合、選択されたデータ線の電位は書き込み制御信
号wrのハイレベルに応じてオン状態にされたMOSFETQ18
とデータ入力バッファDIBを介して高電圧Vppに従った高
電圧にされる。これにより、記憶トランジスタにチャン
ネル飽和電流が流れ、データ線に結合されたドレイン領
域近傍のピンチオフ領域では高電界により加速された電
子がイオン化を起こし、高エネルギーを持つ電子、いわ
ゆるホットエレクトロンが発生する。一方、この記憶ト
ランジスタのフローティングゲート電位は、ワード線が
結合されたコントロールゲートの電圧とドレイン領域の
電圧、及び半導体基板とフローティングゲート間の容量
とフローティングゲートとコントロールゲートとの容量
とで決まる値となる。これにより、フローティングゲー
トにホットエレクトロンが誘引され、フローティングゲ
ートの電位が負になる。フローティングゲートの電位が
負とされることにより、電子の注入された記憶トランジ
スタのしきい値電圧は、電子の注入を行う前に比べて上
昇し、高くなる。
合されたワード線、言い換えるならば、選択されたワー
ド線は、その動作電圧として高電圧Vppが供給されたア
ドレスデコーダXDCRによって、その電位が上記高電圧Vp
pに従った高電圧、例えば約12Vのような高電圧にされ
る。一方、選択されたデータ線は、書き込むべき情報に
従って、データ入力バッファDIBにより高電圧又は低い
電圧にされる。メモリセルは、前述したように第16図に
示した記憶トランジスタにより構成される。その選択ノ
ードが選択されたワード線に結合され、その入出力ノー
ドが選択されたデータ線に結合されたメモリセル、すな
わち、選択されたメモリセルにおいて、それを構成する
記憶トランジスタのフローティングゲートに電子を注入
する場合、選択されたデータ線の電位は書き込み制御信
号wrのハイレベルに応じてオン状態にされたMOSFETQ18
とデータ入力バッファDIBを介して高電圧Vppに従った高
電圧にされる。これにより、記憶トランジスタにチャン
ネル飽和電流が流れ、データ線に結合されたドレイン領
域近傍のピンチオフ領域では高電界により加速された電
子がイオン化を起こし、高エネルギーを持つ電子、いわ
ゆるホットエレクトロンが発生する。一方、この記憶ト
ランジスタのフローティングゲート電位は、ワード線が
結合されたコントロールゲートの電圧とドレイン領域の
電圧、及び半導体基板とフローティングゲート間の容量
とフローティングゲートとコントロールゲートとの容量
とで決まる値となる。これにより、フローティングゲー
トにホットエレクトロンが誘引され、フローティングゲ
ートの電位が負になる。フローティングゲートの電位が
負とされることにより、電子の注入された記憶トランジ
スタのしきい値電圧は、電子の注入を行う前に比べて上
昇し、高くなる。
これに対して、選択されたメモリセルにおいて、それ
を構成する記憶トラジスタのフローティングゲートに電
子を注入しない場合、記憶トランジスタのしきい値電圧
は上昇せず、比較的低い値に保持される。選択されたメ
モリセルにおいて、それを構成する記憶トランジスタの
フローティングゲートに電子の注入を行わないようにす
るためには、上記記憶トランジスタのドレイン領域に、
選択されたデータ線、上記オン状態にされたMOSFETQ18
及びデータ入力バッファDIBを介して、上記ドレイン領
域の近傍のピンチオフ領域でホットエレクトロンが発生
しないような低い電圧が印加されるようにすればよい。
選択されたメモリセルの記憶トランジスタのドレイン領
域に上述したような高電圧を印加するか、上述したよう
な低い電圧を印加するかは書き込むべき情報によって定
められる。後で第22図を用いて述べるデータ入力バッフ
ァDIBが、外部入出力端子I/Oを介して供給される情報に
従って上述した高電圧又は低い電圧を形成し、形成され
た電圧が上述のようにして選択されたデータ線に伝えら
れる。
を構成する記憶トラジスタのフローティングゲートに電
子を注入しない場合、記憶トランジスタのしきい値電圧
は上昇せず、比較的低い値に保持される。選択されたメ
モリセルにおいて、それを構成する記憶トランジスタの
フローティングゲートに電子の注入を行わないようにす
るためには、上記記憶トランジスタのドレイン領域に、
選択されたデータ線、上記オン状態にされたMOSFETQ18
及びデータ入力バッファDIBを介して、上記ドレイン領
域の近傍のピンチオフ領域でホットエレクトロンが発生
しないような低い電圧が印加されるようにすればよい。
選択されたメモリセルの記憶トランジスタのドレイン領
域に上述したような高電圧を印加するか、上述したよう
な低い電圧を印加するかは書き込むべき情報によって定
められる。後で第22図を用いて述べるデータ入力バッフ
ァDIBが、外部入出力端子I/Oを介して供給される情報に
従って上述した高電圧又は低い電圧を形成し、形成され
た電圧が上述のようにして選択されたデータ線に伝えら
れる。
電子がフローティングゲートに注入されることによっ
て、そのしきい値電圧が高くされた記憶トランジスタ
は、読み出しモードの際に、そのコントロールゲートに
選択レベル（例えば5V）の選択信号が供給されても、す
なわち、選択ノードが結合されたワード線が選択されて
も、導通状態とはならず、非導通状態となる。これに対
して、電子の注入が行われなかった記憶トランジスタ
は、そのしきい値電圧が比較的低い電圧に保持されてい
るため、読み出しモードの際、選択レベルの選択信号が
供給されると、すなわち、ワード線の選択動作によっ
て、導通状態となり、電流が流れる。
て、そのしきい値電圧が高くされた記憶トランジスタ
は、読み出しモードの際に、そのコントロールゲートに
選択レベル（例えば5V）の選択信号が供給されても、す
なわち、選択ノードが結合されたワード線が選択されて
も、導通状態とはならず、非導通状態となる。これに対
して、電子の注入が行われなかった記憶トランジスタ
は、そのしきい値電圧が比較的低い電圧に保持されてい
るため、読み出しモードの際、選択レベルの選択信号が
供給されると、すなわち、ワード線の選択動作によっ
て、導通状態となり、電流が流れる。
なお、書き込みモードにおいて、選択されなかったメ
モリセルにおいては、それを構成する記憶トランジスタ
のコントロールゲート又は／及びドレイン領域に高電圧
が印加されない。そのため、フローティングゲートへの
電子の注入が行われず、記憶トランジスタのしきい値電
圧は変化しない。
モリセルにおいては、それを構成する記憶トランジスタ
のコントロールゲート又は／及びドレイン領域に高電圧
が印加されない。そのため、フローティングゲートへの
電子の注入が行われず、記憶トランジスタのしきい値電
圧は変化しない。
チップイネーブル信号▲▼がロウレベルにされ、
アウトプットイネーブル信号▲▼がロウレベルにさ
れ、ライトイネーブル信号▲▼がハイレベルにさ
れ、イレーズイネーブル信号▲▼がハイレベルにさ
れ、外部端子Vppに高電圧Vppが供給された状態ならば、
書き込みベリファイモードとされる。外部端子Vppに高
電圧Vppが供給されている以外は、前記読み出しモード
と同じ状態である。アドレスデコーダXDCR,YDCR及びデ
ータ入力回路DIBのそれぞれにはその動作電圧が上記高
電圧Vppから低電圧Vccに切り換えられて供給される。
アウトプットイネーブル信号▲▼がロウレベルにさ
れ、ライトイネーブル信号▲▼がハイレベルにさ
れ、イレーズイネーブル信号▲▼がハイレベルにさ
れ、外部端子Vppに高電圧Vppが供給された状態ならば、
書き込みベリファイモードとされる。外部端子Vppに高
電圧Vppが供給されている以外は、前記読み出しモード
と同じ状態である。アドレスデコーダXDCR,YDCR及びデ
ータ入力回路DIBのそれぞれにはその動作電圧が上記高
電圧Vppから低電圧Vccに切り換えられて供給される。
上記表−１、表−２に示されている書き込み／インヒ
ビットモードでは、各デコーダは活性化されているが、
書き込み／消去用の高電圧Vppが各デコーダには供給さ
れない状態である。このモードにおいては、上記ゲート
バイアス信号DSがハイレベルにされ、データ線の放電が
行われる書き込み／書き込みベリファイ／消去の準備期
間である。
ビットモードでは、各デコーダは活性化されているが、
書き込み／消去用の高電圧Vppが各デコーダには供給さ
れない状態である。このモードにおいては、上記ゲート
バイアス信号DSがハイレベルにされ、データ線の放電が
行われる書き込み／書き込みベリファイ／消去の準備期
間である。
チップイネーブル信号▲▼、イレーズイネーブル
信号▲▼がロウレベルにされ、アウトプットイネー
ブル信号▲▼、ライトイネーブル信号▲▼がハ
イレベルにされ、外部端子Vppに高電圧Vppが印加される
ことにより、消去モードが開始される。後で第21図を用
いて述べるが、これらの外部信号の電圧の組み合わせに
より、消去モードの開始が指示されるものであり、この
状態を維持しなければ消去モードが終了するというわも
のではない。
信号▲▼がロウレベルにされ、アウトプットイネー
ブル信号▲▼、ライトイネーブル信号▲▼がハ
イレベルにされ、外部端子Vppに高電圧Vppが印加される
ことにより、消去モードが開始される。後で第21図を用
いて述べるが、これらの外部信号の電圧の組み合わせに
より、消去モードの開始が指示されるものであり、この
状態を維持しなければ消去モードが終了するというわも
のではない。
この実施例のフラッシュEEPROMにおける消去モードに
ついては、そのアルゴリズムの一例を示す第２の動作フ
ローチャート図、第３図及び第４図に示した上記内部回
路LOGCの主要部の具体的回路図、第５図に示した動作タ
イミング図を参照して次に詳細に説明する。上記内部回
路LOGCは、消去制御回路として働く。
ついては、そのアルゴリズムの一例を示す第２の動作フ
ローチャート図、第３図及び第４図に示した上記内部回
路LOGCの主要部の具体的回路図、第５図に示した動作タ
イミング図を参照して次に詳細に説明する。上記内部回
路LOGCは、消去制御回路として働く。
上記第３図及び第４図に示した回路は、上記第２図の
フローチャート図に示されたアルゴリズムを実行するた
めのシーケンス制御を行うものであるため、後述する第
５図の動作タイミング図を参照した消去動作モードの説
明から容易に理解されよう。
フローチャート図に示されたアルゴリズムを実行するた
めのシーケンス制御を行うものであるため、後述する第
５図の動作タイミング図を参照した消去動作モードの説
明から容易に理解されよう。
第２図のフローチャート図において、実際の消去動作
に先立って同図に点線で示すような一連のプレライト動
作が実行される。これは、消去する前のメモリアレイＭ
−ARYにおけるメモリセルの記憶情報、言い換えるなら
ば、記憶トランジスタのしきい値電圧は、前記のような
書き込みの有無（フローティングゲートへの電子の注入
の有無）に従って高低さまざまであるために実行され
る。すなわち、消去前のメモリアレイＭ−ARYには、し
きい値電圧が高くされた記憶トランジスタと、しきい値
電圧が比較的低い値に維持された記憶トランジスタとが
混在するために実行される。上記のプレライト動作は、
電気的消去動作に先立って、全ての記憶トランジスタに
対して書き込みを行うことである。これにより、未書き
込みのメモリセル（それを構成する記憶トランジスタの
フローティングゲートに実質的に電子の注入が行われて
いない）であるいわば消去状態のメモリセルに対して、
この実施例による内部自動消去動作が行われることによ
って、未書き込みのメモリセルにおける記憶トランジス
タのしきい値電圧が、負のしきい値電圧になってしまう
のを防ぐものである。
に先立って同図に点線で示すような一連のプレライト動
作が実行される。これは、消去する前のメモリアレイＭ
−ARYにおけるメモリセルの記憶情報、言い換えるなら
ば、記憶トランジスタのしきい値電圧は、前記のような
書き込みの有無（フローティングゲートへの電子の注入
の有無）に従って高低さまざまであるために実行され
る。すなわち、消去前のメモリアレイＭ−ARYには、し
きい値電圧が高くされた記憶トランジスタと、しきい値
電圧が比較的低い値に維持された記憶トランジスタとが
混在するために実行される。上記のプレライト動作は、
電気的消去動作に先立って、全ての記憶トランジスタに
対して書き込みを行うことである。これにより、未書き
込みのメモリセル（それを構成する記憶トランジスタの
フローティングゲートに実質的に電子の注入が行われて
いない）であるいわば消去状態のメモリセルに対して、
この実施例による内部自動消去動作が行われることによ
って、未書き込みのメモリセルにおける記憶トランジス
タのしきい値電圧が、負のしきい値電圧になってしまう
のを防ぐものである。
このプレライト動作は、まず、ステップ（１）におい
て、アドレス設定が行われる。すなわち、個々のメモリ
セルを選択するためのアドレス信号がアドレスカウンタ
回路で発生されるように、アドレスカウンタ回路の設定
が行われる。このアドレス設定により、特に制限されな
いが、最初に書き込みが行われるべきメモリセルのアド
レスを指示するアドレス信号が上記アドレスカウンタ回
路により発生される。
て、アドレス設定が行われる。すなわち、個々のメモリ
セルを選択するためのアドレス信号がアドレスカウンタ
回路で発生されるように、アドレスカウンタ回路の設定
が行われる。このアドレス設定により、特に制限されな
いが、最初に書き込みが行われるべきメモリセルのアド
レスを指示するアドレス信号が上記アドレスカウンタ回
路により発生される。
ステップ（２）において、書き込みパルスを発生さ
れ、アドレスカウンタ回路によって発生されたアドレス
信号により指示されたメモリセルに対して書き込み（プ
レライト）が行われる。
れ、アドレスカウンタ回路によって発生されたアドレス
信号により指示されたメモリセルに対して書き込み（プ
レライト）が行われる。
この書き込みの後にステップ（３）が実行される。こ
のステップ（３）において、上記アドレスカウンタ回路
がインクリメント（＋１）動作させられるという、アド
レスインクリメントが行われる。
のステップ（３）において、上記アドレスカウンタ回路
がインクリメント（＋１）動作させられるという、アド
レスインクリメントが行われる。
そして、ステップ（４）において、上記アドレスカウ
ンタ回路により発生されたアドレス信号が最終アドレス
を指すか否かの判定が行われる。最終アドレスまで上記
のプレライトが行われていない場合（NO）は、上記ステ
ップ（２）に戻りプレライトが行われる。これを最終ア
ドレスまで繰り返して行うものである。上記のようにア
ドレスインクリメントを行うステップ（３）の後に、最
終アドレスまでプレライトが行われたか否かの判定が行
われるため、実際に判定されるアドレスは最終アドレス
＋１となるものである。もちろん、最終アドレスの判定
を行うステップ（４）の後に、アドレスインクリメント
のステップ（３）を設けるようにしてもよい。この場
合、判定がNOのときに、アドレスインクリメントが行わ
れるようにステップ（４）からステップ（２）へ戻る経
路にステップ（３）が設けられる。
ンタ回路により発生されたアドレス信号が最終アドレス
を指すか否かの判定が行われる。最終アドレスまで上記
のプレライトが行われていない場合（NO）は、上記ステ
ップ（２）に戻りプレライトが行われる。これを最終ア
ドレスまで繰り返して行うものである。上記のようにア
ドレスインクリメントを行うステップ（３）の後に、最
終アドレスまでプレライトが行われたか否かの判定が行
われるため、実際に判定されるアドレスは最終アドレス
＋１となるものである。もちろん、最終アドレスの判定
を行うステップ（４）の後に、アドレスインクリメント
のステップ（３）を設けるようにしてもよい。この場
合、判定がNOのときに、アドレスインクリメントが行わ
れるようにステップ（４）からステップ（２）へ戻る経
路にステップ（３）が設けられる。
上記のようなプレライトが最終アドレスまで行われる
と（YES）、以下のような消去動作が次に実行される。
と（YES）、以下のような消去動作が次に実行される。
ステップ（５）において、消去動作のためのアドレス
の初期設定が行われる。すなわち、アドレスカウンタ回
路に対して、アドレス信号の初期設計が行われる。この
実施例ではフラッシュEEPROM内の全てのメモリセルが一
括して消去されるため、このアドレスの初期設定は消去
動作それ自体には格別の意味を持たない。このアドレス
設定は、消去動作その後に行われるベリファイ動作（消
去ベリファイ）のために必要とされる。
の初期設定が行われる。すなわち、アドレスカウンタ回
路に対して、アドレス信号の初期設計が行われる。この
実施例ではフラッシュEEPROM内の全てのメモリセルが一
括して消去されるため、このアドレスの初期設定は消去
動作それ自体には格別の意味を持たない。このアドレス
設定は、消去動作その後に行われるベリファイ動作（消
去ベリファイ）のために必要とされる。
ステップ（６）では、一括消去のための消去パルスが
発生され、消去動作が行われる。この後、上記アドレス
設定に従いステップ（７）において、ベリファイ動作が
行われる。このベリファイ動作では、後述するように動
作電圧が、外部端子Vccを介して供給される低電圧の電
源電圧Vcc（例えば5V）より更に低い例えば3.5Vのよう
な低い電圧Vcvの下で前記のような読み出し動作が行わ
れる。すなわち、アドレスデコーダXDCR,YDCR及びセン
スアンプSAには、その動作電圧として電源電圧Vccのか
わりに上述した低電圧Vcvが供給される。なお、このと
き、内部回路LOGC、タイミング制御回路CNTRには、その
動作電圧として電源電圧Vccが供給されている。この読
み出し動作において、読み出し信号が“0"ならば、すな
わち、記憶トランジスタがオン状態になれば、その記憶
トランジスタのしきい値電圧は上記3.5V以下の消去状態
にされたものと認められるから、次にステップ（８）が
実行される。このステップ（８）において、上記アドレ
スカウンタ回路のアドレスインクリメントが行われる。
そして、前記のプレライト動作の場合と同様にステップ
（９）において、上記アドレスカウンタ回路により形成
されたアドレス信号が最終アドレスを指すか否かの判定
が行われる。最終アドレスでない場合（NO）にはステッ
プ（７）へ戻り、上記同様な消去ベリファイ動作が行わ
れる。これを上記アドレスカウンタ回路が最終アドレス
を指すまで繰り返して行うことにより、消去動作を終了
する。前記のように、本実施例においては、メモリアレ
イＭ−ARYの記憶情報が一括消去されるものであるた
め、上述した消去動作では、全メモリセルのうち書き込
み動作によって最もしきい値電圧が高くされた記憶トラ
ンジスタにより消去回数が決められる。すなわち、最も
しきい値電圧が高くされた記憶トランジスタが、上記3.
5Vで読み出しが可能、すなわち低いしきい値電圧を持つ
までステップ（６）における消去パルスの印加（消去動
作）が行われる。そして、この記憶トランジスタが上記
低いしきい値電圧を持つようになったか否かの検出がス
テップ（７）の消去ベリファイ動作によって行われる。
すなわち、ステップ（７）のベリファイ結果に基づい
て、ステップ（６）における消去パルスの印加（消去動
作）の有無が決定される。
発生され、消去動作が行われる。この後、上記アドレス
設定に従いステップ（７）において、ベリファイ動作が
行われる。このベリファイ動作では、後述するように動
作電圧が、外部端子Vccを介して供給される低電圧の電
源電圧Vcc（例えば5V）より更に低い例えば3.5Vのよう
な低い電圧Vcvの下で前記のような読み出し動作が行わ
れる。すなわち、アドレスデコーダXDCR,YDCR及びセン
スアンプSAには、その動作電圧として電源電圧Vccのか
わりに上述した低電圧Vcvが供給される。なお、このと
き、内部回路LOGC、タイミング制御回路CNTRには、その
動作電圧として電源電圧Vccが供給されている。この読
み出し動作において、読み出し信号が“0"ならば、すな
わち、記憶トランジスタがオン状態になれば、その記憶
トランジスタのしきい値電圧は上記3.5V以下の消去状態
にされたものと認められるから、次にステップ（８）が
実行される。このステップ（８）において、上記アドレ
スカウンタ回路のアドレスインクリメントが行われる。
そして、前記のプレライト動作の場合と同様にステップ
（９）において、上記アドレスカウンタ回路により形成
されたアドレス信号が最終アドレスを指すか否かの判定
が行われる。最終アドレスでない場合（NO）にはステッ
プ（７）へ戻り、上記同様な消去ベリファイ動作が行わ
れる。これを上記アドレスカウンタ回路が最終アドレス
を指すまで繰り返して行うことにより、消去動作を終了
する。前記のように、本実施例においては、メモリアレ
イＭ−ARYの記憶情報が一括消去されるものであるた
め、上述した消去動作では、全メモリセルのうち書き込
み動作によって最もしきい値電圧が高くされた記憶トラ
ンジスタにより消去回数が決められる。すなわち、最も
しきい値電圧が高くされた記憶トランジスタが、上記3.
5Vで読み出しが可能、すなわち低いしきい値電圧を持つ
までステップ（６）における消去パルスの印加（消去動
作）が行われる。そして、この記憶トランジスタが上記
低いしきい値電圧を持つようになったか否かの検出がス
テップ（７）の消去ベリファイ動作によって行われる。
すなわち、ステップ（７）のベリファイ結果に基づい
て、ステップ（６）における消去パルスの印加（消去動
作）の有無が決定される。
上記のような消去動作モードを第５図の動作タイミン
グ図を参照して第３図及び第４図の具体的回路とともに
詳細に説明する。なお、以下の説明においては、前述し
た第６図，第７図、及び表−1,表−２も参照される。
グ図を参照して第３図及び第４図の具体的回路とともに
詳細に説明する。なお、以下の説明においては、前述し
た第６図，第７図、及び表−1,表−２も参照される。
チップイネーブル信号▲▼がロウレベルにされ、
アウトプットイネーブル信号▲▼がハイレベルにさ
れ、ライトイネーブル信号▲▼がハイレベルにさ
れ、外部端子Vppに高電圧Vpp（例えば約12V）が供給さ
れた状態では、前記第６図に示したタイミング制御回路
CNTRの具体的回路及び表−1,表−２から明らかなように
内部チップイネーブル信号▲▼、消去開始信号▲
▼がロウレベルとなる。したがって、イレーズイネー
ブル信号▲▼がハイレベルからロウレベルに変化す
ると、これに応じてフリップフロップ回路FF1がセット
される。
アウトプットイネーブル信号▲▼がハイレベルにさ
れ、ライトイネーブル信号▲▼がハイレベルにさ
れ、外部端子Vppに高電圧Vpp（例えば約12V）が供給さ
れた状態では、前記第６図に示したタイミング制御回路
CNTRの具体的回路及び表−1,表−２から明らかなように
内部チップイネーブル信号▲▼、消去開始信号▲
▼がロウレベルとなる。したがって、イレーズイネー
ブル信号▲▼がハイレベルからロウレベルに変化す
ると、これに応じてフリップフロップ回路FF1がセット
される。
これにより、消去モードを示す信号ESがハイレベルか
らロウレベルに変化して消去モードに入る。内部信号▲
▼は、遅延回路D1の持つ遅延時間によって決めら
れた一定時間遅れてロウレベルに変化する。消去モード
を示す信号ESがハイレベルに変化すると、それがノアゲ
ート回路NOR1に帰還される。そのため、消去モード信号
ERが発生されるまで、消去モード信号ESは、この帰還動
作により保持される。従って、消去モードの間、ノアゲ
ート回路NOR1はこれ以降内部信号ecにより代表される▲
▼、▲▼、▲▼及び▲▼の信号変化を
受け付けなくなる。すなわち、消去制御回路LOGCは、上
記のような外部制御信号を受け付けなくなり、消去シー
ケンスを実行することになる。言い換えるならば、この
消去モード信号ESによって、上記外部制御信号の変化が
内部の動作に影響を与えないようにされる。例えば、第
６図において、デコーダ活性化信号DEを形成する回路
は、上記消去モード信号ESがハイレベルとされることに
より、チップイネーブル信号▲▼にもとづく信号▲
▼には影響されなくなる。
らロウレベルに変化して消去モードに入る。内部信号▲
▼は、遅延回路D1の持つ遅延時間によって決めら
れた一定時間遅れてロウレベルに変化する。消去モード
を示す信号ESがハイレベルに変化すると、それがノアゲ
ート回路NOR1に帰還される。そのため、消去モード信号
ERが発生されるまで、消去モード信号ESは、この帰還動
作により保持される。従って、消去モードの間、ノアゲ
ート回路NOR1はこれ以降内部信号ecにより代表される▲
▼、▲▼、▲▼及び▲▼の信号変化を
受け付けなくなる。すなわち、消去制御回路LOGCは、上
記のような外部制御信号を受け付けなくなり、消去シー
ケンスを実行することになる。言い換えるならば、この
消去モード信号ESによって、上記外部制御信号の変化が
内部の動作に影響を与えないようにされる。例えば、第
６図において、デコーダ活性化信号DEを形成する回路
は、上記消去モード信号ESがハイレベルとされることに
より、チップイネーブル信号▲▼にもとづく信号▲
▼には影響されなくなる。
消去動作を実行する前に、前記プレライト動作が実行
される。この全ビットに対して一定時間の書き込みを行
うというプレライト動作のために、アドレスインクリメ
ント開始信号AIS、発振器制御信号OSCにより発振回路O1
が起動される。発振回路O1の出力信号は、４ビットの２
進カウンタ回路BCS1により分周されてプレライトパルス
PPが発生される。このプレライトパルスPPの発生は、上
記のような分周により得られた分周信号OS3とOS4及びプ
レライト制御信号PCから形成するものに限定されず、種
々の変形例を採ることができるものであることはいうま
でもない。
される。この全ビットに対して一定時間の書き込みを行
うというプレライト動作のために、アドレスインクリメ
ント開始信号AIS、発振器制御信号OSCにより発振回路O1
が起動される。発振回路O1の出力信号は、４ビットの２
進カウンタ回路BCS1により分周されてプレライトパルス
PPが発生される。このプレライトパルスPPの発生は、上
記のような分周により得られた分周信号OS3とOS4及びプ
レライト制御信号PCから形成するものに限定されず、種
々の変形例を採ることができるものであることはいうま
でもない。
上記カウンタ回路BCS1の出力信号は、２進カウンタ回
路BCS2に供給される。このカウンタ回路BCS2は、アドレ
スカウンタ回路としての動作を行い、内部アドレス信号
A5I,A6I・・・・A2Iを発生する。これらのアドレス信号
A5I,A6I・・・・A21は、アドレスバッファXADB,YADBに
入力される。このアドレスバッファXADB,YADBの入力の
切り換えに上記消去モード信号ESが用いられる。アドレ
スバッファXADB,YADBのそれぞれは、互いに同様な構成
にされた複数の単位回路により構成されている。第９図
には、その単位回路が示されている。単位回路は、同図
のように、消去モード信号ESのハイレベルにより、その
入力が、外部端子AX,AYを介して供給される外部アドレ
ス信号AX,AYから、内部アドレス信号AXI,AYIにそれぞれ
切り換えられて、アドレスデコーダXDCR,YDCRに伝えら
れるべき内部相補アドレス信号ax,▲▼とay,▲
▼が形成される。すなわち、上記信号ESのハイレベルに
より、アドレスバッファXADB,YADBの単位回路は、外部
端子からの外部アドレス信号AX,AYを受け付けなくさ
れ、内部アドレス信号A5I,A6I・・・・A2Iに相当する内
部アドレス信号AXI,AYIの受け付けを行う。特に制限さ
れないが、上記カウンタ回路BCS2は、外部アドレス信号
AX,AYと同じ数の内部アドレス信号AXI,AYIを形成する。
これにより、各メモリアレイＭ−ARYからそれぞれ１個
のメモリセルが内部アドレス信号AXI,AYIによって選択
される。この選択されたメモリセルに対して、データ入
力バッファDIB−０〜DIB−７から情報が供給され、書き
込まれる（プレライト）。この場合、データ入力バッフ
ァDIB−０〜DIB−７は、外部端子I/O0〜I/O7からのデー
タではなく、プレライトパルスPPにもとづいて情報を形
成する。
路BCS2に供給される。このカウンタ回路BCS2は、アドレ
スカウンタ回路としての動作を行い、内部アドレス信号
A5I,A6I・・・・A2Iを発生する。これらのアドレス信号
A5I,A6I・・・・A21は、アドレスバッファXADB,YADBに
入力される。このアドレスバッファXADB,YADBの入力の
切り換えに上記消去モード信号ESが用いられる。アドレ
スバッファXADB,YADBのそれぞれは、互いに同様な構成
にされた複数の単位回路により構成されている。第９図
には、その単位回路が示されている。単位回路は、同図
のように、消去モード信号ESのハイレベルにより、その
入力が、外部端子AX,AYを介して供給される外部アドレ
ス信号AX,AYから、内部アドレス信号AXI,AYIにそれぞれ
切り換えられて、アドレスデコーダXDCR,YDCRに伝えら
れるべき内部相補アドレス信号ax,▲▼とay,▲
▼が形成される。すなわち、上記信号ESのハイレベルに
より、アドレスバッファXADB,YADBの単位回路は、外部
端子からの外部アドレス信号AX,AYを受け付けなくさ
れ、内部アドレス信号A5I,A6I・・・・A2Iに相当する内
部アドレス信号AXI,AYIの受け付けを行う。特に制限さ
れないが、上記カウンタ回路BCS2は、外部アドレス信号
AX,AYと同じ数の内部アドレス信号AXI,AYIを形成する。
これにより、各メモリアレイＭ−ARYからそれぞれ１個
のメモリセルが内部アドレス信号AXI,AYIによって選択
される。この選択されたメモリセルに対して、データ入
力バッファDIB−０〜DIB−７から情報が供給され、書き
込まれる（プレライト）。この場合、データ入力バッフ
ァDIB−０〜DIB−７は、外部端子I/O0〜I/O7からのデー
タではなく、プレライトパルスPPにもとづいて情報を形
成する。
メモリアレイのすべてのアドレスについてプレライト
が終了すると、最終アドレス信号ENDがハイレベルにな
り、フリップフロップ回路FF2がセットされる。これに
より自動消去モード設定信号AEがハイレベルになり消去
期間に入る。内部信号PSCにより、アドレスインクリメ
ント信号AISや発振器制御信号OSCがロウレベルに変化さ
れ、発振回路O1、カウンタ回路BCS1,BCS2がリセットさ
れる。遅延回路D2によって設定された遅延時間は、消去
を行う準備期間であり、ワード線を全非選択状態とした
り、データ線の放電に用いられる。その後、消去開始信
号STが遅延回路D4により設定された一定時間ハイレベル
になり、フリップフロップ回路FF3がセットされる。遅
延回路D5により設定された時間の後に、消去パルス▲
▼がロウレベルになる。この消去パルス▲▼のロ
ウレベルにより、前記のような消去回路ERCを介してメ
モリセルのソースに高電圧Vppが印加される。特に制限
されないが、消去回路ERCは、第10図に示す回路とされ
る。信号▲▼は、基本的には低電圧Vccを動作電圧
とするインバータ回路と、高電圧Vppを動作電圧とする
レベルシフト機能を持つインバータ回路とを介してＰチ
ャンネルMOSFETQ17のゲートに、また低電圧Vccを動作電
圧とするインバータ回路を２段介してＮチャンネルMOSF
ETQ10のゲートに伝えられる。同図において、信号EXTE
は、この実施例における内部自動消去モードとは別に、
このEEPROMを通常の消去モード、すなわち、外部の信号
によって設定された期間だけ消去動作を行う場合にハイ
レベルにされる外部消去モード信号である。
が終了すると、最終アドレス信号ENDがハイレベルにな
り、フリップフロップ回路FF2がセットされる。これに
より自動消去モード設定信号AEがハイレベルになり消去
期間に入る。内部信号PSCにより、アドレスインクリメ
ント信号AISや発振器制御信号OSCがロウレベルに変化さ
れ、発振回路O1、カウンタ回路BCS1,BCS2がリセットさ
れる。遅延回路D2によって設定された遅延時間は、消去
を行う準備期間であり、ワード線を全非選択状態とした
り、データ線の放電に用いられる。その後、消去開始信
号STが遅延回路D4により設定された一定時間ハイレベル
になり、フリップフロップ回路FF3がセットされる。遅
延回路D5により設定された時間の後に、消去パルス▲
▼がロウレベルになる。この消去パルス▲▼のロ
ウレベルにより、前記のような消去回路ERCを介してメ
モリセルのソースに高電圧Vppが印加される。特に制限
されないが、消去回路ERCは、第10図に示す回路とされ
る。信号▲▼は、基本的には低電圧Vccを動作電圧
とするインバータ回路と、高電圧Vppを動作電圧とする
レベルシフト機能を持つインバータ回路とを介してＰチ
ャンネルMOSFETQ17のゲートに、また低電圧Vccを動作電
圧とするインバータ回路を２段介してＮチャンネルMOSF
ETQ10のゲートに伝えられる。同図において、信号EXTE
は、この実施例における内部自動消去モードとは別に、
このEEPROMを通常の消去モード、すなわち、外部の信号
によって設定された期間だけ消去動作を行う場合にハイ
レベルにされる外部消去モード信号である。
上記消去回路ERCの構成及び動作は、次の通りであ
る。消去パルス▲▼を受けるナンドゲート回路は、
外部消去モード信号EXTEがロウレベルのときには、実質
的にはインバータ回路として動作する。それ故、信号▲
▼は３つのインバータ回路を介してゲートに定常的
に電源電圧Vccが供給されたカット用MOSFET及びゲート
に定常的に高電圧Vppが供給されたカット用MOSFETを介
して、高電圧Vppを動作電圧とするCMOSインバータ回路
を構成するＰチャンネルMOSFETのゲートに供給される。
上記CMOSインバータ回路を構成するＮチャンネルMOSFET
のゲートには、上記最終段のインバータ回路の出力信号
が供給される。この構成に代えて、ＮチャンネルMOSFET
のゲートを上記ＰチャンネルMOSFETのゲートと接続して
もよい。上記ＰチャンネルMOSFETのゲートと高電圧Vpp
との間には、レベル変換出力信号を受ける帰還用のＰチ
ャンネルMOSFETが設けられる。この実施例回路では、上
記消去パルス▲▼がロウレベルにされると、上記の
最終段インバータ回路の出力がハイレベルになるので、
ＮチャンネルMOSFETがオン状態になって出力信号をロウ
レベルにする。これにより、帰還用のＰチャンネルMOSF
ETがオン状態になってCMOSインバータ回路を構成するＰ
チャンネルMOSFETのゲート電圧を高電圧にするため、こ
のＰチャンネルMOSFETがオフ状態になる。また、カット
用MOSFETがオフ状態になるため、高電圧Vppから低電圧V
ccで動作する最終段インバータ回路に向かって直流電流
が流れるのが防止される。これにより、出力信号がロウ
レベルにされるためMOSFETQ17がオン状態になってメモ
リセルのソース領域の電位を高電圧Vppにする。このと
き、MOSFETQ10のゲート電圧は、ロウレベルになるため
オフ状態となる。消去パルス▲▼がハイレベルにさ
れると、上記の最終段インバータ回路の出力がロウレベ
ルになるのでＮチャンネルMOSFETがオフ状態にされ、Ｐ
チャンネルMOSFETがオン状態になる。これにより、出力
信号は高電圧Vppのようなハイレベルになって、上記Ｐ
チャンネルMOSFETQ17をオフ状態にする。このとき、帰
還用のＰチャンネルMOSFETは、出力信号の高レベルによ
りオフ状態になる。このとき、ＮチャンネルMOSFETQ10
のゲート電圧がハイレベルになる。これにより、MOSFET
Q10がオン状態になり、メモリセルのソース電位を回路
の接地電位とする。
る。消去パルス▲▼を受けるナンドゲート回路は、
外部消去モード信号EXTEがロウレベルのときには、実質
的にはインバータ回路として動作する。それ故、信号▲
▼は３つのインバータ回路を介してゲートに定常的
に電源電圧Vccが供給されたカット用MOSFET及びゲート
に定常的に高電圧Vppが供給されたカット用MOSFETを介
して、高電圧Vppを動作電圧とするCMOSインバータ回路
を構成するＰチャンネルMOSFETのゲートに供給される。
上記CMOSインバータ回路を構成するＮチャンネルMOSFET
のゲートには、上記最終段のインバータ回路の出力信号
が供給される。この構成に代えて、ＮチャンネルMOSFET
のゲートを上記ＰチャンネルMOSFETのゲートと接続して
もよい。上記ＰチャンネルMOSFETのゲートと高電圧Vpp
との間には、レベル変換出力信号を受ける帰還用のＰチ
ャンネルMOSFETが設けられる。この実施例回路では、上
記消去パルス▲▼がロウレベルにされると、上記の
最終段インバータ回路の出力がハイレベルになるので、
ＮチャンネルMOSFETがオン状態になって出力信号をロウ
レベルにする。これにより、帰還用のＰチャンネルMOSF
ETがオン状態になってCMOSインバータ回路を構成するＰ
チャンネルMOSFETのゲート電圧を高電圧にするため、こ
のＰチャンネルMOSFETがオフ状態になる。また、カット
用MOSFETがオフ状態になるため、高電圧Vppから低電圧V
ccで動作する最終段インバータ回路に向かって直流電流
が流れるのが防止される。これにより、出力信号がロウ
レベルにされるためMOSFETQ17がオン状態になってメモ
リセルのソース領域の電位を高電圧Vppにする。このと
き、MOSFETQ10のゲート電圧は、ロウレベルになるため
オフ状態となる。消去パルス▲▼がハイレベルにさ
れると、上記の最終段インバータ回路の出力がロウレベ
ルになるのでＮチャンネルMOSFETがオフ状態にされ、Ｐ
チャンネルMOSFETがオン状態になる。これにより、出力
信号は高電圧Vppのようなハイレベルになって、上記Ｐ
チャンネルMOSFETQ17をオフ状態にする。このとき、帰
還用のＰチャンネルMOSFETは、出力信号の高レベルによ
りオフ状態になる。このとき、ＮチャンネルMOSFETQ10
のゲート電圧がハイレベルになる。これにより、MOSFET
Q10がオン状態になり、メモリセルのソース電位を回路
の接地電位とする。
再び第４図に戻り、同図において、発振回路O2と２進
カウンタ回路BCS3は、消去パルス▲▼がロウレベル
とにされることにより、それらによって定められた時間
が経過した後、消去パルス終了信号PEをロウレベルから
ハイレベルに変化させ、フリップフロップ回路FF3をリ
セットする。これに応じて、上記消去パルス▲▼が
ハイレベルに変化するので、上記の消去回路ERCにより
メモリセルのソースの電位は高電圧Vppから回路の接地
電位Vssに切り換えられる。
カウンタ回路BCS3は、消去パルス▲▼がロウレベル
とにされることにより、それらによって定められた時間
が経過した後、消去パルス終了信号PEをロウレベルから
ハイレベルに変化させ、フリップフロップ回路FF3をリ
セットする。これに応じて、上記消去パルス▲▼が
ハイレベルに変化するので、上記の消去回路ERCにより
メモリセルのソースの電位は高電圧Vppから回路の接地
電位Vssに切り換えられる。
遅延回路D7により設定された遅延時間の後に、消去ベ
リファイ信号EVがハイレベルに変化して消去ベリファイ
モードに移る。このとき、上記カウンタ回路BCS1とBCS2
はプレライト時とは異なり、自動消去モード設定信号AE
により、互いに電気的に切り離されてカウンタ回路BCS1
はベリファイ用の基準パルスを発生するために用いら
れ、カウンタ回路BCS2は、プレライト用ではなく、ベリ
ファイ用の内部アドレス信号を発生するために用いられ
る。すなわち、上記カウンタ回路BCS1の出力信号OS2は
周期の前半がハイレベルに、周期の後半がロウレベルの
信号であり、ロウレベルである期間にセンスアンプSAか
らの出力信号S0〜S7（８ビット出力の場合）のハイレベ
ル／ロウレベルの判定が行われ、センスアンプSAから出
力されている全ビットの信号S0〜S7がロウレベルのと
き、言い換えるならば、上記カウンタ回路BSC2によって
選択された８個の記憶トランジスタのそれぞれのしきい
値電圧が低くされた消去状態ならば、フリップフロップ
回路FF3がセットされずに、ベリファイ時アドレスイン
クリメント信号EAIに応答して、次のアドレスを指す内
部アドレス信号AXI,AYIがカウンタ回路BSC2により形成
され、再び信号OS2のロウレベルの期間に判定が行われ
る。このようにして、ベリファイ時アドレスインクリメ
ント信号EAIに従って、内部アドレス信号AXI,AYIが形成
され、その内部アドレス信号AXI,AYIに従ったメモリセ
ルの判定が行われる。もし、センスアンプSAの出力信号
S0〜S7のうち１ビット以上の信号がハイレベルであれ
ば、すなわち、１ビットでも消去されてないメモリセル
があれば、ノアゲート回路NOR2によりフリップフロップ
回路３がセットされ、再びロウレベルの消去パルス▲
▼が発生される。このロウレベルの消去パルス▲
▼によって、再び上述した消去動作が行われ、その後、
上述した消去ベリファイが再び実行される。第５図にお
いては、上記内部信号OS2により示される４つのアドレ
スで消去されていると判定され、５番目のアドレスで消
去されていないと判定されてベリファイ期間が終了した
例が示されている。このとき、遅延回路D8の作用によ
り、信号OS2の最後のパルスはアドレスインクリメント
信号EAIに現れないようにされ、最後に消去されていな
いと判定されたアドレスに留まることを示している。言
い換えるならば、上記カウンタ回路BSC2には、消去され
ていないと判定されたアドレスを指すアドレス信号が保
持される。そのため、特に制限されないが、再び自動消
去が行われた後の消去ベリファイは、前に消去されてい
なかったと判定されたアドレスから実行される。ここで
はベリファイモードの基本パルスを分周回路の出力信号
OS2としたが、特にこれに限定されるものではないこと
は言うまでもない。
リファイ信号EVがハイレベルに変化して消去ベリファイ
モードに移る。このとき、上記カウンタ回路BCS1とBCS2
はプレライト時とは異なり、自動消去モード設定信号AE
により、互いに電気的に切り離されてカウンタ回路BCS1
はベリファイ用の基準パルスを発生するために用いら
れ、カウンタ回路BCS2は、プレライト用ではなく、ベリ
ファイ用の内部アドレス信号を発生するために用いられ
る。すなわち、上記カウンタ回路BCS1の出力信号OS2は
周期の前半がハイレベルに、周期の後半がロウレベルの
信号であり、ロウレベルである期間にセンスアンプSAか
らの出力信号S0〜S7（８ビット出力の場合）のハイレベ
ル／ロウレベルの判定が行われ、センスアンプSAから出
力されている全ビットの信号S0〜S7がロウレベルのと
き、言い換えるならば、上記カウンタ回路BSC2によって
選択された８個の記憶トランジスタのそれぞれのしきい
値電圧が低くされた消去状態ならば、フリップフロップ
回路FF3がセットされずに、ベリファイ時アドレスイン
クリメント信号EAIに応答して、次のアドレスを指す内
部アドレス信号AXI,AYIがカウンタ回路BSC2により形成
され、再び信号OS2のロウレベルの期間に判定が行われ
る。このようにして、ベリファイ時アドレスインクリメ
ント信号EAIに従って、内部アドレス信号AXI,AYIが形成
され、その内部アドレス信号AXI,AYIに従ったメモリセ
ルの判定が行われる。もし、センスアンプSAの出力信号
S0〜S7のうち１ビット以上の信号がハイレベルであれ
ば、すなわち、１ビットでも消去されてないメモリセル
があれば、ノアゲート回路NOR2によりフリップフロップ
回路３がセットされ、再びロウレベルの消去パルス▲
▼が発生される。このロウレベルの消去パルス▲
▼によって、再び上述した消去動作が行われ、その後、
上述した消去ベリファイが再び実行される。第５図にお
いては、上記内部信号OS2により示される４つのアドレ
スで消去されていると判定され、５番目のアドレスで消
去されていないと判定されてベリファイ期間が終了した
例が示されている。このとき、遅延回路D8の作用によ
り、信号OS2の最後のパルスはアドレスインクリメント
信号EAIに現れないようにされ、最後に消去されていな
いと判定されたアドレスに留まることを示している。言
い換えるならば、上記カウンタ回路BSC2には、消去され
ていないと判定されたアドレスを指すアドレス信号が保
持される。そのため、特に制限されないが、再び自動消
去が行われた後の消去ベリファイは、前に消去されてい
なかったと判定されたアドレスから実行される。ここで
はベリファイモードの基本パルスを分周回路の出力信号
OS2としたが、特にこれに限定されるものではないこと
は言うまでもない。
上記動作の繰り返しによりすべてのアドレスに対応す
るメモリセルがベリファイされると、プレライト終了時
と同様に終了アドレス信号ENDがハイレベルになり、フ
リップフロップ回路FF2がリセットされる。このフリッ
プフロップ回路FF2のリセットに応じて自動消去モード
設定信号AEがロウレベルに変化し、消去モード終了信号
ERが遅延回路D9により設定された遅延時間の間だけハイ
レベルにされる。
るメモリセルがベリファイされると、プレライト終了時
と同様に終了アドレス信号ENDがハイレベルになり、フ
リップフロップ回路FF2がリセットされる。このフリッ
プフロップ回路FF2のリセットに応じて自動消去モード
設定信号AEがロウレベルに変化し、消去モード終了信号
ERが遅延回路D9により設定された遅延時間の間だけハイ
レベルにされる。
この信号ERのハイレベルにより、フリップフロップ回
路FF1がリセットされて、遅延回路D1により設定された
遅延時間経過後に、消去モードを示す信号ESがハイレベ
ルに変化され、外部信号を受け付けないようにしていた
状態が解除される。
路FF1がリセットされて、遅延回路D1により設定された
遅延時間経過後に、消去モードを示す信号ESがハイレベ
ルに変化され、外部信号を受け付けないようにしていた
状態が解除される。
２進カウンタ回路BCS4は、消去パルス▲▼の発生
回数を計数する。ある一定回数のパルス▲▼を計数
しても上記のように消去モードが終了しない場合には異
常検出信号FAILをハイレベルにして、強制的に消去モー
ドを終了させる。すなわち、消去モード終了信号ERが発
生される。また、この消去モード終了信号ERを形成する
論理回路には、内部信号PSTOPと終了アドレス信号ENDが
入力されるゲート回路が示されているが、これはプレラ
イトだけで消去を行いたくない時に外部信号により作ら
れる内部信号PSTOPにより本モードを終了できるように
したためである。
回数を計数する。ある一定回数のパルス▲▼を計数
しても上記のように消去モードが終了しない場合には異
常検出信号FAILをハイレベルにして、強制的に消去モー
ドを終了させる。すなわち、消去モード終了信号ERが発
生される。また、この消去モード終了信号ERを形成する
論理回路には、内部信号PSTOPと終了アドレス信号ENDが
入力されるゲート回路が示されているが、これはプレラ
イトだけで消去を行いたくない時に外部信号により作ら
れる内部信号PSTOPにより本モードを終了できるように
したためである。
以上の説明では、第５図のタイミング図を中心にし
て、第３図と第４図に示された消去制御回路LOGCの具体
的回路を中心においたが、実際にはこれら消去制御回路
LOGCで発生された各信号が、タイミング制御回路CNTRを
介してアドレスバッファやデコーダ、MOSFET等を制御す
る。第６図と第７図に示した信号DE,SB,sc,re,wr,PG,DO
等の信号発生回路では消去モード中は信号ES,AED等の信
号により外部端子▲▼，▲▼，▲▼，▲
▼の入力が無効にされており、内部で制御される。例
えば、消去パルス▲▼がロウレベル、すなわち、電
気的消去を行っている期間は、第３図及び第４図中の信
号DCがハイレベルとなり、信号DEはロウレベルとされ、
各デコーダXDCR,YDCRは非活性化となる。よって全ワー
ド線，全データ線は非選択状態になる。他の期間につい
ても同様にその状態が第３図及び第４図に示された消去
制御回路LOGCの出力信号によって決められる。
て、第３図と第４図に示された消去制御回路LOGCの具体
的回路を中心においたが、実際にはこれら消去制御回路
LOGCで発生された各信号が、タイミング制御回路CNTRを
介してアドレスバッファやデコーダ、MOSFET等を制御す
る。第６図と第７図に示した信号DE,SB,sc,re,wr,PG,DO
等の信号発生回路では消去モード中は信号ES,AED等の信
号により外部端子▲▼，▲▼，▲▼，▲
▼の入力が無効にされており、内部で制御される。例
えば、消去パルス▲▼がロウレベル、すなわち、電
気的消去を行っている期間は、第３図及び第４図中の信
号DCがハイレベルとなり、信号DEはロウレベルとされ、
各デコーダXDCR,YDCRは非活性化となる。よって全ワー
ド線，全データ線は非選択状態になる。他の期間につい
ても同様にその状態が第３図及び第４図に示された消去
制御回路LOGCの出力信号によって決められる。
データポーリングモードは、消去中か否かを判定する
ためのモードである。そのため、EEPROMの内部状態を知
るためのモード、すなわち、ステータスポーリングモー
ドとみなすこともできる。チップイネーブル信号▲
▼がロウレベルにされ、アウトプットイネーブル信号▲
▼がロウレベルにされ、ライトイネーブル信号▲
▼がハイレベルにされ、イレーズイネーブル信号▲
▼がロウレベルにされ、外部端子Vppに高電圧Vppが供
給された状態で本モードとなる。このモードにされる
と、第６図及び第７図に示した回路においてデータポー
リング制御信号▲▼がロウレベルになる。この
とき、データ出力バッファ活性化信号DO7はハイレベル
にされるが、データ出力バッファ活性化信号DOは、デー
タポリーリング制御信号▲▼によってロウレベ
ルにされる。
ためのモードである。そのため、EEPROMの内部状態を知
るためのモード、すなわち、ステータスポーリングモー
ドとみなすこともできる。チップイネーブル信号▲
▼がロウレベルにされ、アウトプットイネーブル信号▲
▼がロウレベルにされ、ライトイネーブル信号▲
▼がハイレベルにされ、イレーズイネーブル信号▲
▼がロウレベルにされ、外部端子Vppに高電圧Vppが供
給された状態で本モードとなる。このモードにされる
と、第６図及び第７図に示した回路においてデータポー
リング制御信号▲▼がロウレベルになる。この
とき、データ出力バッファ活性化信号DO7はハイレベル
にされるが、データ出力バッファ活性化信号DOは、デー
タポリーリング制御信号▲▼によってロウレベ
ルにされる。
データ出力バッファDOBの具体的回路が第11図に示さ
れている。データポーリング（ステータスポーリング）
制御回路DPを除けば、外部入出力端子I/O0〜I/O6に対応
したデータ出力バッファDOB−０〜DOB−６と、外部入出
力端子I/O7に対応したデータ出力バッファDOB−７の構
成は、共に高インピーダンス状態を含む３状態出力回路
であることに相違点はなく、先に読み出しモードで説明
したように、活性化信号DO,DO7がハイレベルになるとセ
ンスアンプSAからの出力信号S0〜S7を反転して出力する
という動作を行う。これに対して、データポーリングモ
ード（ステータスポーリングモード）では、活性化信号
▲▼がロウレベルであるため、出力信号S7が無
効にされ、そのときの消去モードを示す信号▲▼の
レベルに従い端子I/O7の出力信号が決まる。すなわち、
消去モード期間中は、消去モードを示す信号▲▼が
ロウレベルであるから、外部入出力端子I/O7からロウレ
ベルの信号が出力され、消去動作が終了していればハイ
レベルの信号が出力される。
れている。データポーリング（ステータスポーリング）
制御回路DPを除けば、外部入出力端子I/O0〜I/O6に対応
したデータ出力バッファDOB−０〜DOB−６と、外部入出
力端子I/O7に対応したデータ出力バッファDOB−７の構
成は、共に高インピーダンス状態を含む３状態出力回路
であることに相違点はなく、先に読み出しモードで説明
したように、活性化信号DO,DO7がハイレベルになるとセ
ンスアンプSAからの出力信号S0〜S7を反転して出力する
という動作を行う。これに対して、データポーリングモ
ード（ステータスポーリングモード）では、活性化信号
▲▼がロウレベルであるため、出力信号S7が無
効にされ、そのときの消去モードを示す信号▲▼の
レベルに従い端子I/O7の出力信号が決まる。すなわち、
消去モード期間中は、消去モードを示す信号▲▼が
ロウレベルであるから、外部入出力端子I/O7からロウレ
ベルの信号が出力され、消去動作が終了していればハイ
レベルの信号が出力される。
第12図には、センスアンプSAやアドレスデコーダXDC
R,YDCRに供給される消去ベリファイモード時の動作電圧
Vcvを発生させる電源回路が示されている。この回路
は、シリコンバンドギャップを利用した公知の基準電圧
発生回路VREFと、演算増幅回路OP1とOP2とを用いて構成
される。すなわち、上記基準電圧回路VREFにより形成さ
れた基準電圧VRを演算増幅回路OP1により、抵抗R1とR2
により決まる利得（R1＋R2）/R2に従い電圧増幅し、前
記約3.5Vのような電圧を形成する。この電圧をボルテー
ジフォロワ形態の演算増幅回路OP2を通して出力させて
上記電圧Vcvを得るものである。上記演算増幅回路OP1と
OP2は、上記自動消去モード設定信号AEにより活性化し
て上記電圧Vcvを発生させる。これにより、他の動作モ
ードのときには上記の電源回路での電流消費を行わない
ようにできるものである。なお、上記演算増幅回路OP2
として、その出力回路としてＰチャンネルMOSFETとＮチ
ャンネルMOSFETからなる出力回路を用いた場合、上記信
号AEにより演算増幅回路を非活性化する際、上記信号AE
により、ＰチャンネルMOSFETをオン状態にして、低電圧
である電源電圧Vccを出力させる。この構成を採ること
によって、上記の電源回路に信号AEにより電圧VccとVcv
の切り換え機能を付加できるものである。なお、上述し
た基準電圧発生回路VREFとしては、例えば英国特許2081
458Bに開示されているものが使用できる。
R,YDCRに供給される消去ベリファイモード時の動作電圧
Vcvを発生させる電源回路が示されている。この回路
は、シリコンバンドギャップを利用した公知の基準電圧
発生回路VREFと、演算増幅回路OP1とOP2とを用いて構成
される。すなわち、上記基準電圧回路VREFにより形成さ
れた基準電圧VRを演算増幅回路OP1により、抵抗R1とR2
により決まる利得（R1＋R2）/R2に従い電圧増幅し、前
記約3.5Vのような電圧を形成する。この電圧をボルテー
ジフォロワ形態の演算増幅回路OP2を通して出力させて
上記電圧Vcvを得るものである。上記演算増幅回路OP1と
OP2は、上記自動消去モード設定信号AEにより活性化し
て上記電圧Vcvを発生させる。これにより、他の動作モ
ードのときには上記の電源回路での電流消費を行わない
ようにできるものである。なお、上記演算増幅回路OP2
として、その出力回路としてＰチャンネルMOSFETとＮチ
ャンネルMOSFETからなる出力回路を用いた場合、上記信
号AEにより演算増幅回路を非活性化する際、上記信号AE
により、ＰチャンネルMOSFETをオン状態にして、低電圧
である電源電圧Vccを出力させる。この構成を採ること
によって、上記の電源回路に信号AEにより電圧VccとVcv
の切り換え機能を付加できるものである。なお、上述し
た基準電圧発生回路VREFとしては、例えば英国特許2081
458Bに開示されているものが使用できる。
上記の消去ベリファイ中の動作電圧は、フラッシュEE
PROMに対して読み出し動作が可能な下限の電源電圧Vccm
inにほゞ等しくなるようにするために、読み出しモード
時のフラッシュEEPROMにおける電源電圧Vccより低く設
定することが望ましい。また、ここでは第12図に示すよ
うに、電源を内蔵することを想定したが、上記信号AEを
フラッシュEEPROMの外部に出力し、外部に設けられたプ
ログラマブル電源をこの信号AEによって制御して、その
電圧を本フラッシュEEPROMのセンスアンプSAやアドレス
デコーダXDCR,YDCR等のように上記電圧Vcvが印加される
べき回路に供給する構成としてもよい。ここで、上述し
た下限電圧Vccminとは、EEPROMを構成するメモリセルの
うち、最も高いしきい値電圧を持つメモリセルから、そ
の記憶情報の読み出しを可能とする最低の電源電圧Vcc
（EEPROMの外部端子Vccに印加される）を意味してい
る。
PROMに対して読み出し動作が可能な下限の電源電圧Vccm
inにほゞ等しくなるようにするために、読み出しモード
時のフラッシュEEPROMにおける電源電圧Vccより低く設
定することが望ましい。また、ここでは第12図に示すよ
うに、電源を内蔵することを想定したが、上記信号AEを
フラッシュEEPROMの外部に出力し、外部に設けられたプ
ログラマブル電源をこの信号AEによって制御して、その
電圧を本フラッシュEEPROMのセンスアンプSAやアドレス
デコーダXDCR,YDCR等のように上記電圧Vcvが印加される
べき回路に供給する構成としてもよい。ここで、上述し
た下限電圧Vccminとは、EEPROMを構成するメモリセルの
うち、最も高いしきい値電圧を持つメモリセルから、そ
の記憶情報の読み出しを可能とする最低の電源電圧Vcc
（EEPROMの外部端子Vccに印加される）を意味してい
る。
第23図には、アドレスデコーダXDCR,YDCRを構成する
単位回路の回路図が示されている。各アドレスデコーダ
は、複数の互いに同様な構成にされた単位回路によって
構成されている。ただし、供給される内部アドレス信号
の組み合わせが、各単位回路で異なる。第23図には、こ
れらの単位回路の１個が実施例として示されている。
単位回路の回路図が示されている。各アドレスデコーダ
は、複数の互いに同様な構成にされた単位回路によって
構成されている。ただし、供給される内部アドレス信号
の組み合わせが、各単位回路で異なる。第23図には、こ
れらの単位回路の１個が実施例として示されている。
同図において、UDGは単位デコーダ回路であり、例え
ば内部アドレス信号ax（ay）とアドレスデコーダ活性化
信号DEを受けるナンド回路によって構成される。このナ
ンド回路の出力信号は、第10図に示した回路と同様な構
成のレベル変換回路に供給されている。第23図のレベル
変換回路においては、第10図において高電圧Vppが供給
されていたノードに対応するノードに、上記タイミング
制御回路CNTRから、高電圧Vpp、電源電圧Vcc及び上記低
電圧Vcvが選択的に供給される。これに対して、上記ナ
ンド回路UDGには、定常的に電源電圧Vccが供給される。
ば内部アドレス信号ax（ay）とアドレスデコーダ活性化
信号DEを受けるナンド回路によって構成される。このナ
ンド回路の出力信号は、第10図に示した回路と同様な構
成のレベル変換回路に供給されている。第23図のレベル
変換回路においては、第10図において高電圧Vppが供給
されていたノードに対応するノードに、上記タイミング
制御回路CNTRから、高電圧Vpp、電源電圧Vcc及び上記低
電圧Vcvが選択的に供給される。これに対して、上記ナ
ンド回路UDGには、定常的に電源電圧Vccが供給される。
これにより、書き込み動作時あるいはプレライト時
に、アドレスバッファXADB（YADB）からの内部アドレス
信号ax（ay）によって指示されたワード線Ｗ（カラムス
イッチMOSFETの選択線CL）に対して、上記高電圧Vppと
実質的に等しい電圧を持つ選択信号を単位回路が出力す
る。また、読み出し動作時には、内部アドレス信号ax
（ay）によって指示されたワード線Ｗ（選択線CL）に電
源電圧Vccと実質的に等しい電圧を持つ選択信号が出力
される。消去ベリファイモードにはアドレスバッファXA
DB（YADB）からの内部アドレス信号ax（ay）によって指
示されたワード線Ｗ（選択線CL）に対して、上記低電圧
Vcvと実質的に等しい電圧を持つ選択信号が出力され
る。また、消去動作のときには、活性化信号DEが上述の
ようにロウレベルにされるため、全ての単位回路から回
路の接地電位Vssと実質的に等しい電圧が、ワード線Ｗ
（選択線CL）に供給される。なお、選択されないワード
線Ｗ（選択線CL）には、回路の接地電位Vssに従った電
圧が供給される。また、上述したように、プレライト時
及び消去ベリファイ時には、外部アドレス信号AX（AY）
ではなくて、カウンタ回路によって形成された内部アド
レス信号AXI（AYI）がアドレスバッファXADB（YADB）に
取り込まれ、これに対応した内部アドレス信号ax（ay）
が形成される。
に、アドレスバッファXADB（YADB）からの内部アドレス
信号ax（ay）によって指示されたワード線Ｗ（カラムス
イッチMOSFETの選択線CL）に対して、上記高電圧Vppと
実質的に等しい電圧を持つ選択信号を単位回路が出力す
る。また、読み出し動作時には、内部アドレス信号ax
（ay）によって指示されたワード線Ｗ（選択線CL）に電
源電圧Vccと実質的に等しい電圧を持つ選択信号が出力
される。消去ベリファイモードにはアドレスバッファXA
DB（YADB）からの内部アドレス信号ax（ay）によって指
示されたワード線Ｗ（選択線CL）に対して、上記低電圧
Vcvと実質的に等しい電圧を持つ選択信号が出力され
る。また、消去動作のときには、活性化信号DEが上述の
ようにロウレベルにされるため、全ての単位回路から回
路の接地電位Vssと実質的に等しい電圧が、ワード線Ｗ
（選択線CL）に供給される。なお、選択されないワード
線Ｗ（選択線CL）には、回路の接地電位Vssに従った電
圧が供給される。また、上述したように、プレライト時
及び消去ベリファイ時には、外部アドレス信号AX（AY）
ではなくて、カウンタ回路によって形成された内部アド
レス信号AXI（AYI）がアドレスバッファXADB（YADB）に
取り込まれ、これに対応した内部アドレス信号ax（ay）
が形成される。
第22図には、データ入力バッファDIBの一実施例を示
す回路図が示されている。
す回路図が示されている。
このデータ入力バッファDIBは、外部入出力端子I/Oか
らのデータをメモリセルへ書き込む場合と、プレライト
時にメモリセルへ予め定められたデータを書き込む場合
と共通に使われる。書き込みモードの場合、前記表−1,
表−２から理解できるように書き込みモード信号wpはハ
イレベルにされ、プレライトパルスPPはロウレベルにさ
れる。そのため、外部入出力端子I/Oに供給されたデー
タは、２個のノア回路を介してインバータの入力ノード
に伝えられる。入力ノードに伝えられたデータは、イン
バータによって位相反転された後、互いに直列接続され
た１個のＰチャンネルMOSFET、２個のＮチャンネルMOSF
ETからなるバイアス回路に供給される。このバイアス回
路によって所定のレベルに変換された上記データは、書
き込み用のＰチャンネルMOSFETQPIのゲートに供給され
る。この書き込み用のＰチャンネルMOSFETQPIは、所定
のバイアス電圧がそのゲートに供給されたMOSFETQL,上
述したMOSFETQ18を介してコモンデータ線CDに結合さ
れ、更に選択されたデータ線を介して書き込みが行われ
るべきメモリセル（記憶トランジスタ）のドレインに結
合される。上記ＰチャンネルMOSFETQPIは、書き込みべ
きデータに従った電圧をメモリセルのドレインに供給す
る。これによって、メモリセルへのデータの書き込みが
行われる。ところが、メモリセルの記憶トランジスタの
しきい値電圧が負となってしまうと、上記MOSFETQL等を
流れる電流Iwが高くなり、上記MOSFETQL等における電圧
降下が大きくなって、前述したように充分な書き込みが
行えなくなってしまう。これに対して、本実施例によれ
ば、しきい値電圧が負になるのを防ぐことができるた
め、電流Iwが高くなるのを防ぐことができ、確実なデー
タの書き込みが可能となる。
らのデータをメモリセルへ書き込む場合と、プレライト
時にメモリセルへ予め定められたデータを書き込む場合
と共通に使われる。書き込みモードの場合、前記表−1,
表−２から理解できるように書き込みモード信号wpはハ
イレベルにされ、プレライトパルスPPはロウレベルにさ
れる。そのため、外部入出力端子I/Oに供給されたデー
タは、２個のノア回路を介してインバータの入力ノード
に伝えられる。入力ノードに伝えられたデータは、イン
バータによって位相反転された後、互いに直列接続され
た１個のＰチャンネルMOSFET、２個のＮチャンネルMOSF
ETからなるバイアス回路に供給される。このバイアス回
路によって所定のレベルに変換された上記データは、書
き込み用のＰチャンネルMOSFETQPIのゲートに供給され
る。この書き込み用のＰチャンネルMOSFETQPIは、所定
のバイアス電圧がそのゲートに供給されたMOSFETQL,上
述したMOSFETQ18を介してコモンデータ線CDに結合さ
れ、更に選択されたデータ線を介して書き込みが行われ
るべきメモリセル（記憶トランジスタ）のドレインに結
合される。上記ＰチャンネルMOSFETQPIは、書き込みべ
きデータに従った電圧をメモリセルのドレインに供給す
る。これによって、メモリセルへのデータの書き込みが
行われる。ところが、メモリセルの記憶トランジスタの
しきい値電圧が負となってしまうと、上記MOSFETQL等を
流れる電流Iwが高くなり、上記MOSFETQL等における電圧
降下が大きくなって、前述したように充分な書き込みが
行えなくなってしまう。これに対して、本実施例によれ
ば、しきい値電圧が負になるのを防ぐことができるた
め、電流Iwが高くなるのを防ぐことができ、確実なデー
タの書き込みが可能となる。
なお、プレライト動作の際には、上記信号wpがロウレ
ベルとなるため、外部入出力端子I/Oからのデータは取
り込まれない。そのかわりに、プレライトパルスPPを書
き込みデータとした書き込みが行われる。
ベルとなるため、外部入出力端子I/Oからのデータは取
り込まれない。そのかわりに、プレライトパルスPPを書
き込みデータとした書き込みが行われる。
第21図には、以上述べてきた自動消去モードにおける
外部入力信号と、外部出力信号とに着目したタイミング
チャートが示されている。時刻t1においてイレーズイネ
ーブル信号▲▼がハイレベルからロウレベルに変化
すると、フラッシュEEPROMの内部に設けられたラッチが
働き、自動消去モードとに入る。以後、時刻t4において
消去が終了するまでフラッシュEEPROMは、データポーリ
ングの要求を示す外部信号の組み合わせ以外は外部信号
を受け付けない。イレーズイネーブル信号▲▼を内
部で決まるある一定時間以上ロウレベルに保った後は、
▲▼，▲▼，▲▼，▲▼の外部制御信
号はいかなる組み合わせであっても構わない。本実施例
の自動消去モードにおいては、このイレーズイネーブル
信号▲▼のロウレベルの期間において、消去が行わ
れるのではない。そのため、上述した一定時間は、上記
第３図に示したラッチ回路を所定の状態にセットするた
め等に必要とされるものであり、メモリセルの消去に要
する時間よりも充分短くて済むものである。また、外部
アドレス信号については、この図に記載されていない
が、内部に取り込まれないため、いかなる組み合わせで
あっても構わない。同図には、時刻t2でデータポーリン
グモードに入る例が示されている。内部の信号遅延で決
まる時刻t3にデータポーリング信号が外部入出力端子I/
O7に現れる。時刻t3から時刻t4の間はまだ消去が終了し
ていないので出力はロウレベルである。消去が時刻t4に
終了するとハイレベルに変化して、フラッシュEEPROMの
外部からの消去の終了を検出できる。なお、自動消去モ
ードの時、外部入出力端子I/O0〜I/O6は、フローティン
グ状態にされている。外部入出力端子I/O7もポーリング
モードを除いて、自動消去モードのときにはフローティ
ング状態とされている。
外部入力信号と、外部出力信号とに着目したタイミング
チャートが示されている。時刻t1においてイレーズイネ
ーブル信号▲▼がハイレベルからロウレベルに変化
すると、フラッシュEEPROMの内部に設けられたラッチが
働き、自動消去モードとに入る。以後、時刻t4において
消去が終了するまでフラッシュEEPROMは、データポーリ
ングの要求を示す外部信号の組み合わせ以外は外部信号
を受け付けない。イレーズイネーブル信号▲▼を内
部で決まるある一定時間以上ロウレベルに保った後は、
▲▼，▲▼，▲▼，▲▼の外部制御信
号はいかなる組み合わせであっても構わない。本実施例
の自動消去モードにおいては、このイレーズイネーブル
信号▲▼のロウレベルの期間において、消去が行わ
れるのではない。そのため、上述した一定時間は、上記
第３図に示したラッチ回路を所定の状態にセットするた
め等に必要とされるものであり、メモリセルの消去に要
する時間よりも充分短くて済むものである。また、外部
アドレス信号については、この図に記載されていない
が、内部に取り込まれないため、いかなる組み合わせで
あっても構わない。同図には、時刻t2でデータポーリン
グモードに入る例が示されている。内部の信号遅延で決
まる時刻t3にデータポーリング信号が外部入出力端子I/
O7に現れる。時刻t3から時刻t4の間はまだ消去が終了し
ていないので出力はロウレベルである。消去が時刻t4に
終了するとハイレベルに変化して、フラッシュEEPROMの
外部からの消去の終了を検出できる。なお、自動消去モ
ードの時、外部入出力端子I/O0〜I/O6は、フローティン
グ状態にされている。外部入出力端子I/O7もポーリング
モードを除いて、自動消去モードのときにはフローティ
ング状態とされている。
第24図には、メモリセルの記憶情報を消去する際に、
外部から供給されるイレーズイネーブル信号▲▼の
波形図が示されている。第24図（Ａ）には、上述した自
動消去モードの際のイレーズイネーブル信号▲▼の
波形図が示されている。また、第24図（Ｂ）は、消去動
作とベリファイ動作とを外部から指示する場合のイレー
ズイネーブル信号▲▼の波形を示し、第24図（Ｃ）
は、単に記憶情報の消去を外部からイレーズイネーブル
信号▲▼によって指示する場合の波形を示してい
る。これらの波形は、いずれも一括消去の場合を示して
いる。第24図（Ｂ）では、上記信号▲▼がロウレベ
ルにされている期間EO（例えば10ms）において、実際に
メモリセル（例えば１バイト）の消去動作が行われ、上
記信号▲▼がハイレベルされている期間VOにおい
て、実際にメモリセル（１バイト）からの読み出し動作
を伴うベリファイ動作が行われる。また、第24図（Ｃ）
においては、信号▲▼がロウレベルにされている期
間EO′（例えば１秒）において、チップ上のすべてのメ
モリセルに対して実際に消去の動作が行われる。これに
対して、上記した自動消去モードでは、第３図に示した
ラッチ回路等を所定状態にセットするだけの時間、上記
信号▲▼がロウレベルにされていれば良い。そのた
め、上記イレーズイネーブル信号▲▼をロウレベル
に保持しておく時間は、第24図（Ｂ），（Ｃ）に示した
ものに比べて短くてよく、例えば50ns程度でよい。これ
は、自動消去モードの場合、イレーズイネーブル信号▲
▼のロウレベルの期間において、メモリセルに対す
る実際の消去の動作が実行されるものではないためであ
る。
外部から供給されるイレーズイネーブル信号▲▼の
波形図が示されている。第24図（Ａ）には、上述した自
動消去モードの際のイレーズイネーブル信号▲▼の
波形図が示されている。また、第24図（Ｂ）は、消去動
作とベリファイ動作とを外部から指示する場合のイレー
ズイネーブル信号▲▼の波形を示し、第24図（Ｃ）
は、単に記憶情報の消去を外部からイレーズイネーブル
信号▲▼によって指示する場合の波形を示してい
る。これらの波形は、いずれも一括消去の場合を示して
いる。第24図（Ｂ）では、上記信号▲▼がロウレベ
ルにされている期間EO（例えば10ms）において、実際に
メモリセル（例えば１バイト）の消去動作が行われ、上
記信号▲▼がハイレベルされている期間VOにおい
て、実際にメモリセル（１バイト）からの読み出し動作
を伴うベリファイ動作が行われる。また、第24図（Ｃ）
においては、信号▲▼がロウレベルにされている期
間EO′（例えば１秒）において、チップ上のすべてのメ
モリセルに対して実際に消去の動作が行われる。これに
対して、上記した自動消去モードでは、第３図に示した
ラッチ回路等を所定状態にセットするだけの時間、上記
信号▲▼がロウレベルにされていれば良い。そのた
め、上記イレーズイネーブル信号▲▼をロウレベル
に保持しておく時間は、第24図（Ｂ），（Ｃ）に示した
ものに比べて短くてよく、例えば50ns程度でよい。これ
は、自動消去モードの場合、イレーズイネーブル信号▲
▼のロウレベルの期間において、メモリセルに対す
る実際の消去の動作が実行されるものではないためであ
る。
なお、本実施例においては、主に自動消去モードのた
めの内部の構成を述べたが、第24図（Ｂ），（Ｃ）に示
されている消去モードも合わせて実行できるようにして
もよい。
めの内部の構成を述べたが、第24図（Ｂ），（Ｃ）に示
されている消去モードも合わせて実行できるようにして
もよい。
また、第24図（Ｄ）及び第24図（Ｅ）には、読み出し
サイクルの際の、外部アドレス信号AX,AY及び外部入出
力端子I/Oの出力信号とが示されている。読み出しモー
ドにするには、前記表−1,表−２に示されているように
各外部信号を設定する必要があるが、同図は、上述のよ
うに外部アドレス信号と出力信号とが示されている。例
えば、スタンバイモードから所望のアドレスAiを指示す
るような外部アドレス信号AX,AYをEEPROMに与えること
により、そのアドレスAiに保持されていたデータDiが外
部入出力端子I/Oから出力される。その後、再びEEPROM
は、例えばスタンバイモードにされる。この読み出しサ
イクルにおいては、メモリセルの選択動作、センスアン
プの活性化等が行われるため、そのサイクルタイムは、
例えば100〜200ns程度必要とされる。これに対して、第
24図（Ａ）に示した消去モードでは、イレーズイネーブ
ル信号EEのパルス幅が、上述のように50ns程度と短くて
よい。そのため、後で第14図，第15図を用いて述べる
が、EEPROMを制御する装置（CPU等）が長い時間、EEPRO
Mのイレーズ動作に専有されてしまうのを防ぐことがで
きる。このイレーズイネーブル信号▲▼〔第24図
（Ａ）〕のパルス幅は、実際にメモリセルの消去を行う
のに必要とされる時間よりも短くてよい。これは、前述
のように、このイレーズイネーブル信号▲▼によっ
て、実際の消去動作が行われるのではなく、EEPROMに対
して消去動作の指示が行われるためである。
サイクルの際の、外部アドレス信号AX,AY及び外部入出
力端子I/Oの出力信号とが示されている。読み出しモー
ドにするには、前記表−1,表−２に示されているように
各外部信号を設定する必要があるが、同図は、上述のよ
うに外部アドレス信号と出力信号とが示されている。例
えば、スタンバイモードから所望のアドレスAiを指示す
るような外部アドレス信号AX,AYをEEPROMに与えること
により、そのアドレスAiに保持されていたデータDiが外
部入出力端子I/Oから出力される。その後、再びEEPROM
は、例えばスタンバイモードにされる。この読み出しサ
イクルにおいては、メモリセルの選択動作、センスアン
プの活性化等が行われるため、そのサイクルタイムは、
例えば100〜200ns程度必要とされる。これに対して、第
24図（Ａ）に示した消去モードでは、イレーズイネーブ
ル信号EEのパルス幅が、上述のように50ns程度と短くて
よい。そのため、後で第14図，第15図を用いて述べる
が、EEPROMを制御する装置（CPU等）が長い時間、EEPRO
Mのイレーズ動作に専有されてしまうのを防ぐことがで
きる。このイレーズイネーブル信号▲▼〔第24図
（Ａ）〕のパルス幅は、実際にメモリセルの消去を行う
のに必要とされる時間よりも短くてよい。これは、前述
のように、このイレーズイネーブル信号▲▼によっ
て、実際の消去動作が行われるのではなく、EEPROMに対
して消去動作の指示が行われるためである。
この実施例においては、消去ベリファイを全てのアド
レスについて行う構成としてが、本発明はこれに限定さ
れるものでない。要求される消去後のしきい値電圧の制
御の程度により代えても構わない。例えば、１つのデー
タ線のみをベリファイしたり、極端な場合には１つの代
表的ビット（メモリセル）のみをベリファイするもので
あってもよい。上記ベリファイ用電源電圧Vcvを要求さ
れる読み出し可能な下限電圧Vccminより十分低く設定で
きる場合にはこのような方法であっても通常十分な読み
出し可能な下限電源電圧Vccminを確保できる。なお、第
５図において、PSTOPはテストのための信号である。
レスについて行う構成としてが、本発明はこれに限定さ
れるものでない。要求される消去後のしきい値電圧の制
御の程度により代えても構わない。例えば、１つのデー
タ線のみをベリファイしたり、極端な場合には１つの代
表的ビット（メモリセル）のみをベリファイするもので
あってもよい。上記ベリファイ用電源電圧Vcvを要求さ
れる読み出し可能な下限電圧Vccminより十分低く設定で
きる場合にはこのような方法であっても通常十分な読み
出し可能な下限電源電圧Vccminを確保できる。なお、第
５図において、PSTOPはテストのための信号である。
第13図には、この発明が適用されるEEPROMの他の実施
例の回路図が示されている。この実施例においても、前
記第１図の実施例と同様に、１つのメモリアレイと、そ
れに対応する周辺回路のみが示されている。全体につい
ては、前記第20図を参照されたい。
例の回路図が示されている。この実施例においても、前
記第１図の実施例と同様に、１つのメモリアレイと、そ
れに対応する周辺回路のみが示されている。全体につい
ては、前記第20図を参照されたい。
この実施例のEEPROMのメモリセルは、前記実施例のよ
うに電気的消去をソース領域側で行うものに代えて、ド
レイン領域側で行うようにしたものである。
うに電気的消去をソース領域側で行うものに代えて、ド
レイン領域側で行うようにしたものである。
すなわち、この実施例では、メモリアレイＭ−ARYの
ソース線CSは回路の接地電位点Vssに固定的に接続され
る。
ソース線CSは回路の接地電位点Vssに固定的に接続され
る。
消去回路ERCと、それによりスイッチ制御される前記
ＰチャンネルMOSFETQ17とＮチャンネルMOSFETQ10の出力
ノードは、共通データ線CDにＰチャンネル型のスイッチ
MOSFETQ25を介して接続される。スイッチMOSFETQ25は、
そのゲートに前記のような消去パルス▲▼が印加さ
れる。これにより、スイッチMOSFETQ25は、消去パルス
▲▼がロウレベルにされる期間だけオン状態にな
り、消去パルス▲▼のロウレベルに基づいてオン状
態にされるＰチャンネルMOSFETQ17を介して出力される
高電圧Vppを共通データ線CDに伝える。また、アドレス
デコーダYDCRは、メモリアレイＭ−ARY内の全メモリセ
ルの一括消去を行うために、上記共通データ線CDの高電
圧Vppをデータ線に伝えるよう、例えば上記消去パルス
▲▼に応答して、全てのカラムスイッチMOSFETQ7〜
Q9をオン状態にする。この構成に代え、カラムデコーダ
YDCRを内部又は外部のアドレスに従った選択信号を形成
するようにすれば、データ線の単位での消去が可能にな
る。したがって、この実施例のEEPROMでは、消去動作の
ときのアドレスデコーダYDCRの制御が、前記第１図の実
施例と異なるものとなる。他の部分については、前記第
１図と同じため、第１図を参照されたい。
ＰチャンネルMOSFETQ17とＮチャンネルMOSFETQ10の出力
ノードは、共通データ線CDにＰチャンネル型のスイッチ
MOSFETQ25を介して接続される。スイッチMOSFETQ25は、
そのゲートに前記のような消去パルス▲▼が印加さ
れる。これにより、スイッチMOSFETQ25は、消去パルス
▲▼がロウレベルにされる期間だけオン状態にな
り、消去パルス▲▼のロウレベルに基づいてオン状
態にされるＰチャンネルMOSFETQ17を介して出力される
高電圧Vppを共通データ線CDに伝える。また、アドレス
デコーダYDCRは、メモリアレイＭ−ARY内の全メモリセ
ルの一括消去を行うために、上記共通データ線CDの高電
圧Vppをデータ線に伝えるよう、例えば上記消去パルス
▲▼に応答して、全てのカラムスイッチMOSFETQ7〜
Q9をオン状態にする。この構成に代え、カラムデコーダ
YDCRを内部又は外部のアドレスに従った選択信号を形成
するようにすれば、データ線の単位での消去が可能にな
る。したがって、この実施例のEEPROMでは、消去動作の
ときのアドレスデコーダYDCRの制御が、前記第１図の実
施例と異なるものとなる。他の部分については、前記第
１図と同じため、第１図を参照されたい。
第14図には、この発明に係るフラッシュ（FLASH）EEP
ROMを用いたマイクロコンピュータシステムの一実施例
のブロック図が示されている。
ROMを用いたマイクロコンピュータシステムの一実施例
のブロック図が示されている。
この実施例のマイクロコンピュータシステムは、マイ
クロプロセッサCPUを中心として、プログラム等が格納
されたROM（リード・オンリー・メモリ）、主メモリ装
置として用いられるRAM（ランダム・アクセス・メモ
リ）、入出力ポートI/OPORT、この発明に係る前記一括
消去型EEPROM、制御回路CONTROLLERを介して接続される
モニターとして液晶表示装置又はCRT（陰極配管）がア
ドレスバスADDRESS、データバスDATAと、例示的に示さ
れ制御信号CONTROLを伝える制御バスとによって相互に
接続されてなる。
クロプロセッサCPUを中心として、プログラム等が格納
されたROM（リード・オンリー・メモリ）、主メモリ装
置として用いられるRAM（ランダム・アクセス・メモ
リ）、入出力ポートI/OPORT、この発明に係る前記一括
消去型EEPROM、制御回路CONTROLLERを介して接続される
モニターとして液晶表示装置又はCRT（陰極配管）がア
ドレスバスADDRESS、データバスDATAと、例示的に示さ
れ制御信号CONTROLを伝える制御バスとによって相互に
接続されてなる。
この実施例では、上記表示装置LCDやCRTの動作に必要
な12V系電源RGUを、上記EEPROMの高電圧Vppとしても利
用する。このため、この実施例では、電源RGUはマイク
ロプロセッサCPUからの制御信号によって、読み出し動
作のときに端子VppをVccのような5Vに切り換える機能が
付加される。また、第15図には、マイクロプロセッサCP
UとEEPROMに着目した各信号の接続関係が示されてい
る。
な12V系電源RGUを、上記EEPROMの高電圧Vppとしても利
用する。このため、この実施例では、電源RGUはマイク
ロプロセッサCPUからの制御信号によって、読み出し動
作のときに端子VppをVccのような5Vに切り換える機能が
付加される。また、第15図には、マイクロプロセッサCP
UとEEPROMに着目した各信号の接続関係が示されてい
る。
EEPROMのチップイネーブル端子▲▼には、システ
ムアドレスのうちEEPROMに割り当てられたアドレス空間
を示すアドレス信号をデコーダ回路DECに供給し、チッ
プイネーブル信号▲▼を発生させる。また、タイミ
ング制御回路TCは、マイクロプロセッサCPUからのR/W
（リード／ライト）信号、▲▼（データストロー
ブ）信号及びWAIT（ウエイト）信号を受け、出力イネー
ブル信号▲▼、ライトイネーブル信号▲▼及び
イレーズイネーブル信号▲▼を発生させる。なお、
マイクロプロセッサCPUのデータ端子は、データバスを
介してEEPROMの外部入出力端子I/O0〜I/O7に結合され、
マイクロプロセッサCPUのアドレス端子は一部を除いて
アドレスバスを介してEEPROMの外部アドレス端子AX,AY
に結合されている。
ムアドレスのうちEEPROMに割り当てられたアドレス空間
を示すアドレス信号をデコーダ回路DECに供給し、チッ
プイネーブル信号▲▼を発生させる。また、タイミ
ング制御回路TCは、マイクロプロセッサCPUからのR/W
（リード／ライト）信号、▲▼（データストロー
ブ）信号及びWAIT（ウエイト）信号を受け、出力イネー
ブル信号▲▼、ライトイネーブル信号▲▼及び
イレーズイネーブル信号▲▼を発生させる。なお、
マイクロプロセッサCPUのデータ端子は、データバスを
介してEEPROMの外部入出力端子I/O0〜I/O7に結合され、
マイクロプロセッサCPUのアドレス端子は一部を除いて
アドレスバスを介してEEPROMの外部アドレス端子AX,AY
に結合されている。
この実施例のマイクロコンピュータシステムでは、EE
PROMが前記のような自動消去機能を持つものであるた
め、マイクロプロセッサCPUは、EEPROMをアドレス指定
して信号▲▼を発生させるとともに上記信号R/W、
▲▼及びWAITの組み合わせにより、第21図に示した
ような消去モードを指定する信号▲▼、▲▼及
び信号▲▼を発生させる。この後は、EEPROMが前記
のように内部で自動的な消去モードに入る。EEPROMが消
去モードに入ると、前記のようにアドレス端子、データ
端子及び全コントロール端子がフリーになり、マイクロ
プロセッサCPUから、EEPROMが電気的に分離される。し
たがって、マイクロプロセッサCPUは、EEPROMに対して
は消去モードを指示するだけで、その後はシステムバス
を用いて他のメモリ装置ROMやRAM、あるいは入出力ポー
トとの間で情報の授受を伴うデータ処理を実行すること
ができる。これにより、システムのスループットを犠牲
にすることなく、一括消去型のEEPROMを、フルファンク
ション（バイト毎の書き換え可能）のEEPROMと同様にシ
ステムに実装したままの状態での消去が可能になる。マ
イクロプロセッサCPUは、上記のような消去モードの指
示をした後は、適当な時間間隔で上記EEPROMに対して前
記データポーリングモードを指定して、データバスのう
ちの端子I/O7のレベルがロウレベルかハイレベルかの判
定を行い消去動作の終了の有無を判定し、消去が完了し
EEPROMに書き込むべきデータが存在するなら書き込みを
指示するものである。
PROMが前記のような自動消去機能を持つものであるた
め、マイクロプロセッサCPUは、EEPROMをアドレス指定
して信号▲▼を発生させるとともに上記信号R/W、
▲▼及びWAITの組み合わせにより、第21図に示した
ような消去モードを指定する信号▲▼、▲▼及
び信号▲▼を発生させる。この後は、EEPROMが前記
のように内部で自動的な消去モードに入る。EEPROMが消
去モードに入ると、前記のようにアドレス端子、データ
端子及び全コントロール端子がフリーになり、マイクロ
プロセッサCPUから、EEPROMが電気的に分離される。し
たがって、マイクロプロセッサCPUは、EEPROMに対して
は消去モードを指示するだけで、その後はシステムバス
を用いて他のメモリ装置ROMやRAM、あるいは入出力ポー
トとの間で情報の授受を伴うデータ処理を実行すること
ができる。これにより、システムのスループットを犠牲
にすることなく、一括消去型のEEPROMを、フルファンク
ション（バイト毎の書き換え可能）のEEPROMと同様にシ
ステムに実装したままの状態での消去が可能になる。マ
イクロプロセッサCPUは、上記のような消去モードの指
示をした後は、適当な時間間隔で上記EEPROMに対して前
記データポーリングモードを指定して、データバスのう
ちの端子I/O7のレベルがロウレベルかハイレベルかの判
定を行い消去動作の終了の有無を判定し、消去が完了し
EEPROMに書き込むべきデータが存在するなら書き込みを
指示するものである。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）電気的に消去可能にされた不揮発性記憶素子がマ
トリック配置されてなるメモリアレイを具備するEEPROM
に、外部からの消去動作の指示に従って消去動作を行っ
た後に対応するメモリセルを少なくとも１回の読み出し
動作を行い、その読み出し情報に基づいて消去動作の継
続，停止の制御を行う消去制御回路を内蔵させることに
より、EEPROM自身が消去確認機能、すなわち、読み出し
を伴う上記自動消去機能を持つため、マイクロプロセッ
サに負担をかけることなくそれをシステムに置いたまま
での消去動作が可能になるという効果が得られる。
ある。すなわち、 （１）電気的に消去可能にされた不揮発性記憶素子がマ
トリック配置されてなるメモリアレイを具備するEEPROM
に、外部からの消去動作の指示に従って消去動作を行っ
た後に対応するメモリセルを少なくとも１回の読み出し
動作を行い、その読み出し情報に基づいて消去動作の継
続，停止の制御を行う消去制御回路を内蔵させることに
より、EEPROM自身が消去確認機能、すなわち、読み出し
を伴う上記自動消去機能を持つため、マイクロプロセッ
サに負担をかけることなくそれをシステムに置いたまま
での消去動作が可能になるという効果が得られる。
（２）上記消去制御回路として、上記の消去動作に先立
って全メモリセルに対して書き込みを行うというプレラ
イト機能を付加することによって、未書き込みのメモリ
セルが消去動作の実行によって負のしきい値電圧を持つ
ようにされることが防止できるという効果が得られる。
って全メモリセルに対して書き込みを行うというプレラ
イト機能を付加することによって、未書き込みのメモリ
セルが消去動作の実行によって負のしきい値電圧を持つ
ようにされることが防止できるという効果が得られる。
（３）上記メモリセルとして、フローティングゲートと
コントロールゲートとの２層ゲート構造を持つMOSFETで
あり、フローティングゲートに蓄積された情報電荷をト
ンネル現象を利用してソース、ドレイン又はウェルに引
き抜くことによって電気的消去が行われるものであるも
のとすることにより、メモリセルの占有面積が小さくな
り、大記憶容量化が可能になるという効果が得られる。
コントロールゲートとの２層ゲート構造を持つMOSFETで
あり、フローティングゲートに蓄積された情報電荷をト
ンネル現象を利用してソース、ドレイン又はウェルに引
き抜くことによって電気的消去が行われるものであるも
のとすることにより、メモリセルの占有面積が小さくな
り、大記憶容量化が可能になるという効果が得られる。
（４）上記メモリアレイを構成するメモリセルは、メモ
リアレイ全体又はその一部のメモリセル群のソース，ド
レインが共通化され、共通化されたメモリセル毎に一括
して電気的消去動作が行われるものとすることによっ
て、上記のようにメモリセルの小型化が図られるという
効果が得られる。
リアレイ全体又はその一部のメモリセル群のソース，ド
レインが共通化され、共通化されたメモリセル毎に一括
して電気的消去動作が行われるものとすることによっ
て、上記のようにメモリセルの小型化が図られるという
効果が得られる。
（５）上記消去制御回路として、メモリセルを順次選択
するためのアドレス発生回路を設けることにより、全メ
モリセルに対する前記プレライト及び消去確認のための
ベリファイを実施することができるという効果が得られ
る。
するためのアドレス発生回路を設けることにより、全メ
モリセルに対する前記プレライト及び消去確認のための
ベリファイを実施することができるという効果が得られ
る。
（６）上記消去の継続，停止の制御のためのメモリセル
のベリファイ時に、コントロールゲートに伝えられるワ
ード線の選択電位を低電圧Vccより低い読み出し可能な
下限電圧Vccminに相当する約3.5Vのような低い電圧Vcv
に設定して行うことによって、必要十分な消去を保証す
ることができるという効果が得られる。
のベリファイ時に、コントロールゲートに伝えられるワ
ード線の選択電位を低電圧Vccより低い読み出し可能な
下限電圧Vccminに相当する約3.5Vのような低い電圧Vcv
に設定して行うことによって、必要十分な消去を保証す
ることができるという効果が得られる。
（７）上記ワード線の選択電位を比較的低い電圧Vcvに
発生させる電源回路として、基準電圧発生回路で形成さ
れた基準電圧を受け、利得設定用抵抗素子に基づいて所
望の出力電圧に変換する第１の演算増幅回路と、この第
１の演算増幅回路の出力信号を受けて出力電圧を形成す
るボルティージフォロワ形態の第２の演算増幅回路の出
力端子から得ることにより、素子プロセスのバラツキの
影響を受けることなく任意の設定された所望電圧を高精
度で得ることができるという効果が得られる。
発生させる電源回路として、基準電圧発生回路で形成さ
れた基準電圧を受け、利得設定用抵抗素子に基づいて所
望の出力電圧に変換する第１の演算増幅回路と、この第
１の演算増幅回路の出力信号を受けて出力電圧を形成す
るボルティージフォロワ形態の第２の演算増幅回路の出
力端子から得ることにより、素子プロセスのバラツキの
影響を受けることなく任意の設定された所望電圧を高精
度で得ることができるという効果が得られる。
（８）上記EEPROMに外部からの指示に従い消去動作の継
続，停止等の内部状態を外部へ出力させるというデータ
ポーリング機能を持たせることにより、マイクロプロセ
ッサによるメモリ管理が簡便になるという効果が得られ
る。
続，停止等の内部状態を外部へ出力させるというデータ
ポーリング機能を持たせることにより、マイクロプロセ
ッサによるメモリ管理が簡便になるという効果が得られ
る。
（９）上記EEPROMをマイクロコンピュータに実装し、上
記マイクロプロセッサからの消去指示に従いマイクロプ
ロセッサとは、電気的に切り離された状態で内部の消去
制御回路により自動的に消去動作を行うようにすること
によって、マイクロコンピュータシステムのスループッ
トを犠牲にすることなく、EEPROMの消去をオンボード状
態での実行することができるという効果が得られる。
記マイクロプロセッサからの消去指示に従いマイクロプ
ロセッサとは、電気的に切り離された状態で内部の消去
制御回路により自動的に消去動作を行うようにすること
によって、マイクロコンピュータシステムのスループッ
トを犠牲にすることなく、EEPROMの消去をオンボード状
態での実行することができるという効果が得られる。
（10）１つのゲート信号線（ワード線）と１つのドレイ
ン信号線（データ線）により選択される、電気的に消去
可能にされた不揮発性記憶素子がマトリックス配置され
てなるメモリアレイを有し、外部からの消去の指示に従
って消去動作を開始し、その後は外部からのアドレス信
号、入力データ、制御信号によらず、自動的に消去が行
われ、該消去が完了した後外部からのアドレス信号、入
力データ、制御信号により所望の動作が可能となる半導
体不揮発性記憶装置が得られる。
ン信号線（データ線）により選択される、電気的に消去
可能にされた不揮発性記憶素子がマトリックス配置され
てなるメモリアレイを有し、外部からの消去の指示に従
って消去動作を開始し、その後は外部からのアドレス信
号、入力データ、制御信号によらず、自動的に消去が行
われ、該消去が完了した後外部からのアドレス信号、入
力データ、制御信号により所望の動作が可能となる半導
体不揮発性記憶装置が得られる。
（11）１つのゲート信号線（ワード線）と１つのドレイ
ン信号線（データ線）により選択される、電気的に消去
可能にされた不揮発性記憶素子がマトリックス配置され
てなるメモリアレイを有し、外部からの消去の指示に従
って消去動作を開始、その後は外部からのアドレス信
号、入力データ、制御信号によらず、自動的に消去が行
われ、該消去が完了した後外部からのアドレス信号、入
力データ、制御信号により所望の動作が可能となる半導
体不揮発性記憶装置と、所定の情報処理機能を持つマイ
クロプロセッサと、上記半導体不揮発性記憶装置とマイ
クロプロセッサとを接続するシステムバスとを含み、半
導体不揮発性記憶装置は上記マイクロプロセッサからの
消去指示に従いマイクロプロセッサとは電気的に切り離
された状態で内部の消去制御回路により自動的に消去動
作を行う情報処理システムが得られる。
ン信号線（データ線）により選択される、電気的に消去
可能にされた不揮発性記憶素子がマトリックス配置され
てなるメモリアレイを有し、外部からの消去の指示に従
って消去動作を開始、その後は外部からのアドレス信
号、入力データ、制御信号によらず、自動的に消去が行
われ、該消去が完了した後外部からのアドレス信号、入
力データ、制御信号により所望の動作が可能となる半導
体不揮発性記憶装置と、所定の情報処理機能を持つマイ
クロプロセッサと、上記半導体不揮発性記憶装置とマイ
クロプロセッサとを接続するシステムバスとを含み、半
導体不揮発性記憶装置は上記マイクロプロセッサからの
消去指示に従いマイクロプロセッサとは電気的に切り離
された状態で内部の消去制御回路により自動的に消去動
作を行う情報処理システムが得られる。
（12）行及び列からなる、マトリックス上に配置されて
なる、電気的に書き込み、消去可能な不揮発性メモリで
あり、該消去において、読み出しサイクル期間以下の単
一パルスを入力することにより消去を開始し、その後は
外部からのアドレス、データ、制御信号の入力に拘らず
自動的に消去を行い、該消去が終了後に、外部からのア
ドレス、データ、制御信号を受け付ける半導体不揮発性
記憶装置が得られる。
なる、電気的に書き込み、消去可能な不揮発性メモリで
あり、該消去において、読み出しサイクル期間以下の単
一パルスを入力することにより消去を開始し、その後は
外部からのアドレス、データ、制御信号の入力に拘らず
自動的に消去を行い、該消去が終了後に、外部からのア
ドレス、データ、制御信号を受け付ける半導体不揮発性
記憶装置が得られる。
（13）行及び列からなる、マトリックス状に配置されて
なる、電気的に書き込み、消去可能な不揮発性メモリを
含み、マイクロプロセッサとシステムバスにより接続さ
れた情報処理システムにおいて、該消去において、読み
出しサイクル期間以下の単一パルスを入力することによ
り消去を開始し、その後はシステムバスからのアドレ
ス、データ、制御信号に拘らず自動的に消去を行い、該
消去が終了後に、システムバスからの信号を受け付ける
半導体不揮発性記憶装置を含む情報処理システムが得ら
れる。
なる、電気的に書き込み、消去可能な不揮発性メモリを
含み、マイクロプロセッサとシステムバスにより接続さ
れた情報処理システムにおいて、該消去において、読み
出しサイクル期間以下の単一パルスを入力することによ
り消去を開始し、その後はシステムバスからのアドレ
ス、データ、制御信号に拘らず自動的に消去を行い、該
消去が終了後に、システムバスからの信号を受け付ける
半導体不揮発性記憶装置を含む情報処理システムが得ら
れる。
（14）メモリセルのうち、最も低いしきい値電圧を持つ
メモリセルが消去動作によって、負のしきい値電圧を持
つようになるのを防ぐとともに、最も高いしきい値電圧
を持つメモリセルが消去動作によって下限電圧Vccminで
読み出し可能なしきい値電圧を持つように、内部の消去
制御回路によってEEPROMの消去動作が自動的に制御され
るという効果が得られる。
メモリセルが消去動作によって、負のしきい値電圧を持
つようになるのを防ぐとともに、最も高いしきい値電圧
を持つメモリセルが消去動作によって下限電圧Vccminで
読み出し可能なしきい値電圧を持つように、内部の消去
制御回路によってEEPROMの消去動作が自動的に制御され
るという効果が得られる。
以上本発明者によってなされる発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第４図の信
号FAILやERは、外部に出力させる機能を持たせてもよ
い。この場合外部端子数の増加を防ぐために、前記デー
タポーリング機能を利用して出力させることが望まし
い。例えば、データ入出力端子I/O5とI/O6を、第11図の
データ入出力端子I/O7に対応したデータ出力回路と同様
の回路として、信号ESが供給されるゲートに信号FAIL,E
Rを対応させればよい。このように他の内部の動作シー
ケンスを示す信号も必要に応じて外部に出力させるよう
にしてもよい。また、メモリアレイＭ−ARYの消去は、
ソース線とワード線とをそれぞれ分割して、その組み合
わせにより消去すべきメモリブロックを指定するもので
あってもよい。メモリセルを構成する記憶トランジスタ
としては、EPROMに用いられるスタックドゲート構造のM
OSトランジスタの他、書き込み動作もトンネル現象を用
いるFLOTOX型の記憶トランジスタを用いるものであって
もよい。前記実施例においては、第16図に示した１個の
記憶トランジスタを１個のメモリセルとして使っていた
が、第18図に示した１個の記憶トランジスタ（この場
合、実質的に２個のトランジスタを１個の記憶トランジ
スタとみなす）を１個のメモリセルとして使ってもよ
い。すなわち、本発明は、第19図（Ａ）に示した１個の
記憶トランジスタを１メモリセルとして使うEEPROMに特
に適している。しかしながら、第19図（Ｂ）に示したよ
うなメモリセル（１メモリセルが２個のトランジスタに
より構成され、２本のワード線と１本のデータ線によっ
て規定される）を有するEEPROMにも適用できる。書き込
み／消去用の高電圧Vppは、外部から供給される高電圧
を用いるものに限定されない。すなわち、書き込み／消
去時に流れる電流が小さいならば、EEPROMの内部で電源
電圧Vccから公知のチャージポンプ回路等により昇圧し
たものを利用するものであってもよい。また、この内部
昇圧電源と外部高電圧Vppとを併用するものとしてもよ
い。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第４図の信
号FAILやERは、外部に出力させる機能を持たせてもよ
い。この場合外部端子数の増加を防ぐために、前記デー
タポーリング機能を利用して出力させることが望まし
い。例えば、データ入出力端子I/O5とI/O6を、第11図の
データ入出力端子I/O7に対応したデータ出力回路と同様
の回路として、信号ESが供給されるゲートに信号FAIL,E
Rを対応させればよい。このように他の内部の動作シー
ケンスを示す信号も必要に応じて外部に出力させるよう
にしてもよい。また、メモリアレイＭ−ARYの消去は、
ソース線とワード線とをそれぞれ分割して、その組み合
わせにより消去すべきメモリブロックを指定するもので
あってもよい。メモリセルを構成する記憶トランジスタ
としては、EPROMに用いられるスタックドゲート構造のM
OSトランジスタの他、書き込み動作もトンネル現象を用
いるFLOTOX型の記憶トランジスタを用いるものであって
もよい。前記実施例においては、第16図に示した１個の
記憶トランジスタを１個のメモリセルとして使っていた
が、第18図に示した１個の記憶トランジスタ（この場
合、実質的に２個のトランジスタを１個の記憶トランジ
スタとみなす）を１個のメモリセルとして使ってもよ
い。すなわち、本発明は、第19図（Ａ）に示した１個の
記憶トランジスタを１メモリセルとして使うEEPROMに特
に適している。しかしながら、第19図（Ｂ）に示したよ
うなメモリセル（１メモリセルが２個のトランジスタに
より構成され、２本のワード線と１本のデータ線によっ
て規定される）を有するEEPROMにも適用できる。書き込
み／消去用の高電圧Vppは、外部から供給される高電圧
を用いるものに限定されない。すなわち、書き込み／消
去時に流れる電流が小さいならば、EEPROMの内部で電源
電圧Vccから公知のチャージポンプ回路等により昇圧し
たものを利用するものであってもよい。また、この内部
昇圧電源と外部高電圧Vppとを併用するものとしてもよ
い。
EEPROMは、通常の書き込み／読み出し等の制御を行う
回路部分（CNTR）や、消去アルゴリズムを制御する回路
部分（LOGC）の構成は、上記のような動作シーケンスを
行うものであればどのような回路であってもかまわな
い。すなわち、第３図及び第４図、第６図及び第７図の
ようなランダムロジック回路によるもの他、プログラマ
ブルロジックアレイ（PLA）、マイクロコンピュータと
ソフトウェアの組み込み、あるいは前記実施例では非同
期回路で構成したが同期回路で構成しても構わない。こ
のように、上記の動作シーケンスを実現する回路は、種
々の実施形態を採ることができるものである。
回路部分（CNTR）や、消去アルゴリズムを制御する回路
部分（LOGC）の構成は、上記のような動作シーケンスを
行うものであればどのような回路であってもかまわな
い。すなわち、第３図及び第４図、第６図及び第７図の
ようなランダムロジック回路によるもの他、プログラマ
ブルロジックアレイ（PLA）、マイクロコンピュータと
ソフトウェアの組み込み、あるいは前記実施例では非同
期回路で構成したが同期回路で構成しても構わない。こ
のように、上記の動作シーケンスを実現する回路は、種
々の実施形態を採ることができるものである。
EEPROMを構成するメモリアレイやその周辺回路の具体
的回路構成は、種々の実施形態を採ることができるもの
である。さらに、EEPROM等は、マイクロコンピュータ等
のようなディジタル半導体集積回路装置に内蔵されるも
のであってもよい。
的回路構成は、種々の実施形態を採ることができるもの
である。さらに、EEPROM等は、マイクロコンピュータ等
のようなディジタル半導体集積回路装置に内蔵されるも
のであってもよい。
この発明は、EPROMに用いられるようなスタックドゲ
ート構造の記憶トランジスタや、FLOTOX型の記憶トラン
ジスタを用いる半導体不揮発性記憶装置及びそれを用い
た情報処理システムに広く利用できるものである。
ート構造の記憶トランジスタや、FLOTOX型の記憶トラン
ジスタを用いる半導体不揮発性記憶装置及びそれを用い
た情報処理システムに広く利用できるものである。
上述した説明では、説明を容易にするために、記憶ト
ランジスタが持つ一対の領域をソース領域と、ドレイン
領域と定めていたが、印加される電圧の値によって、ソ
ース，ドレインが定まる記憶トランジスタにおいては、
上述したソース領域、ドレイン領域を一方の領域（ノー
ド）と他方の領域（ノード）と読み替えれば本発明が適
用できるものである。
ランジスタが持つ一対の領域をソース領域と、ドレイン
領域と定めていたが、印加される電圧の値によって、ソ
ース，ドレインが定まる記憶トランジスタにおいては、
上述したソース領域、ドレイン領域を一方の領域（ノー
ド）と他方の領域（ノード）と読み替えれば本発明が適
用できるものである。
〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、電気的に消去可能にされた不揮発性記憶
素子がマトリックス配置されてなるメモリアレイを具備
するEEPROMに、外部からの消去動作の指示に従って消去
動作を行った後に対応するメモリセルを少なくとも１回
の読み出し動作を行い、その読み出し情報に基づいて消
去動作の継続，停止の制御を行う消去制御回路を内蔵さ
せる。また、上記のような消去機能を内蔵したEEPROMを
マイクロプロセッサを含む情報処理システムに実装した
状態で、マイクロプロセッサからの指示に従いマイクロ
プロセッサとは切り離された状態で内部の消去制御回路
により自動的に消去動作を行うようにする。この構成に
おいては、EEPROM自身が消去確認の読み出しを伴う自動
消去機能を持つため、それをシステムに実装した状態の
ままでの消去動作において、マイクロプロセッサからの
制御が消去開始を指示するだけの僅かの時間となり、マ
イクロプロセッサの負担が著しく軽減されてシステムの
スループットが犠牲になることがない。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、電気的に消去可能にされた不揮発性記憶
素子がマトリックス配置されてなるメモリアレイを具備
するEEPROMに、外部からの消去動作の指示に従って消去
動作を行った後に対応するメモリセルを少なくとも１回
の読み出し動作を行い、その読み出し情報に基づいて消
去動作の継続，停止の制御を行う消去制御回路を内蔵さ
せる。また、上記のような消去機能を内蔵したEEPROMを
マイクロプロセッサを含む情報処理システムに実装した
状態で、マイクロプロセッサからの指示に従いマイクロ
プロセッサとは切り離された状態で内部の消去制御回路
により自動的に消去動作を行うようにする。この構成に
おいては、EEPROM自身が消去確認の読み出しを伴う自動
消去機能を持つため、それをシステムに実装した状態の
ままでの消去動作において、マイクロプロセッサからの
制御が消去開始を指示するだけの僅かの時間となり、マ
イクロプロセッサの負担が著しく軽減されてシステムの
スループットが犠牲になることがない。
第１図は、この発明が適用されたEEPROMの一実施例を示
すメモリアレイ部の回路図と周辺回路のブロック図 第２図は、この発明に係る消去アルゴリズムの一例を示
すフローチャート図、 第３図と第４図は、消去制御回路LOGCの具体的一実施例
の回路図、 第５図は、消去動作を説明するためのタイミング図、 第６図と第７図は、タイミング制御回路CNTRの具体的一
実施例の回路図、 第８図は、消去時間と記憶トランジスタのしきい値電圧
との関係を示す特性図、 第９図は、アドレスバッファXADB,YADBの単位回路の一
実施例を示す回路図、 第10図は、消去回路ERCの一実施例を示す回路図、 第11図は、データ出力バッファDOBの一実施例を示す回
路図、 第12図は、消去ベリファイ用電圧Vcvを発生させる電源
回路の一実施例を示す回路図、 第13図は、上記EEPROMの他の一実施例を示すメモリアレ
イ部の回路図、 第14図は、上記EEPROMが用いられるマイクロコンピュー
タシステムの一実施例を示すブロック図、 第15図は、上記EEPROMとマイクロプロセッサCPUとの一
実施例の接続を示すブロック図、 第16図は、従来技術のメモリセルの一例を説明するため
の構造断面図、 第17図は、その読み出し動作を説明するための概略回路
図、 第18図は、従来技術のメモリセルの他の一例を説明する
ための構造断面図、 第19図（Ａ）は、本発明が適用されるEEPROMにおけるメ
モリセルの回路図、 第19図（Ｂ）は、従来のメモリセルの回路図、 第20図は、本発明の一実施例であるEEPROMの全体ブロッ
ク図、 第21図は、本発明が適用されたEEPROMの外部信号の一例
を示す図、 第22図は、データ入力バッファの一実施例を示す回路
図、 第23図は、アドレスコーダの一実施例を示す回路図、 第24図（Ａ），（Ｂ），（Ｃ）イレーズイネーブル信号
の波形を示す波形図、 第24図（Ｄ），（Ｅ）は、読み出しサイクルを示す波形
図である。 XADB,YADB……アドレスバッファ、XDCR,YDCR……アドレ
スデコーダ、UDG……単位デコーダ回路、Ｍ−ARY……メ
モリアレイ、SA……センスアンプ、DIB,DIB−０〜DIB−
７……データ入力バッファ、DOB,DOB−０〜DOB−７……
データ出力バッファ、CNTR……タイミング制御回路、ER
C……消去回路、LOGC……消去制御回路（内部回路）、N
1,N2……CMOSインバータ回路、SC……ソース線、W1,W2
……ワード線、D1〜Dn……データ線、CD……共通データ
線、O1,O2……発振回路、BCS1〜BCS4……２進カウンタ
回路、DP……データポーリング制御回路、CPU……マイ
クロプロセッサ、ROM……リード・オンリー・メモリ、R
AM……ランダム・アクセス・メモリ、I/OPORT……入出
力ポート、EEPROM（FLASH）……一括消去型半導体不揮
発性記憶装置、RGU……12V系電源装置、LCD……液晶表
示装置、CRT……陰極線管、ADDRESS……アドレスバス、
DATA……データバス、DEC……デコーダ回路、TC……タ
イミング制御回路、 ３……ドレイン、４……フローティングゲート、５……
ソース、６……コントロールゲート、７……薄い酸化
膜、８……Ｐ型シリコン基板、９……Ｎ型拡散層、10…
…低濃度のＮ型拡散層、11……Ｐ型拡散層、12……選択
メモリセル、14……非選択メモリセル、13……選択ワー
ド線、15……非選択ワード線、16……データ線、17……
センスアンプ。
すメモリアレイ部の回路図と周辺回路のブロック図 第２図は、この発明に係る消去アルゴリズムの一例を示
すフローチャート図、 第３図と第４図は、消去制御回路LOGCの具体的一実施例
の回路図、 第５図は、消去動作を説明するためのタイミング図、 第６図と第７図は、タイミング制御回路CNTRの具体的一
実施例の回路図、 第８図は、消去時間と記憶トランジスタのしきい値電圧
との関係を示す特性図、 第９図は、アドレスバッファXADB,YADBの単位回路の一
実施例を示す回路図、 第10図は、消去回路ERCの一実施例を示す回路図、 第11図は、データ出力バッファDOBの一実施例を示す回
路図、 第12図は、消去ベリファイ用電圧Vcvを発生させる電源
回路の一実施例を示す回路図、 第13図は、上記EEPROMの他の一実施例を示すメモリアレ
イ部の回路図、 第14図は、上記EEPROMが用いられるマイクロコンピュー
タシステムの一実施例を示すブロック図、 第15図は、上記EEPROMとマイクロプロセッサCPUとの一
実施例の接続を示すブロック図、 第16図は、従来技術のメモリセルの一例を説明するため
の構造断面図、 第17図は、その読み出し動作を説明するための概略回路
図、 第18図は、従来技術のメモリセルの他の一例を説明する
ための構造断面図、 第19図（Ａ）は、本発明が適用されるEEPROMにおけるメ
モリセルの回路図、 第19図（Ｂ）は、従来のメモリセルの回路図、 第20図は、本発明の一実施例であるEEPROMの全体ブロッ
ク図、 第21図は、本発明が適用されたEEPROMの外部信号の一例
を示す図、 第22図は、データ入力バッファの一実施例を示す回路
図、 第23図は、アドレスコーダの一実施例を示す回路図、 第24図（Ａ），（Ｂ），（Ｃ）イレーズイネーブル信号
の波形を示す波形図、 第24図（Ｄ），（Ｅ）は、読み出しサイクルを示す波形
図である。 XADB,YADB……アドレスバッファ、XDCR,YDCR……アドレ
スデコーダ、UDG……単位デコーダ回路、Ｍ−ARY……メ
モリアレイ、SA……センスアンプ、DIB,DIB−０〜DIB−
７……データ入力バッファ、DOB,DOB−０〜DOB−７……
データ出力バッファ、CNTR……タイミング制御回路、ER
C……消去回路、LOGC……消去制御回路（内部回路）、N
1,N2……CMOSインバータ回路、SC……ソース線、W1,W2
……ワード線、D1〜Dn……データ線、CD……共通データ
線、O1,O2……発振回路、BCS1〜BCS4……２進カウンタ
回路、DP……データポーリング制御回路、CPU……マイ
クロプロセッサ、ROM……リード・オンリー・メモリ、R
AM……ランダム・アクセス・メモリ、I/OPORT……入出
力ポート、EEPROM（FLASH）……一括消去型半導体不揮
発性記憶装置、RGU……12V系電源装置、LCD……液晶表
示装置、CRT……陰極線管、ADDRESS……アドレスバス、
DATA……データバス、DEC……デコーダ回路、TC……タ
イミング制御回路、 ３……ドレイン、４……フローティングゲート、５……
ソース、６……コントロールゲート、７……薄い酸化
膜、８……Ｐ型シリコン基板、９……Ｎ型拡散層、10…
…低濃度のＮ型拡散層、11……Ｐ型拡散層、12……選択
メモリセル、14……非選択メモリセル、13……選択ワー
ド線、15……非選択ワード線、16……データ線、17……
センスアンプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武藤 匡志 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 窪田 康郎 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 庄司 和良 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (56)参考文献 特開 平２−10596（ＪＰ，Ａ) 特開 昭55−8697（ＪＰ，Ａ) 特開 昭62−205599（ＪＰ，Ａ) 日経エレクトロニクス 334，Ｐ．171 −184 日経エレクトロニクス 380，Ｐ．127 −154 電子技術 23〔６〕 Ｐ．85−90
Claims (13)
- 【請求項１】一つの半導体上に形成された不揮発性記憶
装置は、 複数のワード線、 それぞれコントロールゲート，フローティングゲート，
及び一対の半導体領域を有し、上記複数のワード線のそ
れぞれに、そのコントロールゲートが接続され、情報を
しきい値電圧の値として記憶し、そのコントロールゲー
トに所定の電圧を印加する消去動作により、第１の範囲
から第２の範囲の方向へ、そのしきい値電圧が変化する
複数の記憶用MOSFET、 上記複数のワード線の中からワード線を指定するところ
のアドレス信号を、上記不揮発性記憶装置の外部から受
けるアドレス端子、 上記複数のワード線の中からワード線を指定するベリフ
ァイアドレスを、順次発生するアドレス発生回路、及
び、 上記アドレス発生回路によって発生されたベリファイア
ドレスにより指示されたワード線に接続されている記憶
用MOSFETのしきい値電圧が、上記消去動作によって、上
記第２の範囲内にあるか否かを検出するベリファイ動作
を実行し、該ベリファイ動作において、記憶用MOSFETの
しきい値電圧が上記第２の範囲内にないことが検出され
た場合、上記消去動作を実行し、該ベリファイ動作にお
いて、記憶用MOSFETのしきい値電圧が上記第２の範囲内
にあることが検出された場合、上記アドレス発生回路か
らなる異なるベリファイアドレスを発生させる制御回
路、 を含むことを特徴とする不揮発性記憶装置。 - 【請求項２】特許請求の範囲第１項記載の不揮発性記憶
装置において、 上記アドレス発生回路は、カウンタ回路であることを特
徴とする不揮発性記憶装置。 - 【請求項３】特許請求の範囲第２項記載の不揮発性記憶
装置において、 上記制御回路は、上記不揮発性記憶装置の外部からの外
部信号の組み合わせに応答して、上記消去動作と、上記
ベリファイ動作を実行することを特徴とする不揮発性記
憶装置。 - 【請求項４】特許請求の範囲第３項の不揮発性記憶装置
において、 上記アドレス発生回路によって、上記異なるベリファイ
アドレスが発生された場合、上記制御回路は、該異なる
ベリファイアドレスによって指示されたワード線に接続
された記憶用MOSFETに対して上記ベリファイ動作を実行
することを特徴とする不揮発性記憶装置。 - 【請求項５】特許請求の範囲第４項記載の不揮発性記憶
装置において、 上記一対の半導体領域は、ソース領域とドレイン領域で
あり、上記記憶用MOSFETは、上記消去動作により、その
フローティングゲートに蓄積されている電子が、そのド
レイン領域に移動させられることを特徴とする不揮発性
記憶装置。 - 【請求項６】特許請求の範囲第２項記載の不揮発性記憶
装置において、更に、 上記ベリファイ動作が実行されている時に、上記不揮発
性記憶装置の外部からの外部信号の第１の組み合わせに
応答して、該ベリファイ動作の結果に関連する所定の情
報を出力する出力回路を含むものであることを特徴とす
る不揮発性記憶装置。 - 【請求項７】特許請求の範囲第６項記載の不揮発性記憶
装置において、 上記制御回路は、上記不揮発性記憶装置の外部からの外
部信号の第２の組み合わせに応答して、上記消去動作と
ベリファイ動作を実行することを特徴とする不揮発性記
憶装置。 - 【請求項８】特許請求の範囲第６項記載の不揮発性記憶
装置において、更に、 上記アドレス信号によって指示される記憶用MOSFETから
読み出されたデータを、上記不揮発性記憶装置の外部へ
伝えるデータ端子を有し、該データ端子を介して上記所
定の情報が出力されることを特徴とする不揮発性記憶装
置。 - 【請求項９】特許請求の範囲第８項記載の不揮発性記憶
装置において、 上記一対の半導体領域は、ソース領域とドレイン領域で
あり、上記記憶用MOSFETは、上記消去動作により、その
フローティングゲートに蓄積されている電子がドレイン
領域へ移動されることを特徴とする不揮発性記憶装置。 - 【請求項１０】特許請求の範囲第２項記載の不揮発性記
憶装置において、 そのしきい値電圧が、上記第２の範囲内へ変化した記憶
用MOSFETは、上記ベリファイ動作において、第１の状態
を示し、そのしきい値電圧が、上記第１の範囲内にある
記憶用MOSFETは、上記ベリファイ動作において、第２の
状態を示すことを特徴とする不揮発性記憶装置。 - 【請求項１１】特許請求の範囲第10項記載の不揮発性記
憶装置において、 上記ベリファイ動作において、上記ベリファイアドレス
により指示されたワード線に接続されている記憶用MOSF
ETは選択状態にされ、上記第１の状態は、選択状態にさ
れた記憶用MOSFETの導通状態であり、上記第２の状態
は、選択状態にされた記憶用MOSFETの非導通状態である
ことを特徴とする不揮発性記憶装置。 - 【請求項１２】特許請求の範囲第10項記載の不揮発性記
憶装置において、 上記記憶用MOSFETは、Ｎチャンネル型MOSFETであり、上
記第２の範囲は、負のしきい値電圧を含まないことを特
徴とする不揮発性記憶装置。 - 【請求項１３】特許請求の範囲第10項記載の不揮発性記
憶装置において、 上記記憶用MOSFETは、Ｎチャンネル型MOSFETであり、上
記第１の状態はディプレッション型MOSFETへ変化した記
憶用MOSFETの導通状態を含まないことを特徴とする不揮
発性記憶装置。
Priority Applications (21)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24360389A JP2654596B2 (ja) | 1989-02-06 | 1989-09-20 | 不揮発性記憶装置 |
| KR1019900000592A KR0161285B1 (ko) | 1989-02-06 | 1990-01-19 | 반도체 불휘발성 기억장치와 그것을 사용한 정보처리 시스템 |
| US08/249,899 US5844842A (en) | 1989-02-06 | 1994-05-26 | Nonvolatile semiconductor memory device |
| US08/457,761 US5917752A (en) | 1989-02-06 | 1995-06-01 | Nonvolatile semiconductor memory device |
| US08/456,797 US5781476A (en) | 1989-02-06 | 1995-06-01 | Nonvolatile semiconductor memory device |
| US08/470,212 US5991200A (en) | 1989-02-06 | 1995-06-06 | Nonvolatile semiconductor memory device |
| US08/720,060 US6016273A (en) | 1989-02-06 | 1996-09-27 | Nonvolatile semiconductor memory device |
| US08/720,007 US5949715A (en) | 1989-02-06 | 1996-09-27 | Nonvolatile semiconductor memory device |
| KR1019980017773A KR0176312B1 (ko) | 1989-02-06 | 1998-05-18 | 반도체집적회로장치를 사용한 정보처리시스템 |
| KR1019980017771A KR0176314B1 (ko) | 1989-02-06 | 1998-05-18 | 반도체집적회로장치 |
| KR1019980017772A KR0176313B1 (ko) | 1989-02-06 | 1998-05-18 | 반도체집적회로장치 |
| US09/098,747 US5959894A (en) | 1989-02-06 | 1998-06-17 | Nonvolatile semiconductor memory device |
| US09/342,225 US6181600B1 (en) | 1989-02-06 | 1999-06-29 | Nonvolatile semiconductor memory device |
| US09/393,301 US6157576A (en) | 1989-02-06 | 1999-09-10 | Nonvolatile semiconductor memory device |
| US09/425,041 US6259629B1 (en) | 1989-02-06 | 1999-10-19 | Nonvolatile semiconductor memory device |
| US09/829,053 US6438036B2 (en) | 1989-02-06 | 2001-04-10 | Nonvolatile semiconductor memory device |
| US10/176,318 US6747902B2 (en) | 1989-02-06 | 2002-06-21 | Nonvolatile semiconductor memory apparatus |
| US10/175,958 US6791882B2 (en) | 1989-02-06 | 2002-06-21 | Nonvolatile semiconductor memory device |
| US10/837,593 US7099199B2 (en) | 1989-02-06 | 2004-05-04 | Nonvolatile semiconductor memory device |
| US10/837,984 US7020028B2 (en) | 1989-02-06 | 2004-05-04 | Nonvolatile semiconductor memory device |
| US11/476,745 US7372741B2 (en) | 1989-02-06 | 2006-06-29 | Nonvolatile memory apparatus having a processor and plural memories one or more of which is a nonvolatile memory having circuitry which performs an erase operation and an erase verify operation when the processor specifies the erase operation mode to the nonvolatile memory |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2727189 | 1989-02-06 | ||
| JP1-27271 | 1989-02-06 | ||
| JP24360389A JP2654596B2 (ja) | 1989-02-06 | 1989-09-20 | 不揮発性記憶装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22643892A Division JP2707521B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
| JP1182197A Division JP2719776B2 (ja) | 1997-01-06 | 1997-01-06 | 半導体不揮発性記憶装置 |
| JP1182097A Division JP2719775B2 (ja) | 1997-01-06 | 1997-01-06 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02289997A JPH02289997A (ja) | 1990-11-29 |
| JP2654596B2 true JP2654596B2 (ja) | 1997-09-17 |
Family
ID=26365177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24360389A Expired - Lifetime JP2654596B2 (ja) | 1989-02-06 | 1989-09-20 | 不揮発性記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2654596B2 (ja) |
| KR (1) | KR0161285B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006611B1 (ko) * | 1990-08-20 | 1994-07-23 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 |
| JPH04351794A (ja) * | 1991-05-29 | 1992-12-07 | Hitachi Ltd | 不揮発性記憶装置 |
| US6347051B2 (en) | 1991-11-26 | 2002-02-12 | Hitachi, Ltd. | Storage device employing a flash memory |
| JP3080744B2 (ja) * | 1991-12-27 | 2000-08-28 | 日本電気株式会社 | 電気的に書き込み一括消去可能な不揮発性半導体記憶装置 |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US5687345A (en) * | 1992-03-17 | 1997-11-11 | Hitachi, Ltd. | Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device |
| TW231343B (ja) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US6549974B2 (en) | 1992-06-22 | 2003-04-15 | Hitachi, Ltd. | Semiconductor storage apparatus including a controller for sending first and second write commands to different nonvolatile memories in a parallel or time overlapped manner |
| DE69330434T2 (de) * | 1993-05-28 | 2002-05-02 | Macronix Int Co Ltd | Flash-eprom mit block-löschmarkierungen für überlöschschutz. |
| JPH0729386A (ja) * | 1993-07-13 | 1995-01-31 | Hitachi Ltd | フラッシュメモリ及びマイクロコンピュータ |
| JPH0773685A (ja) * | 1993-09-06 | 1995-03-17 | Hitachi Ltd | 半導体不揮発性記憶装置 |
| JP3448365B2 (ja) * | 1994-09-20 | 2003-09-22 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP3793464B2 (ja) * | 2002-01-21 | 2006-07-05 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3793540B2 (ja) * | 2004-04-12 | 2006-07-05 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3793542B2 (ja) * | 2004-12-28 | 2006-07-05 | 株式会社日立製作所 | 半導体記憶装置 |
| JP5484233B2 (ja) * | 2010-07-16 | 2014-05-07 | 株式会社日立製作所 | フラッシュメモリ劣化判定装置およびフラッシュメモリの劣化判定方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2828836C2 (de) * | 1978-06-30 | 1983-01-05 | Siemens AG, 1000 Berlin und 8000 München | Wortweise elektrisch löschbarer, nichtflüchtiger Speicher |
| JPS62205599A (ja) * | 1986-03-05 | 1987-09-10 | Nec Corp | 書込可能読出専用記憶回路 |
| US5053990A (en) * | 1988-02-17 | 1991-10-01 | Intel Corporation | Program/erase selection for flash memory |
-
1989
- 1989-09-20 JP JP24360389A patent/JP2654596B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-19 KR KR1019900000592A patent/KR0161285B1/ko not_active IP Right Cessation
Non-Patent Citations (3)
| Title |
|---|
| 日経エレクトロニクス ３３４，Ｐ．１７１−１８４ |
| 日経エレクトロニクス ３８０，Ｐ．１２７−１５４ |
| 電子技術 ２３〔６〕 Ｐ．８５−９０ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900013522A (ko) | 1990-09-06 |
| KR0161285B1 (ko) | 1999-02-01 |
| JPH02289997A (ja) | 1990-11-29 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
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| R360 | Written notification for declining of transfer of rights |
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|
| R370 | Written measure of declining of transfer procedure |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080530 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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