JPS62205599A - 書込可能読出専用記憶回路 - Google Patents
書込可能読出専用記憶回路Info
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- JPS62205599A JPS62205599A JP61048980A JP4898086A JPS62205599A JP S62205599 A JPS62205599 A JP S62205599A JP 61048980 A JP61048980 A JP 61048980A JP 4898086 A JP4898086 A JP 4898086A JP S62205599 A JPS62205599 A JP S62205599A
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- 238000000034 method Methods 0.000 abstract description 4
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000002123 temporal effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、書込可能読出専用記憶回路に関し、特に書込
動作の制御機構に関する。
動作の制御機構に関する。
従来、書込可能読出専用記憶回Ｍ（以下、ＦＲＯＭとい
う）は、第３図に示す工９に、読出し１ぎ号２と書込み
１５号３とを外部から入力し、読出されたデータあるい
は書込まれるデータが転送されるデータ線４とアドレス
線５とを有するＰｉ（，０Ｍチップ１の中に、ＦＲＯＭ
のリード／ライトＪ１２）作を制御するＰＲＯＭ制御部
６、アドレス信号からひとつの記憶部ｆ：、選択するア
ドレス−デコーダ部７、記憶部８を含んでいる。ＦＲＯ
Ｍ制一部６は記憶部８へ書込みを指示する記憶部ライト
信号９および記憶部へ読出しを指示する記憶部リード信
号１０を夫々発生し、アドレスデコーダ７から出力され
る記憶部選択信号１１によって選択された記憶セルにデ
ータを沓込んだり、あるいは読出したジ、していた。従
来のＰＲＯｍＯ沓込動作は第４図に示すように、アドレ
ス線５からアドレスを入力し、書込むべさデータ４ａを
データ線４へ乗せ、データ人力バッファ制御ｆＪ ４−
２ ｋアクティブにし、バッファ４−１をアクティブと
し、データを記憶部へ加え、書込信号３をアクティブと
して書込みを行なうものである。さらに、期間１５で示
される一定時間経過後、書込信号３全インアクティブと
し、次に読出し１に号２′！！−アクティブとしてデー
タが書込まれた記憶部の内容４ｂを読出し、データ出力
バノファ制−１ｉＥｌ］１４−４をアクティブとし、バ
ッファ４−３をアクティブとし、データｌ ＰＲＯＡｉ
外部へ沓込んだデータと一致した場合書込みが完了した
ものと判断し、仄のアドレスへ進む工うになっていた。
う）は、第３図に示す工９に、読出し１ぎ号２と書込み
１５号３とを外部から入力し、読出されたデータあるい
は書込まれるデータが転送されるデータ線４とアドレス
線５とを有するＰｉ（，０Ｍチップ１の中に、ＦＲＯＭ
のリード／ライトＪ１２）作を制御するＰＲＯＭ制御部
６、アドレス信号からひとつの記憶部ｆ：、選択するア
ドレス−デコーダ部７、記憶部８を含んでいる。ＦＲＯ
Ｍ制一部６は記憶部８へ書込みを指示する記憶部ライト
信号９および記憶部へ読出しを指示する記憶部リード信
号１０を夫々発生し、アドレスデコーダ７から出力され
る記憶部選択信号１１によって選択された記憶セルにデ
ータを沓込んだり、あるいは読出したジ、していた。従
来のＰＲＯｍＯ沓込動作は第４図に示すように、アドレ
ス線５からアドレスを入力し、書込むべさデータ４ａを
データ線４へ乗せ、データ人力バッファ制御ｆＪ ４−
２ ｋアクティブにし、バッファ４−１をアクティブと
し、データを記憶部へ加え、書込信号３をアクティブと
して書込みを行なうものである。さらに、期間１５で示
される一定時間経過後、書込信号３全インアクティブと
し、次に読出し１に号２′！！−アクティブとしてデー
タが書込まれた記憶部の内容４ｂを読出し、データ出力
バノファ制−１ｉＥｌ］１４−４をアクティブとし、バ
ッファ４−３をアクティブとし、データｌ ＰＲＯＡｉ
外部へ沓込んだデータと一致した場合書込みが完了した
ものと判断し、仄のアドレスへ進む工うになっていた。
この時、期間１５で示す一定時間は、２８０Ｍの特１生
のバラツキを考慮し十分長い時間をかけなければならな
かつ次。
のバラツキを考慮し十分長い時間をかけなければならな
かつ次。
すなわち、ＦＲＯＭへのデータの書込みは、沓込まれた
データを所定期間経過後読み出してチェックし、正しい
データが書込まれた否かをチェックしながら進行してい
た。
データを所定期間経過後読み出してチェックし、正しい
データが書込まれた否かをチェックしながら進行してい
た。
かかる従来のＰＩ（、（ＪＭのデータ書込みでは、Ｐｋ
ＬＵＭの特性バラツキと考慮して書込時間に余裕が持た
せである為、書込みに要する時間が非常に長くなるとい
う欠点がろる。また、ＰＲ（ＪＭのバラツキが太さいと
遊込み【σ能なＰｌ（、Ｏｔｌセルでも不良とみなして
し゛まう揚台があり、歩留まり低下の原因ともなってい
た。
ＬＵＭの特性バラツキと考慮して書込時間に余裕が持た
せである為、書込みに要する時間が非常に長くなるとい
う欠点がろる。また、ＰＲ（ＪＭのバラツキが太さいと
遊込み【σ能なＰｌ（、Ｏｔｌセルでも不良とみなして
し゛まう揚台があり、歩留まり低下の原因ともなってい
た。
一方では、ＰＬ−ＬＯＭの書込み装置として、棟々の信
号をタイミングよく切換え制御でさる復雑な機能が安来
され、ＰルＯん１ライタ一自体非常に高価なものであっ
た。
号をタイミングよく切換え制御でさる復雑な機能が安来
され、ＰルＯん１ライタ一自体非常に高価なものであっ
た。
本発明のＰＲ（ＪＭは、ＰＲＯｆＶ１チップ内部にデー
タ書込チェック機能をもたせ、これによって外から制御
することなくチップ内部で自動的に書込のチェックをし
て、次の書込データを要求する信号を外部へ発生できる
ようにしたものである。
タ書込チェック機能をもたせ、これによって外から制御
することなくチップ内部で自動的に書込のチェックをし
て、次の書込データを要求する信号を外部へ発生できる
ようにしたものである。
次に本発明についてその詳ＭＪＪＪを図面を参照して説
明する。
明する。
第１図は本発明の一実施例におけるＰｌ（、ＯＭのブロ
ック図である。参照番号１〜１２は第３図のものと同様
の回路で実現できるため、説明を省略する。本実施例で
はチップ１内に書込みデータ（ｉＫ号線４上のデータ）
と洸出しデータ（書込［ｎたメモリセルの内容）とを比
較する比較回路１３ｆ：設け、その出力１３をＰ ８０
Ｍｆｔ１ｌＪ御部６へ入力するとともに、外部へ出力さ
れるように構成されている。１４は比較回路１３への制
御１百号である。
ック図である。参照番号１〜１２は第３図のものと同様
の回路で実現できるため、説明を省略する。本実施例で
はチップ１内に書込みデータ（ｉＫ号線４上のデータ）
と洸出しデータ（書込［ｎたメモリセルの内容）とを比
較する比較回路１３ｆ：設け、その出力１３をＰ ８０
Ｍｆｔ１ｌＪ御部６へ入力するとともに、外部へ出力さ
れるように構成されている。１４は比較回路１３への制
御１百号である。
本実施例における各部の動作を第２図を使って説明する
。アドレス線５全通してアドレスを入力し、データａ４
へ書込むべきデータ４ａを入力して、書込毎号３をアク
ティブにする。ここまでは従来のＰＲＯＭの書込み方法
と同じである。この結果１込み状態になると、制御部６
が記憶部８へのライト＜ｇ号パルス９とリード信号パル
ス１０とを順次切替えながら（第２図）記憶部８へ与え
る。
。アドレス線５全通してアドレスを入力し、データａ４
へ書込むべきデータ４ａを入力して、書込毎号３をアク
ティブにする。ここまでは従来のＰＲＯＭの書込み方法
と同じである。この結果１込み状態になると、制御部６
が記憶部８へのライト＜ｇ号パルス９とリード信号パル
ス１０とを順次切替えながら（第２図）記憶部８へ与え
る。
かくして、データの舊込今と書込まれ友データの読出し
とが交互に実行される。その期間書込みデータ４ａは比
較器１３の一方に入力さｎた状態であるから、比較器１
３は読出し毎に読出されたデ ｌ−タと比較し、両者が
一致する゛までこの比較を繰返す。両者のデータが一致
すると、比較回路の出力１２がアクティブとなり、その
データ４ａの書込みが完了したこと金利ｆ卸部６に与え
るとともにＰＲＵＭ外部へも出力して、同えば外部のＰ
Ｒ（ＪＭライターに書込みが完了したことを認識せしめ
る。
とが交互に実行される。その期間書込みデータ４ａは比
較器１３の一方に入力さｎた状態であるから、比較器１
３は読出し毎に読出されたデ ｌ−タと比較し、両者が
一致する゛までこの比較を繰返す。両者のデータが一致
すると、比較回路の出力１２がアクティブとなり、その
データ４ａの書込みが完了したこと金利ｆ卸部６に与え
るとともにＰＲＵＭ外部へも出力して、同えば外部のＰ
Ｒ（ＪＭライターに書込みが完了したことを認識せしめ
る。
外部では、書込みが完了したことを１ぎ号１２のレベル
を監視することで知り、完了を知ったら沓込み信号３を
インアクティブとし、次のアドレスを記憶部８へ与え、
同様の動作をくり返す。
を監視することで知り、完了を知ったら沓込み信号３を
インアクティブとし、次のアドレスを記憶部８へ与え、
同様の動作をくり返す。
この結果、２８０Ｍセルの特性に応じた最短の時間で、
各セルへのデータの書込みが実行できる。
各セルへのデータの書込みが実行できる。
以上説明したように、ＰルＯＭチップ内部に書込み完了
をチェックする回路を付加することにより、Ｐ凡ｔＪＭ
へのデータ書込み手順を円滑化がつ同速化することがで
き、書込み時間のｆｆｌ縮を計ることができる。
をチェックする回路を付加することにより、Ｐ凡ｔＪＭ
へのデータ書込み手順を円滑化がつ同速化することがで
き、書込み時間のｆｆｌ縮を計ることができる。
第１図は本発明の一実施例によるＦＲＯＭの構成図、第
２図は第１図における１ｇ号の時間的変化を示すタイミ
ング図、第３図は従来のＰｋＬＯＭの構成図、第４図は
第３図における各１６号の時間的変化と示すタイミング
図である。 １・−・・・・２８０Ｍ、２・・・・・・香込み１ご号
線、３・旧・−読出し信号線、４・・・・・・データ信
号線、４−１・・・・・・データ人力バッファ、４−２
・・・・・・データ人カバソフア制御偏号、４−３・・
・・・・データ出力パソファ、４−４・・・・・・デー
タ出力バッファ制御卸信号、訃・・・・・アドレス１ぎ
傍線、６・・・・・・ＰＲＯＭ制御部、７・・・・・・
アドレスΦデコーダ、８・・・・・・記憶部、９・・・
・・・記憶部書込み偏号、１０・・・・・・記憶部読出
し猪傍線、１１・・・・・・記憶部選択１ご傍線、１２
・・・・・・書込み完了通知１ぎ傍線、１３・・・・・
・比較回路、１４・・・・・・比較回路制御脚線、１５
・・・・・・設定時間。 代理人 弁理士 内 原 晋 ゛・４
牛 ／、 Ｇコ （１−て２セイ句 ）Ｉ／）
７ Ｉワ＼−一一一一一一、
／
２図は第１図における１ｇ号の時間的変化を示すタイミ
ング図、第３図は従来のＰｋＬＯＭの構成図、第４図は
第３図における各１６号の時間的変化と示すタイミング
図である。 １・−・・・・２８０Ｍ、２・・・・・・香込み１ご号
線、３・旧・−読出し信号線、４・・・・・・データ信
号線、４−１・・・・・・データ人力バッファ、４−２
・・・・・・データ人カバソフア制御偏号、４−３・・
・・・・データ出力パソファ、４−４・・・・・・デー
タ出力バッファ制御卸信号、訃・・・・・アドレス１ぎ
傍線、６・・・・・・ＰＲＯＭ制御部、７・・・・・・
アドレスΦデコーダ、８・・・・・・記憶部、９・・・
・・・記憶部書込み偏号、１０・・・・・・記憶部読出
し猪傍線、１１・・・・・・記憶部選択１ご傍線、１２
・・・・・・書込み完了通知１ぎ傍線、１３・・・・・
・比較回路、１４・・・・・・比較回路制御脚線、１５
・・・・・・設定時間。 代理人 弁理士 内 原 晋 ゛・４
牛 ／、 Ｇコ （１−て２セイ句 ）Ｉ／）
７ Ｉワ＼−一一一一一一、
／
Claims (1)
- 書込可能読出専用記憶回路において、書込むべきデー
タと書込まれたデータとを比較し、両者が一致した時に
書込完了信号を発生する回路を記憶回路チップ上に設け
たことを特徴とする書込可能読出専用記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048980A JPS62205599A (ja) | 1986-03-05 | 1986-03-05 | 書込可能読出専用記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048980A JPS62205599A (ja) | 1986-03-05 | 1986-03-05 | 書込可能読出専用記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62205599A true JPS62205599A (ja) | 1987-09-10 |
Family
ID=12818394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048980A Pending JPS62205599A (ja) | 1986-03-05 | 1986-03-05 | 書込可能読出専用記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62205599A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184695A (ja) * | 1988-01-11 | 1989-07-24 | Nec Corp | 昇圧制御信号発生回路 |
| JPH02289997A (ja) * | 1989-02-06 | 1990-11-29 | Hitachi Ltd | 不揮発性記憶装置 |
| US5377145A (en) * | 1991-02-11 | 1994-12-27 | Intel Corporation | Circuitry and method for programming and erasing a non-volatile semiconductor memory |
| US5434819A (en) * | 1988-11-22 | 1995-07-18 | Hitachi, Ltd. | Semiconductor memory device having an automatically activated verify function capability |
| US5546561A (en) * | 1991-02-11 | 1996-08-13 | Intel Corporation | Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110096A (ja) * | 1982-12-13 | 1984-06-25 | Mitsubishi Electric Corp | 不揮発性半導体メモリ装置 |
-
1986
- 1986-03-05 JP JP61048980A patent/JPS62205599A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110096A (ja) * | 1982-12-13 | 1984-06-25 | Mitsubishi Electric Corp | 不揮発性半導体メモリ装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184695A (ja) * | 1988-01-11 | 1989-07-24 | Nec Corp | 昇圧制御信号発生回路 |
| US5434819A (en) * | 1988-11-22 | 1995-07-18 | Hitachi, Ltd. | Semiconductor memory device having an automatically activated verify function capability |
| US5544098A (en) * | 1988-11-22 | 1996-08-06 | Hitachi, Ltd. | Semiconductor memory device having an automatically activated verify function capability |
| JPH02289997A (ja) * | 1989-02-06 | 1990-11-29 | Hitachi Ltd | 不揮発性記憶装置 |
| US5377145A (en) * | 1991-02-11 | 1994-12-27 | Intel Corporation | Circuitry and method for programming and erasing a non-volatile semiconductor memory |
| US5448712A (en) * | 1991-02-11 | 1995-09-05 | Intel Corporation | Circuitry and method for programming and erasing a non-volatile semiconductor memory |
| US5513333A (en) * | 1991-02-11 | 1996-04-30 | Intel Corporation | Circuitry and method for programming and erasing a non-volatile semiconductor memory |
| US5546561A (en) * | 1991-02-11 | 1996-08-13 | Intel Corporation | Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory |
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