JPS59110096A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、電界効果形トランジスタ、特に情報に応じ
て、閾値電圧を変化させ、長時間情報を保持しうるいわ
ゆる不揮発性メモリトランジスタを使用したメモリ装置
に係るものであり、情報のメモリへの書き込みを短時間
に確実に行わしめる改良に関するものである。

〔従来技術〕

電界効果形トランジスタを使用した不揮発性メモリとし
ては、ドレイン近傍でアバランシェ現象を生ぜしめ、発
生したホットエレクトロンをゲート、基板間に形成され
た浮遊ゲートに注入して閾値電圧を変化せしめることに
より情報の書き込みを行なうＦＡＭＯ８（Ｆｌｏａｔｉ
ｎｇ　ｇａｔｅ　Ａｖａｌｅｎｃｈｅ土ｎｊｅｃ″″。

ｔｉｏｎ　ＭＯＳ　）や、ゲート酸化膜を極薄にして、
トンネル現象を利用してゲート酸化膜とその上に形成さ
れた窒化ケイ素膜との間のトラップに電荷を注入させる
ＭＮＯＳ（Ｍｅｔａｌ　Ｎ１ｔｒｌｅ　０ｘｌｅ　Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ）構造をしたものなどがある。

いずれの場合も情報の１トランジスタへの書き込み、す
なわち、電荷を注入してメモリの閾値電圧を変化させる
には、ミリ秒オーダーの時間を要する。

第１図はＦＡＭＯｅの模式構造を示す断面図で、図にお
いて、（１）はｐ形基板、（２）、　（３）はそれぞれ
ｒ形のソース、ドレイン、（４）は絶縁層、（５）は絶
縁層（４）に埋込まれたフローテイングゲー）　、（６
）はその上方に絶縁して設けられたコントロールゲート
である。第２図はＦＡＭＯ８）ランジスタの書き込み特
性の一例を示す図で、第２図において、縦軸はメモリト
ランジスタの閾値を、横軸は書き込みのための印加パル
スの累積幅を示す。この例では書き込み前のメモリの閾
値は１．５ｖであり、ソースｆ　ＯＶとし、ドレインに
１５Ｖ、ゲート［２５Ｖを印加した場合の特性例を示し
たもので、書き込みパルス累積幅の増加と共に閾値電圧
が上昇する。上昇する程度は初期に近い程犬きく、パル
ス累積幅の増大と共に飽和する傾向にある。そして、書
き込みパルス幅と閾値との関係はメモリトランジスタの
チャネル長、基板・フローティングゲート間酸化膜厚。

コントロールゲート・フローティングゲート間酸化膜厚
、及び印加パルス電圧により影響をうけ、第２図の中の
曲線（イ）、（ロ）、（ハ）に例を示すようにばらつき
を生じる。一般にメモリトランジスタのソース・ドレイ
ン間隔が大きくなれば曲線（ハ）のような特性を示し、
捷たドレインに印加される電圧が大きくなれば曲線（イ
）の特性を示す。同一基板上に数多くのメモリトランジ
スタを形成するとチャネル長や、酸化膜厚などのばらつ
きが存在し、結局特性もばらつくと考えねば々らない。

ＦＡＭＯ８形のメモリトランジスタの記憶保持は、フロ
ーティングゲートに注入された電子をそこに留めること
により成されるもので、十分な記憶保持時間を得るため
にはフローティングゲートに十分な量の電荷を注入して
、閾値を変化させておく必要がある。そこで、前記のよ
うに多数のメモリ素子を含むメモリ装置にプログラムを
実施する時はばらつきを考慮して十分に長いパルス幅に
設定する必要がある。第２図の例ではプログラム後のメ
モリトランジスタ閾値電圧を５Ｖに設定するためには曲
線（イ）の特性のトランジスタでは２ｍｓ、曲線（ロ）
の特性のものでけ５ｍｓで十分であるが、曲線（ハ）の
特性のトランジスタが２０ｍ５要するので、書き込みパ
ルス幅１ｄ　２０ｒｒ＋８以上に設定される。２０ｍ５
に設定されたとすると、曲線（イ）の特性のトランジス
タでは１８ｍ５．曲線（ロ）の特性のトランジスタでけ
１５ｍ５が無駄に費されることになる。メモリ装置のメ
モリトランジスタ数が増加するとこの無駄は増加する。

１０００ピツトのメモリ装置ではプログラムパルスｌｌ
Ｌｒ３０ｍｓとすれば３０ｍ５　Ｘ　１０００″’ｃ’
：’＜ｏ秒かかることになり、曲線（イ）、（ロ）、（
ハ）に示すようなトランジスタが均等に入っているとす
れば２１秒が無駄に費されたことになる。メモリの容量
が大きくなるにつれ、このプログラム時間の無駄は無視
し得なくなってきている。これがこの種のメモリ装置の
第１の欠点である。

ここで、まず従来のメモリ装置について説明する。第３
図（ａ）はＦＡＭＯ８形メモリ素メモリ素子従来のメモ
リ装置の一例を示すブロック図で、第３図（ｂ）　ｔｊ
そのメモリアレイ及びその周辺の回路図である。図にお
いて、（１）は行アドレス信号入力端子、（２）は行ア
ドレス人力バッファ回路、（３）Ｖｉ行アドレスデコー
ダ、（４）は列アドレス信号入力端子、（５）は列アド
レスバッファ回路、（６）は列アドレスデコーダ、（７
）はメモリアレイ、（８）は列選択回路、（９）は書き
込み／読み出し切換（以下「Ｒ／Ｗ切換」という。）信
号入力端子、０１け読み出し用ゲートトランジスタ、０
１）はインバータ、０のは書き込み用ゲートトランジス
タ、（Ｉ３は読み出し用増幅器（以下「センスアンプ」
という。）、Ｏ→は出カバソファ回路、００はデータ入
出力端子、０ゆけ入力バッファ回路である。

また、第３図（ｂ）においてαηけ行アドレスデコーダ
（３）からの行入力端子、０約は列アドレスデコーダ（
６）からの動入力端子、０９はＲ／Ｗ切換回路への出力
端子である。

さて、この従来装置においては読み出しは次のようにし
て行々われる。行アドレス信号がその入力端子（１）か
ら供給さね１、行アドレス人力バッファ回路（２）を経
て行アドレスデコーダ（３）に到り、これによってその
メモリアレイ（７）への行入力端子ａ力のいずれかが選
ばれ、その行に存在するメモＩＪ　）ランジスタのゲー
トに電圧（例えば５Ｖ）が印加される。また、列アドレ
ス信号入力端子αくへの列アドレス信号は列アドレス人
力バッファ回路（５）を経て列アドレスデコーダ（６）
に到り、これによって列選択回路（８）への列入力端子
０枠のいずれかが選ばれ、選択された列のメモリトラン
ジスタのドレインがセンスアンプａ３に接続される。そ
して、このドレインの電圧レベルは選択されたメモリト
ランジスタの閾値に左右され、プログラムされていない
メモリトランジスタが選択された場合は、閾値が１．５
Ｖ近傍にあるので、当該メモリトランジスタがＯＮ状態
にあり、ドレインレベルは接地点に近い値となる。又、
逆にプログラムされたメモリトランジスタが選択された
場合は、その閾値が５Ｖを超えると、メモリトランジス
タはＯＦＦとなり、メモリトランジスタのドレインは完
全に接地点とＩ／ｉ電気的に分離される。

このドレインのレベルはセンスアンプ０９に伝達され、
信号は増幅されて、出力バッファ回路０→を介して外部
に出される。データ入出力端子α均は、出力バッファ回
路ａ１１１と入力バッファ回路ＯＱとに接続されている
。入力バッファ回路０ゆはメモリ装置に書き込みを行な
う時に、書き込みデータ信号を受けるバッファとして働
らく。入力バッファ回路α→の出力と列選択回路（８）
との間には書き込み用ゲートトランジスタ（２）が、列
選択回路（８）とセンスアンプ（１：Ｉとの間には読み
出し用ゲートトランジスタαＯが接続され、読み出し時
には読み出し用ゲートトランジスタ００がＯＮ、書き込
み用ゲー））ランジスタ０のはＯＦＦとなり、書き込み
時には逆になる。

前述したように、書き込みを幅２０ｍ５のパルスで行な
うとすれば２０ｍ５の間書き込み用ゲートトランジスタ
（イ）ｆＯＮにして行われ、書き込みが完了したかどう
かの確認のための読み出しは、読み出し用ゲートトラン
ジスタ０１をＯＮにし、書き込まれた内容をセンスアン
プαＪ１出力バツファ回路α４を経てデータ入出力端子
０りに出力させる。通常、この種のメモリ装置の書き込
みには、書き込み器と呼ばれるものが使用される。書き
込み器は書き込み。

読み出し用電源を供給したり、アドレス信号を発生しま
た、各アドレス毎の書き込みデータを発生する機能を有
している。更に、書き込みのあとの読み出しではデータ
入出力端子Ｏｎに、出力される信号が、書き込まれるべ
き内容と同じ内容になっているかのチェックを行なう。

すなわち、同一のアドレスに対して書き込みと読み出し
とを連続して行なうモードをライトベリファイモードと
いい、その書き込み動作をライト、読み出し動作をベリ
ファイと呼ぶ。これに対して読み出しを各アドレス毎に
行なう一般の読み出しモードをリードモードと呼ぶ。こ
のようにしてライトベリファイモード動作では、あるア
ドレスについて、書き込まれるべきパターンが書き込ま
れていることが確認できたら次のアドレスに進む。この
ように、各アドレス毎に、書き込みパルス（２０ｍθ幅
）の印加及び読み出し及びそのデータチェックを出力端
子の信号で書き込み器で行なうことを繰り返しながら最
後のアドレスまでこの動作を続行する。

以上説明した従来例のもう１つの大きな欠点は、書き込
めたかどうかのチェックをメモリ装置外の書き込み器で
行わねばならず、このチェックが行われたあと始めてア
ドレスが進行することであり、書き込み器にこの機能を
もたせることは、書き込み器のコスト上昇につながるこ
とである。

〔発明の概要〕

この発明は以上のようが点に鑑みてなされたもので、上
述の書き込み確認の機能をメモリ装置自身てもだせ、ア
ドレス毎に書き込みが完了したら信号を外部へ送出し、
書き込み器から次のアドレスへの書き込みを受けるよう
にすることによって、書き込み器への負担を大幅に軽減
して、かつ書き込みに無駄な時間をかけないような、不
揮発性半導体メモリ装置を提供するものである。

〔発明の実施例〕

第４図はこの発明の一実施例を示すブロック図で第５図
はこの実施例の動作のタイミングチャートを示す。以下
、従来例と同一符号は同等部分を示す。第４図において
破線で囲んだ箇所（イ）が第２図の従来例に付加された
ものである。

第４図において、１２１）はベリファイモード時とリー
ドモード時とを区別するベリファイモード制御信号入力
端子、（イ）は上記ベリファイモード制御信号によって
切り換えられ、リードモード時にはＯＮ。

ベリファイモード時にはＯＦＦとなるスイッチトランジ
スタ、（ホ）は比較回路、（財）、（至）ｉＪ　Ｒ／Ｗ
切換信号によって制御され、ベリファイモード時にとも
にＯＮ状態となり、それぞれ、データ入出力端子（１６
）から入力されるデータおよびセンスアンプ（１３）の
読み出しデータを比較回路（イ）に導入するゲートトラ
ンジスタ、に）はアドレス進行トリガ信号入力端子、＠
はアドレスが新たに設定きれたときに出るアドレス進行
トリガ信号を受けてリセット信号を出すリセット信号発
生回路、（ハ）はこのリセット信号によってリセットさ
れ、比較回路（イ）がその２人力の一致を検出したとき
に出力する一致検出信号によってセットされるフリップ
フロップ回路、（イ）はフリップフロップ回路に）のセ
ット出力からなる書き込み完了信号の出力端子である。

第５図はこの実施例の動作を説明するためのタイミング
チャートで、同図についてこの実施例の動作を説明する
。先ず外部（この場合は書き込み器）から最初のアドレ
スが時点１（、にアドレス入力（１）　、　（４）に供
給セットされ、また、同時にこのアドレスに書き込まれ
るべきデータがデータ入出力端子（国から入力される。

この後、一定時間（第４図の例ではＴｏ）後の時点ｔ１
に書き込みパルスが入力される。書き込みパルスはライ
ト部（Ｔ１＝１ｍｓ程度）及びベリファイ部（Ｔ２＝１
−ｚｌｏｏμＢ）から成っており、この信号は位相が逆
転されて＄４ｖＪｆ／ｌ’；とじてセンスアンプ（１３
１の前のゲートトランジスタＱＯ、ｔｌりに入力され、
書き込み（ライト）と読み出しくベリファイ）に応じて
センスアンプ霞とのデータ信号のやりとりを制御する。

すなわち、ライト時にはゲートトランジスタ（１２）を
ＯＮ、ベリファイ時にはゲートトランジスタ０ＯをＯＮ
にする。時間ＴＩの書き込み動作のあと、時間Ｔ２のベ
リファイ時間が設定され、このときは、入カバツ７ア回
路（１６）とメモリアレイ（７）とのｒ＃ｉｊの経路で
ゲートトランジスタ（１２）がＯＦＦになることによっ
てカットオフきれ、ゲートトランジスタＯＱがＯＮにな
ることＫよりメモリの内容がセンスアンプ（１３）に伝
達はれる〇ライトベリファイモードの時はべりファイモ
ード制御信号入力端子Ｖυへの信号は低レベルに設定さ
れセンスアンプ（１３）の出力は出力バッファ回路（１
４）にはスイッチングトランジスタ（２）がＯＦＦのた
め到達しないようにする。通常のり一ドモードでの読み
出し時には上記べり７アイモ一ド制御信号は高レベルト
なり、センスアンプ（１３１の出力は出力７２７７回路
（１４）を通過して外に出力される。ベリファイ時には
同時にゲートトランジスタ（ハ）、に）をＯＮ状態にし
て、データ入出力端子（１６）から入力されるデータ及
びメモリから耽み出されるデータのセンスアンプ（ｌ：
１通過後のデータ信号の両方を比較回路−に導入する。

リセット信号発生回路（ロ）はアドレスが新たに設定さ
れると出力にリセット信号（低レベル）を発生し、フリ
ップフロップ回路（７）をリセットしておく。比較回路
峙はセンスアンプ（１３）の出力と入力バッファ回路（
国のデータとが同一（すなわち、薔き込みたいデータが
すでにメモリの中に書き込まれている）の時、比較回路
■の出力が低レベルになるようにし、フリップフロップ
に）がセットされ書き込み完了信号が高レベル信号とし
て端子（２）へ出力される０この書き込み完了信号の変
化は誉き込み器で検出され、薔き込みが完了したとして
、次の誉き込みアドレスにアドレスを進行させる。もし
、最初のベリファイでまだ書き込みが十分でなく、比較
回路脅で一致しなければ比較回路（至）の円方は高レベ
ルのま捷であり、書き込み完了信号は変化なく同一アド
レス内で次の書き込みパルスが書き込み器の方から送出
される。

第５図の例は時点ｔ１の書き込みパルス印加ではまだ曹
き込まれず、時点ｔ０パルスの印加後の時点ｔｎ＋ｌの
ベリファイで書き込みが完了されたことが検出された例
を示す。前述したように書き込み完了信号が高レベルに
なればアドレスが進行し同時に新しいアドレスに書き込
まれるべきデータが誉き込み器から出力される。同時に
アドレスの変化はトリガ信号として検出されリセット信
号発生回路（ロ）に高レベルのワンショットパルス信号
を発生させ、曹き込み完了信号発生のための７リツプフ
ロツプ物をリセットして元の状態にもどす。

このように、書き込みが完了したかどうかを判定するた
めの比較回路（ト）と、この結果を伝達する手段を設け
ることが出来れば、一定の短かい誉き込みパルス毎に舊
き込めたかどうかをメモリ装置内部でチェックでき、ま
た、その結果を外部に伝達することにより、書き込み完
了と共に、次のアドレスの書き込みに移行する。

〔発明の効朱〕

以上説明したように、この発明になる不揮発性半導体メ
モリ装置では、メモリ装置自体に書き込み後の確認機能
と、その確認機能によって書き込みの完了を検出したと
きに外部へ信号を出す機能をもたせたので、曹き込みに
短い幅のパルスを用い、書き込みを完了する迄繰返し書
き込むようにして、無駄な書き込み時間をなくすること
ができ、かつ、メモリ装置の構成に僅かの回路を附加す
るだけで、書き込み器の技術的、コスト的負担を大幅に
＠減できる。

【図面の簡単な説明】

第１図はＦＡＭＯ８形メモリトメモリトランジスタ、第
２図はその書き込み特性を示す曲線図、第３図（ａ）は
従来のメモリ装置の一例を示すブロック図、第３図（ｂ
）はそのメモリアレー近傍のみの回路図、第４図はこの
発明の一実施例を示すブロック図、第５図はその動作説
明のためのタイミングチャートである。 図において、（１）は行アドレス信号入力端子、（３）
は行アドレスデコーダ、（４）は列アドレス信号入力端
子、（６）ｌｄ列アドレスデコーダ、（７）はメモリア
レー、（９）ｒ／′ｉＲ／Ｗ切換信号入力端子、００は
耽み出し用ゲートトランジスタ、（１りけインバータ、
（１２）／ｆｉ書き込み用ゲートトランジスタ、＋＋３
）Ｈセンスアンプ、０５）はデータ入出力端子、ぐｖは
ベリファイモード制御信号入力端子、（イ）は比較回路
、（イ）はアドレス進行トリガ信号入力端子、（２）は
リセット信号発生回路、＠はフリップフロップ回路、翰
は書き込み完了信号出力端子である。 なお、図中同一符号は同一または和尚部分を示す。 代理人　葛野信−（外１名） 」リコ壇−凪 第５図 Ｉ　　　　Ｉ　　　１ ズ’ｏｔｔ　　　　　ｉｌ　　　　　　力、Ｉ　　　　
ｔｒＨ手続手続補正内発） 特許庁長官殿 １、事件の表示　　　　特願昭５１−２１９９６５号２
、発明の名称　　　不揮発性半導体メモリ装置３、補正
をする者 事件との関係　　　特許出願人 代表者片由仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をっぎのとおり訂正する。 （２）

Claims (1)

【特許請求の範囲】
1. （１）電荷の蓄積の有無を２値情報に対応させ、上記電
   荷の蓄積の有無によって閾値の変化する不揮発性半導体
   素子をメモリ素子とするものにおいて、各アドレスへの
   書き込み操作毎に当該アドレスの上記メモリ素子の閾値
   が所定値を超えたか否かを判定する判定回路と、上記判
   定回路によって上記メモリ素子の閾値が上記所定値を超
   えたことを検知したときに信号を外部へ送出する手段と
   を内蔵したことを特徴とする不揮発性半導体メモリ装置
   。