JPH01184695A - 昇圧制御信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は昇圧制御信号発生回路、特に絶縁ゲート型の構
造をもつ電界効果型トランジスタ（以下ＩＧＦＥＴと記
す）を主な構成要素とし、電気的に書込・消去可能な不
揮発性半導体記憶装置（以下ＥＥＦＲＯＭと記す）にお
ける昇圧制御信号発生回路に関する。

〔従来の技術〕

従来のこの檀の昇圧制御信号発生回路の一例を第８図に
示す。本例は、ＣＥバ、ファＡ、ＷＥパ、ファＢ、ノア
回路Ｃ，タイマー回路ＤＤ、、昇圧回路工、コントロー
ルゲート電圧制御回路Ｊ、書込回路に、データ人カバ、
ファＬ、センスアンプＭ、データ出力バッファＮ、Ｙデ
コーダ０．ＸデコーダＰ、メモリーセルＭＭ、３つのＮ
チャネル型エンハンスメント型ＩＧＦＥＴ（以下ＮＥ−
ＩＧＦＥＴと記す）　　Ｑｙａｒ　＋　Ｑｙｓ１＋　Ｑ
Ｘ８１から構成される。

本回路の動作モードは第９図に示すように、外部端子で
あるチップイネーブル端子ＣＥ　、アウトプットイネー
ブル端子（図示省略）およびライトイネーブル端子ＷＥ
のそれぞれに供給される２値情報によって、ライトモー
ド、リードモード、スタンバイモード、ライトイ／ヒビ
ツトのそれぞれに設定される。

ライトモードは、第８図に示したデータ入出力端子Ｉ１
０に外部から供給される書込データを、メモリーセルＭ
Ｍに書き、込むモードであシ、第１４図に示すように、
ロード期間、消去期間および書込期間に分割できる。

リードモードは、メモリーセルＭＭに記憶されているデ
ータを読み出し、データ入出力端子Ｉ１０から外部へ出
力するモート１、スタンバイモードはＥＥＰＲＯＭがＹ
デコーダ０とＸデコーダＰによって選択されていないと
きのモード、またライトイ／ヒビ、トモードはＥＥＰｌ
ｔＯＭにとりては重大な意味を有する書込動作を禁止す
鼠ために特に設けられたモードである。スタンバイモー
ド時には、データ入出力端子Ｉ１０は高インピーダンス
状態に保される。

実際のＥＥＰＲＯＭは、崗知のように多数めメそリーセ
ルがマトリクス状に配列されているが、図面の′ｆ：雑
化を回避するために、ここでは齋込消去制御信号発生回
路を説明するのに必要な１ビツトのメモリーセルＭＭの
みを示している。

メモリーセルＭＭは、フローティングゲートを有し２値
データを記憶する記憶用セルＭ１と、選択用セルＭ、と
から成シ、記憶用セルＭ１のドレイン。

ゲートはそれぞれ選択用セルＭ、のソース、ＮＥ−ＩＧ
ＦＥＴ　　Ｑｚｇ＋のソースに接続され、選択用セルＭ
！のドレイン、ゲートはそれぞれＮＥ−ＩＧＦＥＴＱｙ
ｓｔ　のソース、　ＮＥ−Ｉ　ＧＦＥＴ　　Ｑｘｓｔの
ゲートに接続されている。記憶用セルＭ、のソースＳｕ
は、ライトモード時の消去期間とリードモード時には０
ボルト、またライトモード時には電源電圧ｖＣＣが印加
される。

記憶用セルＭ１に２値データを書き込むときには、先ず
消去が行なわれ、その後に“０”を書き込むべきときに
のみ消去状態を変えるような書込みが行なわれ　ｍ１ｍ
を書き込むべきときには消去状態を保持するようにして
いる。

すなわち、＠１０図に示すように、消去期間においては
記憶用セルＭ、のゲートに高電圧（Ｖｐｐ−ＶＴＮ、　
Ｖｐｐ　ＩｒＪ、、書込ｆｆ４去’を圧、ＶｔＮＩｄ、
　Ｎ　Ｅ　−Ｉ　ＧＦ　ＥＴのしきい値電圧）、ドレイ
ンおよびソースに０ボルトを印加する。この結果、ゲー
トとドレイン間に高電界が生成されるのでドレインから
フローティングゲートに電子が注入されることになる。

このような消去状態にあるメモリーセルＭＭを読み出す
と１′″が得られる。

次に、書込期間においては、記憶用セルＭ１のゲートは
０ボルト、ソースは電源電圧ＶＣＣに設定され、ドレイ
ンは書込（“０”書込）ビットについては高電圧■−Ｖ
ＴＮ％非書込（“１″畜込）ビットについてはフローテ
ィング状態になる。こめ結果、書込ビットにおいては消
去期間にフローティングゲートに注入された電子がドレ
インに放出されるので、このようなメモリーセルＭＭを
読み出すと“０″が得られる。非書込と、トはフローテ
ィングゲートの電子が放出されないので消去状態の°ま
まである。

第８図において、ＣＥバッファＡ、ＷＥバ、ファＢは、
外部からそれぞれチップイネーブル端子ツブイネーブル
信号、ライトイネーブル信号の波形ｆ、整形する。

ノア回路Ｃは、ＣＥバッファＡ、ＷＥバッファＢの出力
であるチアブイネーブル信号ττ、ライトイネーブル信
号ｉに対して否定論理和演算を行ないｃｅ’ｗｅを出力
する。

タイマー回路ＤＤ、は、本ＥＥＰＲＯＭ　内の図示省略
した制御回路から供給されるリセット信号Ｒｅｓ・ｔと
上述の論理積ｃｅ”ｗｅに応答して４つの書込消去制御
信号Ｐ　ＧＭｓ　＝　Ｐ　ＧＭｓ　、　ＷＥｓおよびＥ
Ｒ３を発生する。

第１１図はタイマー回路ＤＤ、　　の詳細ブロック図で
あり、上述の論理積ｃｅ’ｗｅで制御されてクロックφ
、φを発生するクロック発生回路Ｇ、直列接続されたｎ
個のバイナリ−カウンタＦ１〜Ｆ１１カラ成る２ｎ進カ
ウンタＥ、タイミング制御回路Ｈおよび５つのインバー
タ回路Ｉｖ１〜Ｉ　Ｖｓで構成されている。

２１１進カウンタＥは、周知のとおシ、初段のバイナリ
−カウンタＦ、に入力するクロ、りφ、φのパルス数を
数えることができ、最終段のバイナリ−カウンタＦｎの
出力Ｑｎは２ｎ個のパルスが入力された時に元に戻ると
いう論理機能をもつ。この論理機能を利用し、クロック
φ、φの周期とバイナリ−カウンタの個数ｎの値を調整
することにより、数ミリ秒のパルスを作ることができる
。例えば、クロック周期を１．２マイクロ秒％ｎ＝１４
とすると、書込消去制御信号ＰＧＭ、のパルス幅はとな
る。

タイミング制御回路Ｈは、２１１進カウンタＥの途中の
段（第１１図の例では第（ｎ−１）段）の出力を入力し
て、書込消去制御信号ＥＲ，，ＷＲ，１に所定のタイミ
ングで出力するように動作する。

第１２図は、バイナリ−カウンタＦ、の詳細例を示した
ものである。第１２図において、Ｑｅｌｌ。

Ｑｃｔｓ　＋　Ｑｃｔｉ　Ｉ　ＱｅｔｙはすべてＰチャ
ネル型エンハンスメント型ＩＧＦＥＴ（以下ＰＥ−ＩＧ
ＦＥＴ　　と記す）、Ｑ　ｅ　ｌ！　＃　Ｑ　ｅｎ　＊
　Ｑｅｔ＠　＊　ＱｅｔｓはすべてＮＥ−ＩＧＦＥＴ、
ＮＡ４　、ＮＡｓはナンド回路、ＩＶ、、。

Ｉｖｌ、はインバータ回路を示す。第１１図に示した他
のバイナリ−カウンタＦ、・・・・・・Ｆ、、、Ｆｎも
バイナリ−カウンタＦ、と同一構成であり、それぞれ前
段の出力を入力としている。

なお、すべてのバイナリ−カウンタＦｌ−Ｆ　ｎは、ラ
イトモード時において入力するリセット信号Ｒ＠ａａｔ
Ｋよプ、出力Ｑ８〜Ｑａ′ｔ−″１″にする。

昇圧回路Ｉは、その詳細を第１３図に示すように、書込
消去制御信号ＰＧＭ、、とＰＧＭ３によ多制御され、本
ＥＥＰＲＯＭ内の図示省略した回路から供給されるクロ
ックφ１．φ、に応答して、書込や消去のために使用さ
れる書込消去電圧ＶＰＰを出力ＰＰに発生する。

第１３図において、μＰＯｅμＰｌ＋μＰ３．μＰ。

・・・・・・μｐｆｉ−ｔ　ｔμＰｎはＮＥ　　Ｉ　Ｇ
ＦＥＴ、　Ｃ，、Ｃｔ　、　Ｃｓ・・・・・・Ｃｎ−、
、Ｃ，は容量で、これらはｎ段のチャージポンプ回路を
構成する。μｐ３）は、リードモード時に、出力ＰＰを
電源電圧ＶＣＣに充電する為のＮチャネル型デイプレッ
ジ嘗ン型ＩＧＦＥＴである。

書込消去制御信号Ｐ　ＧＭ、が“１′″、ＰＧＭ、が０
”になると、上述のチャージポンプ回路が動作し、出力
ＰＰは電源電圧ＶＣＣから書込消去電圧ＶＰＰに上昇す
る。

コントロールゲート電圧制御回路Ｊは、書込消去制御信
号ＥＲ，により制御され、ライトモード時の消去期間中
は昇圧回路工からの書込消去電圧ｖｐｐ　ｓ書込期間中
はＯボルト、またライトモード時は読出電圧を出力する
。

データ人カパッファＬは消去期間には、書込データｄｉ
ｎの全ビットを“１”にし、°また書込期間にはロード
期間中にデータ入出力端子Ｉ１０に外部から供給された
書込データを書込回路Ｋに伝達する回路である。

書込回路には、書込消去制御信号ＷＲ，とデータ人カパ
ッファＬの出力（ｉＩ込データｄｔｎ　）により制御さ
れ、書込消去制御信号ＷＲ，が“０”である時に、書込
データｄｉｎが”Ｏ″であれば昇圧回路Ｉからの書込消
去電圧ＶＰＰを出力し、書込データｄｉｎが“１”であ
れば出力はフローティング状態となる。また、リードモ
ード時と、ライトモード時の消去期間も、書込回路にの
出力はフローティング状態となる。

センスアンプＭはメモリーセルＭＭに記憶されたデータ
を読み出す回路であり、データ出力バッファＮはセンス
アンプＭの出力をデータ入出力端子Ｉ１０に伝達する回
路である。センスアンプＭ１データ出カバ、ファＮ共に
、リードモード時のみアクティブになる０選択されたメ
モリーセルが書き込まれたものである場合ＫＦｉ読出デ
ータ５（ｊｕｔｓ従って、データ入出力端子Ｉ１０は共
に“０”が、また消去されたメモリーセルである場合共
に′″１１が出力される。

Ｘデコーダ回路ＰとＹデコーダ回路０は、共に、選択さ
れた場合、ライトモード時は昇圧回路Ｉからの書込消去
電圧”ＶＰＰ”、リードモード時は電源電圧＠ＶＣＣ”
、また非選択時は共に“Ｏ′″を出力する。

ＮＥ−ＩＧＦＥＴ　　Ｑ、、　　は、選択されたメモリ
ーセルを含むデイジット巌ｄを、ライトモード時の書込
期間中は書込回路Ｋに、またリードモード時にはセンス
アンプ回路Ｍにそれぞれに接続し、ＮＥ　　ＩＧＦＥＴ
　　Ｑｙｃｔは、選択されたバイトを含むバイト線２を
コントロールゲート電圧制御回路Ｊに接続し、またＮＥ
　　ＩＧＦＥＴ　　Ｑｓｘｓは、選択されたバイトのＸ
アドレスを選択する。

！１４図は本ＥＥＰＲＯＭのライトモード時におけるタ
イミング図を示す。図中、アドレス、ＣＢ。

ＯＥ、ＷＥ、１１０は外部端子であるそれぞれアドレス
入力端子（図示省ＩＰ？））、チップイネーブル端子Ｃ
Ｅ、アウトプ、トイネーブル端子、ライトイネーブル端
子ＷＥ、データ入出力端子Ｉ１０上の信号を示す。

書込サイクル時間ｔｐｖｄ、ロード期間、消去期間およ
び書込期間から成る。ロード期間はアドレスが入力して
から書込消去制御信号ＰＧＭ、が立下るまでの間、消去
期間はその時刻から書込消去制御信号Ｅｌｌ、が立上る
までの間、書込期間はその時刻から書込消去制御信号Ｗ
Ｒｓが立上るまでの間である。

ロード期間は高々１００マイクロ秒程度であシ、本例に
示したようにそれぞれ５ミリ秒程度の消去期間や書込期
間に比べて十分短い。

以上の説明の結果、第８図の回路要所における電圧は第
り表のようＫなる。

第１表 次に、第８図〜第１４図と第１表を用いて、本従来回路
のライトモード時における動作について説明する。

１、　ロード期間 ライトイネーブル信号ＷＥの降下エツジでアドレスが取
り込まれて内部でラッチされ、デコードされたメモリー
セルが選択される。また、ライトイネーブル信号ＷＥの
上昇工、ジでデータが取シ込まれて内部でう、チされ、
そのデータが”０″か”１”かによシ選択された記憶用
セルをそれぞれ書込回路Ｋをアクティブにした）ノンア
クティブにする。

２　消去期間 ライトイネーブル信号ＷＥが“０″から１１”に変化し
、その３〜１００マイクロ秒後に、論理、ｌＪｃｅ−ｗ
ｅが”ｌ”となシ、タイマー回路ＤＤ、が動作する。こ
の結果、曹込消去制御信号昇圧回路工の出力ＰＰは電源
電圧ＶＣＣから書込消去電圧ＶＰＰに上昇する。

このため、コントロールゲート電圧制御回路Ｊの出力と
、選択されたＹデコーダ０．ＸデコーダＰの出力は第１
表に示したとおシ書込消去電圧ＶＰＰとなる。従ってバ
イト線ｆ、ＮＥ−ＩＱ　Ｆ　Ｅ　Ｔ　　ＱｚＢ＊　＊選
択用セルＭ、のゲートは書込消去電圧ＶＰＰとなるので
記憶用セルＭ１のゲートにはｖｐｐ　Ｖ−ＴＮが印加さ
れるが、書込回路にの出力は７０−ティング、また記憶
用セルＭ。

のソースＳｕは、０ボルトであるため、記憶用セルＭ、
のドレインはＯボルトとなるので選択されたバイトを構
成する記憶用セルはすべて消去される。

タイマー回路ＤＤｓはこの期間、クロックφ。

φの数を計数し、本例の場合、５ミリ秒が経過すると、
第１１図に示したタイマー回路ＤＤ、におけるバイナリ
−カウンタＦｎ−，の出力Ｑｎ−ｔが“０”から“１”
に変化し、これに応答して書込消去制御信号ＥＲ，は、
第１４図に示すように、＠０”から＠１”に変化してコ
ントロールゲート電圧制御回路Ｊの出力は書込消去電圧
ＶＰＰから０ボルトへ変化し、消去期間が終了する。

なお、タイマー回路ＤＤｓにおける最終段のバイナリ−
カウンタＦｎの出力Ｑｎは引き続き”０”であるため書
込消去制御信号ＰＧＭ、は、・０・のま＼となり、また
書込消去制御信号ＷＲ８は消去期間は、前述したように
、消去期間はタイミング制御回路で“１”になるように
制御されている。

３、書き込み期間 タイマー回路Ｄ　Ｄ　ｓにおけるバイナリ−カウンタＦ
ｎ−，の出力Ｑｎ−＋が”Ｏ′″から”１”に変化する
と、タイミング制御回路で、Ｈは書込消去制御信号ＷＲ
，を”１”から＠Ｏ”に変化させ、この結果によシ書込
期間が始まる。

この期間においても、タイマー回路ＤＤ、はクロックは
φ、φの数を計数し、本例の場合、１０ミリ秒が経過す
ると、タイマー回路Ｄ　Ｄ　ｓにおけるバイナリ−カウ
ンタＦｎの出力Ｑｎが０”から１”に変化し、これに応
答して書込消去制御信号ＰＧＭ３は第１４図に示すよう
に“０”から“１”に変化する。図示省略した制御回路
がこれを検出すると、リセット信号Ｒ０・ｔを出力して
タイマー回路ＤＤ、をリセットし、書込消去制御信号Ｗ
Ｒｊを０′″から”１”にする。書込消去制御信号Ｅｌ
、はひきつづき“１′″を保持するようにタイミング制
御回路Ｈで制御される。

昇圧回路Ｉの書込消去制御信号ＰＧＭ、が＠１″になる
のに応答してＮＥ−ＩＧＦＥＴ　　μＰ、が非導通に、
またＮ型ティプレッシーン型ＩＧＦＥＴμＰＤが導通と
なるため、出力ＰＰの電圧は層°過消去電圧ＶＰＰから
電ａ電圧ＶＣＣに変化し、書込回路にの出力はフローテ
ィ゛ングとなり゛、書込期間が終了する。

以上述べたように、昇圧回路Ｉは引込消去制御信号ＰＧ
Ｍ８．ＰＧＭ、で制御され、書込サイクル時間ＬＰｗは
、はぼ、書込消去制御信号Ｐ　Ｇ　Ｍ　ｓが１０”であ
る時間で決定される。また、コントロールゲート電圧制
御回路Ｊは書込消去１１１ｊ呻信号ＥＲ，で制御され、
消去肋間は、書込消去制御１践号ＥＲ，がＩＩ　ＯＩＩ
である時間で決定される。また、書込回路には書込消去
制御信号ＷＲ，で、＋ｉ１１御され、書込期間はイｌ込
消去制＃情号ＷＲ，が′″０−である時間で決定される
。

信号が、タイマー回路内のカウンタの出力信号のみによ
って制御されているため、畳込サイクル時間ｔｐｗ中の
消去期間や書込期間の長さを、プロセス条件で変化する
記憶用セルの消去スピード、や書込スピードに合わせて
設定することができない。

従って、消去スピードまたは書込スピードが速い記憶用
セルができ上がった場合、 １、十分な消去または書込が行なわれた後に、記憶用セ
ルのゲートとドレイン間に過度の電界ストレスが印加さ
れるため、記憶用セルが破壊され易くなり、ＥＥＰＲＯ
Ｍの信頼性が低くなる。

２　記憶用セルに、十分な消去または書込が行なわれて
いるにもかかわらず、書込サイクル時間を短く設定でき
ない。

路は、ライトモード時にデータ入出力端子に供給された
データと、書込が行なわれた記憶用セルの続出データを
比奴し、一致したか否か、つまり消去または書込が終了
したかどうか検出するデータ一致恢出回路を設けて、書
込消去制御信号を、りイマー回路の出力信号とデータ一
致検出回路の出力信号で制御するようにしたため、消去
または書込が終了していることが検出できると消去また
は書込を強制的に終了させることが可能となるので、消
去期間書込期間を、記憶用セルの消去スピード書込スピ
ードに合わせて設定できるという独創的内容を有する。

〔問題点を解決するための手段〕

本発明の昇圧制御信号発生回路は、マ）　ＩＪクス状に
配置された電気的に書込・消去可能な記憶素子と、この
記憶素子を選択するデコード回路と、書込データを伝達
するデータ人カパッ７アと、データ人カバ、７アの出力
により、選択された記憶素子を書き込むか否かが制御さ
れる書込回路と、少なくとも出力が書込回路に入力され
、書込サイクル中に選択された記憶素子の書込または消
去に必要な高電圧を発生させる昇圧回路と、選択された
記憶素子に記憶されたデータを読み出す読出回路と、書
込サイクル中にアクセス主体によって続出モードが設定
されると続出回路を活性化して選択された記憶素子のデ
ータを読み出し、選択された記憶素子のデータが書込デ
ータと一致するか否かを検出するデータ一致検出回路と
から構成される。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の第１の実施例を示すプロ、り図であ、
！６．ＣＥバッファＡ、、ＷＥパ、ファＢ、ノア回路Ｃ
，タイマー回路ＤＤ、　　、昇圧回路Ｉ、コントロール
ゲート電圧制御回路Ｊ、書込回路Ｋ。

データ人カバッ７アＬ、センスアンプＭ、データ出力回
路Ｎ、ＹデコーダＯ，ＸデコーダＰ、データ一致検出回
路Ｑ、メモリーセルＭＭ、３つのＮＥ−Ｉ　ＧＦＥＴ　
　Ｑｙａ＊　、　Ｑｙｓ＊　ｔ　Ｑｘａ、＋から構成さ
れる。

本実施例におけるＣＥバッファＡ、ＷＥバッファノア回
路Ｃ１昇圧回路工、コントロールゲート電圧制御回路Ｊ
、書込回路に、データ入力−ＭＬ。

センスアンプＭ、データ出カバ、ファＮ、ＹデコーダＯ
９ＸデコーダＰ、メモリーセルＭＭ、３つ（７）ＮＥ　
　ＩＧＦＥＴ　　Ｑｙａｔ＋Ｑｙｓ＋１ｔＰよびＱｘｓ
ｔは第８図における同一参照符号を付したものと同一で
あるので、重複を回避するためこれら個々の回路の説明
は省略する。

タイマー回路ＤＤ１は、リセット信号Ｒ，，。、。

論理積ｃｅ”ｗｅ　　およびデータ一致検出回路Ｑから
供給される割込信号ＩＮＴ（“０”）に応答して４つの
書込消去制御信号ＰＧＭ１．ＰＧＭ、、ＷＲ。

およびＥＲ，を発生する。

第２図は、タイマー回路ＤＤ、の詳細プロ、り図であり
、第１１図に示したタイマー回路における２つのインバ
ータ回％ＩＶ、、ＩＶ、の代９にナンド回路ＮＡ、、Ｎ
Ａ、を設け、これらナンド回路ＮＡ、、ＮＡ、の一方の
入力を上述の割込信号ＩＮＴとしている。ナンド回路Ｎ
Ａ、、ＮＡ。

は、割込信号ＩＮＴが入力すると書込消去制御信号Ｐ　
ＧＭ＊　、　Ｗ　Ｒ＊　ｋ強制的に“１”にする。

書込消去制御電圧ＰＧＭ、、ＰＧＭ１は、第８図に示し
たＰＧＭ、、ＰＧＭ、　　と同様に昇圧回路工を、また
書込消去制御電圧ＥＲ，はＥＲ，と同様にコントロール
ゲート電圧制御回路Ｊ゛を、また書込油制御する信号で
ある。

データ一致憤出回路Ｑは、ライトモード時に、外部から
供給された書込データと、後述するようにメモリーセル
ＭＭから読み出されたデータとが一致するか否かを検出
する。そのために、データ人カバ、ファＬとセンスアン
プＭの各出力におけるデータと比較し、一致すると割込
信号Ｉ　ＮＴｔ−タイマー回路ＤＤ１に出力する。

第３図はデータ一致検出回路Ｑの詳細回路例を示したも
のでめシ、８ビット単位に読み書きされるＥＥＦＲＯＭ
　　に対するものである。

データ入力バッファＬの出力である書込データｄｉｎと
、センスアンプＭの出力である読出データＳｏ工ｔは、
８つの排他的論理和回路ＥＸＯＲｓ〜ＥＸＯＲ＠によう
てビット毎に比較され、□各比較の結果はオア回路ＯＲ
に入力する。全ｕＦ他的論理和回路Ｅ　Ｘ　ＯＩＩ　ｔ
　〜Ｅ　Ｘ　ＯＲｓにおいて、ｄｉｌｌｌとＳｏｕｔｔ
〜ｄｌｎｌと５ｏｏｔｓ　　が一致すると、論理和回路
ＯＲの全入力は０′″となるので、論理和回路ＯＲの出
力（割込信号ＩＮＴとする）が“０”となる。

このようにして、割込信号ＩＮＴが−０−になったか否
かにより、書込データｄｉｍと続出データＳ　ｏｕｔ　
の一致・不一致、つ゛まシ曹込終了・未了の別を検出す
ることができる。

次に、本実施例の動作について説明するが、ライトモー
ド以外の動作モード、さらにライトモード時におけるロ
ード期間および消去期間の動作は第８図に示した従来例
における動作と同一であるため省略する。

ライトモード時において、このＥ　Ｅ　１）　Ｉｔ　Ｏ
Ｍのアクセス主体（プロセッサ等）は書込期間内の所定
の時刻にリードモードに切替える。このためには、ライ
トイネーブル端子ＷＥはロード期間において既に＠１′
″になりでいるので、第９図から明らかなように、アウ
トプットイネーブル端子ＯＥを＠１“→１０”に切替え
ればよい。データ一致検出回路Ｑは、この読出期間にお
ける続出データ５ｏｕｔと、これに先立つロード期間に
外部から供給された書込データｄｉｎとを比較する。

第３図に示した排他的論理和回路ＥＸＯＲ，〜ＥＸＯＲ
，の出力のうちで１つでも６１１となるものがあれば、
書込データｄｉｎと読出データＳ。ｕｔは不一致、すな
わち書込みが未了と判断されるため、割込信号ＩＮＴは
′１”となる。このときには、第２図に示したナンド−
路ＮＡ、、Ｎｈｔに割込みがかからず、続出期間が終了
後、中断していた書込期間が再開される。なお、その後
にアクセス主体は上述のり−ドモード切替えを再び起動
して、書込終了のチエツクを行なうことは可能である。

次に、第３図に示した排他的論理和回路ＥＸＯＲ。

〜ＥＸＯＲ，の出力のすべてが１０″になっていれば、
書込データｃｔｉユと読出データＳ。ｕｔは一致、すな
わち書込みが〆了したものと判断できるため、割込信号
ＩＮＴが′″０′″となる。この結果によシ、第２図に
示したナンド回路ＮＡ１　、ＮＡ、に割込みがかかり、
書込消去制御信号Ｐ　ＧＭ、　、　ＷＲ，は第４図のタ
イミング図に示すように、リードモードの設定が終了後
に、′０”→”１”と変化する。

このため、第１３図に示した昇圧回路Ｉにおいて、ＮＥ
−ＩＧＦＥＴ　　μ、。が非導通、Ｎチャネル型ブイプ
レ、シ璽ン型ＩＧＦＥＴ　　μＰＤが導通になるので、
チャージポンプが非アクティブになシ、出力ＰＰの電圧
はＶＰＰからＶＣＣに変化する。また、書込回路には書
込消去制御信号ＷＲ１が“１”ｋなるので非アクティブ
になる。

以上の結果により、書込期間は、リードモードが設定さ
れた時点で終了したことになる。

第４図は、書込期間が３ミリ秒経過した後に、割り込み
をかけ書込期間が３ミリ秒で終了する例について示した
。

第５図は本発明の第２の実施例を示すプロ、り図である
。本実施例は、第１図に示した第１の実施例におけるタ
イマー回路ＤＤ、　ｆ、ＤＤ、に、また書込消去制御信
号ＰＧＭ、、ＰＧＭ、、ＷＥ、。

ＥＲ，をＰ　ＧＭｔ　、　Ｐ　ＧＭｔ　、　ＷＥｔ　、
　Ｅ　Ｒ１に置き換えている点のみが異なる。

第６図はタイマー回路ＤＤ、の詳細ブロック図であり、
第１１図に示したタイマー回路ＤＤ、におけるインバー
タ回路ＩＶｓの代りにナンド回路Ｎ　Ａ　ｓを設け、こ
のナンド回路ＮＡ、の一方の入力を割込信号ＩＮＴとし
ている。ナンド回路ＮＡ。

は、割込信号ＩＮＴが入力すると書込消去制御信号ＥＲ
，を強制的に＠１″にする。

第７図は第５図に示した第２の実施例のライトモードに
おけるタイミング図を示す。

本実施例のライトモード以外の動作モード、さらにライ
トモード時におけるロード期間および書込期間の動作は
第８図に示した従来例における動作と同一であるため省
略する。

ライトモード時において、このＥＥＰＲＯＭのアクセス
主体は消去期間内の所定の時刻にリードモードに切替え
る。このためには、第７図に示すように、ライトイネー
ブル端子ＷＥはロード期間において既に＠ｌ”になって
いるので、アウトプ、トイネーブル端子ＯＥを１′″→
＠Ｏ″に切替えればよい。データ一致検出回路Ｑは、こ
の続出期間における読出データ５ｏｕｔと、書込データ
ｄｉｍとを比較する。

データ入力バッファ回路りは、前述のように、消去期間
中は書込データｄ１ユの全ピットを強制的に“１″にし
ているので、上述の比較は続出データＳ　ｏｕｔ　の全
ピットが＠１″との間で行なわれることＫなる。

第３図に示した排他的論理和回路ＥＸＯＲＩ〜ＥＸＯＲ
，の出力のうちで１つでも・１”となるものがあれば、
書込データｄｌ＋ａと読出データＳ　ｏｕｔは不一致、
すなわち消去が未了と判断されるため、割込信号ＩＮＴ
は１１”となる。このときには、第６図に示したナンド
回路ＮＡ、に割込みがかからず、続出期間が終了後、中
断していた消去期間が継続される。なお、その後にアク
セス主体は上述のリードモード切替えを再び起動して、
消去終了のチエツクを行なうことは可能である。

次に、第３図に示した排他的論理和回路ＥＸＯＲ。

〜Ｅ　Ｘ　ＯＲａの出力のすべてがθ″になっていれば
、書込データｄｌｎと読出データＳ　ｏｕｔは一致、す
なわち消去は終了したものと判断できるため、割込信号
ＩＮＴが“０”となる。この結果によシ、第６図に示し
たナンド回路ＮＡｓに割込みがかかシ、書込消去制御信
号ＥＲ，は、第７図に示すように、“０”→＠１″と変
化する。

このため、第５図に示したコントロールゲート電圧制御
回路Ｊは非アクティブになるので、消去期間は、リード
モードに設定した時点で終了したことになる。

第７図は、消去期間が３ミリ秒経過した後に、割込みを
かけ、消去期間が３ミリ秒で終了する例について示した
。

本実施においては、書込消去制御信号ＰＧＭｚは割込信
号ＩＮＴにより制御されないので、書込消去制御信号Ｐ
ＧＭ、が＠０”Ｋ留まる時間幅は、２進カウンタＥの出
力Ｑ、で決定される。

従って、メモリーセルが消去されたことを、データ一致
検出回路Ｑで検出しても、第７図に示すように、消去期
間でもなく書込期間でもなシ遷移期間が発生し、実質的
な書込サイクル時間ｉｐＷを短く設定できないが、タイ
マー回路ＤＤ、におけるタイミング制御回路Ｈを、書込
消去制御信号Ｅｌｌ、で制御する回路構成にすることに
より、書込期間を遷移期量分だけ左シフトさせ書込サイ
クル時間ｔｐｖを短縮することが可能になる。

なお、第１の実施例と第２の実施例を組み合わせて、消
去期間、書込期間両方を、データ一致検出回路の出力信
号で制御するようにしてもよい。

〔発明の効果〕

以上述べたように、本発明は、書込モード時の書込デー
タと、書込または、消去対象の記憶用セルからの続出デ
ータをビット毎に比較し、全ビ。

トが一致したか否かを検出するデータ一致検出回路を設
け、データが一致すると、その時に発生している昇圧回
路制御信号を制御する構成としたため、記憶用セルの消
去スピード薔き込みスピードの実力に合わせた消去期間
や書込期間を設定ができる。

このため、消去スピードが速くでき上がった記憶用セル
に対しては消去期間を短く設定でき、また書込スピード
が速くでき上がった記憶用セルに対しては書込期間の長
さを短く設定できる。従って、消去スピードまたは書込
スピードが速い記憶用セルができ上がった場合、従来の
ように、消去期間書込期間が常に一定であるのく比べ１
、消去期間中または書込期間中に過度な電界ストレスが
記憶用セルに与えられることがないので、信頼性の高い
ＥＥＦＲＯＭ　　を提供できる。

２　書込サイクル時間を短く設定できる。

という効果がある。

【図面の簡単な説明】

第１図、第５図、第８図はそれぞれ本発明の第１の実施
例９本発明の第２の実施例、従来例の各プロ、り図、第
２図、第６図はそれぞれ第１の実施例、第２の実施例に
固有な回路要部の詳細プロ、り図、＠３図は第１の実施
例と第２の実施例に共通な回路要部の詳細ブロック図、
第４図、第７図はそれぞれ第１の実施例、第２の実施例
のタイミング図、第９図、第１０図はそれぞれ一般の動
作モード、電極電圧を示す図、第１２図、第１３図は一
般的な回路要部の詳細ブロック図、第１１図は従来例の
回路要部の詳細プロ、り図、第１４図は従来例のタイミ
ング図である。 Ａ・・・・・・ＣＥバッファ、Ｂ・・・・・・ＷＥバッ
ファ、Ｃ・・・・・・ノア回路、ＤＤ□、ＤＤｔ　、Ｄ
Ｄｊ・・・・・・タイマー回路、Ｅ・・・・・・２ｎ進
カウンタ、ＦｌｓＦ！〜Ｆｎ−、。 Ｆイ・・・・・・バイナリ−カウンタ、Ｇ・・・・・・
クロック発生回路、Ｈ・・・・・・タイミング制御回路
、工・・・・・・昇圧回路、Ｊ・・・・・・コントロー
ル電圧制御回路、Ｋ・・・・・・書込回路、Ｌ・・・・
・・データ入力バッファ、Ｍ・・・・・・センスアンプ
、Ｎ・・・・・・データ出力バッファ、０・・・・・・
Ｘデコーダ、Ｐ・・・・・・Ｘデコーダ、Ｑ・・・・・
・データー致検出回路、ＭＭ・・・・・・メモリーセル
、Ｍｌ・・・・・・記憶用セル、Ｍ！・・・・・・選択
用セル、ＮＡ、〜ＮＡｌ−−−・−すｙドｏｏ路、Ｉ　
Ｖｔ　〜Ｉ　Ｖｓ　、　Ｉ　Ｖ□、　Ｉ　Ｖｔｔ・・・
・・・インバータ回路、ＯＲ・・・・・・論理和回路、
ＥＸＯＲ＊〜ＥＸＯＲ，・・・・・・排他的論理和回路
、Ｑｙａｔ　＊　Ｑｙｓｔ　ｅＱ　！８＊　　ｔ　Ｑｃ
ｔｓ　＊　ＱＣ１４ｅ　Ｑｃｔｓ　ｅ　Ｑｃｔｓｔ　’
ｐ。 〜ｐｐＢ　”・”・ＮＥ　　Ｉ　ＧＦ　ＥＴ　ｓ　Ｑ　
ｃ　＊ｔ　ｔ　Ｑ　ｃｔｓ　ｔＱＣＩＩ　＊　Ｑｃｔｙ
−・＝ＰＥ　　ＩＧＦＥＴ、μ、。・旧・・Ｎチャネル
型デイブレ、シロン型ＩＧＦＥＴ％Ｃ８〜Ｃ！Ｉ・・・
・・・容量、ＣＥ・・・・・・チアブイネーブル端子、
ＷＥ・・・・・・ライトイネーブル端子、Ｉｌｏ・−・
・・・データ入出力端子、ＯＢ・・・・・・アウトプッ
トイネーブル端子。 代理人　弁理士　　内　原　　　音 第　３’ｍ 第　７１！ 茅　７　閃 ＄　　７０　１￥Ｉ “第　１４　１！１

Claims (2)

【特許請求の範囲】
1. （１）マトリクス状に配置された電気的に書込・消去可
   能な記憶素子と、該記憶素子を選択するデコード回路と
   、書込データを伝達するデータ入力バッファと、該デー
   タ入カバッファの出力により、選択された前記記憶素子
   を書き込むか否かを制御する書込回路と、少なくとも出
   力が該書込回路に入力され、書込サイクル中に前記選択
   された記憶素子の書込または消去に必要な高電圧を発生
   させる昇圧回路と、前記選択された記憶素子に記憶され
   たデータを読み出す読出回路を有する不揮発性半導体記
   憶装置における昇圧制御信号発生回路において、 書込サイクル中にアクセス主体によって読出モードが設
   定されると前記読出回路を活性化して前記選択された記
   憶素子のデータを読み出し、前記選択された記憶素子の
   データが前記書込データと一致するか否かを検出するデ
   ータ一致検出回路を設け、該データ一致検出回路の出力
   は、サイクル期間に前記昇圧回路を動作させるか否かを
   制御する信号を制御することを特徴とする昇圧制御信号
   発生回路。
2. （２）データ一致検出回路の出力は、消去または書込期
   間の設定を行なう制御信号を制御することを特徴とする
   特許請求の範囲第（１）項記載の昇圧制御信号発生回路
   。