JPH0562484A

JPH0562484A - 不揮発性半導体記憶装置

Info

Publication number: JPH0562484A
Application number: JP22691891A
Authority: JP
Inventors: Kazuo Kobayashi; 和男小林; Makoto Yamamoto; 山本　　誠; Minoru Okawa; 実大川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-06
Filing date: 1991-09-06
Publication date: 1993-03-12

Abstract

(57)【要約】【目的】書込時における書込電流のピークの抑制およ
び電流の抑制を図る。【構成】複数の不揮発性メモリセルをアレイ状に配置
し、各メモリセルを選択するＸデコーダおよびＹデコー
ダと、選択されたメモリセルに書込電圧を印加する複数
の書込トランジスタと、書込トランジスタがＯＮし始め
るタイミングを異ならせる遅延回路とを設けたことを特
徴とする不揮発性半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関し、特に、電気的に一括消去可能なフラッシュＥ
ＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂ
ｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯ
ｎｌｙＭｅｍｏｒｙ）に関する。

【０００２】

【従来の技術】情報を記憶する半導体記憶装置の１つ
に、情報を不揮発的に記憶する不揮発性半導体記憶装置
がある。このような不揮発性半導体記憶装置の１つに電
気的に情報の消去および書込が可能なＥＥＰＲＯＭと呼
ばれる半導体記憶装置がある。このＥＥＰＲＯＭの１つ
に、バイト（８ビット）単位で情報の電気的な書込（プ
ログラム）を行ないかつ全バイトの情報を一括して電気
的に消去（イレーズ）するフラッシュＥＥＰＲＯＭ（フ
ラッシュ型不揮発性半導体記憶装置）がある。

【０００３】図９は従来から一般に用いられるフラッシ
ュＥＥＰＲＯＭのメモリセルの断面構造を概略的に示す
図である。図９において、メモリセルは、半導体基板１
５上に形成されるフローティングゲート１６と、フロー
ティングゲート１６上に形成されるコントロールゲート
１７と、半導体基板１５の表面に形成されるソース拡散
領域１８およびドレイン拡散領域１９とを含む。

【０００４】フローティングゲート１６と半導体基板１
５との間にはたとえば膜厚１００Å程度の薄い絶縁膜
（酸化膜など）が形成される。この薄い絶縁膜により、
フローティングゲート１６とソース拡散領域１８との間
のトンネル現象を利用した電子の移動が可能となる。メ
モリセルへのデータの書込（プログラム）および消去は
以下のようにして行なわれる。

【０００５】プログラム時には、ドレイン拡散領域１９
に対し６．５Ｖ程度のプログラム電圧が与えられ、コン
トロールゲート１７へは１２Ｖの高圧Ｖｐｐが与えら
れ、ソース拡散領域１８は接地される。コントロールゲ
ート１７へ与えられる高圧Ｖｐｐに応答して半導体基板
１５の表面にチャンネル領域が形成され、このメモリセ
ルがＯＮ状態となり、ドレイン拡散領域１９からソース
拡散領域１８へ電流が流れる。このとき、ドレイン拡散
領域１９の近傍でアバランシェ降伏が生じ、電子ホール
対が発生する。ホールは半導体基板１５を介して接地電
位へ流れ、一方、電子はこのチャネル方向に沿ってドレ
イン拡散領域１９へ流込む。アバランシェ降伏により発
生された電子の一部はフローティングゲート１６とドレ
イン拡散領域１９との間に形成される高電界により加速
されてホットエレクトロンとなりフローティングゲート
１６に注入される。フローティングゲート１６へ電子が
注入されることにより、メモリセルの閾値電圧が上昇す
る。この状態は、情報“０”を記憶する状態と定義され
る。

【０００６】消去は、ドレイン拡散領域１９をオープン
状態とし、コントロールゲート１７を接地電位に設定
し、かつソース拡散領域１８に高圧Ｖｐｐを印加するこ
とにより行なわれる。ソース拡散領域１８とフローティ
ングゲート１６との間には、このコントロールゲート１
７とソース拡散領域１８との間の電圧を容量分割した電
圧が印加される。このソース拡散領域１８とフローティ
ングゲート１６との間に生じる電位差（約２ＭＶ程度）
により、ファウラーノルドハイム型のトンネル現象が生
じ、フローティングゲート１６の電子がソース拡散領域
１８へと引抜かれる。それにより、メモリセルの閾値電
圧が低下する。この状態は情報“１”が記憶された状態
と定義される。

【０００７】データの読出時においては、コントロール
ゲート１７へ、通常の“Ｈ”レベルの電圧が印加され
る。メモリセルが情報“０”を記憶している場合には、
その閾値電圧が高く、一方、情報“１”を記憶している
場合にはその閾値電圧は低い。この閾値電圧に従ってメ
モリセルのＯＮ／ＯＦＦ状態が決定される。メモリセル
のＯＮ状態においては、半導体基板１５の表面にチャネ
ルが形成され、ドレイン拡散領域１９とソース拡散領域
１８との間に電流が流れる。一方、メモリセルがＯＦＦ
状態の場合には、半導体基板１５の表面にチャネルが形
成されないため、ドレイン拡散領域１９とソース拡散領
域１８との間に電流が流れない。この電流の有無を検出
することにより、データの読出が行なわれる。

【０００８】上述のように、フラッシュＥＥＰＲＯＭの
構成要素となるメモリセルは、フローティングゲートに
格納される電子の量に応じて情報を記憶するトランジス
タである。

【０００９】図１０は図９に示すメモリセルを用いたフ
ラッシュＥＥＰＲＯＭの全体の構成を概略的に示す図で
ある。この図１０に示すフラッシュＥＥＰＲＯＭは、Ｉ
ＥＥＥ、ジャーナル・オブ・ソリットステート・サーキ
ッツ、第２３巻第５号、１９８８年１０月の第１１５７
頁ないし第１１６３頁にＶ・Ｎ・キネット（Ｖ．Ｎ．Ｋ
ＹＮＥＴＴ）などにより開示されている。

【００１０】図１０を参照して、フラッシュＥＥＰＲＯ
Ｍは、図９に示すメモリセルが行列状に配置されたメモ
リセルアレイ１と、メモリセルアレイ１の行を選択する
ためのＸデコーダ４と、メモリセルアレイ１の列を選択
するためのＹゲート２およびＹデコーダ５を含む。Ｘデ
コーダ４およびＹデコーダ５へは、外部から与えられる
アドレスをラッチし、内部アドレスを発生するアドレス
レジスタ６からの内部行アドレスおよび内部列アドレス
がそれぞれ与えられる。Ｘデコーダ４は、内部行アドレ
スをデコードし、メモリセルアレイ１の対応の行を選択
する。Ｙデコーダ５は、与えられた内部列アドレスをデ
コードし、このデコード結果をＹゲート２へ与える。Ｙ
ゲート２は、このデコード結果（列選択信号）に応答し
てメモリセルアレイ１の対応の列を書込回路７またはセ
ンスアンプ８へ接続する。

【００１１】フラッシュＥＥＰＲＯＭにおいては、１バ
イト単位でデータの入出力が行なわれるため、Ｙデコー
ダ５は、メモリセルアレイ１の１バイトのメモリセル
（８ビットのメモリセル）を選択するように、Ｙゲート
２において８個の選択ゲートをＯＮ状態にする。

【００１２】メモリセルアレイ１に対して、各メモリセ
ルのソース電位を設定するためのソース線スイッチ３が
設けられる。このソース線スイッチ３は、消去モード時
においては、各メモリセルのソース領域へ高圧Ｖｐｐを
印加し、一方書込時（プログラム時）においては、各メ
モリセルのソースを接地電位Ｖｓｓに設定する。

【００１３】書込回路７およびセンスアンプ８は入出力
バッファ９を介して外部と１バイトのデータＶＯ０〜Ｖ
Ｏ７の入出力を行う。すなわち入出力バッファ９は、デ
ータ書込時においては外部からの書込データＶＯ０〜Ｖ
Ｏ７を受け、内部書込データを生成して書込回路７へ与
える。データ読出時においては、入出力バッファ９は、
センスアンプ８を介して１バイトのメモリセルからの読
出データを受け、外部読出データＶＯ０〜ＶＯ７を生成
する。

【００１４】フラッシュＥＥＰＲＯＭは、さらに周辺回
路として、プログラム電圧発生回路１０、ベリファイ電
圧発生回路１１、コマンドレジスタ１２、コマンドデコ
ーダ１３および制御回路１４を含む。プログラム電圧発
生回路１０は、プログラム時にプログラム用の高圧Ｖｐ
ｐを発生し、Ｘデコーダ４へこのプログラム高圧Ｖｐｐ
を与える。プログラム電圧発生回路１０は、またこのプ
ログラム時にＹデコーダ５へ約６．５Ｖ程度の高圧を与
え、かつ消去時にソース線スイッチ３へ高圧Ｖｐｐを与
える。

【００１５】ベリファイ電圧発生回路１１は、消去動作
において確実にメモリセルのデータが消去されているか
否かを検証する消去ベリファイモードおよびプログラム
モードにおいて所定のデータが対応のメモリセルに書込
まれているか否かを検証するためのベリファイ電圧を発
生し、Ｘデコーダ４およびプログラム電圧発生回路１０
などへ与える。

【００１６】コマンドレジスタ１２は、制御回路１４か
らの制御信号に応答してこのＥＥＰＲＯＭの動作モード
を設定するデータを入出力バッファ９から受ける。コマ
ンドデコーダ１３はこのコマンドレジスタ１２に設定さ
れたコマンドをデコードし、そのデコード結果に従って
ソース線スイッチ３およびベリファイ電圧発生回路１１
などの動作を制御する。

【００１７】コマンドレジスタ１２、コマンドデコーダ
１３などを設けることにより、外部のマイクロプロセッ
サにより容易に消去、消去ベリファイ、プログラム、プ
ログラムベリファイおよびリード（データ読出）モード
の設定を行なうことができる。外部からは、１２Ｖ程度
の高圧Ｖｐｐ、５Ｖ程度の電圧（動作電源電圧）Ｖｃｃ
および接地電位Ｖｓｓが与えられる。

【００１８】制御回路１４は外部からの制御信号、すな
わちライトイネーブル信号／ＷＥ、チップイネーブル信
号／ＣＥおよびアウトプットイネーブル信号／ＯＥに応
答して各種内部制御信号を発生する。コマンドレジスタ
１２に読出コードがロードされるかまたは高圧Ｖｐｐが
５Ｖ以下に低下したときに、このフラッシュＥＥＰＲＯ
Ｍはデータ読出モードに設定される。

【００１９】ライトイネーブル信号／ＷＥおよびチップ
イネーブル信号／ＣＥにより、このフラッシュＥＥＰＲ
ＯＭの各動作モードが設定される。アドレスレジスタ６
の内容は、ライトイネーブル信号／ＷＥの降下エッジで
更新される。すなわち、外部から与えられるアドレスは
ライトイネーブル信号／ＷＥの降下エッジで取込まれ、
アドレスレジスタ６にラッチされる。ライトイネーブル
信号／ＷＥの立上りエッジでコマンドレジスタ１２およ
び書込回路７はラッチ状態とされる。このライトイネー
ブル信号／ＷＥの立上り時に入出力バッファ９へ与えら
れたコマンドに従ってこのフラッシュＥＥＰＲＯＭの動
作モードが設定される。

【００２０】図１１は、図１０に示すメモリセルアレイ
の構成をより詳細に示す図である。このメモリセルアレ
イはワード構成が４×２ビットである。図１１を参照し
て、メモリセルアレイ１は、行列状に配置された８ビッ
トのメモリセル１１１〜１１４および１２１〜１２４を
含む。各メモリセルは、１個のフローティングゲート型
メモリトランジスタを備える。１行に配置されたメモリ
セル１１１〜１１４のコントロールゲートは、ワード線
３０１に接続される。もう１つの行に配置されたメモリ
セル１２１〜１２４は、ワード線３０２に接続される。
ワード線３０１へは、Ｘデコーダ４からワード線駆動信
号ＷＬ１が伝達され、ワード線３０２へは、Ｘデコーダ
４からワード線駆動信号ＷＬ２が伝達される。

【００２１】メモリセル１１１および１２１のドレイン
はビット線３１１に、メモリセル１１２および１２２の
ドレインはビット線３１２に、メモリセル１１３および
１２３のドレインは、ビット線３２１に、メモリセル１
１４および１２４はビット線３２２に接続される。ビッ
ト線３１１〜３１２は、対応のＹゲートトランジスタ２
１１および２１２を介して内部データ伝達線（ＩＯ線）
２１３へ接続される。ビット線３２１および３２２は、
Ｙゲートトランジスタ２２１および２２２を介して内部
データ伝達線２２３へ接続される。Ｙゲートトランジス
タ２２１および２２２のゲートへは、Ｙデコーダ５から
の列選択信号Ｙ２が伝達され、Ｙゲートトランジスタ２
１２および２２２には、Ｙデコーダ５からの列選択信号
Ｙ１が伝達される。

【００２２】各メモリセルのソースは共通にソース線２
８へ接続される。ソース線２８はソース線スイッチ３に
接続される。

【００２３】内部データ伝達線２１３へは、センスアン
プ８１および書込トランジスタ２１４が接続される。書
込トランジスタ２１４は、そのゲートが書込回路７１に
接続され、そのドレインが高圧Ｖｐｐに接続され、その
ソースが内部データ線２１３に接続される。また書込ト
ランジスタ２２４は、そのゲートが書込回路７２に接続
され、そのドレインが高圧Ｖｐｐに接続され、そのソー
スが内部データ伝達線２２３に接続される。

【００２４】なお、ソース線２８は図１１においては、
すべてのメモリセルのソースに共通に接続されている
が、これはメモリセルがグループ化され、各グループご
とにソース線２８が設けられる構成であってもよい。

【００２５】図１２は、図９ないし図１１に示したＥＥ
ＰＲＯＭの書込時の動作タイミングを示す図である。

【００２６】次に、図９ないし図１２を参照して、従来
のフラッシュＥＥＰＲＯＭの動作について説明する。

【００２７】まず、図１１に示した点線で囲まれたメモ
リセル１１１および１１３を選択して、メモリセル１１
１にデータ“０”をメモリセル１１３にデータ“１”を
書込場合の動作について説明する。データ書込動作の設
定は、ライトイネーブル信号／ＷＥおよびチップイネー
ブル信号／ＣＥにより書込サイクルが設定されるとき
に、コマンドレジスタ１２へプログラムコマンドを与え
ることにより行なわれる。

【００２８】すなわち、最初の書込サイクルにおいてコ
マンドレジスタ１２へ、制御回路１４からの制御信号に
応答して、入出力バッファ９を介してプログラムコマン
ドを与えることによりプログラムモードが設定される。
次の書込サイクルにおいて、アドレスレジスタ６および
入出力バッファ９で、メモリセル１１１および１１３の
アドレスおよび書込データがそれぞれラッチされる。コ
マンドデコーダ１３は、このコマンドレジスタ１２に設
定されたプログラムコマンドのデコード結果に従ってソ
ース線スイッチ３およびプログラム電圧発生回路１０の
発生電圧を制御する。プログラム電圧発生回路１０は、
コマンドデコーダ１３からの制御信号に応答してプログ
ラム電圧高圧Ｖｐｐおよび６．５Ｖの高圧を発生し、Ｘ
デコード４、Ｙデコード５および書込トランジスタのド
レインへそれぞれ伝達する。ソース線スイッチ３は、コ
マンドデコーダ１３からの制御信号に応答してソース線
２８を接地電位に設定する。

【００２９】Ｘデコーダ４およびＹデコーダ５は、アド
レスレジスタ６にラッチされたアドレスに従って、ワー
ド線駆動信号ＷＬ１およびビット線選択信号Ｙ２を活性
状態の“Ｈ”に設定する。書込回路７１を活性化され、
書込回路７２は不活性のままとなる。したがって、書込
トランジスタ２１４はＯＮし、書込トランジスタ２２４
はＯＦＦのままとなり、データ伝達線２１３のみに書込
高電圧Ｖｐｐが印加される。同時に、アドレス信号によ
り、Ｙデコーダ５およびＸデコーダ４を介して、Ｙゲー
ト２１１および２２１とワード線３０１が選択される。
それにより高電圧Ｖｐｐがメモリセル１１１に印加され
る。このとき書込トランジスタ２２４はＯＦＦであるた
め、メモリセル１１３のドレインには高圧Ｖｐｐは印加
されない。また、ソース線２８はプログラム時にはソー
ス線スイッチ３により接地される。こうして、メモリセ
ル１１１にのみ電流が流れ、ホットエレクトロンが発生
し、その閾値電圧は高くなる。メモリセル１１３には、
電流が流れないので、その閾値電圧は変化しない。この
とき高圧Ｖｐｐによる電流は、図１２に示すように、閾
値電圧がシフトする前に多く流れるため、ピークを形成
する。

【００３０】一方、消去は、以下のようにして行なわれ
る。まず、Ｘデコーダ４およびＹデコーダ５が非活性化
される。すべてのメモリセルが非選択にされる。すなわ
ち、各メモリセルのワード線３０１および３０２が接地
され、ドレインはオープンにされる。ソース線２８には
ソース線スイッチ３により高電圧が与えられる。このよ
うにして、トンネル現象により、メモリセル１１１〜１
１４および１２１〜１２４の閾値電圧は低い方にシフト
する。ソース線２８は、全メモリセルで共通であるた
め、消去はすべてのメモリセルで一括して行なわれる。

【００３１】次に読出動作について説明する。書込動作
と同様にして、図１１の点線で囲まれたメモリセルの読
出について説明する。まずアドレス信号がＹデコーダ５
とＸデコーダ４とによってデコードされ、選択されたＹ
ゲートトランジスタ２１１および２２１、および、ワー
ド線３０１が“Ｈ”レベルとなる。このとき、ソース線
２８は、ソース線スイッチ３により接地される。メモリ
セルにデータが書込まれてその閾値電圧が高ければ（メ
モリセル１１１の場合）、そのコントロールゲートに
“Ｈ”レベルが与えられても、メモリセルはＯＮせず、
ビット線３１１からソース線２８に電流は流れない。一
方、メモリセルにデータ“０”が書込まれていない場合
（メモリセル１１３の場合）には、メモリセルがＯＮす
るため、ビット線３２１からソース線２８に電流が流れ
る。メモリセルを介して電流が流れるか否かをセンスア
ンプ２１５および２２５で検出することにより、読出デ
ータ“１”および“０”が得られる。

【００３２】このようにして、フラッシュＥＥＰＲＯＭ
のデータの書込、消去、および読出が行なわれる。

【００３３】

【発明が解決しようとする課題】従来のＥＥＰＲＯＭは
以上のように構成されているので、複数ビットのメモリ
セルに同時にデータ“０”を書込む場合には、書込の開
始時点において、データ“０”が書込まれるメモリセル
を通してソース線にピーク電流が流れる（図１２のＶｐ
ｐ電流参照）。すなわちデータ“０”が書込まれるメモ
リセルの数に比例して電流が大きくなる。そのため、ソ
ース線の抵抗成分によって消費される電力が大きくなっ
て電池などで駆動する場合には、電池の消耗を早めると
いう問題がある。

【００３４】それゆえに、この発明の目的は、不揮発性
半導体記憶装置において、複数ビットのメモリセルにデ
ータを書込む場合に、書込電流のピークを小さくするこ
とを目的とする。

【００３５】

【課題を解決するための手段】前記目的を達成するため
の本発明に係る不揮発性半導体記憶装置は、各々が情報
を不揮発的に記憶する複数のメモリセルを有するメモリ
セルアレイを備えた複数ビット構成の不揮発性半導体記
憶装置であって、以下の特徴を有する。すなわち、与え
られるアドレス信号に応答して、前記複数ビットのメモ
リセルを選択する手段と、前記選択された複数ビットの
メモリセルに情報を書込むための書込電圧を供給する複
数の書込電圧供給手段と、前記複数の書込電圧供給手段
のうちの所定数の書込電圧供給手段と残りの書込電圧供
給手段との書込電圧の供給タイミングを異ならせる書込
タイミング制御手段とを含む。

【００３６】また、前記書込タイミングの制御手段は、
前記複数の書込電圧供給手段のうちの所定数の書込手段
の書込タイミングを遅らせる遅延手段を含むことを特徴
とする。

【００３７】さらに、前記書込タイミング制御手段は、
前記複数の書込電圧供給手段のうちの所定数の書込電圧
供給手段の書込電圧供給タイミングを制御するための第
１のクロック信号と、前記複数の書込電圧供給手段のう
ちの残りの書込電圧供給手段の書込電圧供給タイミング
を制御するための第２のクロック信号とを発生する手段
を含み、前記第１のクロック信号と前記第２のクロック
信号とは、互いに重なり合わないようにされることを特
徴とする。

【００３８】

【作用】以上の本発明では、複数の書込電圧供給手段の
うちの所定数の書込電圧供給手段の書込電圧供給タイミ
ングと、残りの書込電圧供給手段の書込電圧供給タイミ
ングとを異ならせることにより、ソース線に流れる書込
電流のピークを抑制することができる。

【００３９】また書込タイミング制御手段が、所定数の
書込制御手段の書込タイミングを遅らせる遅延手段を含
む場合には、書込開始時点におけるソース線に流れる電
流を抑制することができる。

【００４０】さらに書込タイミング制御手段が所定数の
書込電圧供給手段の書込電圧供給タイミングを制御する
ため第１の書込クロック信号と、残りの書込電圧供給手
段の書込電圧供給タイミングを制御する第２の書込クロ
ック信号とを発生する手段を含み、第１のクロック信号
と、第２のクロック信号とが互いに重なり合わないよう
にされている場合には、所定数の書込電圧供給手段と残
りの書込電圧供給手段とが交互にＯＮ／ＯＦＦするた
め、プログラム期間中における書込電流を小さくするこ
とができる。

【００４１】

【実施例】図１はこの発明の一実施例を示す回路図であ
る。図１１に示す従来のフラッシュＥＥＰＲＯＭと対応
する部分には同一の参照符号が付されている。図１にお
いて、この発明によるフラッシュＥＥＰＲＯＭは、書込
回路２１４と書込トランジスタ２１４との間に設けられ
る遅延回路２１を備える。遅延回路２１は、書込回路７
１からの書込制御信号を遅延させ、かつ書込制御信号を
Ｖｐｐのレベルに変換する。Ｖｐｐレベルの書込制御信
号に応答して、書込トランジスタ２１４は、スイッチＯ
Ｎし、高圧Ｖｐｐをデータ伝達線２１３に出力する。一
方書込回路７０に書込トランジスタ２２４のゲートとの
間には遅延回路が設けられておらず、書込トランジスタ
２２４は、書込回路７２からの書込制御信号に応答し
て、高圧Ｖｐｐをデータ伝達線２２３に伝達する。それ
により、書込トランジスタ７１から出力される高圧Ｖｐ
ｐは、書込トランジスタ７２から出力される高圧Ｖｐｐ
よりもタイミングが遅れる。その結果、２つ以上のメモ
リセルにデータ“０”を書込む場合であっても、高圧Ｖ
ｐｐが同時に２つのメモリセルに印加されず、ソース線
に流れる電流はそのピークが抑制されることになる。

【００４２】図２は図１の遅延回路の詳細を示す回路図
である。図１において、遅延回路２１は遅延用インバー
タ２２および２３と、ＮＡＮＤゲート２４と、高電圧カ
ット用のトランジスタ２５と、Ｐチャネルトランジスタ
２６および２７と、Ｎチャネルトランジスタ２８とを含
む。遅延用インバータ２２および２３は、書込回路７１
からの書込データ／ＷＤを遅延させた後、ＮＡＮＤゲー
ト２４に与える。ＮＡＮＤゲート２４は、その一方の入
力端子に遅延用インバータ２３の出力が与えられ、その
他方の入力端子に書込データ／ＷＤが与えられる。ＮＡ
ＮＤゲート２４は、書込データ／ＷＤの立上りを遅延さ
せた信号を出力する。高圧カット用のトランジスタ２５
は、そのゲートに電源電圧Ｖｃｃが与えられているた
め、Ｐチャネルトランジスタ２６から戻ってくる高電圧
をカットする。Ｐチャネルトランジスタ２６、２７およ
びＮチャネルトランジスタ２８は、レベル変換回路を構
成し、ＮＡＮＤゲート２４の出力を高圧Ｖｐｐレベルに
変換して書込制御信号／ＷＤ１を発生する。

【００４３】図３は、図１および図２に示したフラッシ
ュＥＥＰＲＯＭの動作を示すタイミングチャートであ
る。図１ないし図３を参照して、この実施例のＥＥＰＲ
ＯＭの動作を説明する。読出・消去動作は従来例と同様
であるので省略する。メモリセル１１１および１１３に
データ“０”を書込む場合の動作について説明する。ま
ず、書込制御信号／ＷＥに応答して、コマンドデコーダ
１３がプログラム制御信号／ＰＲＣ（“Ｌ”レベル）を
出力する。また、外部から入力されたデータに応答し
て、入出力バッファ９が書込回路７１および７２を活性
化する。活性化された書込回路７１は、電源電圧Ｖｃｃ
レベルの信号を出力する。一方、書込回路７２は、高圧
Ｖｐｐレベルの信号を出力する。書込回路７１の出力／
ＷＤは、遅延回路２１によってその立上りが遅延され、
遅延期間をおいて、高圧Ｖｐｐレベルにされる。遅延回
路２１の出力／ＷＤ１は、遅延回路７２の出力／ＷＤ２
より遅れてＶｐｐレベルとなる。一方、書込回路７２の
出力／ＷＤ２の立上りと同時に、アドレス信号により、
Ｙデコーダ５およびＸデコーダ４を介して、Ｙゲート２
１１および２２１とワード線３０１が選択される。それ
によりメモリセル１１１および１１３が選択される。選
択されたメモリセル１１３には、書込トランジスタ２２
４を通して高電圧Ｖｐｐが印加される。メモリセル１１
１は、遅延回路２１によるリレー期間をおいて高電圧Ｖ
ｐｐが印加される。このようにして、書込の初期に選択
されたメモリセルへの書込電流が抑制される。

【００４４】図４は、この発明の他の実施例を示す回路
図であり、図５は図４のＥＥＰＲＯＭの動作を示すタイ
ミングチャートである。

【００４５】図４において、このＥＥＰＲＯＭは、書込
回路７１の出力の立上りを遅延するための抵抗２９およ
び容量３１と、書込回路７２の出力の立上りを遅延する
ための抵抗３０および容量３１とを含む。

【００４６】次に、図５を参照して、図４のＥＥＰＲＯ
Ｍの動作を説明する。書込回路７１および７２の出力
は、抵抗２９と容量３１および抵抗３０と容量３２とで
定まるそれぞれの時定数に従って緩やかに立上がる。そ
のため、書込トランジスタ２１４および２２４の出力電
圧も徐々にＶｐｐレベルになる。この緩やかに立上がる
高電圧Ｖｐｐを複数のメモリセルに与えるため、プログ
ラムの開始時に流れる電流を抑制することができる。

【００４７】なお、図４の実施例では、書込トランジス
タ２１４および２２４の立上り時間を長くしたが、Ｙデ
コーダの出力の立上り時間を長くするようにしてもよ
い。

【００４８】図６は、この発明の第３の実施例を示す回
路図である。図６において、このＥＥＰＲＯＭは、オシ
レータ３３、第１の制御回路３４、および第２の制御回
路３５を備える。オシレータ３３は、プログラム制御信
号／ＰＲＣに応答して、クロック信号Ｓを発生する。第
１の制御回路３４は、書込回路７１の出力（“Ｈ”レベ
ル）によって活性化され、オシレータ３３により発生さ
れるクロック信号Ｓに応答して、書込トランジスタ２１
４を制御するための第１の制御信号Ｓ１を発生する。第
２の制御回路３５は、書込回路７２の出力によって活性
化され、オシレータにより発生されるクロック信号Ｓに
応答して、書込トランジスタ２２４を制御するための第
２の制御信号Ｓ２を発生する。第１および第２の制御回
路３４および３５は、Ｖｐｐレベルを出力する期間が互
いに重ならないようにされる。それにより、高圧Ｖｐｐ
を複数のメモリセルに同時に与えるのを防止することが
できる。

【００４９】図７は、図６のオシレータ３３、第１の制
御回路３４および第２の制御回路３５の詳細な回路図で
ある。図７において、オシレータ３３は、Ｎチャネルト
ランジスタ３８、インバータ３９〜４２、Ｐチャネルト
ランジスタ４３、Ｐチャネルトランジスタ４４、および
Ｎチャネルトランジスタ４５を含む。Ｎチャネルトラン
ジスタ３８およびＰチャネルトランジスタ４３は、それ
ぞれのゲートがプログラム制御信号／ＰＲＣを受けるよ
うに接続され、書込時のみにオシレータを活性化する。
Ｎチャネルトランジスタ３８を通過したプログラム制御
信号／ＰＲＣはインバータ３９〜４２により遅延された
後、Ｐチャネルトランジスタ４４とＮチャネルトランジ
スタ４５とで構成されるインバータ１００に与えられ
る。インバータ１００の出力は、インバータ３９の入力
に帰還されるため、この帰還ループで発振し、所定周波
数で発振するクロック信号Ｓが得られる。

【００５０】第１の制御回路３４は、オシレータ３３か
らのクロック信号を遅延させるディレー回路１０１と、
ディレー回路１０１の出力と書込回路７１の出力とを受
けるＮＡＮＤゲート５０と、高電圧カット用のトランジ
スタ５１と、レベル変換回路１０２とを含む。ディレー
回路１０１は、直列接続されたインバータ４６および４
７と、ＮＡＮＤゲート４８と、インバータ４９とを含
む。ＮＡＮＤゲート４８の一方の入力には、遅延された
クロック信号が与えられ、他方の入力には遅延されない
クロック信号が与えられる。レベル変換回路１０２は、
図２において説明したレベル変換回路と同様に、Ｐチャ
ネルトランジスタ５２および５３とＮチャネルトランジ
スタ５４とを含む。

【００５１】第２の制御回路３５は、オシレータ３３か
らのクロック信号を反転させるインバータ５５と、イン
バータ５５の出力を遅延させるディレー回路１０３と、
ディレー回路１０３の出力と書込回路７２の出力とを受
けるＮＡＮＤゲート６０と、高圧カット用のトランジス
タ６１と、レベル変換回路１０４とを含む。すなわち、
第２の制御回路３５が第１の制御回路３４と異なるとこ
ろは、インバータ５５によってクロック信号が反転され
ていることである。

【００５２】図８は、図６および図７に示したＥＥＰＲ
ＯＭのタイミングチャートである。図６ないし図８を参
照して、第３の実施例の動作を説明する。この動作にお
いても、メモリセル１１１および１１３にデータ“０”
を書込む場合について説明する。まず外部から入力され
る書込制御信号／ＷＥに応答して、内部プログラム制御
信号／ＰＲＣが立下る。プログラム制御信号／ＰＲＣが
立下ることにより、トランジスタ３８はＯＦＦし、トラ
ンジスタ３９はＯＮする。それにより、オシレータ３３
が活性化し、クロック信号Ｓが発生する。発生されたク
ロック信号Ｓは、第１の制御回路３４および第２の制御
回路３５に与えられる。第１の制御回路３４に与えられ
たクロック信号は、ディレー回路１０１により遅延され
た後、ＮＡＮＤゲート５０の一方の入力端子に与えられ
る。第２の制御回路３５に与えられたクロック信号は、
インバータ５５により反転された後、ディレー回路１０
３に与えられる。ディレー回路１０３は、反転されたク
ロック信号を遅延させた後、ＮＡＮＤゲート６０の一方
の入力端子に与える。ＮＡＮＤゲート５０および６０の
他方の入力端子には、書込回路７１および７２から
“Ｈ”レベルの信号が与えられており、一方の入力端子
にＨレベルのクロック信号が与えられている場合には、
“Ｈ”レベルの信号を出力する。このＮＡＮＤゲート５
０および６０から出力される信号は、レベル変換回路１
０２および１０４によりＶｐｐレベルの制御信号Ｓ１お
よびＳ２に変換される。また、同時に入力されたアドレ
スによってＹデコーダの出力Ｙ２およびＸデコーダの出
力ＷＬ１もＶｐｐレベルとなる。このようにして、ビッ
ト線３１１に与えられる信号ＢＬ１１とビット線３２１
に与えられる信号ＢＬ２１とは、互いに重なりのないク
ロックで制御される。その後、書込サイクルの終了とと
もにプログラム制御信号／ＰＲＣが“Ｈ”レベルとな
り、オシレータ３３が不活性化され、書込パルスの出力
が停止する。

【００５３】

【発明の効果】以上のように、この発明によれば、複数
の書込電圧供給手段の書込電圧供給タイミングを異なら
せることにより、ソース線に流れる書込電流のピークを
抑制することができるので、消費電力を低減することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】図１の遅延回路の詳細を示す回路図である。

【図３】図１のＥＥＰＲＯＭのタイミングチャートであ
る。

【図４】この発明の他の実施例を示す回路図である。

【図５】図４のＥＥＲＲＯＭのタイミングチャートであ
る。

【図６】この発明の第３の実施例を示す回路図である。

【図７】図６のオシレータ、第１の制御回路および第２
の制御回路の詳細を示す回路図である。

【図８】第３の実施例のタイミングチャートである。

【図９】ＥＥＰＲＯＭに用いられるメモリセルの断面図
である。

【図１０】ＥＥＰＲＯＭの全体ブロック図である。

【図１１】従来例のメモリセルアレイ周辺の回路図であ
る。

【図１２】図１１の回路の動作を示すタイミングチャー
トである。

【符号の説明】

１メモリセルアレイ４Ｘデコーダ５Ｙデコーダ２１遅延回路２１４，２２４書込トランジスタ７１，７２書込回路３３オシレータ３４第１の制御回路３５第２の制御回路

Claims

【特許請求の範囲】

【請求項１】各々が情報を不揮発的に記憶する複数の
メモリセルを有するメモリセルアレイを備えた複数ビッ
ト構成の不揮発性半導体記憶装置であって、与えられるアドレス信号に応答して、前記複数ビットの
メモリセルを選択する手段と、前記選択された複数ビットのメモリセルに情報を書込む
ための書込電圧を供給する複数の書込電圧供給手段と、前記複数の書込電圧供給手段のうちの所定数の書込電圧
供給手段と残りの書込電圧供給手段との書込電圧の供給
タイミングを異ならせる書込タイミング制御手段とを含
むことを特徴とする不揮発性半導体記憶装置。
【請求項２】前記書込タイミング制御手段は、前記複
数の書込電圧供給手段のうちの所定数の書込手段の書込
タイミングを遅らせる遅延手段を含む、前記請求項１記
載の不揮発性半導体記憶装置。
【請求項３】前記書込タイミング制御手段は、前記複
数の書込電圧供給手段のうちの所定数の書込電圧供給手
段の書込電圧供給タイミングを制御するための第１のク
ロック信号と、前記複数の書込電圧供給手段のうちの残
りの書込電圧供給手段の書込電圧供給タイミングを制御
するための第２のクロック信号とを発生する手段を含
み、前記第１のクロック信号と前記第２のクロック信号と
は、互いに重なり合わないようにされる、前記請求項１
記載の不揮発性半導体記憶装置。