JPH11306774A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】電源電圧が低下したときに書き込み時間の増大
を抑制でき、且つチップ占有面積を増大させることなく
電源電圧を低電圧化できる半導体記憶装置を提供するこ
とを目的としている。 【解決手段】自動書き込み機能を有し、書き込み時に電
源電圧を昇圧した電位を使用する半導体記憶装置におい
て、書き込み分割制御回路２６を設け、書き込み時のビ
ット線の選択タイミングをずらすことにより、一度に書
き込むビット数を低減して消費電流を減らし、低電源電
圧時の電源回路２４の電流供給能力不足を補うことを特
徴としている。また、電源電圧のワイドレンジ化及び加
速試験時の書き込み時間の短縮のために、高電源電圧時
は、一度に選択するビット数を増やし、書き込み時間が
増大するのを防ぐことを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、自動書き込み機
能を有し、書き込み時に電源電圧を昇圧した電位を使用
する半導体記憶装置に関する。

【０００２】

【従来の技術】自動書き込み機能を持つ半導体記憶装
置、例えばフラッシュＥＥＰＲＯＭは、書き込みモード
を認識するコマンドを入力することにより、入力したア
ドレスのメモリセルに、入力したデータを内部に設定さ
れた所定のしきい値電圧まで自動的に判定しながら書き
込むことができる。ここでは、書き込みが行われてしき
い値電圧が高いメモリセルを“０”、しきい値電圧が低
いメモリセルを“１”と定義する。

【０００３】図１８は、上記自動書き込み機能を持った
従来のフラッシュＥＥＰＲＯＭの概略的な回路構成を示
すブロック図である。図１８において、１１はメモリセ
ルアレイで、このメモリセルアレイ１１中のメモリセル
の行はロウデコーダ１２によって選択され、メモリセル
の列はカラムデコーダ１３によって指定される。アドレ
ス信号は、アドレスレジスタ１４、マルチプレクサ１５
及びコマンドレジスタ１６にそれぞれ供給される。上記
アドレスレジスタ１４の出力信号はマルチプレクサ１５
に供給され、このマルチプレクサ１５による選択信号が
上記ロウデコーダ１２とカラムデコーダ１３に供給され
る。上記ロウデコーダ１２とカラムデコーダ１３とによ
って選択されたメモリセルのデータは、センスアンプ１
７に供給されてセンス及び増幅され、Ｉ／Ｏバッファ１
８を介して読み出される。一方、上記Ｉ／Ｏバッファ１
８に入力された書き込みデータは、データレジスタ１９
に供給されてラッチされ、このデータレジスタ１９にラ
ッチされたデータが書き込みデータ生成回路２０と書き
込みスイッチ２１を介して、上記ロウデコーダ１２とカ
ラムデコーダ１３とで選択されたメモリセルに書き込ま
れる。上記書き込みデータ生成回路２０には、上記セン
スアンプ１７の出力信号が供給されて書き込みデータ生
成のための制御が行われる。

【０００４】上記コマンドレジスタ１６には、コントロ
ール信号やコマンドが入力され、このコマンドレジスタ
１６の出力信号が上記データレジスタ１９及び制御回路
２２に供給される。上記制御回路２２は、コマンドレジ
スタ１６に供給されたコントロール信号やコマンドに応
じてフラッシュＥＥＰＲＯＭの動作モードや各種の制御
を行うもので、この制御回路２２の出力信号でタイマー
２３、電源回路（昇圧回路）２４及びベリファイ回路２
５等が制御される。上記タイマー２３による計時出力
は、上記制御回路２２に供給される。上記電源回路２４
は、電源電圧をレベルシフト（昇圧）して上記ロウデコ
ーダ１２、カラムデコーダ１３、書き込みデータ生成回
路２０及び書き込みスイッチ２１等に書き込み用の高電
圧を供給する。上記ベリファイ回路２５は、上記書き込
みデータ生成回路２０の出力信号を受けて、ベリファイ
結果を上記制御回路２２に供給するようになっている。

【０００５】上記のような構成において、書き込みコマ
ンドが入力されると、コマンドレジスタ１６が書き込み
モードを認識し、Ｉ／Ｏバッファ１８に入力されたデー
タをデータレジスタ１９に、アドレス信号をアドレスレ
ジスタ１４にそれぞれ保持する。マルチプレクサ１５
は、アドレスレジスタ１４に保持されているアドレス信
号を選択し、ロウデコーダ１２とカラムデコーダ１３に
供給する。そして、ロウアドレス信号をロウデコーダ１
２で、カラムアドレス信号をカラムデコーダ１３でそれ
ぞれデコードすることによって、入力されたアドレスの
メモリセルが選択される。

【０００６】コマンドレジスタ１６の成立信号を受ける
と、制御回路２２が動作を開始し、内部は書き込みベリ
ファイ状態に入り、タイマー２３に設定されたセットア
ップ時間を経た後に、書き込みを行ったメモリセルのデ
ータを読み出し、入力データと比較する。この比較の結
果、書き込んだデータと読み出したデータが一致してい
れば充分な書き込みが行われたと判定して書き込み動作
を終了し、不一致であれば書き込みデータ（入力された
データが“０”で、読み出したデータが“１”のビット
のみが再書き込みの対象となる）に基づき、再書き込み
を開始する。

【０００７】すなわち、図１９（ａ）のフローチャート
で示すように、書き込みベリファイ動作が開始される
と、書き込みベリファイセットアップが行われ（ステッ
プ１）、１μＳ程度の電源設定期間を経て、書き込みベ
リファイ読み出しが行われる（ステップ２）。次に、入
力したデータと読み出したデータとが一致しているか否
か比較され（ステップ３）、一致しているときには読み
出しセットアップ（ステップ４）が行われて終了する。
一方、不一致の時には、再書き込みのサイクル数がリミ
ットに達したか否か判定され（ステップ５）、リミット
に達していないときには入力データと読み出しデータの
反転データとの論理積をとって書き込みデータとする
（ステップ６）。このステップ６における入力データ、
読み出しデータ及び書き込みデータは、図１９（ｂ）に
示すような論理関係となる。次に、書き込みが行われる
（ステップ７）。この書き込みにおいて、メモリセルに
与える電圧は電源電圧Ｖ_DD（例えば３Ｖ）を電源回路２
４で昇圧して生成した高電圧であり、図２０のタイミン
グチャートに示すように、例えば選択されたセルトラン
ジスタのコントロールゲート（ワード線）に１０Ｖ、ド
レイン（ビット線）に５〜６Ｖが印加される。このセル
トランジスタへの書き込み方法は、ホットエレクトロン
注入であり、ドレイン電流は５００μＡ／１ビット程度
必要である。書き込みは、タイマー２３に設定された書
き込み時間、例えば５μＳ程度継続される。その後、サ
イクル数に１を加算（ステップ８）した後、ステップ１
に戻って入力データと読み出したデータとが一致するま
で上記書き込みベリファイ動作を繰り返す。そして、予
め設定されたリミット回数に達しても両データが一致し
ない場合は不良と判定し（ステップ９）、読み出しセッ
トアップ（ステップ４）が行われて終了する。

【０００８】ところで、上述した書き込みベリファイ時
に必要とされる電流は、全て電源回路（昇圧回路）２４
から供給されるために、メモリセルで消費される電流を
効率倍した電流が必要となる。また、電源回路２４の出
力電圧を一定と考えれば、この電源回路２４で昇圧する
電源電圧Ｖ_DDが低いほど昇圧効率は低下する。通常、電
源回路２４の電流供給能力は、この電源回路２４の内部
に設けられたチャージポンプ回路のキャパシタの面積に
ほぼ比例することから、メモリセルへの書き込み時の出
力電位（昇圧電位）を変えずに、電源電圧Ｖ_DDを低電圧
化する場合には、電源回路２４の電流供給能力の低下分
だけキャパシタの面積を増大させる必要があり、チップ
面積の増大に繋がる。

【０００９】

【発明が解決しようとする課題】上記のように自動書き
込み機能を有し、書き込み時に電源電圧を昇圧した高電
圧を利用する従来の半導体記憶装置は、電源電圧が低下
すると書き込み用の高電圧を発生する昇圧回路の電流供
給能力が低下し、書き込み時間が長くなるという問題が
あった。

【００１０】また、電源電圧を低電圧化する場合には、
昇圧回路の電流供給能力の低下分だけキャパシタの面積
を増大させる必要があり、チップ占有面積が増大すると
いう問題があった。

【００１１】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、電源電圧が低下
したときに書き込み時間の増大を抑制できる半導体記憶
装置を提供することにある。

【００１２】また、この発明の別の目的は、チップ占有
面積を増大させることなく電源電圧を低電圧化できる半
導体記憶装置を提供することにある。

【００１３】

【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、自動書き込み機能を有し、書
き込み時に電源電圧を昇圧した電位を使用する半導体記
憶装置において、電源電圧を昇圧して書き込み用の高電
圧を発生する昇圧手段と、データの書き込み時に、入力
データをビット線に供給するか否かを制御するビット線
書き込みスイッチを選択的にオン／オフ制御することに
より、ビット線の選択タイミングをずらし、書き込みを
複数回に分割して行うための書き込み分割制御手段と、
前記書き込み分割制御手段で選択されたビット線に接続
されているメモリセルに、前記昇圧手段から出力された
高電圧を与えてデータを書き込む書き込み手段とを具備
することを特徴としている。

【００１４】また、請求項２に記載したように、請求項
１の半導体記憶装置において、前記書き込み手段により
書き込みが行われるメモリセルのワード線の昇圧が終了
した後で、前記書き込み分割制御手段により最初のビッ
ト線の選択を行うことを特徴とする。

【００１５】請求項３に記載したように、請求項１また
は２の半導体記憶装置において、前記書き込み分割手段
で複数回に分割して選択した各ビット線の選択時間はそ
れぞれ、実質的に等しいことを特徴とする。

【００１６】請求項４に記載したように、請求項１ない
し３いずれか１つの項の半導体記憶装置において、前記
昇圧手段で昇圧する電源電圧を検知する電源電圧検知手
段を更に具備し、前記電源電圧検知手段で検知した電源
電圧のレベルに基づいて制御方式を変更することを特徴
とする。

【００１７】更に、請求項５に記載したように、請求項
１ないし３いずれか１つの項の半導体記憶装置におい
て、データの書き込みを行う前に、前記昇圧手段で昇圧
する電源電圧を検知する電源電圧検知手段を更に具備
し、前記電源電圧検知手段で検知した電源電圧のレベル
が低い時に前記書き込み分割制御手段による分割数を増
加させ、高いときに分割数を減少させることを特徴とす
る。

【００１８】請求項６に記載したように、請求項１ない
し３いずれか１つの項の半導体記憶装置において、前記
昇圧手段で昇圧する電源電圧を検知する電源電圧検知手
段を更に具備し、自動書き込みの開始直後に前記電源電
圧検知手段で電源電圧を検知し、検知した電源電圧のレ
ベルが低い時に前記書き込み分割制御手段による分割数
を増加させ、高いときに分割数を減少させることを特徴
とする。

【００１９】更にまた、請求項７に記載したように、請
求項１ないし３いずれか１つの項の半導体記憶装置にお
いて、制御方式を記憶する制御データ記憶手段を更に具
備し、この制御データ記憶手段に記憶された制御方式に
基づいて制御方式を変更することを特徴とする。

【００２０】請求項８に記載したように、請求項７の半
導体記憶装置において、前記制御データ記憶手段はＥＥ
ＰＲＯＭセルを備え、このＥＥＰＲＯＭセルに制御デー
タを記憶することを特徴とする。

【００２１】請求項９に記載したように、請求項１ない
し３いずれか１つの項の半導体記憶装置において、前記
書き込み分割制御手段による分割数を記憶する分割数記
憶手段を更に具備し、この分割数記憶手段に記憶された
分割数に基づいて前記書き込み分割制御手段による分割
数を変更することを特徴とする。

【００２２】請求項１０に記載したように、請求項９の
半導体記憶装置において、前記分割数記憶手段はＥＥＰ
ＲＯＭセルを備え、このＥＥＰＲＯＭセルに分割数を記
憶することを特徴とする。

【００２３】更に、請求項１１に記載したように、請求
項１ないし３いずれか１つの項の半導体記憶装置におい
て、前記書き込み分割制御手段は、テスト信号に基づい
て分割数を制御することを特徴とする。

【００２４】請求項１のような構成によれば、電源電圧
が低下したときに書き込み分割制御手段によってビット
線の選択タイミングをずらすことにより、一度に書き込
むビット数を減らして消費電流を低減できるので、昇圧
手段の電流供給能力の低下を補償して書き込み時間の増
大を抑制できる。また、チップ占有面積を増大させるこ
となく電源電圧を低電圧化できる。更に、電源電圧のワ
イドレンジ化及び加速試験時の書き込み時間の短縮のた
めに、高電圧入力時は一度に選択するビット数を増やす
ことができるので、書き込み時間が増大するのを防ぐこ
とができる。

【００２５】また、請求項２に示すように、ワード線の
昇圧が終了した後でビット線を選択すれば、書き込み特
性のばらつきを低減できる。

【００２６】請求項３に示すように、各ビット線の選択
時間を等しくすれば、書き込み特性のばらつきを低減で
きる。

【００２７】請求項４に示すように、電源電圧を検知し
て制御データを変更すれば、電源電圧に応じた最適な制
御方式を採用でき、書き込み時間の短縮やテストコスト
の低減が図れる。

【００２８】更に、請求項５に示すように、電源電圧を
検知して分割数を変更すれば、電源電圧に応じた最適な
制御方式を採用でき、書き込み時間の短縮やテストコス
トの低減が図れる。

【００２９】請求項６に示すように、自動書き込みの直
後に電源電圧を検知すれば、書き込み動作の途中で電源
電圧が変化した場合でも、電源電圧に応じた最適な制御
方式を採用でき、書き込み時間の短縮やテストコストの
低減が図れる。

【００３０】更にまた、請求項７に示すように、制御デ
ータ記憶手段に記憶された制御方式に基づいて制御方式
を変更すれば、書き込み時間の最適化による書き込み時
間の短縮、テストコストの削減、及び書き込み特性のト
リミングによる歩留まり向上などが図れる。

【００３１】請求項８に示すように、前記制御データ
は、例えばＥＥＰＲＯＭセルに記憶する。

【００３２】請求項９に示すように、分割数記憶手段に
記憶された分割数に基づいて分割方式を変更すれば、書
き込み時間の最適化による書き込み時間の短縮やテスト
コストの削減が図れる。

【００３３】請求項１０に示すように、前記分割数は、
例えばＥＥＰＲＯＭセルに記憶する。

【００３４】更に、請求項１１に示すように、テスト信
号に基づいて分割数を制御すれば、書き込み時間の最適
化による書き込み時間の短縮やテストコストの削減が図
れる。

【００３５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００３６】［第１の実施の形態］図１は、この発明の
第１の実施の形態に係る半導体記憶装置について説明す
るためのもので、自動書き込み機能を持ったフラッシュ
ＥＥＰＲＯＭの概略的な回路構成を示すブロック図であ
る。メモリセルアレイ１１中のメモリセルの行はロウデ
コーダ１２によって選択され、メモリセルの列はカラム
デコーダ１３によって指定される。アドレス信号は、ア
ドレスレジスタ１４、マルチプレクサ１５、書き込み分
割制御回路２６及びコマンドレジスタ１６にそれぞれ供
給される。上記アドレスレジスタ１４の出力信号はマル
チプレクサ１５に供給され、このマルチプレクサ１５に
より選択されたアドレス信号が上記ロウデコーダ１２と
カラムデコーダ１３に供給されるようになっている。上
記ロウデコーダ１２とカラムデコーダ１３とによって選
択されたメモリセルのデータは、センスアンプ１７に供
給されてセンス及び増幅され、Ｉ／Ｏバッファ１８を介
して読み出される。これに対し、上記Ｉ／Ｏバッファ１
８に入力された書き込みデータは、データレジスタ１９
に供給されてラッチされ、このデータレジスタ１９にラ
ッチされたデータが書き込みデータ生成回路２０と書き
込みスイッチ２１を介して、上記ロウデコーダ１２とカ
ラムデコーダ１３とで選択されたメモリセル中に書き込
まれる。また、上記書き込みデータ生成回路２０には、
上記センスアンプ１７の出力信号が供給されて書き込み
データ生成の制御が行われるようになっている。

【００３７】上記コマンドレジスタ１６には、コントロ
ール信号やコマンドが入力され、このコマンドレジスタ
１６の出力信号が上記データレジスタ１９及び制御回路
２２に供給される。上記制御回路２２は、コマンドレジ
スタ１６に供給されたコントロール信号やコマンドに応
じてフラッシュＥＥＰＲＯＭの動作モードや各種の制御
を行うもので、この制御回路２２の出力信号でタイマー
２３、電源回路（昇圧回路）２４及びベリファイ回路２
５等が制御される。上記タイマー２３による計時出力
は、上記制御回路２２及び上記書き込み分割制御回路２
６に供給される。この書き込み分割制御回路２６の出力
信号は、上記書き込みデータ生成回路２０に供給され
る。上記電源回路２４は、昇圧回路を備えており、電源
電圧をレベルシフト（昇圧）して上記ロウデコーダ１
２、カラムデコーダ１３、書き込みデータ生成回路２０
及び書き込みスイッチ２１に書き込み用の高電圧を供給
する。上記ベリファイ回路２５は、上記書き込みデータ
生成回路２０の出力信号を受けて、ベリファイ結果を上
記制御回路２２に供給する。

【００３８】図２は、上記図１に示したフラッシュＥＥ
ＰＲＯＭにおいて、この発明に直接的に関係する要部を
示すもので、上記図１に示した回路におけるメモリセル
アレイ１１、ロウデコーダ１２、カラムデコーダ１３、
センスアンプ１７、書き込みデータ生成回路２０、書き
込みスイッチ２１及び電源回路２４を抽出し、一部の回
路構成を詳細に示している。電源回路２４−１，２４−
２は図１に示した回路における電源回路２４に対応する
もので、これらの電源回路２４−１，２４−２中にはチ
ャージポンプ回路が設けられている。上記電源回路２４
−１の出力電圧は、ロウデコーダ１２、カラムデコーダ
１３及び書き込みデータ制御回路２０に供給される。こ
れによって、データの書き込み時には、ロウデコーダ１
２、カラムデコーダ１３及び書き込みデータ制御回路２
０の出力電圧はそれぞれ高電圧、例えば１０Ｖとなる。
また、電源回路２４−２から出力される高電圧は、書き
込みスイッチ２１を構成するＭＯＳトランジスタＳ０〜
Ｓ１５の電流通路の一端に供給される。これらＭＯＳト
ランジスタＳ０〜Ｓ１５のゲートにはそれぞれ、上記書
き込みデータ制御回路２０の出力信号が供給されて選択
的にオン／オフ制御される。上記ＭＯＳトランジスタＳ
０〜Ｓ１５とビット線ＢＬ０〜ＢＬ１５との間にはそれ
ぞれ、カラム選択トランジスタＱ０〜Ｑ１５が設けら
れ、上記カラムデコーダ１３の出力信号で選択的にオン
／オフ制御される。上記ＭＯＳトランジスタＳ０〜Ｓ１
５とカラム選択トランジスタＱ０〜Ｑ１５との接続点に
はセンスアンプの入力端が接続され、メモリセルからビ
ット線上に読み出されたデータが上記カラム選択トラン
ジスタを介して供給される。上記各ビット線ＢＬ０〜Ｂ
Ｌ１５と接地点Ｖ_SS間にはそれぞれメモリセル（ＥＥＰ
ＲＯＭセル）ＭＣ，ＭＣ，…が接続され、各メモリセル
ＭＣ，ＭＣ，…のコントロールゲートにはワード線ＷＬ
が行毎に接続される。メモリセルアレイ１１は、Ｉ／Ｏ
０〜Ｉ／Ｏ１５の１６ビット構成になっている。

【００３９】図３（ａ）は、上記図１及び図２に示した
回路におけるデータレジスタ１９、書き込みデータ生成
回路２０、ベリファイ回路２５及び書き込みスイッチ２
１の詳細な構成例をｉビット目に着目して示している。
データレジスタ１９は、ノアゲート３０，３１、インバ
ータ３２，３３、Ｐチャネル型ＭＯＳトランジスタ３
４，３５及びＮチャネル型ＭＯＳトランジスタ３６，３
７から構成されている。ノアゲート３０の一方の入力端
にはコマンドレジスタ１６から動作制御用の信号ＤＩＮ
ＥＮが供給され、他方の入力端にはＩ／Ｏバッファ１８
からｉビット目のＩ／ＯデータＩＯＰＡＤｉが供給され
る。このノアゲート３０の出力信号は、インバータ３２
を介してＭＯＳトランジスタ３４，３６の電流通路の一
端に供給される。これらＭＯＳトランジスタ３４，３６
の電流通路の他端には、ＭＯＳトランジスタ３５，３７
の電流通路の一端及びノアゲート３１の一方の入力端が
接続されている。上記ノアゲート３１の他方の入力端に
はパワーオンリセット回路（図示せず）からリセット信
号ＲＳＴが供給され、その出力信号がインバータ３３を
介してＭＯＳトランジスタ３５，３７の電流通路の他端
に供給される。上記ＭＯＳトランジスタ３４，３７のゲ
ートには、上記制御回路２２からデータラッチ信号ＤＬ
が供給され、上記ＭＯＳトランジスタ３６，３５のゲー
トには上記データラッチ信号ＤＬの反転信号／ＤＬが供
給される。

【００４０】上記書き込みデータ生成回路２０は、ノア
ゲート４０〜４３、クロックドインバータ４４，４５、
ナンドゲート４６〜４８及びインバータ４９〜５１等か
ら構成されている。上記データレジスタ１９中のノアゲ
ート３１の出力信号ＤＩＮＬＡＴｉは、ノアゲート４
０，４２の一方の入力端、及びナンドゲート４８の一方
の入力端にそれぞれ供給される。センスアンプ１７のｉ
ビット目の出力信号ＳＡＯｉは、インバータ５０を介し
て上記ナンドゲート４８の他方の入力端、及び上記ノア
ゲート４２の他方の入力端に供給される。上記ナンドゲ
ート４８の出力信号は、インバータ５１を介してノアゲ
ート４３の一方の入力端に供給され、上記ノアゲート４
２の出力信号は上記ノアゲート４３の他方の入力端に供
給される。上記ノアゲート４３の出力信号ＶＥＲＩＯＫ
ｉは、上記ノアゲート４０の他方の入力端に供給され
る。このノアゲート４０の出力信号は、クロックドイン
バータ４４の入力端に供給され、このクロックドインバ
ータ４４の出力信号がノアゲート４１の一方の入力端に
供給される。上記ノアゲート４１の他方の入力端には上
記リセット信号ＲＳＴが供給され、出力信号がクロック
ドインバータ４５の入力端、及びナンドゲート４６の一
方の入力端に供給される。上記インバータ４５の出力信
号は、上記ノアゲート４１の一方の入力端に供給され
る。上記クロックドインバータ４４，４５は、制御回路
２２から供給されるデータラッチクロックＤＬＫとその
反転信号／ＤＬＫとに応答して動作する。上記ナンドゲ
ート４６の他方の入力端には、書き込み分割制御回路２
６から出力されるｉビット目の分割制御信号ＰＥｉが供
給される。上記ナンドゲート４６から出力されるｉビッ
ト目のデータラッチ信号ＤＬＡＴｉは、インバータ４９
を介してナンドゲート４７の一方の入力端に供給され
る。このナンドゲート４７の他方の入力端には、上記制
御回路２２から出力される書き込みモードを示す信号Ｐ
ＲＧＭＤが供給される。

【００４１】上記ベリファイ回路２５は、ナンドゲート
６０とインバータ６１から構成されている。上記ナンド
ゲート６０の一方の入力端には、上記ノアゲート４３の
出力信号ＶＥＲＩＯＫｉが供給され、他方の入力端には
“ｉ−１”ビット目のベリファイ回路の出力信号ＣＯＭ
Ｐ（ｉ−１）が供給される。このナンドゲート６０の出
力信号は、インバータ６１を介して比較結果信号ＣＯＭ
Ｐｉとして制御回路２２に供給される。

【００４２】また、書き込みスイッチ２１は、Ｐチャネ
ル型ＭＯＳトランジスタ７０〜７２、Ｎチャネル型ＭＯ
Ｓトランジスタ７３〜７７及びインバータ７８を含んで
構成されている。ＭＯＳトランジスタ７０，７１，７２
の電流通路の一端には、電源回路２４から供給される１
０Ｖ程度の昇圧電位ＶＳＷＣが印加される。上記ＭＯＳ
トランジスタ７０の電流通路の他端は、ＭＯＳトランジ
スタ７３の電流通路の一端及びＭＯＳトランジスタ７１
のゲートに接続される。上記ＭＯＳトランジスタ７１の
電流通路の他端は、ＭＯＳトランジスタ７４の電流通路
の一端及びＭＯＳトランジスタ７０のゲートに接続され
る。上記ＭＯＳトランジスタ７３，７４の電流通路の他
端は接地点Ｖ_SSに接続される。上記書き込みデータ生成
回路２０中のナンドゲート４７の出力信号は、上記ＭＯ
Ｓトランジスタ７３のゲート及びインバータ７８の入力
端に供給される。このインバータ７８の出力信号は、上
記ＭＯＳトランジスタ７４のゲートに供給される。上記
ＭＯＳトランジスタ７２の電流通路の他端はＭＯＳトラ
ンジスタ７５の電流通路の一端に接続され、ＭＯＳトラ
ンジスタ７５の電流通路の他端は接地点Ｖ_SSに接続され
る。これらＭＯＳトランジスタ７２，７５のゲートはＭ
ＯＳトランジスタ７１，７４の電流通路の接続点に共通
接続され、ＣＭＯＳインバータを構成している。上記Ｍ
ＯＳトランジスタ７６の電流通路の一端には、電源回路
２４から出力される８Ｖ程度の昇圧電位ＶＤＯＦが印加
され、ゲートには昇圧電位ＶＳＷＢＳが印加される。こ
の昇圧電位ＶＳＷＢＳは、“６Ｖ＋ＭＯＳトランジスタ
７６のしきい値電圧”である。上記ＭＯＳトランジスタ
７６の電流通路の他端には、ＭＯＳトランジスタ７７の
電流通路の一端が接続され、このＭＯＳトランジスタ７
７のゲートは上記ＭＯＳトランジスタ７２，７５の電流
通路の接続点に接続される。そして、このＭＯＳトラン
ジスタ７７の電流通路の他端の電位ＤＬＩＮＥｉが選択
されたセルトランジスタのドレインに供給されるように
なっている。

【００４３】上記図３（ａ）に示した回路における各信
号ＤＩＮＬＡＴｉ、ＳＡＯｉ、ＶＥＲＩＯＫｉ及びＤＬ
ＡＴｉはそれぞれ、図３（ｂ）に示すような論理関係と
なる。すなわち、ノアゲート３１から出力される信号Ｄ
ＩＮＬＡＴｉとセンスアンプの出力信号ＳＡＯｉとが一
致したときに信号ＶＥＲＩＯＫｉが“１”レベルとな
り、入力データと読み出したデータが一致したことが検
知される。また、ナンドゲート４６の出力信号ＤＬＡＴ
ｉは、信号ＤＩＮＬＡＴｉと信号ＳＡＯｉとが一致した
ときに“１”レベルとなるとともに、入力データと読み
出しデータが不一致で且つ入力データが“１”レベルの
とき“１”レベルとなって再書き込みのための書き込み
スイッチ２１の制御に用いられる。

【００４４】図４は、上記図３に示したベリファイ回路
２５の全体（１６ビット）の回路を示している。０〜１
５ビット目の書き込みデータ生成回路２０から供給され
る信号ＶＥＲＩＯＫ０〜ＶＥＲＩＯＫ１５はそれぞれ、
ナンドゲート６０−０〜６０−１５の一方の入力端に供
給される。そして、初段のナンドゲート６０−０の他方
の入力端には“１”レベルの固定データとして電源電圧
Ｖ_DD供給され、このナンドゲート６０−０の出力信号が
インバータ６１−０を介してナンドゲート６０−１の他
方の入力端に供給される。以下、ナンドゲート６０−１
〜６０−１５の出力信号がインバータ６１−１〜６１−
１５を介して順次次段に供給され、最終段のインバータ
６１−１５から一致信号ＶＥＲＩＯＫを得るようになっ
ている。この一致信号ＶＥＲＩＯＫは、１６ビットの信
号ＶＥＲＩＯＫ０〜ＶＥＲＩＯＫ１５が全て入力データ
と一致しているときに“１”レベルとなる。

【００４５】図５は、上記図１に示した回路における書
き込み分割制御回路２６の詳細な構成を示す回路図であ
る。この回路は、ナンドゲート８１〜９７、インバータ
９８〜１０６、ノアゲート１０７〜１１４及びバイナリ
カウンタ１１５〜１１７を含んで構成されている。ナン
ドゲート８１の第１の入力端には信号ＤＳ０が供給さ
れ、第２ないし第４の入力端にはタイマー２３の出力信
号ＴＣＵＴ４，ＴＣＵＴ３，ＴＣＵＴ１がそれぞれ供給
される。上記ナンドゲート８１の出力はナンドゲート８
２の一方の入力端に供給され、このナンドゲート８２の
出力信号がナンドゲート８３の一方の入力端に供給され
る。ナンドゲート８３の他方の入力端には、上記制御回
路２２から出力される書き込みモードを示す信号ＰＲＧ
ＭＤが供給され、このナンドゲート８３の出力信号が上
記ナンドゲート８２の他方の入力端、インバータ９８の
入力端、ノアゲート１０７の第１の入力端及びノアゲー
ト１１１の一方の入力端に供給される。上記インバータ
９８の出力信号は、ナンドゲート８４の第１の入力端及
びナンドゲート８５の一方の入力端に供給される。この
ナンドゲート８５の他方の入力端には、上記信号ＰＲＧ
ＭＤが供給される。上記ナンドゲート８４の第２ないし
第４の入力端にはそれぞれタイマー２３の出力信号ＴＣ
ＵＴ５，ＴＣＵＴ３，ＴＣＵＴ２がそれぞれ供給され、
このナンドゲート８４の出力信号がインバータ９９及び
ノアゲート１１０の一方の入力端にそれぞれ供給され
る。上記ノアゲート１１０の他方の入力端には上記タイ
マー２３の出力信号ＧＣＬＫが供給され、このノアゲー
ト１１０の出力信号はノアゲート１１２の一方の入力端
に供給される。上記ノアゲート１０７の第２の入力端に
は上記タイマー２３の出力信号ＧＣＬＫが供給され、第
３の入力端には同じくタイマー２３の出力信号ＴＣＵＴ
１が供給され、このノアゲート１０７の出力信号はノア
ゲート１０８の一方の入力端に供給される。上記ノアゲ
ート１０８の出力信号は、ノアゲート１０９の一方の入
力端に供給される。ノアゲート１０９の他方の入力端に
は上記信号ＰＲＧＭＤがインバータ１０２を介して供給
され、その出力信号が上記ノアゲート１０８の他方の入
力端及びノアゲート１１１の他方の入力端にそれぞれ供
給される。上記ノアゲート１１１の出力信号はノアゲー
ト１１２の他方の入力端に供給され、このノアゲート１
１２から信号／ＰＴＲＳＴが出力される。

【００４６】また、上記インバータ９９の出力信号はバ
イナリカウンタ１１５の入力端／ＣＩ１に供給されると
ともに、インバータ１００を介して入力端ＣＩ１に供給
される。バイナリカウンタ１１５の出力端ＣＩ，／ＣＩ
はそれぞれバイナリカウンタ１１６の入力端ＣＩ１，／
ＣＩ１に接続され、このバイナリカウンタ１１６の出力
端ＣＩ，／ＣＩはそれぞれバイナリカウンタ１１７の入
力端ＣＩ１，／ＣＩ１に接続される。上記バイナリカウ
ンタ１１５〜１１７のリセット入力端ＲＳＴにはそれぞ
れ、上記ナンドゲート８５の出力信号が供給される。上
記バイナリカウンタ１１５の出力端ＣＩから出力される
出力信号ＰＥＣＵＴ０は、ノアゲート１１４の一方の入
力端、ナンドゲート９１，９３の一方の入力端、及びイ
ンバータ１０６の入力端にそれぞれ供給される。また、
上記バイナリカウンタ１１６の出力端ＣＩから出力され
る出力信号ＰＥＣＵＴ１はナンドゲート８６，８８の一
方の入力端、及びインバータ１０４の入力端に供給され
る。また、上記バイナリカウンタ１１７の出力端／ＣＩ
から出力される出力信号／ＰＥＣＵＴ２は、ナンドゲー
ト８７の一方の入力端に供給される。上記ナンドゲート
８６の他方の入力端には信号ＤＳ１がインバータ１０１
を介して供給され、このナンドゲート８６の出力信号が
上記ナンドゲート８７の他方の入力端に供給される。そ
して、このナンドゲート８７から信号ＰＥＴＥＮＤが出
力される。

【００４７】ノアゲート１１３の一方の入力端には上記
ナンドゲート８５の出力信号が供給され、他方の入力端
には上記ナンドゲート８７の出力信号ＰＴＥＮＤが供給
され、このノアゲート１１３の出力信号はナンドゲート
９０，９２の一方の入力端に供給される。上記ナンドゲ
ート８８の他方の入力端には上記信号ＤＳ１が供給さ
れ、このナンドゲート８８の出力信号がインバータ１０
３を介してノアゲート１１４の他方の入力端、及びイン
バータ１０５の入力端に供給される。上記インバータ１
０４の出力信号は、ナンドゲート８９の他方の入力端に
供給され、このナンドゲート８９の出力信号がナンドゲ
ート９３の他方の入力端及びナンドゲート９２の第２の
入力端に供給される。上記インバータ１０５の出力信号
はナンドゲート９１の他方の入力端に供給され、上記イ
ンバータ１０６の出力信号はナンドゲート９２の第３の
入力端に供給される。各ナンドゲート９０〜９３の出力
信号は、ナンドゲート９４〜９７の一方の入力端にそれ
ぞれ供給され、これらナンドゲート９４〜９７の他方の
入力端には上記信号ＤＳ０が供給される。そして、各ナ
ンドゲート９４〜９７の出力端から書き込みデータＰＥ
０〜ＰＥ４が出力されるようになっている。書き込みデ
ータＰＥ０はＩ／Ｏ０〜Ｉ／Ｏ３へ供給され、書き込み
データＰＥ１はＩ／Ｏ８〜Ｉ／Ｏ１１へ供給される。ま
た、書き込みデータＰＥ２はＩ／Ｏ４〜Ｉ／Ｏ７へ供給
され、書き込みデータＰＥ３はＩ／Ｏ１２〜Ｉ／Ｏ１５
へ供給される。

【００４８】図５（ｂ）は、上記図５（ａ）に示した回
路における信号ＤＳ０，ＤＳ１と分割方式との関係を示
している。信号ＤＳ０として“０”レベル、信号ＤＳ１
として“０”レベルを与えると分割は行われず、１６ビ
ットの一括選択状態となる。また、信号ＤＳ０として
“０”レベル、信号ＤＳ１として“１”レベルを与えた
時にも同様に分割は行われず、１６ビットの一括選択状
態となる。これに対し、信号ＤＳ０として“１”レベ
ル、信号ＤＳ１として“０”レベルを与えると２分割と
なり、８ビット毎に選択が行われる。更に、信号ＤＳ０
として“１”レベル、信号ＤＳ１として“１”レベルを
与えると４分割となり、４ビット毎に選択が行われる。

【００４９】図６は、上記図１に示した回路におけるタ
イマー２３の詳細な構成例を示す回路図である。このタ
イマー２３は、遅延回路１２０，１２１、ナンドゲート
１２２〜１２５、インバータ１２６〜１２８、バイナリ
カウンタ１３０−０〜１３０−ｎ、インバータ１３１〜
１３３，１３５−０〜１３５−ｎ及びナンドゲート１３
４を含んで構成されている。ナンドゲート１２２の一方
の入力端には制御回路２２からイネーブル信号ＥＮが供
給され、このナンドゲート１２２の出力信号はインバー
タ１２６を介してナンドゲート１２５の一方の入力端に
クロック信号ＣＬＫとして供給される。遅延回路１２０
の出力信号は、遅延回路１２１に供給されると共に、イ
ンバータ１２７を介してナンドゲート１２３の一方の入
力端に供給される。上記遅延回路１２１の出力信号は、
ナンドゲート１２４の一方の入力端に供給され、このナ
ンドゲートの他方の入力端には上記イネーブル信号ＥＮ
が供給される。このナンドゲート１２４の出力信号は、
上記遅延回路１２０の入力端及び上記ナンドゲート１２
２の他方の入力端に供給される。上記ナンドゲート１２
３の出力信号は上記ナンドゲート１２５の他方の入力端
に供給され、このナンドゲート１２５の出力信号がイン
バータ１２８を介してクロック信号ＧＣＬＫとしてイン
バータ１３１の入力端に供給される。このインバータ１
３１の出力信号は、バイナリカウンタ１３０−１の入力
端ＣＩ１に供給されるとともに、インバータ１３２を介
して入力端／ＣＩ１に供給される。各バイナリカウンタ
１３０−０〜１３０−ｎの出力端ＣＩ，／ＣＩと入力端
ＣＩ１，／ＣＩ１はそれぞれ縦続接続されており、各バ
イナリカウンタ１３０−０〜１３０−ｎの出力端／ＣＩ
の信号がインバータ１３５−０〜１３５−ｎを介して信
号ＴＣＵＴ０〜ＴＣＵＴｎとして上記図１５（ａ）に示
した書き込み分割制御回路２６に供給される。また、ナ
ンドゲート１３４の一方の入力端には、インバータ１３
３を介して信号ＴＣＲＳＴが供給され、他方の入力端に
は書き込み分割制御回路２６の出力信号／ＰＴＲＳＴが
供給される。上記信号ＴＣＲＳＴは、状態の変化を検知
してタイマー２３をリセットするための信号であり、こ
のナンドゲート１３４の出力信号が各バイナリカウンタ
１３０−０〜１３０−ｎのリセット入力端ＲＳＴに供給
されてタイマー２３がリセットされるようになってい
る。

【００５０】図７（ａ），（ｂ）及び図８はそれぞれ、
上記図１ないし図６に示したフラッシュＥＥＰＲＯＭに
おける書き込みベリファイ動作について説明するための
もので、図７（ａ）は書き込みベリファイ動作のフロー
チャート、図７（ｂ）は入力データ、読み出しデータ及
び書き込みデータの論理関係を示す図、図８はそのタイ
ミングチャートである。

【００５１】図７（ａ）のフローチャートで示すよう
に、書き込みベリファイ動作が開始されると、書き込み
ベリファイセットアップが行われ（ステップ１）、１μ
Ｓ程度の電源設定期間を経て、書き込みベリファイ読み
出しが行われる（ステップ２）。次に、入力したデータ
と読み出したデータとが一致しているか否か比較され
（ステップ３）、一致しているときには読み出しセット
アップ（ステップ４）が行われて終了する。一方、不一
致の時には、再書き込みのサイクル数がリミットに達し
たか否か判定され（ステップ５）、リミットに達してい
ないときには入力データと読み出しデータの反転データ
との論理積をとって書き込みデータとする（ステップ
６）。このステップ６における入力データ、読み出しデ
ータ及び書き込みデータは、図７（ｂ）に示すような論
理関係となる。次に、書き込みセットアップが行われる
（ステップ７）。その後、メモリセルアレイにおけるＩ
／Ｏ０〜Ｉ／Ｏ３の４ビットに対して書き込みが行われ
（ステップ８）、Ｉ／Ｏ４〜Ｉ／Ｏ７の４ビットに対し
て書き込みが行われ（ステップ９）、Ｉ／Ｏ８〜Ｉ／Ｏ
１１の４ビットに対して書き込みが行われ（ステップ１
０）、更にＩ／Ｏ１２〜Ｉ／Ｏ１５の４ビットに対して
書き込みが行われる（ステップ１１）。上記ステップ８
からステップ１１の書き込みにおいて、メモリセルに与
える電圧は電源電圧Ｖ_DD（例えば３Ｖ）を電源回路２４
で昇圧して生成した高電圧であり、図８のタイミングチ
ャートに示すように、例えば選択されたセルトランジス
タのコントロールゲート（ワード線）に１０Ｖ、ドレイ
ン（ビット線）に５〜６Ｖが印加される。このセルトラ
ンジスタへの書き込み方法は、ホットエレクトロン注入
であり、ドレイン電流は５００μＡ／１ビット程度必要
である。書き込みは、タイマー２３に設定された書き込
み時間、例えば５μＳ程度継続される。その後、サイク
ル数に１を加算（ステップ１２）した後、ステップ１に
戻って入力データと読み出したデータとが一致するまで
上記書き込みベリファイ動作を繰り返す。そして、予め
設定されたリミット回数に達しても両データが一致しな
い場合は不良と判定し（ステップ１３）、読み出しセッ
トアップ（ステップ４）が行われて終了する。

【００５２】この第１の実施の形態では、信号ＤＳ０，
ＤＳ１のレベルに応じて１６ビットを一括選択、２分
割、または４分割し、一度に書き込みを行うメモリセル
を１６ビット、８ビット、４ビットと選択的に切り換え
ることで電源回路（昇圧回路）２４の消費電流を減らす
ようにしている。よって、電源電圧が低下したときには
分割数を多くすることにより電源回路の昇圧回路のパタ
ーン占有面積を最小限に抑えることができる。この際、
最初に選択するメモリセルと最後に選択するメモリセル
で書き込み特性の差が生じないように、ゲート電圧の昇
圧が終了してからビット線を選択するタイミング関係と
し、各ビット線当たりの選択時間が一定になるようにし
ているので、Ｉ／Ｏによる書き込み特性のばらつきも低
減できる。これによって、チップ占有面積を増大させる
ことなく電源電圧を低電圧化できる。

【００５３】なお、上述した第１の実施の形態では、信
号ＤＳ０，ＤＳ１を用いて分割を切り換えるようにした
が、これらの信号として固定レベルの電位を与えても良
く、分割数を切り換えないように回路構成することもで
きる。また、メモリセルアレイ１１を２分割と４分割に
する場合を例にとって説明したが、必要に応じて８分割
や１６分割等に拡張しても良いのは勿論である。

【００５４】［第２の実施の形態］図９は、この発明の
第２の実施の形態に係る半導体記憶装置について説明す
るためのもので、自動書き込み機能を持ったフラッシュ
ＥＥＰＲＯＭの概略的な回路構成を示すブロック図であ
る。この第２の実施の形態では、上記図１に示した回路
構成に加えて電源電圧検知回路２７を設け、この電源電
圧検知回路２７の検知結果に応じて書き込み分割制御回
路２６の動作を制御するようにしている。すなわち、自
動書き込み動作の初期に上記電源電圧検知回路２７で電
源電圧Ｖ_DDを検知し、その検知信号Ａ，Ｂを保持して
き、これらの信号Ａ，Ｂのレベルに応じて（電源電圧レ
ベルに応じて）、分割なし（Ｖ_DD高レベル）、２分割
（Ｖ_DD中間レベル）、及び４分割（Ｖ_DD低レベル）を切
り換えるようにしたものである。図９において、上記図
１と同一構成部分には同じ符号を付してその詳細な説明
は省略する。

【００５５】図１０（ａ）は、上記図９に示した回路に
おける電源電圧検知回路２７の構成例を示す回路図であ
る。この回路２７は、抵抗１４０，１４１，１４２、オ
ペアンプ１４３，１４４、及びレジスタ１４５，１４６
などから構成されている。上記抵抗１４０，１４１，１
４２は、電源Ｖ_DDと接地点Ｖ_SS間に直接接続され、電源
電圧Ｖ_DDと接地点Ｖ_SS間の電圧を抵抗分割して２つの電
位を生成する。これらの電位はそれぞれオペアンプ１４
３，１４４の反転入力端（−）に供給される。上記オペ
アンプ１４３，１４４の非反転入力端（＋）には、基準
電位Ｖ_REF が供給され、その比較出力がイネーブル信号
ＥＮに応答してレジスタ１４５，１４６にそれぞれラッ
チされる。そして、これらレジスタ１４５，１４６の出
力信号Ａ，Ｂによって書き込み分割制御回路２６による
分割動作が例えば図１０（ｂ）に示すように制御され
る。

【００５６】すなわち、例えば信号Ａ，Ｂが共に“０”
レベルの時には１６ビットが一括して選択され、信号Ａ
が“０”レベル、信号Ｂが“１”レベルのときには８ビ
ットが選択され（２分割）、信号Ａ，Ｂが“１”レベル
のときには４ビットが選択される（４分割）。

【００５７】なお、上記信号Ａ，Ｂを上記図５（ａ）に
おける信号ＤＳ０，ＤＳ１として用いれば、図５（ｂ）
に示したような分割動作も可能である。

【００５８】図１１（ａ），（ｂ）及び図１２はそれぞ
れ、上記図９及び図１０に示したフラッシュＥＥＰＲＯ
Ｍにおける書き込みベリファイ動作について説明するた
めのもので、図１１（ａ）は書き込みベリファイ動作の
フローチャート、図１１（ｂ）は入力データ、読み出し
データ及び書き込みデータの論理関係を示す図、図１２
はそのタイミングチャートである。

【００５９】図１１（ａ）のフローチャートで示すよう
に、データの書き込みを行う前に電源電圧検知回路２７
による電源電圧の検知が行われ（ステップ１）、その
後、書き込みベリファイ動作が開始されると、書き込み
ベリファイセットアップが行われ（ステップ２）、１μ
Ｓ程度の電源設定期間を経て、書き込みベリファイ読み
出しが行われる（ステップ３）。次に、入力したデータ
と読み出したデータとが一致しているか否か比較され
（ステップ４）、一致しているときには読み出しセット
アップ（ステップ５）が行われて終了する。一方、不一
致の時には、再書き込みのサイクル数がリミットに達し
たか否か判定され（ステップ６）、リミットに達してい
ないときには入力データと読み出しデータの反転データ
との論理積をとって書き込みデータとする（ステップ
７）。このステップ７における入力データ、読み出しデ
ータ及び書き込みデータは、図１１（ｂ）に示すような
論理関係となる。次に、電源電圧検知回路２７の出力信
号Ａが“１”レベルか否か判定され（ステップ８）、
“１”レベルのときには４分割に対応する書き込み動作
が行われる。すなわち、まず書き込みセットアップ（ス
テップ９）が行われた後、メモリセルアレイにおけるＩ
／Ｏ０〜Ｉ／Ｏ３の４ビットに対して書き込みが行われ
（ステップ１０）、Ｉ／Ｏ４〜Ｉ／Ｏ７の４ビットに対
して書き込みが行われ（ステップ１１）、Ｉ／Ｏ８〜Ｉ
／Ｏ１１の４ビットに対して書き込みが行われ（ステッ
プ１２）、更にＩ／Ｏ１２〜Ｉ／Ｏ１５の４ビットに対
して書き込みが行われる（ステップ１３）。上記ステッ
プ９からステップ１３の書き込みにおいて、メモリセル
に与える電圧は電源電圧Ｖ_DD（例えば３Ｖ）を電源回路
２４で昇圧して生成した高電圧であり、図１２のタイミ
ングチャートに示すように、例えば選択されたセルトラ
ンジスタのコントロールゲート（ワード線）に１０Ｖ、
ドレイン（ビット線）に５〜６Ｖが印加される。このセ
ルトランジスタへの書き込み方法は、ホットエレクトロ
ン注入であり、ドレイン電流は５００μＡ／１ビット程
度必要である。書き込みは、タイマー２３に設定された
書き込み時間、例えば５μＳ程度継続される。その後、
サイクル数に１を加算（ステップ１４）した後、ステッ
プ１に戻って入力データと読み出したデータとが一致す
るまで上記書き込みベリファイ動作を繰り返す。

【００６０】一方、上記ステップ８において“１”レベ
ルではないと判定されたときには、電源電圧検知回路２
７の出力信号Ｂが“１”レベルか否か判定される（ステ
ップ１５）。そして、“１”レベルと判定されたときに
は２分割に対応する書き込み動作が行われる。まず、書
き込みセットアップ（ステップ１６）が行われた後、メ
モリセルアレイにおけるＩ／Ｏ０〜Ｉ／Ｏ７の８ビット
に対して書き込みが行われ（ステップ１７）、Ｉ／Ｏ８
〜Ｉ／Ｏ１５の８ビットに対して書き込みが行われる
（ステップ１８）。このステップ１７とステップ１８の
書き込みにおいて、メモリセルに与える電圧はステップ
１０ないしステップ１３と同様に図１２のタイミングチ
ャートの通りである。その後、サイクル数に１を加算
（ステップ１４）した後、ステップ１に戻って入力デー
タと読み出したデータとが一致するまで上記書き込みベ
リファイ動作を繰り返す。

【００６１】更に、上記ステップ１５において、“１”
レベルではないと判定されたときには、一括書き込み動
作が行われ、メモリセルアレイにおけるＩ／Ｏ０〜Ｉ／
Ｏ１５の１６ビットに対して書き込みが行われる（ステ
ップ１９）。このステップ１９の書き込みにおいて、メ
モリセルに与える電圧は図１２のタイミングチャートの
通りである。その後、サイクル数に１を加算（ステップ
１４）した後、ステップ１に戻って入力データと読み出
したデータとが一致するまで上記書き込みベリファイ動
作を繰り返す。そして、予め設定されたリミット回数に
達しても両データが一致しない場合は不良と判定し（ス
テップ２０）、読み出しセットアップ（ステップ５）が
行われて終了する。

【００６２】このような構成によれば、電源電圧Ｖ_DDの
ワイドレンジ（例えば１．８Ｖ〜３．６Ｖ）や、加速試
験等で高電源電圧Ｖ_DDで書き込みを行う場合など、電源
電圧Ｖ_DDに応じて自動的に最適な分割方式に切り換える
ことができるため、最も低い電圧を想定した場合と比
べ、書き込み速度の最適化が図れ、書き込み時間の短
縮、テスト時間の短縮（テストコストの削減）が見込め
る。

【００６３】なお、この第２の実施の形態では、検知レ
ベルを２つ用意し、分割なし、２分割、４分割を切り換
える例を説明したが、検知レベルの個数、分割方式は任
意である。例えば、電源電圧検知回路を図１３（ａ）に
示すように構成し、検知レベルを４つ用意すれば、分割
なし、２分割、４分割、８分割、１６分割が実現可能と
なる。

【００６４】図１３（ａ）は、上記図９に示した回路に
おける電源電圧検知回路２７の他の構成例を示す回路図
である。この回路は、抵抗１５０〜１５４、オペアンプ
１５５〜１５８及びレジスタ１５９〜１６２等から構成
されている。上記抵抗１５０〜１５４は、電源Ｖ_DDと接
地点Ｖ_SS間に直接接続され、電源電圧Ｖ_DDと接地点Ｖ_SS
間の電圧を抵抗分割して４つの電位を生成する。これら
の電位はそれぞれオペアンプ１５５〜１５８の反転入力
端（−）に供給される。上記オペアンプ１５５〜１５８
の非反転入力端（＋）には、基準電位Ｖ_REF が供給さ
れ、その比較出力がイネーブル信号ＥＮＥＢＬＥに応答
してレジスタ１５９〜１６２にそれぞれラッチされる。
そして、これらレジスタ１５９〜１６２の出力信号Ａ，
Ｂ，Ｃ，Ｄによって書き込み分割制御回路２６による分
割動作が図１３（ｂ）に示すように制御される。

【００６５】すなわち、例えば信号Ａ，Ｂ，Ｃ，Ｄが全
て“０”レベルの時には１６ビットが一括して選択さ
れ、信号Ａ，Ｂ，Ｃが“０”レベル、信号Ｄが“１”レ
ベルのときには８ビットが選択され（２分割）、信号
Ａ，Ｂが“０”レベル、信号Ｃ，Ｄが“１”レベルのと
きには４ビットが選択され（４分割）、信号Ａが“０”
レベル、信号Ｂ，Ｃ，Ｄが“１”レベルのときには２ビ
ットが選択され（８分割）、更に、信号Ａ，Ｂ，Ｃ，Ｄ
が全て“１”レベルの時には１ビットが選択される（１
６分割）。

【００６６】［第３の実施の形態］図１４（ａ），
（ｂ）及び図１５はそれぞれ、この発明の第３の実施の
形態に係る半導体記憶装置について説明するためのもの
で、図１４（ａ）は自動書き込み機能を持ったフラッシ
ュＥＥＰＲＯＭにおける書き込みベリファイ動作を示す
フローチャート、図１４（ｂ）は入力データ、読み出し
データ及び書き込みデータの関係を示す図、図１５はそ
のタイミングチャートである。この第３の実施の形態の
フラッシュＥＥＰＲＯＭの基本的な回路構成は上記第２
の実施の形態と実質的に同じであるが、ベリファイ動作
が異なっている。

【００６７】図１４（ａ）のフローチャートで示すよう
に、書き込みベリファイ動作が開始されると、書き込み
ベリファイセットアップが行われ（ステップ１）、１μ
Ｓ程度の電源設定期間を経て、書き込みベリファイ読み
出しが行われる（ステップ２）。次に、入力したデータ
と読み出したデータとが一致しているか否か比較され
（ステップ３）、一致しているときには読み出しセット
アップ（ステップ４）が行われて終了する。一方、不一
致の時には、再書き込みのサイクル数がリミットに達し
たか否か判定され（ステップ５）、リミットに達してい
ないときには入力データと読み出しデータの反転データ
との論理積をとって書き込みデータとする（ステップ
６）。このステップ６における入力データ、読み出しデ
ータ及び書き込みデータは、図１４（ｂ）に示すような
論理関係となる。次に、電源電圧検知回路２７で電源電
圧が検知された後（ステップ７）、この電源電圧検知回
路２７の出力信号Ａが“１”レベルか否か判定され（ス
テップ８）、“１”レベルのときには４分割に対応する
書き込み動作が行われる。すなわち、書き込みセットア
ップ（ステップ９）が行われた後、メモリセルアレイに
おけるＩ／Ｏ０〜Ｉ／Ｏ３の４ビットに対して書き込み
が行われ（ステップ１０）、Ｉ／Ｏ４〜Ｉ／Ｏ７の４ビ
ットに対して書き込みが行われ（ステップ１１）、Ｉ／
Ｏ８〜Ｉ／Ｏ１１の４ビットに対して書き込みが行われ
（ステップ１２）、更にＩ／Ｏ１２〜Ｉ／Ｏ１５の４ビ
ットに対して書き込みが行われる（ステップ１３）。上
記ステップ１０からステップ１３の書き込みにおいて、
メモリセルに与える電圧は電源電圧Ｖ_DD（例えば３Ｖ）
を電源回路２４で昇圧して生成した高電圧であり、図１
５のタイミングチャートに示すように、例えば選択され
たセルトランジスタのコントロールゲート（ワード線）
に１０Ｖ、ドレイン（ビット線）に５〜６Ｖが印加され
る。このセルトランジスタへの書き込み方法は、ホット
エレクトロン注入であり、ドレイン電流は５００μＡ／
１ビット程度必要である。書き込みは、タイマー２３に
設定された書き込み時間、例えば５μＳ程度継続され
る。その後、サイクル数に１を加算（ステップ１４）し
た後、ステップ１に戻って入力データと読み出したデー
タとが一致するまで上記書き込みベリファイ動作を繰り
返す。

【００６８】一方、上記ステップ８において“１”レベ
ルではないと判定されたときには、電源電圧検知回路２
７の出力信号Ｂが“１”レベルか否か判定される（ステ
ップ１５）。そして、“１”レベルのときには２分割に
対応する書き込み動作が行われる。まず、書き込みセッ
トアップ（ステップ１６）が行われ、その後、メモリセ
ルアレイにおけるＩ／Ｏ０〜Ｉ／Ｏ７の８ビットに対し
て書き込みが行われ（ステップ１７）、引き続きＩ／Ｏ
８〜Ｉ／Ｏ１５の８ビットに対して書き込みが行われる
（ステップ１８）。このステップ１７とステップ１８の
書き込みにおいて、メモリセルに与える電圧はステップ
１０ないしステップ１３と同様に図１５のタイミングチ
ャートの通りである。その後、サイクル数に１を加算
（ステップ１４）した後、ステップ１に戻って入力デー
タと読み出したデータとが一致するまで上記書き込みベ
リファイ動作を繰り返す。

【００６９】更に、上記ステップ１５において、“１”
レベルではないと判定されたときには、一括書き込み動
作が行われ、メモリセルアレイにおけるＩ／Ｏ０〜Ｉ／
Ｏ１５の１６ビットに対して書き込みが行われる（ステ
ップ１９）。このステップ１９の書き込みにおいて、メ
モリセルに与える電圧は図１５のタイミングチャートの
通りである。その後、サイクル数に１を加算（ステップ
１４）した後、ステップ１に戻って入力データと読み出
したデータとが一致するまで上記書き込みベリファイ動
作を繰り返す。そして、予め設定されたリミット回数に
達しても両データが一致しない場合は不良と判定し（ス
テップ２０）、読み出しセットアップ（ステップ４）が
行われて終了する。

【００７０】すなわち、第２の実施の形態では、Ｖ_DDの
検知を自動書き込み動作初期だけに動作させていたが、
この第３の実施の形態では、書き込み動作の直前に毎回
Ｖ_DDを検知させるようにしたものである。よって、電源
電圧Ｖ_DDが書き込み途中で変化した場合にも、その電源
電圧Ｖ_DDに応じた分割方式で書き込みを行えるという効
果が得られる。

【００７１】なお、この第３の実施の形態の場合にも上
記第２の実施の形態と同様に分割数は任意に設定でき
る。

【００７２】［第４の実施の形態］図１６は、この発明
の第４の実施の形態に係る半導体記憶装置について説明
するためのもので、自動書き込み機能を持ったフラッシ
ュＥＥＰＲＯＭの概略的な回路構成を示すブロック図で
ある。この第４の実施の形態では、上述した第２の実施
の形態における電源電圧Ｖ_DDの検知信号Ａ，Ｂの代わり
に、ＥＥＰＲＯＭセル等の不揮発性のメモリセルを備え
た制御データ記憶回路２８の記憶データに基づいて制御
方式を決定するようにしたものである。

【００７３】このような構成によれば、使用する電源電
圧Ｖ_DDのレベルや加速テスト等、用途に応じて上記制御
データ記憶回路２８中のメモリセルの記憶データを書き
換えることで分割方式を自由に変更できる。これによっ
て、書き込み時間の最適化による書き込み時間の短縮、
書き込み特性のトリミングによる歩留まり向上が望め
る。

【００７４】なお、制御データ記憶回路２８を設ける代
わりに、メモリセルアレイ１１中の一部の領域を利用
し、このメモリセルに制御データを記憶するようにして
も良い。また、上記検知信号Ａ，Ｂに代えて他の制御デ
ータ、例えば電源回路２４中の昇圧回路の駆動能力を制
御するデータを記憶し、電源電圧が低下したり消費電流
が大きくなったときに昇圧回路の電流供給能力を上げ、
電源電圧が上昇したり消費電流が小さくなったときに昇
圧回路の電流供給能力を下げるように制御方式を変更し
ても良い。更に、この昇圧回路の駆動能力の制御と、分
割数の変更の両方を組み合わせればより高精度な制御が
可能となる。

【００７５】［第５の実施の形態］図１７は、この発明
の第５の実施の形態に係る半導体記憶装置について説明
するためのもので、自動書き込み機能を持ったフラッシ
ュＥＥＰＲＯＭの概略的な回路構成を示すブロック図で
ある。

【００７６】この第５の実施の形態では、上述した第２
の実施の形態における電源電圧Ｖ_DDの検知信号Ａ，Ｂの
代わりに、チップの外部から供給されるテスト信号ＴＳ
に基づいて制御方式を決定するようにしている。この場
合にも、使用する電源電圧Ｖ_DDのレベルや加速テスト
等、用途に応じて分割方式を変えることができ、書き込
み時間の最適化による時間短縮が可能となり、テストコ
スト削減が望める。

【００７７】

【発明の効果】以上説明したように、この発明によれ
ば、電源電圧が低下したときに書き込み時間の増大を抑
制できる半導体記憶装置が得られる。

【００７８】また、チップ占有面積を増大させることな
く電源電圧を低電圧化できる半導体記憶装置が得られ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、自動書き込み機能
を持ったフラッシュＥＥＰＲＯＭの概略的な回路構成を
示すブロック図。

【図２】図１に示したフラッシュＥＥＰＲＯＭにおい
て、この発明に直接的に関係する要部を示すもので、図
１に示した回路におけるメモリセルアレイ、ロウデコー
ダ、カラムデコーダ、センスアンプ、書き込みデータ生
成回路、書き込みスイッチ及び電源回路を抽出し、一部
の回路構成を詳細に示す回路図。

【図３】（ａ）図は図１及び図２に示した回路における
データレジスタ、書き込みデータ生成回路、ベリファイ
回路及び書き込みスイッチの詳細な構成例をｉビット目
に着目して示す回路図、（ｂ）図は（ａ）図に示した回
路における各信号の論理レベルを示す図。

【図４】図３に示したベリファイ回路の全体の回路図。

【図５】図１に示した回路における書き込み分割制御回
路の詳細な構成を示す回路図。

【図６】図１に示した回路におけるタイマーの詳細な構
成例を示す回路図。

【図７】図１ないし図６に示したフラッシュＥＥＰＲＯ
Ｍにおけるベリファイ動作について説明するためのもの
で、（ａ）図は書き込みベリファイ動作のフローチャー
ト、（ｂ）図は入力データ、読み出しデータ及び書き込
みデータの関係を示す図。

【図８】図１ないし図６に示したフラッシュＥＥＰＲＯ
Ｍにおけるベリファイ動作について説明するためのタイ
ミングチャート。

【図９】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、自動書き込み機能
を持ったフラッシュＥＥＰＲＯＭの概略的な回路構成を
示すブロック図。

【図１０】（ａ）図は図９に示した回路における電源電
圧検知回路の構成例を示す回路図、（ｂ）図はレジスタ
の出力信号と分割動作との関係を示す図。

【図１１】図９及び図１０に示したフラッシュＥＥＰＲ
ＯＭにおけるベリファイ動作について説明するためのも
ので、（ａ）図は書き込みベリファイ動作のフローチャ
ート、（ｂ）図は入力データ、読み出しデータ及び書き
込みデータの関係を示す図。

【図１２】図９及び図１０に示したフラッシュＥＥＰＲ
ＯＭにおけるベリファイ動作について説明するためのタ
イミングチャート。

【図１３】（ａ）図は図９に示した回路における電源電
圧検知回路の他の構成例を示す回路図、（ｂ）図はレジ
スタの出力信号と分割動作との関係を示す図。

【図１４】この発明の第３の実施の形態に係る半導体記
憶装置について説明するためのもので、（ａ）図は自動
書き込み機能を持ったフラッシュＥＥＰＲＯＭにおける
書き込みベリファイ動作を示すフローチャート、（ｂ）
図は入力データ、読み出しデータ及び書き込みデータの
関係を示す図。

【図１５】自動書き込み機能を持ったフラッシュＥＥＰ
ＲＯＭにおける書き込みベリファイ動作を説明するため
のタイミングチャート。

【図１６】この発明の第４の実施の形態に係る半導体記
憶装置について説明するためのもので、自動書き込み機
能を持ったフラッシュＥＥＰＲＯＭの概略的な回路構成
を示すブロック図。

【図１７】この発明の第５の実施の形態に係る半導体記
憶装置について説明するためのもので、自動書き込み機
能を持ったフラッシュＥＥＰＲＯＭの概略的な回路構成
を示すブロック図。

【図１８】自動書き込み機能を持った従来のフラッシュ
ＥＥＰＲＯＭの概略的な回路構成を示すブロック図。

【図１９】自動書き込み時の動作を説明するためのもの
で、（ａ）図はフローチャート、（ｂ）図は入力デー
タ、読み出しデータ及び書き込みデータの論理関係を示
す図。

【図２０】自動書き込み時の動作を説明するためのタイ
ミングチャート。

【符号の説明】

１１…メモリセルアレイ、１２…ロウデコーダ、１３…
カラムデコーダ、１４…アドレスレジスタ、１５…マル
チプレクサ、１６…コマンドレジスタ、１７…センスア
ンプ、１８…Ｉ／Ｏバッファ、１９…データレジスタ、
２０…書き込みデータ生成回路、２１…書き込みスイッ
チ、２２…制御回路、２３…タイマー、２４…電源回路
（昇圧手段）、２５…ベリファイ回路、２６…書き込み
分割制御回路（書き込み分割制御手段）、２７…電源電
圧検知回路（電源電圧検知手段）、２８…制御データ記
憶回路（制御データ記憶手段、分割数記憶手段）。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 自動書き込み機能を有し、書き込み時に
   電源電圧を昇圧した電位を使用する半導体記憶装置にお
   いて、 電源電圧を昇圧して書き込み用の高電圧を発生する昇圧
   手段と、 データの書き込み時に、入力データをビット線に供給す
   るか否かを制御するビット線書き込みスイッチを選択的
   にオン／オフ制御することにより、ビット線の選択タイ
   ミングをずらし、書き込みを複数回に分割して行うため
   の書き込み分割制御手段と、 前記書き込み分割制御手段で選択されたビット線に接続
   されているメモリセルに、前記昇圧手段から出力された
   高電圧を与えてデータを書き込む書き込み手段とを具備
   することを特徴とする半導体記憶装置。
2. 【請求項２】 前記書き込み手段により書き込みが行わ
   れるメモリセルのワード線の昇圧が終了した後で、前記
   書き込み分割制御手段により最初のビット線の選択を行
   うことを特徴とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記書き込み分割手段で複数回に分割し
   て選択した各ビット線の選択時間はそれぞれ、実質的に
   等しいことを特徴とする請求項１または２に記載の半導
   体記憶装置。
4. 【請求項４】 前記昇圧手段で昇圧する電源電圧を検知
   する電源電圧検知手段を更に具備し、前記電源電圧検知
   手段で検知した電源電圧のレベルに基づいて制御方式を
   変更することを特徴とする請求項１ないし３いずれか１
   つの項に記載の半導体記憶装置。
5. 【請求項５】 データの書き込みを行う前に、前記昇圧
   手段で昇圧する電源電圧を検知する電源電圧検知手段を
   更に具備し、前記電源電圧検知手段で検知した電源電圧
   のレベルが低い時に前記書き込み分割制御手段による分
   割数を増加させ、高いときに分割数を減少させることを
   特徴とする請求項１ないし３いずれか１つの項に記載の
   半導体記憶装置。
6. 【請求項６】 前記昇圧手段で昇圧する電源電圧を検知
   する電源電圧検知手段を更に具備し、自動書き込みの開
   始直後に前記電源電圧検知手段で電源電圧を検知し、検
   知した電源電圧のレベルが低い時に前記書き込み分割制
   御手段による分割数を増加させ、高いときに分割数を減
   少させることを特徴とする請求項１ないし３いずれか１
   つの項に記載の半導体記憶装置。
7. 【請求項７】 制御方式を記憶する制御データ記憶手段
   を更に具備し、この制御データ記憶手段に記憶された制
   御方式に基づいて制御方式を変更することを特徴とする
   請求項１ないし３いずれか１つの項に記載の半導体記憶
   装置。
8. 【請求項８】 前記制御データ記憶手段はＥＥＰＲＯＭ
   セルを備え、このＥＥＰＲＯＭセルに制御データを記憶
   することを特徴とする請求項７に記載の半導体記憶装
   置。
9. 【請求項９】 前記書き込み分割制御手段による分割数
   を記憶する分割数記憶手段を更に具備し、この分割数記
   憶手段に記憶された分割数に基づいて前記書き込み分割
   制御手段による分割数を変更することを特徴とする請求
   項１ないし３いずれか１つの項に記載の半導体記憶装
   置。
10. 【請求項１０】 前記分割数記憶手段はＥＥＰＲＯＭセ
    ルを備え、このＥＥＰＲＯＭセルに分割数を記憶するこ
    とを特徴とする請求項９に記載の半導体記憶装置。
11. 【請求項１１】 前記書き込み分割制御手段は、テスト
    信号に基づいて分割数を制御することを特徴とする請求
    項１ないし３いずれか１つの項に記載の半導体記憶装
    置。