WO2010134141A1 - 半導体記憶装置 - Google Patents

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諏訪仁史
圓山敬史
小野貴史
新田忠司
西川和予
上南雅裕
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パナソニック株式会社
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    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells

Definitions

  • the present invention relates to a semiconductor memory device having electrically writable and erasable memory cells and using a voltage obtained by boosting a power supply voltage during writing and erasing operations.
  • NROM Non-volatile Read-Only Memory
  • ONO film a composite structure of a nitride film and an oxide film
  • Patent Document 1 As a method for performing efficient writing to the NROM memory cell, a method of changing the drain voltage stepwise has been proposed (see, for example, Patent Document 1).
  • Patent Documents As a method of reducing write failures when the power supply voltage drops, a method of monitoring the output voltage of the boosted voltage and reducing the number of write bits when the output voltage drops has been proposed (for example, Patent Documents). 2).
  • Patent Document 1 In a write operation of a semiconductor memory device, as shown in Patent Document 1, when writing a memory cell by changing a drain voltage stepwise, when a power supply voltage is lower than the drain voltage, a booster circuit is provided inside the chip. Since it is necessary to supply the drain voltage with mounting, it is necessary to increase the capacity of the booster circuit to increase the number of bits to be written at the same time to shorten the writing time, which increases the chip area.
  • Patent Document 2 it is necessary to provide a voltage detection circuit for detecting the voltage and switching the number of bits, and there is a problem that the chip area increases.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor memory device having a booster circuit, which can speed up writing and erasing times and reduce the chip area. Is to provide.
  • the present inventors have a correspondence relationship between the output voltage of the booster circuit that serves as a data write voltage or erase voltage for the storage area such as a memory cell and the current supply capability of the booster circuit.
  • the output voltage of the booster circuit to the storage area is low, the current supply capacity of the booster circuit is sufficient, and when the output voltage of the booster circuit to the storage area increases, the current supply capacity of the booster circuit decreases. Focusing on the configuration, the number of bits to be written is changed in accordance with the value of the write voltage in the case of data writing to the storage area, and the erase unit is changed in accordance with the value of the erase voltage in the case of erasing the data in the storage area. By adopting this method, the writing time and the erasing time are increased while the current supply capability of the booster circuit is fully exhibited.
  • the semiconductor memory device of the present invention generates the write voltage by a storage area including a plurality of storage elements and a voltage adjustment signal that adjusts a data write voltage to the storage elements in the storage area, and A write voltage generation circuit to be applied and supplied to the area, a booster circuit for boosting a power supply voltage and supplying a voltage necessary for the write voltage generation circuit, and changing the number of write bits in the storage area according to the voltage adjustment signal And a bit number adjusting circuit.
  • the bit number adjustment circuit reduces the number of write bits when the voltage adjustment signal selects a higher voltage value than two or more kinds of preset voltage values. When the low voltage value is selected, the number of write bits is increased.
  • the bit number adjustment circuit for setting the number of write bits to the optimum value is provided by the voltage adjustment signal for determining the output voltage of the write voltage generation circuit, the output voltage set by the voltage adjustment signal is low. In some cases, the number of write bits can be increased, and the capacity of the booster circuit can be used to the maximum.
  • the semiconductor memory device of the present invention generates the write voltage by a voltage adjustment signal for adjusting a data write voltage to the storage element of the storage area and the storage element of the storage area, and stores the write voltage in the previous storage area.
  • a write voltage generation circuit to be applied a booster circuit for boosting a power supply voltage and supplying a voltage necessary for the write voltage generation circuit, a pulse count circuit for counting the number of write voltage applications by the write voltage generation circuit, And a bit number adjusting circuit for changing a write bit number of the storage area in accordance with a count number of the pulse count circuit.
  • the write voltage increases every time the write voltage is applied, and the bit number adjustment circuit has a pulse count number counted by the pulse count circuit equal to or greater than a preset pulse count number. Then, the number of write bits is reduced.
  • the number of write bits can be set to the optimum value in conjunction with the write pulse count value, so that the capacity of the booster circuit can be maximized. It becomes possible to use it.
  • the semiconductor memory device of the present invention generates the erasing voltage by a storage area composed of a plurality of storage elements and a voltage adjustment signal for adjusting an erasing voltage of data to the storage elements in the storage area, and stores the erasing voltage in the storage area.
  • An erase voltage generating circuit to be applied, a booster circuit for boosting a power supply voltage and supplying a voltage necessary for the erase voltage generating circuit, and an erase unit for changing the erase unit of the storage area in accordance with the voltage adjustment signal An adjustment circuit is provided.
  • the erasing unit adjustment circuit reduces the erasing unit when the voltage adjustment signal selects a high voltage value with respect to two or more kinds of preset voltage values. When the voltage value is selected, the erase unit is increased.
  • the erase unit adjustment circuit that sets the erase unit of the storage area to the optimum value by the voltage adjustment signal that determines the output voltage of the erase voltage generation circuit is provided, so that the voltage supply set by the voltage adjustment signal is provided.
  • the capacity of the booster circuit can be used to the maximum by increasing the erase unit.
  • the semiconductor memory device of the present invention generates the erase voltage by a storage area composed of a plurality of storage elements and a voltage adjustment signal that determines an erase voltage of data to the storage elements in the storage area, and the storage area
  • an erasing unit adjusting circuit for changing an erasing unit of the storage area in accordance with a count number of the pulse count circuit.
  • the erase voltage increases every time the erase voltage is applied, and the erase unit adjustment circuit has a pulse count number counted by the pulse count circuit equal to or greater than a preset pulse count number. Then, the erase unit is set to be small.
  • the erase unit when the drain voltage increases every time the erase pulse is applied, the erase unit can be set to the optimum value in conjunction with the erase pulse count value, so that the capacity of the booster circuit can be used to the maximum. It becomes possible to do.
  • the bit number adjustment circuit for setting the write bit number to the optimum value by the voltage adjustment signal for determining the output voltage of the write voltage generation circuit is provided, it is set by the voltage adjustment signal. If the output voltage is low, the number of write bits can be increased, and the booster circuit can be used to the fullest. Therefore, when the write voltage is low, the write time can be shortened by increasing the number of write bits. Further, since the boosting capability can be optimized by a trade-off with the required speed, the booster circuit area can be reduced.
  • the number of write bits can be set to an optimum value in accordance with the write pulse count value. Therefore, the ability of the booster circuit can be used to the maximum according to the number of write pulse counts, and the same effect as the above-described invention can be achieved.
  • the erase unit adjustment circuit for setting the erase unit in the storage area to the optimum value by the voltage adjustment signal for determining the output voltage of the erase voltage generation circuit is provided, so that the erase set by the voltage adjustment signal is provided.
  • the output voltage of the voltage generation circuit is low, it is possible to increase the capacity of the booster circuit by increasing the erase unit of the storage area. Therefore, when the erase voltage is low, the erase time can be shortened by increasing the erase unit. Further, since the boosting capability can be optimized by a trade-off with the required speed, the booster circuit area can be reduced.
  • the erase unit of the storage area when the erase voltage increases every time the erase pulse is applied, the erase unit of the storage area can be set to the optimum value in accordance with the erase pulse count value. Therefore, the capacity of the booster circuit can be used to the maximum according to the erase pulse count, and the same effect as the above-described invention can be obtained.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of a semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of a semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 5 is a flowchart showing a write operation of the semiconductor memory device according to the first embodiment.
  • FIG. 6 is a timing chart of the write operation of the semiconductor memory device.
  • FIG. 7 is a flowchart showing a write operation of the semiconductor memory device according to the second embodiment.
  • FIG. 5 is a flowchart showing a write operation of the semiconductor memory device according to the first embodiment.
  • FIG. 6 is a timing chart of the write operation of the semiconductor memory device.
  • FIG. 7 is a flowchart showing a write
  • FIG. 8 is a flowchart showing the erase operation of the semiconductor memory device according to the third embodiment.
  • FIG. 9 is a timing chart of the erase operation of the semiconductor memory device.
  • FIG. 10 is a flowchart showing the erase operation of the semiconductor memory device according to the fourth embodiment.
  • FIG. 11 is a diagram showing the relationship between the current supply capability of the booster circuit and the output voltage.
  • the current consumption amount is determined according to the output voltage of the booster circuit. To change.
  • FIG. 11 shows the relationship between the current supply capability of the booster circuit and the output voltage.
  • the current supply capability of the booster circuit is generally that when the horizontal axis is the current supply capability and the vertical axis is the output voltage, the current supply capability is present when the output voltage is low. As the voltage increases, the current supply capability decreases.
  • the solid line in FIG. 11 shows the relationship between the output voltage of the write voltage generation circuit of the present invention and the number of write bits
  • the thin broken line shows the relationship between the conventional output voltage and the number of write bits.
  • the number of write bits was constant regardless of the output voltage of the booster circuit.
  • the set voltage of the write voltage is low, the current supply capability of the booster circuit is sufficient. Therefore, in the present invention, the number of write bits to be selected is increased, while when the set voltage of the write voltage is high, the booster circuit is supplied. Since the capability decreases, the number of write bits to be selected is reduced to adjust the number of write bits according to the capability of the booster circuit. Thereby, the writing time can be shortened and the area can be reduced by optimizing the booster circuit.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor memory device according to the first embodiment of the present invention.
  • the semiconductor memory device includes a memory cell array (storage area) 101 composed of a plurality of nonvolatile memories (storage elements), a row decoder 102 for selecting an arbitrary memory cell row, and a column decoder 103 for selecting an arbitrary memory cell column.
  • a write data generation circuit 106 that selects a write bit from the write data and generates a write bit selection signal, and a voltage adjustment from the control circuit 111 to be described later
  • the write voltage is generated by the signal and the write switch 109, a write voltage generation circuit 107 supplied to 109, a booster circuit 108 that boosts the power supply voltage VDD to supply a necessary voltage to the write voltage generation circuit 107, and a write bit selection signal from the write data generation circuit 106.
  • the write switch circuit 109 for supplying the output voltage of the write voltage generation circuit 107 to the memory cell, and the read data from the memory cell and the data DIN from the input data latch circuit 105 are compared, thereby matching the write data.
  • the write verify (Verify) circuit 110 for judging the mismatch and the output result of the write verify circuit 110 control whether or not the next write is performed, and sets the write voltage necessary for writing to the memory cell.
  • a control circuit 111 for outputting a voltage adjustment signal; By a number of bits adjustment circuit 112 to change the number of bits to be written simultaneously in response to voltage adjustment signal of the control circuit 111 of, and.
  • the write verify circuit 110 After initialization of the write voltage adjustment signal (step 501) and initialization of the pulse count number (step 502), the write verify circuit 110 reads the expected write value taken into the input data latch circuit 105 and the sense read from the memory cell. A verify operation (step 503) is performed in which the data of the amplifier 104 is compared to determine whether they match.
  • step 505 the determination result by the verify operation is determined (step 505), and if they match, the write operation is terminated (PASS END).
  • step 506 it is next determined whether or not the write count has reached the maximum value (step 506), and the write operation is also terminated when the limit has been reached (FAIL END). ).
  • the number of bits to be written is determined by the bit number adjustment circuit 112 according to the set value of the write voltage adjustment signal from the control circuit 111 (step 507).
  • bit number determined by the bit number adjusting circuit 112 is 2 bits (step 508). If the bit number is 2 bits, the first 2 bits (BIT0 ⁇ 1) is written (step 509), the next 2 bits (BIT2-3) are written (step 510), and the next 2 bits (BIT4-5) are written (step 509). 511) After that, the next 2 bits (BIT6-7) are written (step 512).
  • step 513 it is determined whether or not the number of bits determined by the bit number adjustment circuit 112 is 4 bits (step 513). If the number of write bits determined by the bit number adjustment circuit 112 is 4 bits, The first 4 bits (BIT0-3) are written (step 514), and then the next 4 bits (BIT4-7) are written (step 515).
  • bit number determined by the bit number adjusting circuit 112 is not 4 bits, writing is performed for all 8 bits (BIT0-7) of the write data (step 516). Thereafter, the pulse count is incremented by 1 (step 517), and the set value of the write voltage is determined (step 518). If the write voltage is the maximum value, the verify operation is returned. If the write voltage is not the maximum value, the write operation is performed. After changing the voltage adjustment signal and increasing the write voltage (step 519), the process returns to the verify operation, and the write operation is repeated until the input data matches the read data.
  • the number of bits to be simultaneously written is changed according to the set value of the write voltage adjustment signal (VPPDRM) from the control circuit 111, and the write voltage application in the steps 509 to 512, 514 to 515, and 517 is performed.
  • write data is divided into the number of write bits and applied to the drain of the selected memory cell.
  • the write voltage adjustment signal (VPPDTRM) is changed to increase the write voltage setting voltage.
  • FIG. 2 is a block diagram showing a configuration of a semiconductor memory device according to the second embodiment of the present invention.
  • the semiconductor memory device includes a memory cell array 201 composed of a plurality of nonvolatile memories, a row decoder 202 for selecting an arbitrary memory cell row, a column decoder 203 for selecting an arbitrary memory cell column, a row decoder 202 and a column decoder.
  • a plurality of sense amplifiers 204 that detect data of an arbitrary memory cell selected by 203, an input data latch circuit 205 that latches external write data, and a bit number adjustment signal from a bit number adjustment circuit 212 described later.
  • a write voltage is generated by a write data generation circuit 206 that selects a write bit from write data and generates a write bit selection signal and a voltage adjustment signal from a control circuit 211, which will be described later, for each write bit number corresponding to the write data.
  • Write power supplied to the switch circuit 209 A generation circuit 207, a booster circuit 208 that boosts a power supply voltage and supplies a voltage necessary for the write voltage generation circuit 207, and a memory cell corresponding to a write bit selection signal from the write data generation circuit 206
  • the write switch circuit 209 that applies and supplies the output voltage of the write voltage generation circuit 207 and the read data from the sense amplifier 204 and the data from the input data latch circuit 205 are compared to determine whether the write data matches or does not match.
  • a pulse counting circuit 213 which counts the write voltage application times to the memory cell, in accordance with the count number of the pulse counting circuit 213, by the number of bits adjusting circuit 212 to change the number of bits to be written at the same time, constructed. For example, when the count number of the pulse count circuit 213 becomes equal to or greater than a predetermined count number set in advance, the bit number adjustment circuit 212 reduces the number of bits to be written at the same time as the count number of the pulse count circuit 213 increases. Reduce the number of bits to be written.
  • step 707 is a step of determining the number of write bits in accordance with the write pulse count number.
  • a pulse is used instead of the write voltage adjustment signal VPPDTRM in the first embodiment. The portion for changing the number of write bits depending on the count number of the count circuit 213 is different from that of the first embodiment.
  • steps 701 to 719 in FIG. 7 correspond to steps 501 to 519 in FIG.
  • the number of write bits can be changed in accordance with the write voltage that changes as the pulse count number increases, and the same effect as in the first embodiment can be obtained.
  • FIG. 3 is a block diagram showing a configuration of a semiconductor memory device according to the third embodiment of the present invention.
  • the semiconductor memory device includes a memory cell array 301 including a plurality of memory cell blocks each including a plurality of nonvolatile memories, a row decoder 302 for selecting an arbitrary memory cell row, and a column for selecting an arbitrary memory cell column.
  • Decoder 303 a plurality of sense amplifiers 304 connected to each memory cell block and detecting data of an arbitrary memory cell selected by row decoder 302 and column decoder 303, and an erase unit adjustment circuit 311 described later
  • An erasing unit dividing circuit 305 that divides the memory cell array 301 into erasing units by the number specified by the unit adjusting signal, and an erasing voltage that is generated by a voltage adjusting signal from a control circuit 310 described later and supplied to the erasing switch circuit 308
  • the voltage generation circuit 306 boosts the power supply voltage VDD to generate the erase voltage.
  • a booster circuit 307 for supplying a voltage necessary for the circuit 306; an erase switch circuit 308 for supplying an output voltage of the erase voltage generation circuit 306 to a memory cell corresponding to the erase unit divided by the erase unit divider circuit 305;
  • An erase verify circuit 309 that confirms that read data from the amplifier 304 is in an erased state and determines whether or not the erase is completed, and controls whether or not to perform the next erase based on the output result of the erase verify circuit 309 Then, a control circuit 310 that outputs a voltage adjustment signal that sets a voltage necessary for erasing the memory cell, and an erase unit adjustment circuit 311 that adjusts the erase unit of the memory cell array 301 to be simultaneously erased according to the erase voltage adjustment signal. It is constituted by.
  • the erase verify circuit 309 reads the sense amplifier 304 read from the memory cell. A verify operation for confirming whether data has been erased is performed (step 803).
  • step 805 the determination result by the verify operation is determined (step 805), and if erased, the erase operation ends (PASS END).
  • step 806 it is next determined whether or not the number of times of erasing has reached the limit (step 806), and the erasing operation is also terminated when the limit has been reached (FAIL END).
  • the erase unit adjustment circuit 311 next determines the erase unit based on the set value of the erase voltage adjustment signal (step 807).
  • the erase unit dividing circuit 305 determines whether there are two erase units (SA) determined by the erase unit adjusting circuit 311 (step 808).
  • the first two erase units (SA0-1) are erased (step 809), the next two erase units (SA2-3) are erased (step 810), and the next two erase units (SA4) are further erased. ⁇ 5) is erased (step 811), and then the next two erase units (SA6-7) are erased (step 812).
  • the erase unit dividing circuit 305 determines whether the number of erase units determined by the erase unit adjustment circuit 311 is four (step 813). If the number of erase units is four, the first four of the erase units are determined. The erase unit (SA0-3) is erased (step 814), and then the next four erase units (SA4-7) are erased (step 815).
  • the pulse count is incremented by 1 (step 817), the set value of the erase voltage is determined (step 818), and if the erase voltage is the maximum value, the verify operation is returned, and if the erase voltage is not the maximum value, the erase is performed.
  • the process returns to the verify operation, and the erase operation is repeated until the input data matches the read data.
  • the number of erase units selected simultaneously is changed according to the set value of the erase voltage adjustment signal VPPDTRM, and the erase voltage is applied in the erase voltage application steps of the above steps 809 to 812, 814 to 815 and 817.
  • the unit is divided and the erase voltage is applied to the drain of the selected memory cell.
  • the voltage adjustment signal VPPDTRM is changed to raise the set voltage of the erase voltage.
  • FIG. 4 is a block diagram showing a configuration of a semiconductor memory device according to the fourth embodiment of the present invention.
  • the semiconductor memory device includes a memory cell array 401 including a plurality of memory cell blocks each including a plurality of nonvolatile memories, a row decoder 402 for selecting an arbitrary memory cell row, and a column for selecting an arbitrary memory cell column.
  • An erase unit dividing circuit 405 that divides the erase unit into the number specified by the erase unit adjustment signal, and an erase voltage generation that supplies an erase voltage to the erase switch circuit 408 by generating an erase voltage from an erase voltage adjustment signal from the control circuit 410 described later. It is necessary for the erasure voltage generation circuit 406 to boost the circuit 406 and the power supply voltage VDD.
  • a control circuit 410 that outputs an erase voltage adjustment signal for setting a voltage necessary for erasing the memory cell, a pulse count circuit 412 that counts the number of times of erase voltage application by the erase switch circuit 408, and a count of the pulse count circuit 412
  • An erase unit adjustment circuit 411 that adjusts erase units to be erased simultaneously according to the number Constructed.
  • step 1007 except for the part where the erase unit is changed by the pulse count number of the pulse count circuit 412 instead of the voltage adjustment signal of the third embodiment, it is the same as the third embodiment. Yes, steps 1001 to 1019 in FIG. 10 correspond to steps 801 to 819 in FIG.
  • the erase unit can be changed in accordance with the erase voltage that changes as the pulse count number increases, so the same effect as in the third embodiment can be obtained.
  • the semiconductor memory has a booster circuit and can vary the current consumption with respect to an arbitrarily set voltage set value.
  • the present invention can be applied to any apparatus.
  • the present invention includes a booster circuit, and in a semiconductor memory device that performs writing and erasing of memory cells using the output voltage of the boosting circuit, the chip area can be reduced and the writing and erasing times can be increased. It is useful for conversion.

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Abstract

　半導体集積回路において、書き込み電圧生成回路１０７は、昇圧回路１０８の出力電圧を受け、メモリセルへの書き込み電圧を生成する。この書き込み電圧が低い場合には、ビット数調整回路１１２により、メモリセルの書き込みビット数を増加させて書き込む。一方、前記メモリセルへの書き込み電圧が高くなれば、ビット数調整回路１１２により、メモリセルの書き込みビット数を減少させて書き込む。昇圧回路の電流供給能力が有効に活用されながら、昇圧回路の面積削減及び書き込み時間の高速化が図られる。

Description

半導体記憶装置
　本発明は、電気的に書き込み、消去可能なメモリセルを有し、書き込み、消去動作時において電源電圧を昇圧した電圧を利用する半導体記憶装置に関する。
　従来、フラッシュメモリやＥＥＰＲＯＭなどの不揮発性メモリでは、ポリシリコン等の電気伝導体をデータ蓄積手段として使用するフローティングゲート型メモリセルが採用されている。また、近年、集積度と信頼性を高めるために、絶縁体であるＯＮＯ膜（窒化膜と酸化膜の複合構造）をデータ蓄積手段として使用するＮＲＯＭ（Nitride Read-Only Memory）型メモリセルが注目されている。
　ＮＲＯＭメモリセルの効率的な書き込みを行う方法としては、ドレイン電圧を段階的に変化させる手法が提案されている（例えば、特許文献１参照）。
　また、電源電圧が降下した場合の書き込み不良を低減する方法として、昇圧電圧の出力電圧をモニターし、出力電圧が低下した場合において書き込みビット数を低減する方法が提案されている（例えば、特許文献２参照）。
特表２００４－５０３０４０号公報 特許第４１２４６９２号明細書
　半導体記憶装置の書き込み動作において、特許文献１に示されるように、ドレイン電圧を段階的に変化させてメモリセルの書き込みを行う場合、電源電圧がドレイン電圧より低い場合には、チップ内部に昇圧回路を搭載してドレイン電圧を供給する必要があるため、同時に書き込むビット数を増加させて書き込み時間を短縮しようとすると、昇圧回路の能力を増やす必要があり、チップ面積が増大するという課題がある。
　また、チップ面積を縮小するために、書き込みビット数を制限すると、昇圧回路の能力があるドレイン電圧よりも低い場合において、昇圧回路の能力が十分に発揮できず、書き込み時間が増大するといった課題がある。
　また、特許文献２に示すような構成では、電圧を検知してビット数を切り替えるための電圧検出回路を設ける必要があり、チップ面積が増大するといった課題がある。
　本発明は前記のような課題に鑑みてなされたものであり、その目的は、昇圧回路を有する半導体記憶装置において、書き込み、消去時間の高速化、及びチップ面積の削減を可能とする半導体記憶装置を提供することにある。
　前記目的を達成するため、本発明者等は、メモリセル等の記憶領域へのデータの書き込み電圧又は消去電圧となる昇圧回路の出力電圧と、その昇圧回路の電流供給能力とは対応関係が存在し、記憶領域への昇圧回路の出力電圧が低い場合には昇圧回路の電流供給能力は十分にあり、記憶領域への昇圧回路の出力電圧が高くなると昇圧回路の電流供給能力は減少する事実に着目し、記憶領域へのデータ書き込みの場合には書き込み電圧の値に応じて書き込みビット数を変更し、記憶領域のデータ消去の場合には消去電圧の値に応じて消去単位を変更する構成を採用して、昇圧回路の電流供給能力を十分に発揮しつつ書き込み時間や消去時間の高速化を図ることとする。
　具体的に、本発明の半導体記憶装置は、複数の記憶素子からなる記憶領域と、前記記憶領域の記憶素子へのデータの書き込み電圧を調整する電圧調整信号により前記書き込み電圧を生成し、前記記憶領域に印加供給する書き込み電圧生成回路と、電源電圧を昇圧して、前記書き込み電圧生成回路に必要な電圧を供給する昇圧回路と、前記電圧調整信号に応じて前記記憶領域の書き込みビット数を変更するビット数調整回路とを備えたことを特徴とする。
　本発明は、前記半導体記憶装置において、前記ビット数調整回路は、前記電圧調整信号が予め設定された二種類以上の電圧値に対し、高い電圧値を選択した場合には前記書き込みビット数を減少させ、低い電圧値を選択した場合は前記書き込みビット数を増加させることを特徴とする。
　以上により、本発明では、書き込み電圧生成回路の出力電圧を決定する電圧調整信号によって書き込みビット数を最適値に設定するビット数調整回路を設けたので、電圧調整信号により設定された出力電圧が低い場合において、書き込みビット数を増加させることができ、昇圧回路の能力を最大限に使用することが可能になる。
　また、本発明の半導体記憶装置は、複数の記憶素子からなる記憶領域と、前記記憶領域の記憶素子へのデータの書き込み電圧を調整する電圧調整信号により前記書き込み電圧を生成し、前記憶領域に印加供給する書き込み電圧生成回路と、電源電圧を昇圧して、前記書き込み電圧生成回路に必要な電圧を供給する昇圧回路と、前記書き込み電圧生成回路による書き込み電圧印加回数をカウントするパルスカウント回路と、前記パルスカウント回路のカウント数に応じて前記記憶領域の書き込みビット数を変更するビット数調整回路とを備えたことを特徴とする。
　本発明は、前記半導体記憶装置において、前記書き込み電圧は前記書き込み電圧の印加毎に上昇し、前記ビット数調整回路は、前記パルスカウント回路によりカウントしたパルスカウント数が予め設定されたパルスカウント数以上になると、前記書き込みビット数を減少させることを特徴とする。
　以上により、本発明では、書き込み電圧の印加毎にドレイン電圧が上昇する場合において、書き込みパルスカウント値に連動して書き込みビット数を最適値に設定することができるので、昇圧回路の能力を最大限に使用することが可能になる。
　更に、本発明の半導体記憶装置は、複数の記憶素子からなる記憶領域と、前記記憶領域の記憶素子へのデータの消去電圧を調整する電圧調整信号により前記消去電圧を生成し、前記記憶領域に印加供給する消去電圧生成回路と、電源電圧を昇圧して、前記消去電圧生成回路に必要な電圧を供給する昇圧回路と、前記電圧調整信号に応じて前記記憶領域の消去単位を変更する消去単位調整回路を備えたことを特徴とする。
　本発明は、前記半導体記憶装置において、前記消去単位調整回路は、前記電圧調整信号が予め設定された二種類以上の電圧値に対し、高い電圧値を選択した場合は消去単位を小さくし、低い電圧値を選択した場合は消去単位を大きくすることを特徴とする。
　以上により、本発明では、消去電圧生成回路の出力電圧を決定する電圧調整信号によって記憶領域の消去単位を最適値に設定する消去単位調整回路を設けたので、電圧調整信号により設定された電圧供給回路の出力電圧が低い場合において、消去単位を大きくすることにより、昇圧回路の能力を最大限に使用することが可能になる。
　加えて、本発明の半導体記憶装置は、複数の記憶素子からなる記憶領域と、前記記憶領域の記憶素子へのデータの消去電圧を決定する電圧調整信号により前記消去電圧を生成し、前記記憶領域に印加供給する消去電圧生成回路と、電源電圧を昇圧して、前記消去電圧生成回路に必要な電圧を供給する昇圧回路と、前記消去電圧生成回路による消去電圧印加回数をカウントするパルスカウント回路と、前記パルスカウント回路のカウント数に応じて前記記憶領域の消去単位を変更する消去単位調整回路を具備することを特徴とする。
　本発明は、前記半導体記憶装置において、前記消去電圧は前記消去電圧の印加毎に上昇し、前記消去単位調整回路は、前記パルスカウント回路によりカウントしたパルスカウント数が予め設定されたパルスカウント数以上になると、前記消去単位を小さく設定することを特徴とする。
　以上により、本発明では、消去パルス印加毎にドレイン電圧が上昇する場合において、消去パルスカウント値に連動して消去単位を最適値に設定することができるので、昇圧回路の能力を最大限に使用することが可能になる。
　以上説明したように、本発明によれば、書き込み電圧生成回路の出力電圧を決定する電圧調整信号によって書き込みビット数を最適値に設定するビット数調整回路を設けたので、電圧調整信号により設定された出力電圧が低い場合には書き込みビット数を増加させることがでできて、昇圧回路の能力を最大限に使用することが可能になる。従って、書き込み電圧が低い場合には、書き込みビット数を増加させることにより、書き込み時間の短縮が可能である。また、要求速度とのトレードオフにより昇圧能力を最適化することができるので、昇圧回路面積を削減することができる。
　また、本発明によれば、書き込み電圧の印加毎に書き込み電圧が上昇する場合には、書き込みパルスカウント値に合わせて書き込みビット数を最適値に設定することが可能になる。従って、書き込みパルスカウント数に応じて昇圧回路の能力を最大限に使用することができるので、前記発明と同等の効果を奏する。
　更に、本発明によれば、消去電圧生成回路の出力電圧を決定する電圧調整信号によって記憶領域の消去単位を最適値に設定する消去単位調整回路を設けたので、電圧調整信号により設定された消去電圧生成回路の出力電圧が低い場合は、記憶領域の消去単位を大きくして、昇圧回路の能力を最大限に使用することが可能になる。従って、消去電圧が低い場合には、消去単位を大きして、消去時間の短縮が可能である。また、要求速度とのトレードオフにより昇圧能力を最適化することができるので、昇圧回路面積を削減することができる。
　加えて、本発明によれば、消去パルスの印加毎に消去電圧が上昇する場合において、消去パルスカウント値に合わせて記憶領域の消去単位を最適値に設定することが可能になる。従って、消去パルスカウント数に応じて昇圧回路の能力を最大限に使用することができるので、前記発明と同等の効果を奏する。
図１は本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。 図２は本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。 図３は本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。 図４は本発明の第４の実施形態に係る半導体記憶装置の構成を示すブロック図である。 図５は前記第１の実施形態に係る半導体記憶装置の書き込み動作を示すフローチャート図である。 図６は同半導体記憶装置の書き込み動作のタイミングチャート図である。 図７は前記第２の実施形態に係る半導体記憶装置の書き込み動作を示すフローチャート図である。 図８は前記第３の実施形態に係る半導体記憶装置の消去動作を示すフローチャート図である。 図９は同半導体記憶装置の消去動作のタイミングチャート図である。 図１０は前記第４の実施形態に係る半導体記憶装置の消去動作を示すフローチャート図である。 図１１は昇圧回路の電流供給能力と出力電圧との関係を示す図である。
　先ず、本発明に係る半導体記憶装置の概要を説明すると、昇圧回路の出力電圧を利用して、メモリセルの書き込み、消去を行う半導体記憶装置において、昇圧回路の出力電圧に応じて消費電流量を変更するものである。
　図１１は昇圧回路の電流供給能力と出力電圧との関係を示している。図１１の破線に示すように、昇圧回路の電流供給能力は、一般的に、横軸を電流供給能力、縦軸を出力電圧とすると、出力電圧が低い場合においては電流供給能力があり、出力電圧が高くなると電流供給能力が減少する。また、図１１の実線は、本発明の書き込み電圧生成回路の出力電圧と書き込みビット数との関係を、また細破線は、従来の出力電圧と書き込みビット数との関係を示したものである。
　図１１から判るように、従来では、昇圧回路の出力電圧に拘わらず、書き込みビット数は一定であった。書き込み電圧の設定電圧が低い場合は、昇圧回路の電流供給能力が十分にあるため、本発明では、選択する書き込みビット数を増やし、一方、書き込み電圧の設定電圧が高い場合は、昇圧回路の供給能力が減少するため、選択する書き込みビット数を減らすことにより、昇圧回路の能力に応じた書き込みビット数に調整する。これにより、書き込み時間の短縮や、昇圧回路の最適化による面積削減が可能となる。
　以下、本発明の実施形態を説明する。
　（実施形態１）
　図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
　本半導体記憶装置は、複数の不揮発性メモリ（記憶素子）からなるメモリセルアレイ（記憶領域）１０１と、任意のメモリセル行を選択するロウデコーダ１０２と、任意のメモリセル列を選択するカラムデコーダ１０３と、前記ロウデコーダ１０２とカラムデコーダ１０３とにより選択された任意のメモリセルのデータを検知する複数のセンスアンプ１０４と、外部からの書き込みデータをラッチする入力データラッチ回路１０５と、後述するビット数調整回路１１２からのビット数調整信号に応じた書き込みビット数毎に、書き込みデータから書き込みビットを選択して書き込みビット選択信号を生成する書き込みデータ生成回路１０６と、後述する制御回路１１１からの電圧調整信号により書き込み電圧を生成して書き込みスイッチ回路１０９に供給する書き込み電圧生成回路１０７と、電源電圧ＶＤＤを昇圧して書き込み電圧生成回路１０７に必要な電圧を供給する昇圧回路１０８と、前記書き込みデータ生成回路１０６からの書き込みビット選択信号に対応したメモリセルに対して書き込み電圧生成回路１０７の出力電圧を印加供給する書き込みスイッチ回路１０９と、メモリセルからの読み出しデータと入力データラッチ回路１０５からのデータＤＩＮとを比較することにより、書き込みデータの一致、不一致を判定する書き込みベリファイ（Verify）回路１１０と、この書き込みベリファイ回路１１０の出力結果により、次に書き込みを実施するか否かを制御し、またメモリセルの書き込みに必要な書き込み電圧を設定する電圧調整信号を出力する制御回路１１１と、この制御回路１１１の電圧調整信号に応じて同時に書き込むビット数を変更するビット数調整回路１１２とにより、構成される。
　次に、本実施形態１に係る半導体記憶装置の動作を図５のシーケンスフロー図に沿って説明する。
　例えば、書き込みデータ長が８ビットであって、書き込みデータが００００００００ｂ（ｂは２進数のデータ、消去状態は１、書き込み状態は０とする）の場合において、書き込み動作が開始されると、先ず、書き込み電圧調整信号の初期化（ステップ５０１）、パルスカウント数の初期化（ステップ５０２）の後、書き込みベリファイ回路１１０により、入力データラッチ回路１０５に取り込まれた書き込み期待値とメモリセルから読み出したセンスアンプ１０４のデータとを比較して、一致しているかどうかを判定するベリファイ動作（ステップ５０３）が行われる。
　次に、ベリファイ動作による判定結果の判定を行い（ステップ５０５）、一致している場合には、書き込み動作を終了する（ＰＡＳＳ　ＥＮＤ）。
　一方、判定結果が不一致である場合には、次に、書き込み回数が最大値に達したかどうかの判定を行い（ステップ５０６）、リミットに達している場合にも書き込み動作を終了する（ＦＡＩＬ　ＥＮＤ）。
　書き込み回数が最大値に達していない場合には、次に、ビット数調整回路１１２により、制御回路１１１からの書き込み電圧調整信号の設定値に応じて書き込みビット数を決定する（ステップ５０７）。
　次に、前記ビット数調整回路１１２により決定されたビット数が２ビットであるかどうか判定し（ステップ５０８）、ビット数が２ビットであれば、書き込みデータのうちの最初の２ビット（ＢＩＴ０－１）に対し書き込みを行い（ステップ５０９）、続いて次の２ビット（ＢＩＴ２－３）に対し書き込みを行い（ステップ５１０）、更に次の２ビット（ＢＩＴ４－５）に対し書き込みを行い（ステップ５１１）、その後、次の２ビット（ＢＩＴ６－７）に対し書き込みを行う（ステップ５１２）。
　更に、ビット数調整回路１１２により決定されたビット数が４ビットであるかどうか判定し（ステップ５１３）、ビット数調整回路１１２により決定された書き込みビット数が４ビットであれば、書き込みデータのうちの最初の４ビット（ＢＩＴ０－３）に対し書き込みを行い（ステップ５１４）、その後、次の４ビット（ＢＩＴ４－７）に対し書き込みを行う（ステップ５１５）。
　また、ビット数調整回路１１２により決定されたビット数が４ビットでなければ、書き込みデータの全８ビット（ＢＩＴ０－７）に対し書き込みを行う（ステップ５１６）。その後、パルスカウントを１つインクリメントし（ステップ５１７）、書き込み電圧の設定値の判定を行い（ステップ５１８）、書き込み電圧が最大値であればベリファイ動作に戻り、書き込み電圧が最大値でなければ書き込み電圧調整信号を変化させ、書き込み電圧を上昇させた（ステップ５１９）後、ベリファイ動作に戻り、入力データと読み出しデータとが一致するまで前記の書き込み動作を繰り返す。
　図６のタイミングチャートに示すように、制御回路１１１からの書き込み電圧調整信号（ＶＰＰＤＴＲＭ）の設定値によって、同時に書き込むビット数を変更し、前記ステップ５０９～５１２、５１４～５１５、５１７の書き込み電圧印加ステップにおいて、書き込みデータを書き込みビット数に分割して選択されたメモリセルのドレインに印可する。
　また、書き込み電圧を全ての書き込み対象ビットに印可した後、書き込み電圧調整信号（ＶＰＰＤＴＲＭ）を変化させ、書き込み電圧の設定電圧を上昇させる。
　このように、書き込み電圧生成回路１０７の出力電圧に合わせて書き込みビット数を変更することにより、書き込み電圧が低い場合においても、昇圧回路１０８の能力を最大限に利用でき、書き込み時間の高速化を図ることができる。
　（実施形態２）
　図２は本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。
　本半導体記憶装置は、複数の不揮発性メモリからなるメモリセルアレイ２０１と、任意のメモリセル行を選択するロウデコーダ２０２と、任意のメモリセル列を選択するカラムデコーダ２０３と、ロウデコーダ２０２とカラムデコーダ２０３とにより選択された任意のメモリセルのデータを検知する複数のセンスアンプ２０４と、外部からの書き込みデータをラッチする入力データラッチ回路２０５と、後述するビット数調整回路２１２からのビット数調整信号に応じた書き込みビット数毎に、書き込みデータから書き込みビットを選択し、書き込みビット選択信号を生成する書き込みデータ生成回路２０６と、後述する制御回路２１１からの電圧調整信号により書き込み電圧を生成し、書き込みスイッチ回路２０９に供給する書き込み電圧生成回路２０７と、電源電圧を昇圧して、前記書き込み電圧生成回路２０７に必要な電圧を供給する昇圧回路２０８と、前記書き込みデータ生成回路２０６からの書き込みビット選択信号に対応したメモリセルに対して書き込み電圧生成回路２０７の出力電圧を印加供給する書き込みスイッチ回路２０９と、センスアンプ２０４からの読み出しデータと入力データラッチ回路２０５からのデータとを比較することにより、書き込みデータの一致、不一致を判定する書き込みベリファイ回路２１０と、この書き込みベリファイ回路２１０の出力結果により、次に書き込みを実施するか否かを制御し、またメモリセルの書き込みに必要な書き込み電圧を設定する電圧調整信号を出力する制御回路２１１と、前記書き込みスイッチ回路２０９によるメモリセルへの書き込み電圧印加回数をカウントするパルスカウント回路２１３と、このパルスカウント回路２１３のカウント数に応じて、同時に書き込むビット数を変更するビット数調整回路２１２とにより、構成される。このビット数調整回路２１２は、例えば、パルスカウント回路２１３のカウント数が予め設定した所定カウント数以上になると、同時に書き込むビット数を減少させるなど、パルスカウント回路２１３のカウント数の増大に応じて同時に書き込むビット数を減少させる。
　次に、図７を用いて、本実施形態２に係る半導体記憶装置の動作を説明する。
　同図において、ステップ７０７は書き込みのパルスカウント数に合わせ、書き込みビット数を決定する動作を行うステップであり、本実施形態では、前記第１の実施形態の書き込み電圧調整信号ＶＰＰＤＴＲＭの代わりに、パルスカウント回路２１３のカウント数により書き込みビット数を変化させる部分が、前記第１の実施形態と異なっている。
　その他の動作は前記第１の実施形態と同様であり、図７のステップ７０１～７１９は図５のステップ５０１～５１９に対応するので、それ等の説明を省略する。
　本実施形態の構成によっても、パルスカウント数が増加するに従って変化する書き込み電圧に合わせて、書き込みビット数を変更することができ、前記第１の実施形態と同等の効果が得られる。
　（実施形態３）
　図３は本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。
　本半導体記憶装置は、複数の不揮発性メモリからなるメモリセルブロックが複数個で構成されるメモリセルアレイ３０１と、任意のメモリセル行を選択するロウデコーダ３０２と、任意のメモリセル列を選択するカラムデコーダ３０３と、メモリセルブロック毎に接続され、ロウデコーダ３０２とカラムデコーダ３０３とにより選択された任意のメモリセルのデータを検知する複数のセンスアンプ３０４と、後述する消去単位調整回路３１１からの消去単位調整信号により指定された数にメモリセルアレイ３０１を消去単位に分割する消去単位分割回路３０５と、後述する制御回路３１０からの電圧調整信号により消去電圧を生成して消去スイッチ回路３０８に供給する消去電圧生成回路３０６と、電源電圧ＶＤＤを昇圧して、消去電圧生成回路３０６に必要な電圧を供給する昇圧回路３０７と、前記消去単位分割回路３０５により分割された消去単位に対応したメモリセルに消去電圧生成回路３０６の出力電圧を供給する消去スイッチ回路３０８と、センスアンプ３０４からの読み出しデータが消去状態であることを確認し、消去完了か否かを判定する消去ベリファイ回路３０９と、消去ベリファイ回路３０９の出力結果により、次の消去を実施するか否かを制御し、メモリセルの消去に必要な電圧を設定する電圧調整信号を出力する制御回路３１０と、この消去電圧調整信号に応じて、同時に消去するメモリセルアレイ３０１の消去単位を調整する消去単位調整回路３１１とにより、構成される。
　次に、本実施形態に係る半導体記憶装置の動作を図８のシーケンスフロー図、及び図９のタイミングチャートに沿って説明する。
　消去動作が開始されると、先ず、消去電圧調整信号の初期化（ステップ８０１）、パルスカウント数の初期化（ステップ８０２）の後、消去ベリファイ回路３０９により、メモリセルから読み出したセンスアンプ３０４のデータが消去されているか否かを確認するベリファイ動作が行われる（ステップ８０３）。
　次に、ベリファイ動作による判定結果を判定し（ステップ８０５）、消去されている場合には、消去動作が終了する（ＰＡＳＳ　ＥＮＤ）。
　一方、判定結果が消去されていない場合、次に消去回数がリミットに達したかどうかの判定を行い（ステップ８０６）、リミットに達している場合にも消去動作を終了する（ＦＡＩＬ　ＥＮＤ）。
　消去回数がリミットに達していない場合は、次に、消去単位調整回路３１１により、消去電圧調整信号の設定値により基づいて消去単位を決定する（ステップ８０７）。
　次に、消去単位分割回路３０５により、前記消去単位調整回路３１１で決定された消去単位（ＳＡ）が２つかどうか判定し（ステップ８０８）、消去単位数が２つならば、消去単位のうちの最初の２消去単位（ＳＡ０－１）に対し消去を行い（ステップ８０９）、続いて次の２消去単位（ＳＡ２－３）に対し消去を行い（ステップ８１０）、更に次の２消去単位（ＳＡ４－５）に対し消去を行い（ステップ８１１）、その後、更に次の２消去単位（ＳＡ６－７）に対し消去を行う（ステップ８１２）。
　更に、消去単位分割回路３０５により、消去単位調整回路３１１で決定された消去単位数が４つかどうか判定し（ステップ８１３）、消去単位数が４つであれば、消去単位のうちの最初の４消去単位（ＳＡ０－３）に対し消去を行い（ステップ８１４）、その後、その次の４消去単位（ＳＡ４－７）に対し消去を行う（ステップ８１５）。
　また、消去単位調整回路３１１により決定された消去単位数が４つでなければ、消去単位のうちの全８消去単位（ＳＡ０－７）に対し消去を行う（ステップ８１６）。
　その後、パルスカウントを１つインクリメントし（ステップ８１７）、消去電圧の設定値の判定を行い（ステップ８１８）、消去電圧が最大値であればベリファイ動作に戻り、消去電圧が最大値でなければ消去電圧調整信号を変化させ、消去電圧を上昇（ステップ８１９）させた後、ベリファイ動作に戻り、入力データと読み出しデータとが一致するまで前記の消去動作を繰り返す。
　図９のタイミングチャートに示すように、消去電圧調整信号ＶＰＰＤＴＲＭの設定値によって、同時に選択される消去単位数を変更し、前記ステップ８０９～８１２、８１４～８１５、８１７の消去電圧印加ステップにおいて、消去単位を分割して、消去電圧を選択されたメモリセルのドレインに印可する。
　また、消去電圧を全ての消去単位領域に印可した後、電圧調整信号ＶＰＰＤＴＲＭを変化させ、消去電圧の設定電圧を上昇させる。
　このように、消去電圧生成回路３０６の出力電圧に合わせて消去単位数を変更することにより、消去電圧が低い場合においても、昇圧回路３０７の能力を最大限に利用でき、消去時間の高速化を図ることができる。
　（実施形態４）
　図４は本発明の第４の実施形態に係る半導体記憶装置の構成を示すブロック図である。
　本半導体記憶装置は、複数の不揮発性メモリからなるメモリセルブロックが複数個で構成されるメモリセルアレイ４０１と、任意のメモリセル行を選択するロウデコーダ４０２と、任意のメモリセル列を選択するカラムデコーダ４０３と、前記メモリセルブロック毎に接続され、ロウデコーダ４０２とカラムデコーダ４０３とにより選択された任意のメモリセルのデータを検知する複数のセンスアンプ４０４と、後述する消去単位調整回路４１１からの消去単位調整信号により指定された数に消去単位を分割する消去単位分割回路４０５と、後述する制御回路４１０からの消去電圧調整信号により消去電圧を生成して消去スイッチ回路４０８に供給する消去電圧生成回路４０６と、電源電圧ＶＤＤを昇圧して、消去電圧生成回路４０６に必要な電圧を供給する昇圧回路４０７と、前記消去単位分割回路４０５により分割された消去単位に対応したメモリセルに対して消去電圧生成回路４０６の出力電圧を印加供給する消去スイッチ回路４０８と、センスアンプ４０４からの読み出しデータが消去状態であることを確認し、消去完了か否かを判定する消去ベリファイ回路４０９と、消去ベリファイ回路４０９の出力結果により、次の消去を実施するか否かを制御し、メモリセルの消去に必要な電圧を設定する消去電圧調整信号を出力する制御回路４１０と、前記消去スイッチ回路４０８による消去電圧印加回数をカウントするパルスカウント回路４１２と、このパルスカウント回路４１２のカウント数に応じて、同時に消去する消去単位を調整する消去単位調整回路４１１とにより、構成される。
　次に、図１０を用いて、本実施形態４に係る半導体記憶装置の動作を説明する。
　同図においては、ステップ１００７において、前記第３の実施形態の電圧調整信号の代わりに、パルスカウント回路４１２のパルスカウント数により消去単位を変化させる部分以外は、前記第３の実施形態と同様であり、図１０のステップ１００１～１０１９は図８のステップ８０１～８１９に対応するので、その説明を省略する。
　本実施形態４の構成により、パルスカウント数が増加するに従って変化する消去電圧に合わせて、消去単位を変更することができるので、前記第３の実施形態と同等の効果が得られる。
　尚、以上説明した実施形態においては、書き込み、消去電圧が上昇する場合について説明をしたが、昇圧回路を有し、任意に設定される電圧設定値に対して消費電流量を可変にする半導体記憶装置であれば、本発明を同様に適用できるのは勿論である。
　以上説明したように、本発明は、昇圧回路を有し、昇圧回路の出力電圧を利用してメモリセルの書き込み、消去を行う半導体記憶装置において、チップ面積の削減、及び書き込み、消去時間の高速化に有用である。
１０１、２０１、３０１、４０１　メモリセルアレイ（記憶領域）
１０２、２０２、３０２、４０２　ロウデコーダ
１０３、２０３、３０３、４０３　カラムデコーダ
１０４、２０４、３０４、４０４　センスアンプ
１０５、２０５　　　　　　　　　入力データラッチ回路
１０６、２０６　　　　　　　　　書き込みデータ生成回路
１０７、２０７　　　　　　　　　書き込み電圧生成回路
１０８、２０８、３０７、４０７　昇圧回路
１０９、２０９　　　　　　　　　書き込みスイッチ回路
１１０、２１０　　　　　　　　　書き込みベリファイ回路
１１１、２１１、３１０、４１０　制御回路
１１２、２１２　　　　　　　　　ビット数調整回路
２１３、４１２　　　　　　　　　パルスカウント回路
３０５、４０５　　　　　　　　　消去単位分割回路
３０６、４０６　　　　　　　　　消去電圧生成回路
３０８、４０８　　　　　　　　　消去スイッチ回路
３０９、４０９　　　　　　　　　消去ベリファイ回路
３１１、４１１　　　　　　　　　消去単位調整回路

Claims (8)

  1. 　複数の記憶素子からなる記憶領域と、
    　前記記憶領域の記憶素子へのデータの書き込み電圧を調整する電圧調整信号により前記書き込み電圧を生成し、前記記憶領域に印加供給する書き込み電圧生成回路と、
    　電源電圧を昇圧して、前記書き込み電圧生成回路に必要な電圧を供給する昇圧回路と、
    　前記電圧調整信号に応じて前記記憶領域の書き込みビット数を変更するビット数調整回路とを備えた
    　ことを特徴とする半導体記憶装置。
  2. 　前記請求項１記載の半導体記憶装置において、
    　前記ビット数調整回路は、
    　前記電圧調整信号が予め設定された二種類以上の電圧値に対し、高い電圧値を選択した場合には前記書き込みビット数を減少させ、低い電圧値を選択した場合は前記書き込みビット数を増加させる
    　ことを特徴とする半導体記憶装置。
  3. 　複数の記憶素子からなる記憶領域と、
    　前記記憶領域の記憶素子へのデータの書き込み電圧を調整する電圧調整信号により前記書き込み電圧を生成し、前記憶領域に印加供給する書き込み電圧生成回路と、
    　電源電圧を昇圧して、前記書き込み電圧生成回路に必要な電圧を供給する昇圧回路と、
    　前記書き込み電圧生成回路による書き込み電圧印加回数をカウントするパルスカウント回路と、
    　前記パルスカウント回路のカウント数に応じて前記記憶領域の書き込みビット数を変更するビット数調整回路とを備えた
    　ことを特徴とする半導体記憶装置。
  4. 　前記請求項３記載の半導体記憶装置において、
    　前記書き込み電圧は前記書き込み電圧の印加毎に上昇し、
    　前記ビット数調整回路は、前記パルスカウント回路によりカウントしたパルスカウント数が予め設定されたパルスカウント数以上になると、前記書き込みビット数を減少させる
    　ことを特徴とする半導体記憶装置。
  5. 　複数の記憶素子からなる記憶領域と、
    　前記記憶領域の記憶素子へのデータの消去電圧を調整する電圧調整信号により前記消去電圧を生成し、前記記憶領域に印加供給する消去電圧生成回路と、
    　電源電圧を昇圧して、前記消去電圧生成回路に必要な電圧を供給する昇圧回路と、
    　前記電圧調整信号に応じて前記記憶領域の消去単位を変更する消去単位調整回路を備えた
    　ことを特徴とする半導体記憶装置。
  6. 　前記請求項５記載の半導体記憶装置において、
    　前記消去単位調整回路は、
    　前記電圧調整信号が予め設定された二種類以上の電圧値に対し、高い電圧値を選択した場合は消去単位を小さくし、低い電圧値を選択した場合は消去単位を大きくする
    　ことを特徴とする半導体記憶装置。
  7. 　複数の記憶素子からなる記憶領域と、
    　前記記憶領域の記憶素子へのデータの消去電圧を決定する電圧調整信号により前記消去電圧を生成し、前記記憶領域に印加供給する消去電圧生成回路と、
    　電源電圧を昇圧して、前記消去電圧生成回路に必要な電圧を供給する昇圧回路と、
    　前記消去電圧生成回路による消去電圧印加回数をカウントするパルスカウント回路と、
    　前記パルスカウント回路のカウント数に応じて前記記憶領域の消去単位を変更する消去単位調整回路を具備する
    　ことを特徴とする半導体記憶装置。
  8. 　前記請求項７記載の半導体記憶装置において、
    　前記消去電圧は前記消去電圧の印加毎に上昇し、
    　前記消去単位調整回路は、前記パルスカウント回路によりカウントしたパルスカウント数が予め設定されたパルスカウント数以上になると、前記消去単位を小さく設定する
    　ことを特徴とする半導体記憶装置。
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