KR100660544B1 - 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 - Google Patents

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이진엽
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Abstract

여기에 제공되는 플래시 메모리 장치는 각각이 행들과 열들로 배열된 메모리 셀들을 포함하는 제 1 영역 및 제 2 영역을 갖는 메모리 셀 어레이와; 상기 제 2 영역을 정의하기 위한 어드레스 정보를 저장하는 어드레스 저장 회로와; 외부 어드레스에 응답하여 상기 제 1 영역과 상기 제 2 영역 중 어느 하나를 선택하는 행 디코더 회로와; 읽기 동작시, 상기 행 디코더 회로에 의해서 선택된 영역의 행에 공급될 읽기 전압을 발생하는 전압 발생 회로와; 상기 어드레스 저장 회로에 저장된 어드레스 정보 및 외부 어드레스 정보에 의거하여, 상기 선택된 영역이 상기 제 2 영역에 속하는 지의 여부를 검출하는 검출 회로와; 그리고 상기 읽기 동작시, 상기 검출 회로의 출력에 응답하여 상기 전압 발생 회로를 제어하는 제어 로직을 포함하며, 상기 제어 로직은 상기 제 2 영역의 행에 공급되는 읽기 전압이 상기 제 1 영역의 행에 공급되는 읽기 전압보다 낮게 생성되도록 상기 전압 발생 회로를 제어한다.

Description

신뢰성을 향상시킬 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF IMPROVING RELIABILITY}
도 1은 소거 및 프로그램 메모리 셀들의 문턱 전압 분포를 보여주는 도면;
도 2는 일반적인 플래시 메모리 장치의 셀 스트링 구조를 보여주는 도면;
도 3은 프로그램/소거 사이클들이 진행된 후 생기는 읽기 디스터브를 설명하기 위한 도면;
도 4는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도;
도 5는 도 4에 도시된 메모리 셀 어레이의 메모리 블록을 보여주는 회로도;
도 6a 및 도 6b는 프로그램 동작시 코드 및 데이터 저장 영역들에 인가되는 프로그램 전압들의 파형을 보여주는 도면; 그리고
도 7은 본 발명에 따른 플래시 메모리 장치의 코드 저장 영역의 문턱 전압 분포를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 110 : 행 디코더 회로
120 : 읽기/쓰기 회로 130 : 레지스터
140 : 검출 회로 150 : 제어 로직
151 : 프로그램 제어 유니트 151a : 데이터 프로그램 제어기
151b : 코드 프로그램 제어기 152 : 읽기 제어 유니트
152a : 데이터 읽기 제어기 152b : 코드 읽기 제어기
160 : 전압 발생 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일예가 낸드 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예를 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.
아래의 표 1에서 알 수 있듯이, 내구성 저하 없이 데이터-보유 특성(data-retention characteristic) 및 프로그램/소거 사이클 수(the number of program/erase cycles)가 플로팅 게이트 구조를 갖는 불 휘발성 메모리 장치의 신뢰성과 가장 밀접하게 관련되어 있다. 저장된 전하(전자들)는 다양한 결함 메카니 즘(failure mechanisms)을 통해 플로팅 게이트로부터 빠져 나가며, 그 결과 문턱 전압이 낮아진다. 이에 반해서, 제어 게이트가 특정 전압으로 유지된 상태에서 플로팅 게이트가 서서히 전자들을 얻을 때 전하 획득의 상반된 영향이 생기며, 그 결과 문턱 전압이 증가된다. 프로그램/소거 사이클들의 반복은 셀 트랜지스터의 산화막이 스트레스를 받게하며, 셀 트랜지스터의 터널 산화막 파괴와 같은 페일을 야기한다. 플래시 메모리 장치에 있어서, 프로그램/소거 내구성은 프로그램 및 소거 동작들 동안 터널 산화막에 전하가 트랩되기 때문에 주로 문제가 되고 있다. 전하 트랩은 메모리 장치의 문턱 전압 윈도우 또는 다음 사이클들의 프로그램/소거 시간에 영향을 줄 수 있다.
code storage data storage
PE cycle 10K 100K
read cycle 10E7 100K
data retention 10 Year 10 Year
데이터를 저장하는 저장 영역(이하, "데이터 저장 영역"이라 칭함)과 코드를 저장하는 영역(이하, "코드 저장 영역"이라 칭함)을 갖는 플래시 메모리 장치가 제안되어 오고 있다. 데이터 저장 영역과 코드 저장 영역은 비휘발성 메모리 셀들을 포함하며, 각 비휘발성 메모리 셀은 데이터 '1'의 소거 상태와 데이터 '0'의 프로그램 상태 중 어느 하나를 갖는다. 소거 상태와 프로그램 상태에 대응하는 문턱 전압 분포들(threshold voltage distributions)이 도 1에 도시되어 있다. 소거 상태를 갖는 메모리 셀의 문턱 전압은 기준 전압(예를 들면, 0V)보다 낮고, 프로그램 상태를 갖는 메모리 셀의 문턱 전압은 기준 전압(예를 들면, 0V)보다 높다. 스트링 구조를 갖는 낸드 플래시 메모리 장치의 경우, 도 2에 도시된 바와 같이, 선택된 메모리 셀의 워드 라인(예를 들면, WL1)에는 0V의 읽기 전압(Vread)이 인가되고 비선택된 메모리 셀들의 워드 라인들(예를 들면, WL0, WL2∼WLm-1)에는 5V의 읽기 전압(Vread)이 각각 인가된다. 비휘발성 메모리 셀은 프로그램 루프들의 반복에 따라 프로그램된다. 프로그램 루프가 반복될 때, 워드 라인에 공급되는 프로그램 전압은 소정 증가분만큼 단계적으로 증가된다. 앞서 설명된 읽기 및 프로그램 동작들의 바이어스 조건들은 데이터 저장 영역과 코드 저장 영역에 모두 동일하게 적용된다.
읽기 동작이 반복됨에 따라, 소거된 메모리 셀들의 문턱 전압 분포가 비선택된 워드 라인에 인가되는 읽기 전압(Vread: 5V)에 의해서 변화한다. 예를 들면, 도 3에 도시된 바와 같이, 읽기 동작들의 반복후에 소거 메모리 셀의 문턱 전압이 선택된 워드 라인에 인가되는 읽기 전압(Vread: 0V)보다 높아진다. 이는 "읽기 디스터브"(read disturb)라 불린다. 이러한 읽기 디스터브는 읽기 페일(read fail)의 원인이 된다. 특히, 이러한 읽기 페일이 코드 저장 영역에서 야기되는 경우, 코드 저장 영역에 저장된 코드를 보증하는 것이 어렵다.
본 발명의 목적은 코드 저장 영역에 대한 읽기 디스터브를 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치는 각각이 행들과 열들로 배열된 메모리 셀들을 포함하는 제 1 영역 및 제 2 영역을 갖는 메모리 셀 어레이와; 상기 제 2 영역을 정의하기 위한 어드레스 정보를 저장하는 어드레스 저장 회로와; 외부 어드레스에 응답하여 상기 제 1 영역과 상기 제 2 영역 중 어느 하나를 선택하는 행 디코더 회로와; 읽기 동작시, 상기 행 디코더 회로에 의해서 선택된 영역의 행에 공급될 읽기 전압을 발생하는 전압 발생 회로와; 상기 어드레스 저장 회로에 저장된 어드레스 정보 및 외부 어드레스 정보에 의거하여, 상기 선택된 영역이 상기 제 2 영역에 속하는 지의 여부를 검출하는 검출 회로와; 그리고 상기 읽기 동작시, 상기 검출 회로의 출력에 응답하여 상기 전압 발생 회로를 제어하는 제어 로직을 포함하며, 상기 제어 로직은 상기 제 2 영역의 행에 공급되는 읽기 전압이 상기 제 1 영역의 행에 공급되는 읽기 전압보다 낮게 생성되도록 상기 전압 발생 회로를 제어한다.
이 실시예에 있어서, 상기 읽기 전압을 공급받는 행은 상기 읽기 동작시 비선택된 행이다.
이 실시예에 있어서, 상기 제어 로직은 상기 제 2 영역의 행에 공급되는 읽기 전압이 상기 제 1 영역의 행에 공급되는 읽기 전압보다 높게 생성되도록 상기 전압 발생 회로를 제어한다.
이 실시예에 있어서, 상기 읽기 전압을 공급받는 행은 상기 읽기 동작시 선택된 행이다.
이 실시예에 있어서, 상기 제 1 영역은 데이터 저장 영역이고 상기 제 2 영역은 코드 저장 영역이다.
이 실시예에 있어서, 상기 제 1 및 제 2 영역들 각각은 적어도 하나의 메모 리 블록을 포함하며, 상기 메모리 블록은 상기 열들에 대응하는 셀 스트링들을 갖는다.
이 실시예에 있어서, 상기 제어 로직은, 프로그램 동작시, 상기 제 2 영역의 행에 공급되는 프로그램 전압의 증가분이 상기 제 1 영역의 행에 공급되는 프로그램 전압의 증가분보다 낮게 설정되도록 상기 전압 발생 회로를 제어한다.
이 실시예에 있어서, 상기 제어 로직은, 상기 프로그램 동작시, 상기 제 2 영역의 행에 공급되는 프로그램 전압의 시작 프로그램 전압이 상기 제 1 영역의 행에 공급되는 프로그램 전압의 시작 프로그램 전압보다 높게 설정되도록 상기 전압 발생 회로를 제어한다.
이 실시예에 있어서, 상기 제어 로직은, 프로그램 동작시, 상기 제 2 영역의 행에 공급되는 검증 전압이 상기 제 1 영역의 행에 공급되는 검증 전압보다 높게 설정되도록 상기 전압 발생 회로를 제어한다.
이 실시예에 있어서, 상기 제어 로직은 프로그램 동작시 상기 검출 회로의 출력에 응답하여 상기 전압 발생 회로를 제어하는 프로그램 제어 유니트와; 그리고 상기 읽기 동작시 상기 검출 회로의 출력에 응답하여 상기 전압 발생 회로를 제어하는 읽기 제어 유니트를 포함한다.
이 실시예에 있어서, 상기 프로그램 제어 유니트는 상기 제 1 영역이 선택될 때 상기 전압 발생 회로를 제어하는 데이터 프로그램 제어기와; 그리고 상기 제 2 영역이 선택될 때 상기 전압 발생 회로를 제어하는 코드 프로그램 제어기를 포함한다.
이 실시예에 있어서, 상기 읽기 제어 유니트는 상기 제 1 영역이 선택될 때 상기 전압 발생 회로를 제어하는 데이터 읽기 제어기와; 그리고 상기 제 2 영역이 선택될 때 상기 전압 발생 회로를 제어하는 코드 읽기 제어기를 포함한다.
이 실시예에 있어서, 상기 제 2 영역을 정의하기 위한 어드레스 정보는 파워-업시 외부에 의해서 상기 어드레스 저장 회로에 저장된다.
이 실시예에 있어서, 상기 제 2 영역을 정의하기 위한 어드레스 정보는 웨이퍼-레벨에서 상기 어드레스 저장 회로에 프로그램된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 4는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 4에 도시된 바와 같이, 본 발명의 플래시 메모리 장치(1000)는 데이터 정보를 저장하는 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이(100)는 제 1 및 제 2 영역들(102, 104)로 구성된다. 제 1 영역(102)은 데이터를 저장하기 위한 데이터 저장 영역이고, 제 2 영역(104)은 코드를 저장하기 위한 코드 저장 영역이다. 제 1 및 제 2 영역들(102, 104) 각각은 하나 또는 그 보다 많은 메모리 블록들로 구성된다.
메모리 셀 어레이의 각 메모리 블록(BLK)은, 도 5에 도시된 바와 같이, 비트 라인들(BL0∼BLn-1)에 각각 대응하는 복수 개의 셀 스트링들(또는 낸드 스트링이라 불림) (10)을 포함한다. 각 셀 스트링(10)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터(SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수의 메모리 셀들(MCm-1∼MC0)로 구성된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인(SSL)에 연결된 게이트를 가지며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 연결된 소오스 및 접지 선택 라인(GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터(SST)의 소오스 및 접지 선택 트랜지스터(GSL)의 드레인 사이에는 메모리 셀들(MCm-1∼MC0)이 직렬 연결되며, 메모리 셀들은 대응하는 워드 라인들(WL0∼WLm-1)에 각각 연결된다.
다시 도 4를 참조하면, 행 디코더 회로(110)는 외부로부터 제공된 행 어드레스(RA)(블록 및 페이지 어드레스 비트들을 포함함)에 응답하여 메모리 셀 어레이(100)의 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들을 전압 발생 회로(160)로부터의 워드 라인 전압으로 구동한다. 선택된 메모리 블록은 제 1 영역(102) 또는 제 2 영역(104)에 속한다. 읽기/쓰기 회로(120)는 선택된 메 모리 블록에 데이터를 쓰거나 선택된 메모리 블록으로부터 데이터를 읽는다. 읽기/쓰기 회로(120)는, 비록 도면에는 도시되지 않았지만, 페이지 버퍼 회로, 열 디코더 회로, 열 게이트 회로, 데이터 입출력 회로, 등을 포함하며, 이러한 회로들은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다.
레지스터(130)는 어드레스 저장 회로로, 메모리 셀 어레이(104)의 제 2 영역(104)을 정의하기 위한 블록 어드레스들을 저장한다. 예를 들면, 레지스터(130)에는 제 2 영역에 속하는 메모리 블록들 중 첫 번째 및 마지막 메모리 블록들을 각각 선택하기 위한 블록 어드레스들을 저장한다. 레지스터(130)에는 다양한 방법들을 통해 블록 어드레스들이 저장될 수 있다. 예를 들면, 파워-업시 호스트로부터 제공되는 블록 어드레스 정보가 레지스터(130)에 저장될 수 있다. 또는, 레지스터(130)는 제 2 영역(104)의 첫 번째 및 마지막 메모리 블록들을 각각 선택하기 위한 블록 어드레스들이 웨이퍼 레벨에서 프로그램되도록 구성될 수 있다. 검출 회로(140)는 레지스터(130)에 저장된 블록 어드레스들에 의거하여, 블록 어드레스(BA)에 의해서 선택될 메모리 블록이 제 2 영역(104)(즉, 코드 저장 영역)에 속하는 지의 여부를 검출한다. 검출 회로(140)는 검출 결과에 따라 플래그 신호(F_DATA/CODE)를 발생하며, 플래그 신호(F_DATA/CODE)는 선택될 메모리 블록이 제 2 영역(104)(즉, 코드 저장 영역)에 속하는 지의 여부를 나타낸다.
제어 로직(150)은 검출 회로(140)로부터 제공되는 플래그 신호(F_DATA/CODE) 및 명령 신호(CMD)에 응답하여 전압 발생 회로(160)를 제어한다. 특히, 제어 로직(150)은 선택될 메모리 블록이 코드 저장 영역으로서 제 2 영역(104)에 속하는 지 의 여부에 따라 프로그램/읽기/검증 전압(Vpgm/Vread/Vveri)이 상이하게 생성되도록 전압 발생 회로(160)를 제어하며, 이는 이후 상세히 설명될 것이다. 제어 로직(150)은 프로그램 제어 유니트(151)와 읽기 제어 유니트(152)를 포함한다. 프로그램 제어 유니트(151)는 명령 신호(CMD)가 프로그램 동작을 나타낼 때 메모리 장치(1000)의 프로그램 동작(특히, 전압 발생 회로(160))을 제어하도록 구성되며, 데이터 프로그램 제어기(151a)와 코드 프로그램 제어기(151b)를 포함한다. 플래그 신호(F_DATA/CODE)가 데이터 저장 영역(102)의 선택을 나타낼 때, 데이터 프로그램 제어기(151a)는 플래그 신호(F_DATA/CODE) 및 명령 신호(CMD)에 응답하여 전압 발생 회로(160)를 제어하도록 구성된다. 플래그 신호(F_DATA/CODE)가 코드 저장 영역(104)의 선택을 나타낼 때, 코드 프로그램 제어기(151b)는 플래그 신호(F_DATA/CODE) 및 명령 신호(CMD)에 응답하여 전압 발생 회로(160)를 제어하도록 구성된다.
예를 들면, 프로그램 제어 유니트(151)는 프로그램 전압의 증가분과 첫 번째 프로그램 루프의 프로그램 전압(이하, "시작 프로그램 전압"이라 칭함)이 저장 영역에 따라 가변되도록 전압 발생 회로(160)를 제어한다. 구체적으로, 도 6a 및 도 6b를 참조하면, 프로그램 제어 유니트(151)는 제 1 영역(102)의 메모리 블록에 대한 프로그램 동작시 프로그램 전압의 증가분(이하, 제 1 증가분(△V1)이라 칭함)이 제 2 영역(104)의 메모리 블록에 대한 프로그램 동작시 프로그램 전압의 증가분(이하, 제 2 증가분(△V2)이라 칭함)보다 크게 설정되도록 전압 발생 회로(160)를 제어한다. 또한, 프로그램 제어 유니트(151)는 제 1 영역(102)의 메모리 블록에 대한 프로그램 동작시 시작 프로그램 전압(이하, 제 1 시작 프로그램 전압(Vstart1)이라 칭함)이 제 2 영역(104)의 메모리 블록에 대한 프로그램 동작시 시작 프로그램 전압(이하, 제 2 시작 프로그램 전압(Vstart2)이라 칭함)보다 낮게 설정되도록 전압 발생 회로(160)를 제어한다. 이러한 프로그램 전압 제어 방식에 따르면, 코드 저장 영역(104)에 속하는 프로그램된 메모리 셀들의 문턱 전압 분포가 데이터 저장 영역(102)에 속하는 프로그램된 메모리 셀들의 문턱 전압 분포보다 좁게 만들어진다.
계속해서 도 4를 참조하면, 읽기 제어 유니트(152)는 명령 신호(CMD)가 프로그램 동작을 나타낼 때 메모리 장치(1000)의 읽기 동작(특히, 전압 발생 회로)을 제어하도록 구성되며, 데이터 읽기 제어기(152a)와 코드 읽기 제어기(152b)를 포함한다. 플래그 신호(F_DATA/CODE)가 데이터 저장 영역(102)의 선택을 나타낼 때, 데이터 읽기 제어기(152a)는 플래그 신호(F_DATA/CODE) 및 명령 신호(CMD)에 응답하여 전압 발생 회로(160)를 제어하도록 구성된다. 플래그 신호(F_DATA/CODE)가 코드 저장 영역(104)의 선택을 나타낼 때, 코드 읽기 제어기(152b)는 플래그 신호(F_DATA/CODE) 및 명령 신호(CMD)에 응답하여 전압 발생 회로(160)를 제어하도록 구성된다. 예를 들면, 읽기 제어 유니트(152)는 코드 저장 영역(104)에 대한 읽기 동작시 선택된 워드 라인에 인가되는 읽기 전압(Vread)이 데이터 저장 영역(102)에 대한 읽기 동작시 선택된 워드 라인에 인가되는 읽기 전압(Vread)보다 높게 설정되도록 전압 발생 회로(160)를 제어한다. 읽기 제어 유니트(152)는 코드 저장 영역(104)에 대한 읽기 동작시 비선택된 워드 라인에 인가되는 읽기 전압(Vread)이 데이터 저장 영역(102)에 대한 읽기 동작시 비선택된 워드 라인에 인가되는 읽기 전 압(Vread)보다 낮게 설정되도록 전압 발생 회로(160)를 제어한다. 읽기 제어 유니트(152)는 제 2 영역(104)의 메모리 블록에 대한 프로그램 동작시 검증 전압(예를 들면, 1.4V)이 제 1 영역(102)의 메모리 블록에 대한 프로그램 동작시 검증 전압(예를 들면, 1.2V)보다 높게 설정되도록 전압 발생 회로(160)를 제어한다. 이러한 읽기 방법에 따르면, 비선택된 워드 라인에 인가되는 읽기 전압(Vread)을 낮춤으로써 코드 저장 영역(104)에서 생기는 읽기 디스터브를 줄일 수 있다.
계속해서 도 4를 참조하면, 전압 발생 회로(160)는 제어 로직(150)에 의해서 제어되며, 동작 모드에 따라 프로그램 전압(Vpgm), 읽기 전압(Vread), 그리고 검증 전압(Vveri)을 각각 발생한다. 도 6a 및 도 6b에 도시된 바와 같이, 프로그램 전압(Vpgm)은 데이터 저장 영역(102)에 대한 프로그램 동작시 제 1 시작 프로그램 전압(Vstart1)을 갖도록 생성되는 반면에, 프로그램 전압(Vpgm)은 코드 저장 영역(104)에 대한 프로그램 동작시 제 2 시작 프로그램 전압(Vstart2)을 갖도록 생성된다. 제 1 시작 프로그램 전압(Vstart1)은 제 2 시작 프로그램 전압(Vstart2)보다 낮다. 데이터 저장 영역(102)에 대한 프로그램 동작시 프로그램 전압의 증가분은 제 1 증가분(△V1)을 갖도록 생성되는 반면에, 코드 저장 영역(104)에 대한 프로그램 동작시 프로그램 전압의 증가분은 제 2 증가분(△V2)을 갖도록 생성된다. 제 1 증가분(△V1)은 제 2 증가분(△V2)보다 크다. 코드 저장 영역(104)에 대한 프로그램 동작시 프로그램 전압이 제 1 증가분(△V1)보다 작은 제 2 증가분(△V2)만큼 증가되기 때문에, 도 7에 도시된 바와 같이, 코드 저장 영역(104)에 속하는 프로그램된 메모리 셀들의 문턱 전압 분포는 데이터 저장 영역(102)에 속하는 프로그램된 메모리 셀들의 문턱 전압 분포보다 좁게 만들어진다. 도 1 및 도 7에서 알 수 있듯이, 코드 저장 영역(104)에 대한 검증 전압(Vveri)은 데이터 저장 영역(102)에 대한 검증 전압(Vveri)보다 높게 설정된다.
이상의 설명으로부터 알 수 있듯이, 읽기 디스터브를 줄이기 위해서 코드 저장 영역(104)에 공급되는 프로그램/읽기/검증 전압은 데이터 저장 영역(102)에 공급되는 프로그램/읽기/검증 전압과 다르게 설정된다. 구체적으로, 도 7에 도시된 바와 같이, 프로그램된 메모리 셀들의 문턱 전압 분포는 좁게 설정된다. 또한, 코드 저장 영역(104)의 비선택된 워드 라인에 인가되는 읽기 전압은 데이터 저장 영역(102)의 비선택된 워드 라인에 인가되는 읽기 전압보다 낮게 설정된다. 이에 반해서, 코드 저장 영역(104)의 선택된 워드 라인에 인가되는 읽기 전압은 데이터 저장 영역(102)의 선택된 워드 라인에 인가되는 읽기 전압보다 높게 설정된다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 코드 저장 영역(104)에 속하는 프로그램된 메모리 셀들의 문턱 전압 분포를 데이터 저장 영역(102)에 속하는 프로그램된 메모리 셀들의 문턱 전압 분포보다 좁게 만들고, 비선택된 워드 라인에 인가되는 읽기 전압(Vread)을 낮춤으로써 코드 저장 영역에서 생기는 읽기 디스터브를 줄일 수 있다.

Claims (14)

  1. 각각이 행들과 열들로 배열된 메모리 셀들을 포함하는 제 1 영역 및 제 2 영역을 갖는 메모리 셀 어레이와;
    상기 제 2 영역을 정의하기 위한 어드레스 정보를 저장하는 어드레스 저장 회로와;
    외부 어드레스에 응답하여 상기 제 1 영역과 상기 제 2 영역 중 어느 하나를 선택하는 행 디코더 회로와;
    읽기 동작시, 상기 행 디코더 회로에 의해서 선택된 영역의 행에 공급될 읽기 전압을 발생하는 전압 발생 회로와;
    상기 어드레스 저장 회로에 저장된 어드레스 정보 및 외부 어드레스 정보에 의거하여, 상기 선택된 영역이 상기 제 2 영역에 속하는 지의 여부를 검출하는 검출 회로와; 그리고
    상기 읽기 동작시, 상기 검출 회로의 출력에 응답하여 상기 전압 발생 회로를 제어하는 제어 로직을 포함하며,
    상기 제어 로직은 상기 제 2 영역의 행에 공급되는 읽기 전압이 상기 제 1 영역의 행에 공급되는 읽기 전압보다 낮게 생성되도록 상기 전압 발생 회로를 제어하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 읽기 전압을 공급받는 행은 상기 읽기 동작시 비선택된 행인 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 로직은 상기 제 2 영역의 행에 공급되는 읽기 전압이 상기 제 1 영역의 행에 공급되는 읽기 전압보다 높게 생성되도록 상기 전압 발생 회로를 제어하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 읽기 전압을 공급받는 행은 상기 읽기 동작시 선택된 행인 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 영역은 데이터 저장 영역이고 상기 제 2 영역은 코드 저장 영역인 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 영역들 각각은 적어도 하나의 메모리 블록을 포함하며, 상기 메모리 블록은 상기 열들에 대응하는 셀 스트링들을 갖는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어 로직은, 프로그램 동작시, 상기 제 2 영역의 행에 공급되는 프로그램 전압의 증가분이 상기 제 1 영역의 행에 공급되는 프로그램 전압의 증가분보다 낮게 설정되도록 상기 전압 발생 회로를 제어하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은, 상기 프로그램 동작시, 상기 제 2 영역의 행에 공급되는 프로그램 전압의 시작 프로그램 전압이 상기 제 1 영역의 행에 공급되는 프로그램 전압의 시작 프로그램 전압보다 높게 설정되도록 상기 전압 발생 회로를 제어하는 플래시 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제어 로직은, 프로그램 동작시, 상기 제 2 영역의 행에 공급되는 검증 전압이 상기 제 1 영역의 행에 공급되는 검증 전압보다 높게 설정되도록 상기 전압 발생 회로를 제어하는 플래시 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제어 로직은
    프로그램 동작시 상기 검출 회로의 출력에 응답하여 상기 전압 발생 회로를 제어하는 프로그램 제어 유니트와; 그리고
    상기 읽기 동작시 상기 검출 회로의 출력에 응답하여 상기 전압 발생 회로를 제어하는 읽기 제어 유니트를 포함하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 프로그램 제어 유니트는
    상기 제 1 영역이 선택될 때 상기 전압 발생 회로를 제어하는 데이터 프로그램 제어기와; 그리고
    상기 제 2 영역이 선택될 때 상기 전압 발생 회로를 제어하는 코드 프로그램 제어기를 포함하는 플래시 메모리 장치.
  12. 제 10 항에 있어서,
    상기 읽기 제어 유니트는
    상기 제 1 영역이 선택될 때 상기 전압 발생 회로를 제어하는 데이터 읽기 제어기와; 그리고
    상기 제 2 영역이 선택될 때 상기 전압 발생 회로를 제어하는 코드 읽기 제어기를 포함하는 플래시 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 2 영역을 정의하기 위한 어드레스 정보는 파워-업시 외부에 의해서 상기 어드레스 저장 회로에 저장되는 플래시 메모리 장치.
  14. 제 1 항에 있어서,
    상기 제 2 영역을 정의하기 위한 어드레스 정보는 웨이퍼-레벨에서 상기 어드레스 저장 회로에 프로그램되는 플래시 메모리 장치.
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