JP2006331497A - 半導体装置 - Google Patents

Abstract

【課題】 データの保持性能を向上できるようにする。
【解決手段】 メモリセルトランジスタのしきい値電圧と低電圧側ベリファイ電圧ＶＬとの比較を行うと共に、メモリセルトランジスタのしきい値電圧と高電圧側ベリファイ電圧ＶＨとの比較を行い不一致と判定されたときに（Ｓ３〜Ｓ９）、メモリセルトランジスタのしきい値電圧が読み出し電圧Ｖread以上であると判定した場合には、メモリセルトランジスタのしきい値電圧を比較的高い第２の電圧分布内に調整し、メモリセルトランジスタのしきい値電圧が読み出し電圧Ｖreadよりも低いと判定した場合にはメモリセルトランジスタのしきい値電圧を比較的低い第１の電圧分布内に調整する（Ｓ１２〜Ｓ１５）。
【選択図】 図１

Description

本発明は、不揮発性メモリを備えた半導体装置に関する。

この種の半導体装置に搭載される不揮発性メモリは、例えば浮遊ゲート電極に蓄積された電荷量により情報が決定される。しかしながら、何らかの外的要因のため間違ってメモリにデータが記憶されてしまうことがある。そこで、データ記憶不良対策としてデータをリフレッシュする技術が開示されている（例えば、特許文献１参照）。

この特許文献１の技術によれば、プログラムベリファイとイレーズベリファイの両モードで同アドレスから読出しデータをアドレス毎に比較し、不一致データに対応するメモリセルのデータを書き換えるようにし、またはブロック毎にプログラムベリファイとイレーズベリファイの両モードでの読出しデータの加算値を比較して不良ブロックを検索し、不良ブロック内で上記アドレスごとの比較をし、不一致データに対応のメモリセルのデータを書き換えるようにしている。これにより、不良データの検索および修復を可能とすることができる。
特開平８−１９０７９６号公報（段落００７７）

しかしながら、特許文献１に開示されている技術では、非選択セルのコントロールゲートやドレインに高電圧が印加されることにより浮遊ゲートの電荷（電子）が引き抜かれ、蓄積データが「０」から「１」に変化する場合が圧倒的に多いため、データが一致しないときには不一致データに対応するメモリセルに対してプログラムベリファイ電圧よりも書込電圧を高くすることにより該当のアドレスの該当ビットに対して「０」として「情報書込状態」に対して強制的に書き換えている。このため、蓄積データが「１」が正常であった場合に「０」に変化してしまうデータ不良状態には対応することができていないという問題点がある。

本発明は、上記事情に鑑みてなされたもので、その目的は、データの保持性能を向上することができる半導体装置を提供することにある。

請求項１記載の発明によれば、次のように作用する。基準電圧は、第１の電圧分布および第２の電圧分布の間に予め設定されている。低電圧側比較手段は、第１の電圧分布よりも高電圧で且つ基準電圧よりも低電圧となる低電圧側ベリファイ電圧とメモリセルのしきい値電圧とを比較する。高電圧側比較手段は、第２の電圧分布よりも低電圧で且つ基準電圧よりも高電圧となる高電圧側ベリファイ電圧とメモリセルのしきい値電圧とを比較する。基準電圧比較手段は、メモリセルのしきい値電圧と基準電圧とを比較する。

このとき、リフレッシュ手段は、メモリセルのしきい値電圧が高電圧側ベリファイ電圧よりも低く検出されると共に基準電圧以上に検出された場合にはメモリセルのしきい値電圧を第２の電圧分布内に調整してリフレッシュする。また、リフレッシュ手段は、メモリセルのしきい値電圧が低電圧側ベリファイ電圧よりも高く検出されると共に基準電圧よりも低く検出された場合にはメモリセルのしきい値電圧を第１の電圧分布内に調整してリフレッシュする。したがって、データ「１」が正常である場合に「０」に変化してしまう不良モードと共に、データ「０」が正常である場合に「１」に変化してしまう不良モードが存在したとしても、当該不良モードに対応できるようになり、データの保持性能を向上することができる。ここで、本発明においては、メモリセルトランジスタのしきい値電圧が高電圧側をデータ「１」、低電圧側をデータ「０」として対応付けている。これは、特許文献１とは逆の対応関係となる。

請求項２記載の発明によれば、基準電圧は、メモリセルのデータを読み出すときの読み出し電圧と同一の電圧に設定されているため、読み出し電圧の他に基準電圧を生成するための他の回路を必要としなくなるため回路を極力縮小化できる。また、市場で実際に半導体装置が使用される場合のデータ読み出し電圧と同一電圧で判定することが、誤読み出しを抑制する手段としてもっとも適切である。

請求項３記載の発明のように、基準電圧を、低電圧側ベリファイ電圧と高電圧側ベリファイ電圧との中間の電圧にしても良いし、請求項４記載の発明のように、基準電圧を、低電圧側ベリファイ電圧と高電圧側ベリファイ電圧との中間の電圧よりも低い電圧で且つ低電圧側ベリファイ電圧よりも高い電圧としても良い。半導体装置の特性上、高電圧側のメモリセルのしきい値電圧が低下しやすくても実用的に適用できるようになる。

請求項５記載の発明のように、リフレッシュ手段が定期的にリフレッシュ処理すると良い。また、請求項６記載の発明のように、電源が投入されてから初期の所定期間は長期間毎にリフレッシュすると共に時間経過するに連れて短期間毎にリフレッシュするようにしても良い。この場合、年月が経過するに連れて半導体装置も劣化しやすくなるため、初期電源投入時のリフレッシュ回数よりも経年後のリフレッシュ回数を多くすることで経年劣化にも対応できるようになる。

請求項７記載の発明によれば、リフレッシュ手段は、外部から指令を受けてリフレッシュ動作するため、汎用性を向上することができる。
請求項８記載の発明によれば、高電圧側ベリファイ電圧および低電圧側ベリファイ電圧並びに基準電圧は、メモリセルのしきい値電圧の温度特性および当該メモリセルの使用可能な温度範囲に応じて設定されているため、温度特性に応じて適切な電圧に設定することができる。

請求項９記載の発明のように、メモリセルを多値メモリセルに適用することもできる。尚、多値メモリセルは、そのしきい値電圧が第１の電圧分布から順次離間して高くなる第ｋの電圧分布（ｋは３以上の整数）内に設定されるように構成されるメモリセルであり、請求項１記載の発明と同様に、隣接するメモリセルのしきい値の電圧分布に対して適用することができる。

請求項１０記載の発明によれば、第ｊの基準電圧は、第ｊの電圧分布（ｊは１≦ｊ≦ｋ−１を満たす整数）と第（ｊ＋１）の電圧分布との間に設定される第ｊの低電圧側ベリファイ電圧および第ｊの高電圧側ベリファイ電圧間の電圧に対する割合に応じた電圧であると共に、この割合は、ｊの値が大きくなるに従い順次低くなるように設定されているため、しきい値電圧の値が高くなるに従い低下しやすくなるという実用的な不具合を解消できるようになる。

（第１の実施形態）
本発明の第１の実施形態について、図１ないし図４等を参照しながら説明する。本実施形態においては、本発明に係る半導体装置を、電気的に書き換え可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭ装置に適用した実施形態を示す。

図２は、ＥＥＰＲＯＭ装置（以下、ＥＥＰＲＯＭと略す）のメモリセルアレイおよびその周辺回路の概略的な電気的構成をブロック図により示している。
ＥＥＰＲＯＭ１は、メモリセルアレイ２、制御回路３を主体として、入出力用バッファ４、アドレスレジスタ５、制御信号バッファ６、コマンドレジスタ７、コマンドデコーダ８、ベリファイ電圧発生回路９、プログラム電圧発生回路１０、データ入力レジスタ１１、基準電圧比較手段としてのセンスアンプ１２、Ａレジスタ１３、Ｂレジスタ１４、Ｃレジスタ１５、比較回路１６、切替回路１７、列デコーダ１８、行デコーダ１９、ソーススイッチ２０、駆動回路２１、駆動回路２２を備えている。このＥＥＰＲＯＭ１は、ワード（たとえば１６ビット）単位で読出／書込／消去可能に構成されている。制御回路３は、リフレッシュ手段として機能する。

アドレスレジスタ５には、外部からアドレス信号Ａ_m+n〜Ａ₀（ｍはメモリセルアレイ２のデータ線（ビット線）数、ｎはメモリセルアレイ２のワード線数）が与えられると共に、制御信号バッファ６にはチップイネーブル入力／ＣＥ、出力イネーブル入力／ＯＥ、ライトイネーブル入力／ＷＥが与えられるようになっている。入出力用バッファ４には入出力線Ｉ／Ｏ_m〜Ｉ／Ｏ₀が接続されている。尚、「／」はローアクティブであることを示している。

コマンドレジスタ７は、外部入力されたデータにより各種動作モード設定を行う命令を保持するために設けられており、入出力用バッファ４から動作モード設定コマンド信号が与えられると共に制御信号バッファ６から制御信号が与えられると動作モード設定コマンド信号を保持する。コマンドデコーダ８は、制御信号バッファ６からの制御信号に基づいて動作モード設定コマンド信号をデコードする。この動作モード設定コマンド信号のデコード処理信号は、制御回路３、ソーススイッチ２０および制御信号バッファ６に与えられる。

ベリファイ電圧発生回路９は、コマンドデコーダ８もしくは制御回路３からの制御信号に基づいて行デコーダ１９にベリファイ用の電圧Ｖｖ（具体的には高電圧側ベリファイ電圧ＶＨ、低電圧側ベリファイ電圧ＶＬ）を与えるようになっている。また、プログラム電圧発生回路１０は、コマンドデコーダ８からベリファイ電圧発生回路９を通じて与えられる制御信号もしくは制御回路３からの制御信号に基づいて列デコーダ１８および行デコーダ１９にプログラム用電圧Ｖｐ（具体的には書込電圧Vwrite、消去電圧Verase、読み出し電圧Ｖread）を与えるようになっている。列デコーダ１８は、駆動回路２１に対して与えられたアドレス信号に対応した駆動電圧を与えるようになっている。行デコーダ１９は、駆動回路２２に対して与えられたアドレス信号に対応した駆動電圧を与えるようになっている。

図３は、メモリセルアレイの具体的構成とその周辺回路構成を概略的に示している。
この図３に示すように、駆動回路２１は、列デコーダ１８の出力にそれぞれ接続された２のｍ乗個のビット線駆動回路２１ａと、これらのビット線駆動回路２１ａの出力にそれぞれゲートが接続されたトランジスタＱ１とを備えている。トランジスタＱ１は、列セレクタとして機能し、ビット線駆動回路２１ａに基づいてアドレス信号に対応したビット線ＢＬ０、ＢＬ１…を選択するようになっており、切替回路１７やセンスアンプ１２に対するビット線の導通を切替えるように構成されている。
また、駆動回路２２は、行デコーダ１９の出力にそれぞれ接続された２のｎ乗個のワード線駆動回路２２ａと、行デコーダ１９の出力に接続されたコントロールゲート駆動回路２２ｂとを備えている。

メモリセルアレイ２は、多数のメモリセル２ａがマトリクス状に配列されることにより構成されている。各メモリセル２ａは、１個のメモリセルトランジスタＱ３（不揮発性メモリに相当）および１個の選択トランジスタＱ２からなっている。１つの行を構成する選択トランジスタＱ２の各ゲートは、共通のワード線ＷＬ０（またはＷＬ１、…）に接続されており、１つの列を構成する選択トランジスタＱ２の各ドレインは、共通のビット線ＢＬ０（またはＢＬ１、…）に接続されている。各メモリセル２ａの選択トランジスタＱ２のソースには当該メモリセル２ａを構成するメモリセルトランジスタＱ３のドレインが接続されている。各メモリセルトランジスタＱ３のソースは共通に接続されており、そのソースはソーススイッチ２０を介してグランドに接続されている。

また、１つの行を構成するメモリセルトランジスタＱ３のゲート（コントロールゲート）は共通に接続されていると共にトランジスタＱ４のソースに接続されている。このトランジスタＱ４は、データを書込／消去／読出を同時に行う場合の基本単位であるメモリセルユニットごとに設けられている。このトランジスタＱ４のゲートは、ワード線ＷＬ０（またはＷＬ１、…）に接続されていると共に、トランジスタＱ４のドレインは、コントロールゲート駆動回路２２ｂの出力に接続されている。

図３に示すように、ビット線ＢＬ０、ＢＬ１、…は、センスアンプ１２および切替回路１７に対して駆動回路２１を通じて接続されている。図２に示すように、センスアンプ１２は、ビット線ＢＬ０、ＢＬ１、…の電圧を増幅する。入出力用バッファ４やＡレジスタ１３〜Ｃレジスタ１５には、この増幅電圧が与えられるようになっている。入出力用バッファ４は制御回路３の制御信号に基づいてこのデータを保持すると共に、Ａレジスタ１３〜Ｃレジスタ１５は、制御回路３の制御信号に基づいてこのデータを保持する。

比較回路１６は、Ａレジスタ１３およびＢレジスタ１４に保持されたデータが与えられるようになっており、制御回路３の制御信号に基づいて各データを比較し制御回路３に比較結果を出力するようになっており、低電圧側比較手段、高電圧側比較手段として機能する。

データ入力レジスタ１１は、入出力用バッファ４からデータが与えられるようになっている。このデータ入力レジスタ１１は、制御信号バッファ６から制御信号が与えられると入出力用バッファ４から与えられたデータを保持するようになっている。このデータ入力レジスタ１１とＣレジスタ１５とは、切替回路１７に接続されている。この切替回路１７は、制御回路３から与えられる制御信号に基づいてデータ入力レジスタ１１に記憶保持されたデータとＣレジスタ１７に記憶保持されたデータとを選択切替して駆動回路２１に与えるようになっている。

上記構成の作用について説明する。まず、通常の読出動作、書込動作、消去動作について説明する。
＜読出動作について＞
読出動作前においては、図３に示すトランジスタＱ１は全てオフしている。行デコーダ１９に読出対象の行アドレスが入力されると、駆動回路２２は、ワード線（例えばＷＬ０）の電圧を電源電圧（Ｖｄｄ）とする。すると、ワード線（例えばＷＬ０）上に位置する各メモリセル２ａのトランジスタＱ２およびＱ４は全てオンとなる。

読出動作時には、コントロールゲート駆動回路２２ｂはプログラム電圧Vｐとして読み出し電圧Ｖreadたる例えば２．５Ｖを出力するため、ワード線ＷＬ０に対応するメモリセルトランジスタＱ３のうち浮遊ゲートに電子が蓄積されていないメモリセルトランジスタＱ３がオンする。つまり、浮遊ゲートに電子が蓄積されておらず、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが読み出し電圧Ｖread（例えば２．５V）よりも低くなりオンする。逆に、浮遊ゲートに電子が蓄積されているメモリセルトランジスタＱ３のしきい値電圧Ｖｔは読み出し電圧Ｖread（例えば２．５V）よりも高くなりオフした状態となる。

これと同時に、列デコーダ１８に読出対象の列アドレスが入力されたとき、ビット線駆動回路２１ａは例えばビット線ＢＬ０に介在するトランジスタＱ１をオン駆動する。このとき、ソーススイッチ２０はオンされており、またセンスアンプ１２に接続されるノードＮ１の電位は一定電位（例えば１Ｖ）に制御されていて、メモリセルトランジスタＱ３がオンしていればセンスアンプ１２はビット線ＢＬ０の電位の低下を検出する。すると、センスアンプ１２は、選択されたメモリセル２ａに書き込まれているデータを読み出して出力する。

また逆に、メモリセルトランジスタＱ３がオフしていれば、グランド電位が選択トランジスタＱ２を介してビット線ＢＬ０に印加されることなく、ノードＮ１の電位（ビット線ＢＬ０の電位）がセンスアンプ１２に与えられることになり、センスアンプ１２は、選択されたメモリセル２ａに書き込まれているデータを読み出して出力することができる。この読出されたデータは、Ａレジスタ１３〜Ｃレジスタ１５に記憶保持させることができると共に入出力用バッファ４を通じて外部に出力させることもできる。
以上のように、読み出しデータは、メモリセルトランジスタＱ３のコントロールゲートに印加される電圧とメモリセルトランジスタＱ３のしきい値電圧Ｖｔの大小関係で決定される。

＜書込動作について＞
外部からアドレスレジスタ５を通じてアドレス信号が与えられると共に、コマンドレジスタ７を通じて書込モード設定コマンド信号が与えられる。さらに制御信号バッファ６を通じて制御信号が与えられると、制御回路３はコマンドデコーダ８を通じてソーススイッチ２０をオフに切替えると共に、トランジスタＱ１をオフに、そして、列デコーダ１８を通じてプログラム用電圧Ｖｐたる書込電圧Ｖwrite（高電圧Ｖｐｐ）をメモリセルアレイ２のビット線ＢＬ０に与える。
このとき、コントロールゲート駆動回路２２ｂは駆動電圧０Ｖを出力する。また、該当するワード線（例えばＷＬ０）には高電圧Ｖｐｐを印加するようにすることで、メモリセルトランジスタＱ３のゲートには０Ｖが印加されるようになる。

例えば、選択トランジスタＱ２のドレインに電圧＋Ｖｐｐが与えられると、メモリセルトランジスタＱ３のゲートには０Ｖが印加されているため、メモリセルトランジスタＱ３の浮遊ゲートに電子が蓄積されていれば電子が引き抜かれるようになり状態を変化させることができ例えばデータ「０」を書き込むことができる。このとき、電圧の印加時間が予め定められているため、浮遊ゲートに蓄積された電子の引抜時間を一定に保つことができ、メモリセルトランジスタＱ３のしきい値電圧Ｖｔを調整することができる。

＜消去動作について＞
外部からアドレスレジスタ５を通じてアドレス信号が与えられると共に、コマンドレジスタ７を通じて消去モード設定コマンド信号が与えられる。さらに、制御信号バッファ６を通じて制御信号が与えられると、制御回路３は、コマンドデコーダ８を通じてソーススイッチ２０をオンに切替えると共に、トランジスタＱ１をオフにし、行デコーダ１９を通じて高電圧Ｖｐｐをメモリセルアレイ２のワード線ＷＬ０に与える。

このとき、コントロールゲート駆動回路２２ｂはプログラム用電圧Ｖｐたる消去電圧Ｖerase（高電圧Vｐｐ）を出力する。それにより、メモリセルトランジスタＱ３のゲートには消去電圧Ｖerase（高電圧Ｖｐｐ）が印加されると共に、メモリセルトランジスタＱ３のドレインには低電圧０Ｖが与えられるため、浮遊ゲートに電子が注入されるようになり状態を変化させることができデータを消去し例えばデータ「１」とすることができる。このとき、電圧の印加時間が予め定められているため、浮遊ゲートに蓄積された電子の注入時間を一定に保つことができ、メモリセルトランジスタＱ３のしきい値電圧Ｖｔを調整することができる。このようにして、読出処理、書込処理、消去処理が行われる。

メモリセルトランジスタＱ３の浮遊ゲートに蓄積された電子の電荷量に応じてメモリセル２ａのデータの状態が変化するが、年月の経過、リテンション不良、データ読出時のストレス等により浮遊ゲートに蓄えられた電子の電荷量が変化してしまう。最悪の場合にはデータ化けしてしまう可能性もある。そこで本実施形態においては、制御回路３が定期的にデータをリフレッシュする機能を備えており、データ化けを極力抑制できるようにしている。

図８（ａ）および図８（ｂ）は、この問題点を概略的に示している。この図８（ａ）および図８（ｂ）において、縦軸はメモリセルトランジスタＱ３のしきい値電圧Ｖｔを示している。ＥＥＰＲＯＭ１において、メモリセル２ａに書込まれた書込状態では、前述したようにメモリセルトランジスタＱ３の浮遊ゲートに蓄積された電子が比較的少ないため、メモリセルトランジスタＱ３のしきい値電圧Ｖｔは比較的低い。逆に、メモリセル２ａが消去された消去状態では、前述したようにメモリセルトランジスタＱ３の浮遊ゲートに蓄積されている電子が比較的多いため、メモリセルトランジスタＱ３のしきい値電圧Ｖｔは比較的高い。

メモリセルトランジスタＱ３の浮遊ゲートに蓄積された電荷量の変動に基づいて、多数のメモリセルトランジスタＱ３のしきい値電圧Ｖｔもある範囲の分布となる。ここで第１の電圧分布Ｖ１（低電圧分布に相当）は、書込状態における多数のメモリセルトランジスタＱ３のしきい値電圧Ｖｔの分布を示しており、第２の電圧分布Ｖ２（高電圧分布に相当）は、消去状態における多数のメモリセルトランジスタＱ３のしきい値電圧Ｖｔの分布を示している。

前述したように、経年劣化等によりメモリセルトランジスタＱ３の浮遊ゲートに蓄えられた電子の電荷量が変化する。これに伴いメモリセルトランジスタＱ３のしきい値電圧Ｖｔも変化する。図８（ａ）に示すように、消去状態におけるメモリセルトランジスタＱ３のしきい値電圧Ｖｔが第２の電圧分布Ｖ２から低下したり、図８（ｂ）に示すように書込状態におけるメモリセルトランジスタＱ３のしきい値電圧Ｖｔが第１の電圧分布Ｖ１から高くなることが発明者らにより確認されている。

そこで、制御回路３にはメモリセルトランジスタＱ３のリフレッシュ機能が設けられている。図１は、ＥＥＰＲＯＭ装置１内で行われる定期的なリフレッシュ処理（具体的には制御回路が行う制御動作）をフローチャートで示している。

この図１において、まず制御回路３は、メモリセルアレイ２のアドレスを初期設定する（ステップＳ１）と共に、Ａレジスタ１３〜Ｃレジスタ１５をクリア処理する（ステップＳ２）。制御回路３は、コマンド信号をコマンドデコーダ８に与えることにより動作モードを高電圧側ベリファイモードに変更し（ステップＳ３）、ベリファイ電圧発生回路９、行デコーダ１９およびコントロールゲート駆動回路２２ｂを通じてメモリセルトランジスタＱ３のコントロールゲートに高電圧側ベリファイ電圧ＶＨを与える（ステップＳ４）。制御回路３は、このときセンスアンプ１２により検出された検出結果をＡレジスタ１３に保持する（ステップＳ５）。すなわち、高電圧側ベリファイ電圧ＶＨとメモリセルトランジスタＱ３のしきい値電圧Ｖｔとを比較しその比較結果をＡレジスタ１３に格納する。

次に、制御回路３は、コマンド信号をコマンドデコーダ８に与えることにより動作モードを低電圧側ベリファイモードに変更し（ステップＳ６）、ベリファイ電圧発生回路９、行デコーダ１９およびコントロールゲート駆動回路２２ｂを通じてメモリセルトランジスタＱ３のコントロールゲートに低電圧側ベリファイ電圧ＶＬを与える（ステップＳ７）。制御回路３は、このときセンスアンプ１２により検出された検出結果をＢレジスタ１４に保持する（ステップＳ８）。すなわち、低電圧側ベリファイ電圧ＶＬとメモリセルトランジスタＱ３のしきい値電圧Ｖｔとを比較してその比較結果をＢレジスタ１４に格納する。

尚、図４は、高電圧側ベリファイ電圧ＶＨ、低電圧側ベリファイ電圧ＶＬ、読み出し電圧Ｖread、しきい値電圧Ｖｔの関係を示している。低電圧側ベリファイ電圧ＶＬは、第１の電圧分布Ｖ１の上限電圧よりもわずかに高く予め設定された電圧を示している。高電圧側ベリファイ電圧ＶＨは、第２の電圧分布Ｖ２の下限電圧よりもわずかに低く予め設定された電圧を示している。読み出し電圧Ｖreadは、低電圧側ベリファイ電圧ＶＬおよび高電圧側ベリファイ電圧ＶＨの中間の電圧（つまり平均電圧）に設定されている。

図１に戻って、制御回路３が、Ａレジスタ１３に保持されているデータとＢレジスタ１４に保持されているデータとを比較回路１６により比較し（ステップＳ９）たとき、データが一致していれば「正常」と判定し、アドレスをインクリメントし次のアドレスに移動してステップＳ３から最終アドレスまで処理を繰り返す（ステップＳ１０、ステップＳ１１）。しかし、データが不一致のときには「異常」と判定し、後述するステップＳ１２〜Ｓ１５の処理を行う。

すなわち、メモリセルトランジスタＱ３のしきい値電圧Ｖｔで考えた場合、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが高電圧側ベリファイ電圧ＶＨよりも高いと共に低電圧側ベリファイ電圧ＶＬよりも高いときには「正常」と判定すると共に、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが高電圧側ベリファイ電圧ＶＨよりも低いと共に低電圧側ベリファイ電圧ＶＬよりも低いときには「正常」と判定して次のアドレスの比較処理に移行するが、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが高電圧側ベリファイ電圧ＶＨ以下で且つ低電圧側ベリファイ電圧ＶＬ以上であるときには「異常」と判定し、以下のステップＳ１２〜ステップＳ１５の処理を行う。

ステップＳ１２において、制御回路３は、コマンド信号をコマンドデコーダ８に与えることにより動作モードを読出ベリファイモードに変更する。次に、制御回路３は、ベリファイ電圧発生回路９、行デコーダ１９およびコントロールゲート駆動回路２２ｂを通じてメモリセルトランジスタＱ３のコントロールゲートに基準電圧たる読み出し電圧Ｖreadを与える（ステップＳ１３）。制御回路３は、センスアンプ１２により比較検出された比較結果をＣレジスタ１５に保持させる（ステップＳ１４）。

そして、制御回路３は、Ｃレジスタ１５に保持されたデータで当該アドレスに対応したメモリセル２ａのデータを書き換える（ステップＳ１５）。具体的には、制御回路３は、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが読み出し電圧Ｖread以上であるとセンスアンプ１２により比較検出されたときには、メモリセルトランジスタＱ３の浮遊ゲートに蓄積された電子の電荷量を多くして当該メモリセルトランジスタＱ３のしきい値電圧Ｖｔを第２の電圧分布Ｖ２内に調整しメモリセル２ａを「消去状態」にしてリフレッシュする。

逆に、制御回路３は、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが読み出し電圧Ｖreadよりも低くセンスアンプ１２により比較検出された場合には、メモリセルトランジスタＱ３の浮遊ゲートに蓄積された電子の電荷量を少なくして当該メモリセルトランジスタＱ３のしきい値電圧Ｖｔを第１の電圧分布内に調整しメモリセル２ａを「書込状態」にしてリフレッシュする。このようにしてリフレッシュ動作が行われる。制御回路３は、「異常」であると判定したときにはこのようなリフレッシュ処理を行う。制御回路３は、ステップＳ１０〜Ｓ１１において、これらの一連の処理を各アドレス毎に最終アドレスに至るまで繰り返す。

以上説明したように、本実施形態によれば、制御回路３が「異常」を検出した場合、読み出し電圧Ｖreadで読み出したデータで、メモリセルトランジスタＱ３のデータをリフレッシュする。つまり、図８に示すようなメモリセルトランジスタＱ３のしきい値電圧Ｖｔの経年変化が発生した場合でも、メモリセルトランジスタＱ３のしきい値電圧Ｖｔと読み出し電圧Ｖreadの大小関係は変わらないので、正しいデータを読み出すことが可能となる。具体的なリフレッシュ動作としては、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが読み出し電圧Ｖread以上であると判定した場合には第２の電圧分布Ｖ２内に調整するようにメモリセルトランジスタＱ３の浮遊ゲートに蓄積される電子の電荷量を調整してリフレッシュすると共に、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが読み出し電圧Ｖreadよりも低いと判定した場合にはメモリセルトランジスタＱ３のしきい値電圧Ｖｔを第１の電圧分布Ｖ１内に調整するようにメモリセルトランジスタＱ３の浮遊ゲートに蓄積される電子の電荷量を調整してリフレッシュするため、経年変化などによるメモリトランジスタＱ３のしきい値電圧の変動を抑制しデータの保持性能を向上することができる。

また、低電圧側ベリファイ電圧ＶＬと高電圧側ベリファイ電圧ＶＨとの中間の電圧となる読み出し電圧Ｖreadをリフレッシュ時の基準電圧としているため均等にマージンを確保することができデータの正確性および信頼性を向上することができる。

リフレッシュ時の基準電圧を読み出し電圧Ｖreadとした場合には、基準電圧（抵抗分圧回路等）を他に改めて作成する必要がないためＥＥＰＲＯＭ１内に構成される回路が縮小化される。すなわち、読み出し電圧Ｖreadをリフレッシュ基準電圧として共用しているため、回路構成が煩雑にならなくなる。また、市場で実際に記憶装置が使用される場合のデータ読み出し電圧Ｖreadと同一電圧で判定することにより、記憶装置の誤読み出しを抑制する手段においてはもっとも適切である。制御回路３は、定期的にリフレッシュしているため誤ってリフレッシュ処理される虞を極力なくすることができる。

（第２の実施形態）
図５は、本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、リフレッシュ時の基準電圧を低電圧側ベリファイ電圧ＶＬと高電圧側ベリファイ電圧ＶＨとの中間電圧よりも低い電圧で且つ低電圧側ベリファイ電圧ＶＬよりも高い電圧にしたところにある。第１の実施形態と同一部分については同一符号を付して説明を省略し、以下異なるところについてのみ説明する。

図８（ａ）および図８（ｂ）に示すように、不具合は書込状態におけるメモリセルトランジスタＱ３のしきい値電圧Ｖｔが第１の電圧分布Ｖ１内から高くなる場合と、消去状態におけるメモリセルトランジスタＱ３のしきい値電圧Ｖｔが第２の電圧分布Ｖ２内から低下する場合がある。しかし、書込状態におけるメモリセルトランジスタＱ３のしきい値電圧Ｖｔが第１の電圧分布Ｖ１から高くなる確率よりも、消去状態におけるメモリセルトランジスタＱ３のしきい値電圧Ｖｔが第２の電圧分布Ｖ２から低下する確率が高くなることが確認されている。

この理由は以下のように推定されている。メモリセルトランジスタＱ３は、半導体基板の上にトンネル絶縁膜（ゲート絶縁膜）、浮遊ゲートとして多結晶シリコン、ゲート間絶縁膜、コントロールゲートが積層され、これらの積層ゲートの両脇に位置するようにソース領域およびドレイン領域が半導体基板の表層に形成された構造となっているのが一般的である。半導体基板の材料として単結晶シリコンが適用されるときには、ゲート絶縁膜と半導体基板との間の界面は、浮遊ゲートを構成する多結晶シリコンとゲート絶縁膜との界面よりも平坦性が高く電界集中が生じ難い。これは、半導体基板が単結晶であるためゲート絶縁膜との間で化学的に結合しやすいためである。

したがって、浮遊ゲート（多結晶シリコン）に蓄積された電子がトンネル絶縁膜を介して半導体基板に流れやすく浮遊ゲートから外部に放出されやすくなる。電子が浮遊ゲートから外部に放出されるとメモリセルトランジスタＱ３のしきい値電圧Ｖｔが低下してしまう。このような理由からメモリセルトランジスタＱ３のしきい値電圧Ｖｔは低下しやすくなると推定されている。すなわち、逆に何らかの影響により電子が浮遊ゲート内に注入されてしまう確率は少ないため、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが高くなるという不良は比較的起こりにくい。

そこで、図５に示すように、リフレッシュ時の基準電圧として高電圧側ベリファイＶＨとＶＬの平均電圧（中間電圧）よりも所定電圧だけ低い電圧で且つ低電圧側ベリファイ電圧ＶＬよりも高い電圧でベリファイ処理することが望ましい。このように経年変化が大きくなる高電圧側のマージンを大きくとる設定とすることで、図８（ａ）のV2aで示すような経時変化したメモリトランジスタが、基準電圧（ここでは読み出し電圧Ｖread）を超えにくくなり、よって基準電圧で読み出した際のデータの正確性が高まり、実用的にも対処しやすくなる。
また、このリフレッシュ時の基準電圧を読み出し電圧Ｖreadと共用しても良い。具体的には、例えば、低電圧側ベリファイ電圧ＶＬ＝０Ｖ、高電圧側ベリファイ電圧ＶＨ＝５Ｖとしたとき、リフレッシュ時の基準電圧として読み出し電圧Vreadを１．２５Ｖと設定すると良い。

（第３の実施形態）
図６（ａ）および図６（ｂ）は、本発明の第３の実施形態を示すもので、第１または第２の実施形態と異なるところは、メモリセルのしきい値電圧の温度特性およびメモリセルの使用可能な温度範囲に応じて、高電圧ベリファイ電圧ＶＨおよび低電圧ベリファイ電圧ＶＬ並びにリフレッシュ時の基準電圧（読み出し電圧Ｖread）を設定したところにある。第１の実施形態と同一部分については同一符号を付して以下異なる部分についてのみ説明する。

図６（ａ）に示すように、メモリセルトランジスタＱ３のしきい値電圧Ｖｔには例えば−２ｍＶ/℃程度の温度特性がある。メモリセルトランジスタＱ３のしきい値電圧Ｖｔは温度上昇に伴い線形的に低下する。したがって、最高使用温度（例えば１２５℃）に向けて温度が上昇するとメモリセルトランジスタＱ３のしきい値電圧Ｖｔの範囲（第２の電圧分布Ｖ２）も低下してしまい、メモリセルトランジスタＱ３のしきい値電圧Ｖｔが一部でも設定された基準電圧（読み出し電圧Ｖread）よりも低下してしまうと、通常使用時においての誤読み出しや、リフレッシュ時に誤ったリフレッシュ処理がなされてしまう虞がある。

そこで本実施形態では、最高使用温度（例えば１２５℃）において第２の電圧分布Ｖ２の下限電圧が基準電圧（読み出し電圧Ｖread）を超えるように、最低使用温度（例えば−４０℃）における基準電圧および高電圧側ベリファイ電圧ＶＨを設定している。すなわち、高電圧側ベリファイ電圧ＶＨに対してある所定の下限電圧ＶＨmin（例えば５Ｖ）を設け、最低使用温度において高電圧側ベリファイ電圧ＶＨが下限電圧ＶＨminを超える電圧となるように設定することが望ましい。これにより、最高使用温度における誤処理を極力抑制できる。

また逆に、最低使用温度においても同様である。最低使用温度（例えば−４０℃）においてしきい値電圧Ｖｔが基準電圧（読み出し電圧Ｖread）より下回るように、低電圧側ベリファイ電圧ＶＬに対してある所定の上限電圧VLmax（例えば０Ｖ）を設け、低電圧側ベリファイ電圧ＶＬが最高使用温度において上限電圧ＶＬmaxを超える電圧となるように設定することが望ましい。これにより、最低使用温度における誤処理を極力抑制できる。

また、次のように設定しても良い。すなわち、一般的にＥＥＰＲＯＭ１の使用環境温度分布は正規分布に近い分布を示すことが多い。この正規分布の平均値となる所定の温度Ｔ１において、高電圧側ベリファイ電圧ＶＨおよび低電圧側ベリファイ電圧ＶＬを設定するとき、この高電圧側ベリファイ電圧ＶＨの下限電圧ＶＨminおよび低電圧側ベリファイ電圧ＶＬの上限電圧ＶＬmaxが最低使用温度および最高使用温度の条件を満たすように設定しても良い（図６（ｂ）参照）。つまり、実使用上最も発生確率の高い温度Ｔ１で高電圧側ベリファイ電圧ＶＨおよび低電圧側ベリファイ電圧ＶＬを設定することで、使用温度に応じた設定を行うことができるため、より実用的な設定を行うことができる。尚、後述説明する多値メモリセルの場合でも適用できる。

（第４の実施形態）
図７は、本発明の第４の実施形態を示すもので、第１ないし第３の実施形態と異なるとことは、多値メモリセルを備えた不揮発性半導体記憶装置に適用したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。

多値メモリセルは、メモリセルトランジスタＱ３の浮遊ゲートに蓄積される電子の電荷量に応じてメモリセル２ａに記憶保持されるデータが規定される。図７は、このときのメモリセルトランジスタＱ３のしきい値電圧Ｖｔの電圧分布Ｖ１〜Ｖ４と、低電圧側ベリファイ電圧ＶＬ１、ＶＬ２…と、高電圧側ベリファイ電圧ＶＨ１、ＶＨ２…と、読み出し電圧Ｖread１、Vread２…との関係を示している。しきい値電圧Ｖｔの電圧分布は、第１の電圧分布Ｖ１〜第４の電圧分布Ｖ４まで順次離間して高くなるように設定されている。低電圧側ベリファイ電圧ＶＬ１および高電圧側ベリファイ電圧ＶＨ１間の差電圧と、低電圧側ベリファイ電圧ＶＬ２および高電圧側ベリファイ電圧ＶＨ２間の差電圧と、低電圧側ベリファイ電圧ＶＬ３および高電圧側ベリファイ電圧ＶＨ３間の差電圧とは同一電圧に設定されている。本実施形態においては、１個のメモリセル２ａに２ビットが割り当てられた実施形態を示すが、１個のメモリセル２ａに３ビット以上の情報量が割り当てられていても良い。

尚、リフレッシュ時の基準電圧を読み出し電圧Ｖreadと共用した実施形態を示すが、読み出し電圧Ｖread１〜Ｖread３を基準電圧と共用することなく、基準電圧を高電圧側ベリファイ電圧ＶＨ１〜ＶＨ３および低電圧側ベリファイ電圧ＶＬ１〜ＶＬ３間のそれぞれ何れの電圧に設定しても良い。

この図７において、しきい値電圧Ｖｔが第１の電圧分布Ｖ１内に入っている場合をデータ”００”とし、第２の電圧分布Ｖ２内に入っている場合をデータ”０１”とし、第３の電圧分布Ｖ３内に入っている場合をデータ”１０”とし、第４の電圧分布Ｖ４内に入っている場合をデータ”１１”と規定している。データを読み出すときには、各電圧分布Ｖ１〜Ｖ４間にそれぞれ設定される読み出し電圧Ｖread１〜Ｖread３において読出処理を行い、しきい値電圧Ｖｔが第１〜第４の電圧分布Ｖ１〜Ｖ４の何れの電圧分布内に規定されているかを特定し、この結果に応じてデータ”００”〜”１１”を決定する。

前述したように、メモリセルトランジスタＱ３のしきい値電圧Ｖｔは低下しやすいことが確認されているが、このような多値メモリの場合、しきい値電圧Ｖｔが３以上の複数の電圧分布（例えば、４値の場合、第１ないし第４の電圧分布Ｖ１〜Ｖ４）内に入るように設定されている。メモリセルトランジスタＱ３のしきい値電圧Ｖｔは、その電圧に応じて低下度も変化する。具体的には、多値メモリの場合、特にしきい値電圧Ｖｔの高い方がしきい値電圧Ｖｔの低下度も大きい。

このため、リフレッシュ時の基準電圧Ｖread１〜Ｖread3を低電圧側ベリファイ電圧ＶＬ１〜ＶＬ３および高電圧側ベリファイ電圧ＶＨ１〜ＶＨ３間のそれぞれの割合Ｈ１（＝Ｖａ１／Ｖｂ１）、割合Ｈ２（＝Ｖａ２／Ｖｂ２）、割合Ｈ３（＝Ｖａ３／Ｖｂ３）に応じた電圧で決定するときには、割合Ｈ３を割合Ｈ２に比較して低く、割合Ｈ２を割合Ｈ１に比較して低く設定することが望ましい。このように設定することにより、しきい値電圧Ｖｔの絶対値が高くなるに従ってしきい値電圧Ｖｔも低下しやすくなるという実用的な面にも対応できるようになる。

このような本実施形態によれば、多値メモリセルに適用した場合、基準電圧としての読み出し電圧Ｖread１〜Ｖread３の設定割合Ｈ１〜H３をしきい値電圧Ｖｔが高くなるに従い順次低くなるように設定したので、しきい値電圧Ｖｔの値が高くなるに従ってしきい値電圧Ｖｔが低下しやすくなるという実用的な面でも対応できるようになる。

（第５の実施形態）
本発明の第５の実施形態が第１ないし第４の実施形態と異なるところは、フラッシュメモリ装置に適用したところにある。第１ないし第４の実施形態と同一部分については同一符号を付して説明を省略し、以下異なるところについてのみ説明する。

ＥＥＰＲＯＭ１に代えてフラッシュメモリ装置に適用した場合、アドレス単位で書換可能になっておらず、ブロック単位（例えば数Ｍｂｉｔ）でデータ書き換え可能であったり一括で書き換え可能になっている。この場合、Ｃレジスタ１５に代えてブロックの記憶データを全て保持可能なラッチ回路を設定し、当該ラッチ回路に対して読み出し電圧Ｖreadでベリファイ処理した結果を保持して一括で書き換えるようにしても良い。すなわち、フラッシュメモリ装置に適用したとしても前述実施形態と略同様の作用効果を奏する。

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
ＥＥＰＲＯＭ装置、フラッシュメモリ装置に適用した実施形態を示したが、これに限定されるものではなく、上述実施形態の特徴を有する不揮発性メモリを備えた半導体装置に適用しても良い。

第１の実施形態のステップＳ１３において、リフレッシュ時の基準電圧を読み出し電圧Ｖreadとしているが、このリフレッシュ基準電圧は低電圧側ベリファイ電圧ＶＬおよび高電圧側ベリファイ電圧ＶＨ間の範囲の電圧であれば何れの電圧であっても良い。

また、定期的にリフレッシュするようにした実施形態を示したが、これに限定されるものではなく、ＥＥＰＲＯＭ１に初めて電源が投入されてから初期の所定期間は長期間毎にリフレッシュすると共に時間経過するに連れて短い期間毎にリフレッシュするようにしても良い。これは、年月の経過に伴い劣化の程度も増してくるためである。
また、リフレッシュ動作が外部から指令を受けて行われるように構成されていても良い。この場合、汎用性を向上することができる。
また、浮遊ゲートの部分に電荷を蓄積しデータを記憶する記憶装置に限らず、電荷を蓄積する構造を持ちうる記憶装置について適用可能である。

本発明の第１の実施形態の処理動作を示すフローチャート 電気的構成を概略的に示すブロック図 メモリセルアレイとその周辺回路を概略的に示す電気的構成図 しきい値電圧、高電圧側ベリファイ電圧、低電圧側ベリファイ電圧および読み出し電圧の関係を示す説明図 本発明の第２の実施形態を示す図４相当図 本発明の第３の実施形態の説明図（（ａ）および（ｂ）はメモリセルのしきい値電圧と使用温度範囲との関係を示す図（その１、その２）） 本発明の第４の実施形態において多値メモリセルに適用した場合の図４相当図 不具合の一例を示す図

符号の説明

図面中、１はＥＥＰＲＯＭ装置（半導体装置）、３は制御回路（リフレッシュ手段）、１２はセンスアンプ（基準電圧比較手段）、１６は比較回路（低電圧側比較手段、高電圧側比較手段）、Ｑ３はメモリセルトランジスタ（不揮発性メモリ）を示す。

Claims (11)

1. 多数のメモリセルを備え当該メモリセルに設定されるしきい値電圧を低電圧分布内もしくは当該低電圧分布よりも電圧が高い高電圧分布内に保持しデータを不揮発的に記憶可能に構成された不揮発性メモリを備えた半導体装置において、
   前記低電圧分布および前記高電圧分布間に設定される基準電圧よりも低電圧で且つ前記低電圧分布よりも高電圧となる低電圧側ベリファイ電圧と前記メモリセルのしきい値電圧とを比較する低電圧側比較手段と、
   前記基準電圧よりも高電圧で且つ前記高電圧分布よりも低電圧となる高電圧側ベリファイ電圧と前記メモリセルのしきい値電圧とを比較する高電圧側比較手段と、
   前記メモリセルのしきい値電圧と前記基準電圧とを比較する基準電圧比較手段と、
   前記高電圧側比較手段により前記メモリセルのしきい値電圧が前記高電圧側ベリファイ電圧よりも低く検出されると共に前記基準電圧比較手段により前記メモリセルのしきい値電圧が前記基準電圧以上に検出された場合には前記メモリセルのしきい値電圧を前記高電圧分布内に調整してリフレッシュすると共に、前記低電圧側比較手段により前記メモリセルのしきい値電圧が前記低電圧側ベリファイ電圧よりも高く検出されると共に前記基準電圧比較手段により前記メモリセルのしきい値電圧が前記基準電圧よりも低く検出された場合には前記メモリセルのしきい値電圧を前記低電圧分布内に調整してリフレッシュするリフレッシュ手段とを備えたことを特徴とする半導体装置。
2. 前記基準電圧は、前記メモリセルのデータを読み出すときの読み出し電圧と同一電圧であることを特徴とする請求項１記載の半導体装置。
3. 前記基準電圧は、前記低電圧側ベリファイ電圧と前記高電圧側ベリファイ電圧との中間の電圧であることを特徴とする請求項１または２記載の半導体装置。
4. 前記基準電圧は、前記低電圧側ベリファイ電圧と前記高電圧側ベリファイ電圧との中間の電圧よりも低い電圧で且つ前記低電圧側ベリファイ電圧よりも高い電圧であることを特徴とする請求項１または２記載の半導体装置。
5. 前記リフレッシュ手段は、定期的にリフレッシュすることを特徴とする請求項１ないし４の何れかに記載の半導体装置。
6. 前記リフレッシュ手段は、電源が投入されてから初期の所定期間は長期間毎にリフレッシュすると共に時間経過するに連れて前記長期間よりも短い期間毎にリフレッシュすることを特徴とする請求項１ないし５の何れかに記載の半導体装置。
7. 前記リフレッシュ手段は、外部から指令を受けてリフレッシュすることを特徴とする請求項１ないし６の何れかに記載の半導体装置。
8. 前記高電圧側ベリファイ電圧および前記低電圧側ベリファイ電圧並びに前記基準電圧は、前記メモリセルのしきい値電圧の温度特性および当該メモリセルの使用可能な温度範囲に応じて設定されていることを特徴とする請求項１ないし７の何れかに記載の半導体装置。
9. 前記メモリセルは、そのしきい値電圧が第１の電圧分布から順次離間して高くなる第ｋの電圧分布（ｋは３以上の整数）内に設定されるように構成された多値メモリセルであって、
   前記低電圧側比較手段は、前記第ｊの電圧分布（１≦ｊ≦ｋ−１を満たす整数）および第（ｊ＋１）の電圧分布間に設定される第ｊの基準電圧よりも低電圧で且つ前記第ｊの電圧分布よりも高電圧となる第ｊの低電圧側ベリファイ電圧と前記メモリセルのしきい値電圧とを比較し、
   前記高電圧側比較手段は、前記第ｊの基準電圧よりも高電圧で且つ前記第（ｊ＋１）の電圧分布よりも低電圧となる第ｊの高電圧側ベリファイ電圧と前記メモリセルのしきい値電圧とを比較し、
   前記基準電圧比較手段は、前記メモリセルのしきい値電圧と前記第ｊの基準電圧とを比較し、
   前記リフレッシュ手段は、前記高電圧側比較手段により前記メモリセルのしきい値電圧が第ｊの高電圧側ベリファイ電圧よりも低く検出されると共に前記基準電圧比較手段によりメモリセルのしきい値電圧が第ｊの基準電圧以上に検出された場合にはメモリセルのしきい値電圧を第（ｊ＋１）の電圧分布内に調整してリフレッシュすると共に、前記低電圧側比較手段により前記メモリセルのしきい値電圧が前記第ｊの低電圧側ベリファイ電圧よりも高く検出されると共に前記第ｊの基準電圧よりも低く検出された場合には前記メモリセルのしきい値電圧を前記第ｊの電圧分布内に調整してリフレッシュすることを特徴とする請求項１ないし８の何れかに記載の半導体装置。
10. 前記第ｊの基準電圧は、前記第ｊの電圧分布と第（ｊ＋１）の電圧分布との間にそれぞれ設定される前記第ｊの低電圧側ベリファイ電圧および前記第ｊの高電圧側ベリファイ電圧間の電圧に対する割合に応じた電圧であると共に、前記割合は、前記ｊの値が大きくなるに従い順次低くなるように設定されていることを特徴とする請求項９記載の半導体装置。
11. ＥＥＰＲＯＭ装置に適用したことを特徴とする請求項１ないし１０の何れかに記載の半導体装置。
    
    

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