JPH0737397A

JPH0737397A - フラッシュ電気的消去可能プログラマブル読出し専用メモリのリフレッシュ方法、装置及び同メモリ

Info

Publication number: JPH0737397A
Application number: JP31559293A
Authority: JP
Inventors: John F Schreck; エフ．シュレックジョン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-12-16
Filing date: 1993-12-15
Publication date: 1995-02-07
Also published as: US5365486A

Abstract

(57)【要約】【目的】異なる読み出し電圧の下で２回判定した結果
の擾乱プログラムメモリセルのみをリフレッシュして効
率的にデータ損失を防止する。【構成】ブロック４２で、特定メモリセルをその上昇
制御ゲート電圧で読み出す。ブロック４４で、同メモリ
セルが既にプログラムされているか初期判定し、もしプ
ログラムされているならば、ブロック４６で、次のメモ
リセルを読み出す。もし同メモリセルがプログラムされ
ているならば、ブロック４８で、同メモリセルを低下制
御ゲート電圧で読み出す。次いで、ブロック５０で、同
セルがプログラムされているか最終判定し、もし同セル
がプログラムされていないならば、ブロック４６で、次
のセルを読み出し、もし依然としてプログラムされてい
るならば、ブロック５２で、同セルをリフレッシュす
る。その後、ブロック４６に移行する。読出し電圧順序
を上と逆にしてもよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に電気的消去可能
プログラマブル読出し専用メモリ（以下、ＥＥＰＲＯＭ
と称する）、特にフラッシュＥＥＰＲＯＭリフレッシュ
方法及び装置に関する。

【０００２】

【従来の技術】単１トランジスタメモリセル（又はビッ
トとも称される）を採用し、プログラミングにホットキ
ャリヤ注入を使用しかつ消去にファウラー−ノルドハイ
ムトンネリングを使用するＥＥＰＲＯＭは、広く使用さ
れており、かつ、例えば、「５１２ＫＣＭＯＳＥＥ
ＰＲＯＭにおける単一トランジスタＥＥＰＲＯＭビット
及びその実現」、ムケーレー他、ＩＥＤＭ（国際電子デ
バイス会議）、１９８５年、６１５〜６１９頁（“Ａ
ＳｉｎｇｌｅＴｒａｎｓｉｓｔｏｒＥＥＰＲＯＭ
ＢｉｔａｎｄｉｔｓＩｍｐｌｅｍｅｎｔａｔｉｏ
ｎｉｎａ５１２ＫＣＭＯＳＥＥＰＲＯＭ
（ｓ），”Ｍｕｋｈｅｒｅｅｅｔａｌ．，ＩＥＤ
Ｍ，１９８５，ｐｐ．６１６−６１９）、及び「９０ナ
ノ秒１００Ｋ消去／プログラムサイクルのメガビットフ
ラッシュメモリ」、Ｖ・キュネット他、ＩＳＳＣＣ（國
際固体回路会議）、１９８９年、１４０〜１４１頁
（“Ａ９０ＮＳ１００ＫＥｒａｓｅ／Ｐｒｏｇｒ
ａｍＣｙｃｌｅＭｅｇａｂｉｔＦｌａｓｈＭｅｍ
ｏｒｙ，”Ｖ．Ｋｙｎｅｔｔｅｔａｌ．，ＩＳＳＣ
Ｃ１９８９，ｐｐ．１４０−１４１）に記載されてい
る。

【０００３】このようなＥＥＰＲＯＭは特定メモリセル
制御ゲート及びドレインに高電圧を印加する一方、その
メモリビットのソースを接地しておくことによる浮動ゲ
ートへのホット電子注入を経由してプログラムされる。
例えば、そのドレインプログラミング電圧Ｖdpは６．５
ボルトに維持される一方、その制御ゲートプログラミン
グ電圧Ｖcgp は１２ボルトに保持される。消去はその制
御ゲート電圧をＶcge＝０ボルトに維持し、そのドレイ
ンを浮動させ、かつそのソースをＶse＝１２ボルトに立
ち上がらせることによって達成される。消去セルは導通
し、プログラムセルは導通せず、かつこれらの制御ゲー
トは約５ボルトの読出し電圧へ立ち上がらされる。上述
の例は説明のためだけであって、云うまでもなく、他の
電圧がこれと同じ効果を達成するために使用されること
がある。

【０００４】フラッシュＥＥＰＲＯＭとして知られる特
定の型式のＥＥＰＲＯＭは、メモリセルを種々のセクタ
に分割する。各セクタ内で、各メモリセルトランジスタ
のソースは、共通ノードに結合されている。したがっ
て、消去を、セクタからセクタ式にのみ、又は異なるセ
クタを並列にのみ遂行することができる。それらのメモ
リセルトランジスタの制御ゲートは語線に結合され、か
つそれらのドレインはビット線に結合される。

【０００５】セクタが集積回路上で物理的に分離されて
いるときは、特定セクタの消去は他のセクタにほとんど
影響を持たない。しかしながら、セクタの物理的分離
は、面積の代償を必要とし、したがって、メモリ密度の
高い応用においては、物理的分離は魅力的でない。

【０００６】物理的分離を伴わずに、異なるセクタ内の
メモリセルが同じビット線を共用することがあり、した
がって、これらのビット線上に印加された電圧は、これ
らのビット線を共用する全てのセクタに電界効果を生じ
る。更に、異なるセクタ内のメモリセルはワード線を共
用することがあり、これらの共用されるワード線上の電
圧はこれらを共用する全てのセクタに電界効果を生じ
る。

【０００７】これら共用されたビット線及びワード線上
に発生された電界は、プログラムセルを消去する又は消
去セルをプログラムする効果を有することがある。例え
ば、消去セルをプログラムするために或るワード線上の
電圧を立ち上がらせることは、その浮動ゲートから或る
電子を先行プログラムセルの制御ゲートへ除去すること
によってこのワード線上の先行プログラムセルを擾乱す
ることがある。この型式の擾乱は、ワード線ストレスと
して知られている。

【０００８】ワード線ストレスアップ又はワード線ソフ
ト書込みとして知られる他の型式のワード線ストレス
は、その同じワード線上の他のセルのプログラミングに
起因して他の場合に消去されたセルがこのワード線を高
い電圧へ立ち上げてしまっているときに起こる。この擾
乱状態が、そのチャネルからの電子のトンネリングによ
ってこの消去セルの浮動ゲートへの電子の追加を招く。

【０００９】共用ビット線の場合、ビット線ストレスと
して知られる擾乱が、しばしば、起こる。ビット線スト
レスは、その同じビット線上の他のセルのプログラミン
グの結果として、先行プログラムセルがそのドレインを
高電圧へ立ち上がらせるときに起こる。この擾乱状態
が、先行プログラムセルの浮動ゲートから拡散を通して
電子の除去を招く。

【００１０】

【発明が解決しようとする課題】ＥＥＰＲＯＭは、それ
らの性能がそれらの定格仕様を充たすことができなくな
る点にまで劣化する前に、典型的に、１０，０００回の
ような、極めて多数の消去サイクルに耐えることができ
る。したがって、１つのセクタ化チップ内の特定セルが
ビット線ストレス又はワード線ストレスのような、擾乱
状態を経験する時間量は、フラッシュＥＥＰＲＯＭにお
いては非常に大きくなることがある。例えば、所与のセ
クタ内のプログラムセルは、もしこのセルが単一プログ
ラム状態に維持される一方、これと同じビット線を共用
する他のセクタ内のセルが繰り返しプログラムされかつ
消去されるならば、１０，０００周期のビット線ストレ
スを経験することがある。セルが擾乱状態を経験するの
が長ければ長いほど、消去状態からプログラム状態へ変
換するか又はプログラム状態から消去状態へ変換するか
のいずれかによって、これらのセルがデータを損失する
公算がますます大きくなる。このようなデータ損失又は
利得は、許容できない。

【００１１】したがって、データ損失を防止するために
ＥＥＰＲＯＭセルをリフレッシュする方法及び装置に対
する要望が起こっている。

【００１２】

【問題を解決するための手段】本発明によれば、先行技
術のフラッシュＥＥＰＲＯＭに関連する欠点及び問題を
実質的に除去する、フラッシュＥＥＰＲＯＭリフレッシ
ュ方法及び装置が提供される。

【００１３】特に、複数メモリセルを有するフラッシュ
ＥＥＰＲＯＭをリフレッシュする方法及び装置が提供さ
れ、ここで特定メモリセルが上昇制御ゲート電圧におい
て読み出される。この読出し動作から、その特定メモリ
セルは既にプログラムされているかどうか初期判定され
る。もしこの初期判定が、この特定メモリセルが既にプ
ログラムされていると云うのであれば、他のメモリセル
が処理される。もしこの初期判定が、前記特定メモリセ
ルはまだプログラムされていないと云うのであれば、こ
の特定メモリセルが低下制御ゲート電圧において読み出
される。この読出し動作後、この特定メモリセルが既に
プログラムされているかどうかの最終判定が行われる。
もしこの最終判定が、この特定メモリセルはまだプログ
ラムされていないと云うであれば、他のメモリセルが処
理される。もしこの最終判定が、この特定メモリセルは
既にプログラムされていると云うのであれば、この特定
メモリセルがリフレッシュされ、かつ他のメモリセルが
処理される。リフレッシュは、回復パルスで以て擾乱セ
ルにパルスを与えることによって達成される。これらの
メモリセルが上昇制御ゲート電圧及び低下制御ゲート電
圧において読み出される順序を逆にしてもよい。

【００１４】他の実施例においては、プログラムメモリ
セル及び消去メモリセルの両方をリフレッシュすること
ができる。この実施例の場合は、ランダムアクセスメモ
リのようなメモリが、そのセルの読出しによって判定さ
れた各メモリセルの状態を記憶する。このメモリは、試
験される特定セルの状態についのての情報を得るように
アクセスされる。もしその特定メモリセルの状態が消去
状態であるならば、この特定メモリセルは低下制御ゲー
ト電圧において読み出され、かつこの特定メモリセルが
依然として消去されているかどうか判定される。このメ
モリセルが依然として消去されているならば、他のメモ
リセルが試験される。もし特定メモリセルが既に擾乱さ
れているならば、そのメモリセルが存在するセクタが消
去され、かつそのセクタが再プログラムされる。それら
の消去セルを試験した後、もし消去及び再プログラミン
グがなくなっていれば、プログラムセルが試験される。
プログラムメモリセルの各々は、それらが依然としてプ
ログラムされるているかどうか判定するために、上昇制
御ゲート電圧において読み出される。もし特定メモリセ
ルが依然としてプログラムされていると判定されるなら
ば、他のプログラムメモリセルが処理される。もしこの
判定はこの特定メモリセルが既に擾乱されていると云う
のであるならば、そのメモリセルがリフレッシュされ、
かつ他のメモリセルが処理される。

【００１５】本発明の重要な技術的利点は、それがフラ
ッシュＥＥＰＲＯＭをリフレッシュし、これによってフ
ラッシュＥＥＰＲＯＭ内のビット線及びワード線によっ
て起こされるデータ損失を防止する方法及び装置を提供
すると云う事実である。

【００１６】

【実施例】本発明及びその利点の一層完全な理解のため
に、付図と関連して行われる次の説明をいまから参照さ
れたい。図１は本発明の教示によるリフレッシュ能力を
備えるフラッシュＥＥＰＲＯＭのブロック線図、図２は
ＥＥＰＲＯＭアレイの簡単化結線図、図３ａ及び図３ｂ
は本発明の教示によるリフレッシュ方法の流れ図、図４
は本発明の教示によるＥＥＰＲＯＭリフレッシュ用回路
要素の特定実施例の簡単化結線図及びブロック線図、図
５ａ及び図５ｂは本発明の教示によるＥＥＰＲＯＭリフ
レッシュ方法の他の実施例の流れ図、図６は本発明の教
示によるＥＥＰＲＯＭリフレッシュ用回路要素の他の実
施例の簡単化結線図及びブロック線図である。

【００１７】本発明の好適実施例及びその利点は、図１
〜図６を参照することによって最も良く理解される。こ
れらの種々の図面において、同様の符号は同様又は対応
する部品を指示する。

【００１８】図１は、本発明の教示によるリフレッシュ
能力を備えるフラッシュＥＥＰＲＯＭ１０のブロック線
図である。図１に示されるように、フラッシュＥＥＰＲ
ＯＭ１０は、外部通信用アドレスリンク及びデータリン
クを備える。更に、これは、読み出し、プログラミング
（書込み）、又は消去に対して使用可能とされることが
ある。フラッシュＥＥＰＲＯＭ１０内に含まれて、列デ
コーダ１２及びワード線デコーダ１４がある。更に、読
出し／書込み／消去回路要素１６が、列デコーダ１２及
びワード線デコーダ１４の両方に結合されている。特定
メモリセルが、列デコーダ１２及びワード線デコーダ１
４からの信号によって、読み出され、プログラムされ、
又は消去される。

【００１９】フラッシュＥＥＰＲＯＭ１０内のメモリセ
ル（又はビット）は、種々のセクタに群化されている。
図１に示されるように、これらのセクタは、セクタ１
８、セクタ２０、セクタ２２、セクタ２４、セクタ２
６、及びセクタ２８である。云うまでもなく、図１に示
されたフラッシュＥＥＰＲＯＭ１０は本発明を教示する
目的のためであって、他の配置も、本発明において意図
する範囲に反することなく、本発明に使用することがで
きる。

【００２０】セクタ１８、セクタ２０、及びセクタ２２
は、列デコーダ１２からの共通ビット線を共用する。同
様に、セクタ２４、セクタ２６、及びセクタ２８は、列
デコーダ１２からの共通ビット線を共用する。セクタ１
８及びセクタ２４は、ワード線デコーダ１４からの共通
語線を共用する。セクタ２０及びセクタ２６は、また、
ワード線デコーダ１４からの共通語線を共用する。同様
に、セクタ２２及びセクタ２８は、ワード線デコーダ１
４からの共通語線を共用する。列デコーダ１２からのビ
ット線の全ては、センス増幅器３０に結合されており、
このセンス増幅器は種々のセル上のデータを検出して、
そのデータを外部通信のために送信する。

【００２１】リフレッシュ回路要素３２は、列デコーダ
１２、ワード線デコーダ１４、及び読出し／書込み／消
去回路要素１６に結合されている。リフレッシュ回路要
素３２は、「従来の技術」において説明されたような変
更データを生じないことを保証する。

【００２２】「従来の技術」において説明されたよう
に、フラッシュＥＥＰＲＯＭ内の消去は、セクタ毎とす
る。例えば、セクタ１８内のセルは、セクタ１８内のセ
ルの全てを消去することによって消去されると云える。
しかしながら、セクタ毎で消去するこの能力は、消去さ
れない他のセクタ内のセルに著しい擾乱状態を生じるお
それがある。

【００２３】最悪の場合の例として、セクタ２２内のプ
ログラムセルは、著しいストレス時間を経験するおそれ
がある。各セクタ毎に１０⁵ 消去サイクルをさせるフラ
ッシュＥＥＰＲＯＭ１０に対する仕様の場合、セクタ２
２内のプログラムセルは２００秒程度のストレス時間を
経験するおそれもある。この２００秒期間は、次の仮定
に従って、導かれる。１０マイクロ秒のプログラミング
時間、及び各セクタ毎に１，０２４本のワード線を仮定
すると、セクタ１８及びセクタ２０内のそのビット線上
の各セルのプログラミングの結果として、セクタ２０内
の１つのプログラムセルが約２０ミリ秒のビット線スト
レス時間を経験するおそれもある。更に、セクタ１８及
び２０は、各々１００，０００回サイクルされ、その結
果、セクタ２２内の１つのプログラムセルに１００，０
００×２０ミリ秒、すなわち、２，０００秒のストレス
時間を生じることになる。各ワード線が１セクタであ
り、かつ１，０２４本のワード線を備える他の例では、
１つのプログラムセルが（１，０２４−１）×１０マイ
クロ秒×１０⁵ ＝１，０２０秒のストレス時間を経験す
るおそれがある。

【００２４】図２は、ＥＥＰＲＯＭメモリセルの典型的
アレイの簡単化結線図である。図２に示されるように、
メモリセルのアレイは、ワード線デコーダ３４及び列デ
コーダ３６に結合されている。読出し／書込み／消去回
路部３８は、列デコーダ３６とワード線デコーダ３４と
の間に結合されている。ワード線デコーダ３４はｘ0，
ｘ1 ，…ｘn で指示されたｎ本のワード線と関連してい
る。同様に、列デコーダ３６はｙ0 ，ｙ1 ，…ｙn で指
示されたｎ本のビット線と関連している。各メモリセル
は。１本のワード線及び１本のビット線に結合されてい
る。例えば、メモリセル（又はビット）３９は、その制
御ゲートをワード線ｘ0 に結合し、かつそのドレインを
ビット線ｙ0 に結合している。同様に、メモリセル４０
は、その制御ゲートをワード線ｘn に結合し、かつその
ドレインをビット線ｙn に結合している。特定セクタ内
のメモリセルの全てのソースは、共通結合されている。
特定セルは、各ビット線上のパスゲートトランジスタを
通してセンス増幅器４１によって読み出される。種々の
動作に対する典型的電圧の例は、次の通りである。

【００２５】

【表１】

【００２６】表１に示されているように、２つの消去電
圧が示されている。第１電圧は電圧ワード線消去に相
当し、第２電圧は正電圧ワード線消去に相当する。

【００２７】図３ａは、本発明の教示によりプログラム
セルをリフレッシュする方法の流れ図である。図３ａに
示されているように、最初にブロック４２へ移行し、こ
のブロックにおいて、特定セルが、それが既にプログラ
ムされているかどうかを判定するために、上昇制御ゲー
ト電圧Ｖcgにおいて読み出される。例えば、この上昇制
御ゲート電圧は７．０ボルトである。プログラムセルは
導通してはならないから、特定セルの制御ゲートに上昇
電圧を印加することの結果、そのセルがプログラムされ
ない限り、導通を招き、かつその浮動ゲートは導通を妨
げるに充分な電荷をこのゲート上に有する。もしプログ
ラムセルが既に擾乱されており、かつ或るその電荷が、
例えば、ワード線ストレス又はビット線ストレスを通し
て移動させるならば、その制御ゲートへの上昇電圧の使
用の結果、電流が流れる。したがって、判定ブロック４
４において、そのセルがプログラムされているかどうか
の初期判定が行われる。もしブロック４２において印加
された上昇制御ゲート電圧においてこのセルを通して導
通が起こらないならば、このセルは既にプログラムされ
ておりかつ擾乱されてはおらず、次のセルがブロック４
６において読み出されることになる。「不導通」は、充
分な導通がほとんど起こらないためにそのセルがプログ
ラムされていると解釈されることを意味する。導通があ
ること云うとき、それは、１つのセルを通してこのセル
が消去されたと解釈されるのに充分な導通があることを
意味する。

【００２８】しかしながら、もしブロック４２おける上
昇制御ゲート電圧の印加後に既に導通が起こっていると
ブロック４４において判定されるならば、ブロック４８
へ移行する。ブロック４８において、その特定セルは、
５．０ボルトのような、低下制御ゲート電圧において読
み出される。この低下制御ゲート電圧は、そのセルが消
去セルであるならば導通を保証するに充分高くてはなら
ず、かつソフト書込みを通して既に擾乱されている消去
セルに対しては不導通を結果するほど低くてはならな
い。

【００２９】判定ブロック５０において、そのセルがプ
ログラムセルであるかどうか判定される。もしこの低下
制御ゲート電圧において導通があるならば、そのセルは
消去セルであり、リフレッシュは必要なく、次のセルが
ブロック４６において読み出される。しかしながら、低
下制御ゲート電圧がその特定セルに印加された後導通が
起こらないならば、そのセルは既にプログラムされてい
るが、しかし擾乱されてはいないと判定される。導通は
上昇制御ゲート電圧において起こったが、しかし低下制
御ゲート電圧においては起こらなかったので、この情報
が生じ、電荷の或るものがその浮動ゲートを離れてしま
ったことを指示する。したがって、ブロック５２へ移行
して、その特定メモリセルがリフレッシュされる。代替
として、特定擾乱セルだけではなくて、その特定メモリ
セルが存在するバイトがリフレッシュされることがあ
る。

【００３０】ブロック５２によるリフレッシュは、追加
プログラムパルスをこの誤りプログラムビットに送信す
ることによって遂行されることがある。この追加プログ
ラムパルスは、そのセルのプログラムマージンを回復す
る。この「回復」パルスは過剰に高いレベルへのプログ
ラミングからそのセルを防止するために、元のプログラ
ミングパルスとは異なるパルス幅のものでなければなら
ない。例えば、３マイクロ秒の回復パルスは、１０マイ
クロ秒の元のプログラミングパルスが使用されていた所
に使用される。ブロック５２のこのリフレッシュ動作の
後、次のセルが読み出されかつ同じプロセスが遂行され
る。

【００３１】図３ｂは、本発明によりプログラムセルを
リフレッシュする代替方法を示す。図３ｂの方法は、各
セルが最初に低下制御ゲート電圧において読み出され、
次いでもし必要ならば上昇制御ゲート電圧において読み
出されると云うことを除き、図３ａのそれに類似してい
る。低下制御ゲート電圧読出しは、ブロック４３におい
て遂行される。もし判定ブロック４５において、導通の
ゆえにそのセルがプログラムされたと初期判定されるな
らば、次のセルがブロック４７において読み出される。
もしブロック４５において、そのセルが既にプログラム
されていると判定されるならば、そのセルがブロック４
９において上昇制御ゲート電圧において読み出される。
もし判定ブロック５１において、そのセルが依然として
プログラムされていると判定されるならば、ブロック４
７へ移行する。もし判定ブロック５１において、ブロッ
ク４９での導通のゆえにそのセルが既に擾乱されている
と判定されるならば、ブロック５３においてリフレッシ
ュが遂行される。

【００３２】図４は、本発明の教示によりリフレッシュ
を遂行する回路部の結線図及びブロック線図を示す。図
１及び図４に共に提供された範囲では、参照符号は対応
する。図４に示されるように、メモリセルのアレイは、
列デコーダ１２とワード線デコーダ１４との間に結合さ
れている。更に、読出し／書込み／消去回路要素１６
が、列デコーダ１２とワード線デコーダ１４との間に結
合されている。更に、リフレッシュ回路部３２が、列デ
コーダ１２、ワード線デコーダ１４、及び読出し／書込
み／消去回路部１６に結合されている。リフレッシュ回
路部３２は、また、センス増幅器５４からのデータ出力
に結合されている。消去サイクル計数器５６が、また、
リフレッシュ回路部３２に結合され、かつ他のセクタか
ら入力を受信する。

【００３３】図４は、特定セクタ内のメモリセルのアレ
イを示し、もとより、他のセクタは図４に示されると同
じビット線及び（又は）ワード線を共用する。動作中、
リフレッシュ回路部３２は、図３の流れ図に示された方
法を遂行する。したがって、リフレッシュ回路部３２は
これらのメモリセルの各々が適当な上昇又は低下制御ゲ
ート電圧において読み出されるようにし、かつ要求され
るに従いどれかのセルをリフレッシュするように読出し
／書込み／消去回路部１６、列デコーダ１２、及びワー
ド線デコーダ１４を制御する。

【００３４】リフレッシュ回路部３２がメモリセルの各
アレイを読み出す周波数は消去サイクル計数器５６によ
って決定される。消去サイクル計数器５６は、図４に示
されたセクタに電気的に関連したセクタ内で遂行される
消去サイクルの数を計数する。すなわち、消去サイクル
計数器５６は、図４に示されたセクタ内の擾乱状態を起
こすおそれのある消去サイクルの数を計数する。消去サ
イクル計数器５６は、フラッシュＥＥＰＲＯＭ１０を含
むシステムの特定の必要性に従ってセットされ得る。例
として、消去サイクル計数器５６は、図４に示されたセ
クタ内の擾乱を起こすおそれのあるどのセクタからのど
の１０消去サイクルの後にもリフレッシュが起こるよう
に、１０にセットされる。他の例では、消去サイクル計
数器５６は、１にセットされる。

【００３５】図１を参照すると、例として、１０消去サ
イクルの全部がセクタ２０、セクタ２２、及びセクタ２
４内にいったん遂行されると、１０にセットされる消去
サイクル計数器５６で以て、セクタ１８に対するリフレ
ッシュが遂行される。例えば、もしセクタ２０内で２消
去サイクルが、セクタ２２内で５消去サイクルが、及び
セクタ２４内で３消去サイクルが遂行されたとしたなら
ば、セクタ１８内で１リフレッシュサイクルが遂行され
るであろう。

【００３６】リフレッシュ回路部３２は、フラッシュＥ
ＥＰＲＯＭ１０内の各セクタのリフレッシュに対して列
デコーダ１２及びワード線デコーダ１４を制御する。更
に、消去サイクル計数器５６は、リフレッシュ回路部３
２が必要とされるに従い適当なセクタをリフレッシュす
るように、各セクタ内の消去サイクルを計数する。云う
までもなく、消去サイクル計数器５６は特定の実施例に
含まれ、また他の回路部も本発明において意図する範囲
に反することなくリフレッシュをトリガするのに使用す
ることもできる。また云うまでもなく、リフレッシュは
セクタからセクタ式に行われることもあり、又はフラッ
シュＥＥＰＲＯＭチップ全体が一度にリフレッシュされ
ることもある。

【００３７】図５ａは、本発明の教示によるリフレッシ
ュ方法の他の実施例の流れ図である。図５ａに示された
方法は、フラッシュＥＥＰＲＯＭ１０内に記憶されたデ
ータのメモリ記録との関連において動作する。このメモ
リ記録は、ランダムアクセスメモリのようなデバイス
内、又はリフレッシュされる同じＥＥＰＲＯＭの他のセ
クタ内に記録されることがある。図５ａに示されている
ように、ブロック５８へ最初に移行し、このブロックに
おいて試験されるセルが果たしてプログラムされるべき
セルか又は消去されるべきセルであるかが判定される。
この判定は、全ての消去セルにとっては、たとえ既に擾
乱されているセルでも導通を保証するだけ充分に高い
が、しかしプログラムセル内に、たとえ既に擾乱されて
いているセルでも、導通がないことを保証するのに充分
に低い制御ゲート電圧において、特定セルを読み出すこ
とによって行われる。この読出しの後、ブロック６０へ
移行し、ここで、読み出された特定セルの状態が記憶さ
れる。この記憶は、オフチップであるか又はこのＥＥＰ
ＲＯＭアレイと同じチップ上のランダムアクセスメモリ
へ行われる。他の代替として、データは、リフレッシュ
されるアレイと同じチップの他のＥＥＰＲＯＭセクタ内
に記憶されることがある。これらのメモリセルの状態は
次のように記録される、すなわち、、もし１つの消去セ
ルが既に擾乱されているならば、そのセルが存在するセ
クタをこの記憶データに基づいて消去しかつ再プログラ
ムすることによって、リフレッシュすることができるよ
うに、記憶される。データの記憶を時間上の種々の点に
おいて行うことができる。例えば、各セルが最初に読み
出されるに従い、記憶を行うことができ、又は各セルを
読み出す前に全てのセルの記憶を初期的に行うことがで
きる。他の代替として、１つの消去セルが既に擾乱され
ていると判定されるときに全てのセルの状態を記憶する
ことができる。

【００３８】次に、判定ブロック６２へ移行する。もし
丁度読み出されたセルが消去セルであるならば、ブロッ
ク６４へ移行する。もしそのセルがプログラムされてい
るならば、ブロック６２の後にブロック６５へ移行す
る。もし読み出すべきなおセルがあるならば、ブロック
６５の後にブロック５８へ移行する。もしもうセルがな
ければ、論じられることになっているブロック７６へ移
行する。ブロック６４において、特定セルが低下制御ゲ
ート電圧において読み出される。次いでブロック６６へ
移行し、ここでそのセルが既に擾乱されているどうか判
定される。もしブロック６４における読み出しが導通を
示さなければ、そのセルは既に擾乱されており、かつブ
ロック６８へ移行する。ブロック６８において、リフレ
ッシュされるアレイのまだ読み出されていないセルがブ
ロック５８及び６０に関連して説明されたように読み出
され、かつ記憶される。上に論じたように、記憶は既に
遂行されていることもあり、したがって、ブロック６８
に対する必要を回避することもできる。同様に、もしま
だなにも記憶されていないならば、ブロック６８におい
て、全てのセルを記憶することもできる。次いでブロッ
ク７０へ移行し、ここで上に説明されたメモリ内に記憶
されたデータに従ってそのセクタ全体が消去されかつ再
プログラムされる。フラッシュＥＥＰＲＯＭ内で消去は
セクタからセクタ式であり、かつもし１つのセルを消去
しようとするならばそのセクタ全体を消去しなければな
らないので、ブロック７０が含まれる。更に、技術的に
周知のように、均一消去を保証するために、消去はその
前に全てのセルをプログラムすることを含む。

【００３９】ブロック７０に続き、ブロック７２へ移行
する。そのセクタ全体の再プログラミングは達成されて
いるので、そのセクタ内のセルに対するリフレッシュを
続ける必要はなく、次のセクタをリフレッシュのために
読み出すことができるか、又は次のリフレッシュサイク
ルが要求されるまでその方法を停止することができるか
のいずれかである。

【００４０】もしブロック６６において、そのセルが依
然として消去されていると判定されるならば、判定ブロ
ック７４へ移行する。判定ブロック７４は、読み出すべ
きセルがまだあるかどうか判定する。まだセルがあるな
らば、ブロック５８へ移行しかつ次のセルが読み出され
る。もし読み出すべきセルがもうなければ、ブロック７
６へ移行し、ここで、ブロック５８によって判定されか
つブロック６０において記憶されたように、プログラム
されるべきセルの各々が上昇制御ゲート電圧において読
み出される。判定ブロック７８は、その特定セルが依然
としてプログラムされているかどうか判定する。もしブ
ロック７６の上昇制御ゲート電圧読出しにおいて導通が
なければ、ブロック８０へ移行し、ここで次のプログラ
ムセルが読み出される。ブロック７６の上昇制御ゲート
電圧において導通があれば、ブロック７８の後にブロッ
ク８２へ移行する。ブロック８２において、擾乱プログ
ラムセルがリフレッシュされる。このセルがリフレッシ
ュされた後、ブロック８０へ移行し、ここで、全てのプ
ログラムセルがリフレッシュのために読み出されるまで
は、次のセルが読み出される。

【００４１】図５ａに関連して説明された方法は、まず
消去セル擾乱があるかどうか判定する。まずこの機能を
遂行することによって、リフレッシュ時間を短縮するこ
とができるが、それは、後で消去されるかも知れない、
もし消去ビットが擾乱されるならば再プログラムされる
かも知れない、また試験されているセクタ内で後で検出
されるかも知れない擾乱プログラムセルをリフレッシュ
することによって時間を浪費するからである。

【００４２】図５ｂは、図５ａに関連して説明された方
法に対する代替方法を示す。図５ｂの流れ図は、試験さ
れるセクタ内のデータのメモリ記録をまた使用しかつ消
去擾乱及びプログラム擾乱の両方の訂正を可能にするリ
フレッシュ方法を説明する。図５ｂに示されるように、
判定ブロック８４へ最初に移行し、図５ａのブロック５
８に関連して論じたように、特定メモリセルがプログラ
ムされるべきセルか又は消去されるべきセルかどうかを
判定する。次いで、ブロック８６へ移行し、ここでその
メモリセルの状態が記憶される。上に論じたように、記
憶を本発明に反することなく同期して他のいくつかの点
において行うことができる。次いで、判定ブロック８８
へ移行する。もしそのセルがプログラムセルであると判
定されるならば、そのセルがブロック９０において上昇
制御ゲート電圧において読み出される。次いで、ブロッ
ク９２へ移行し、ここでそのセルが事実依然としてプロ
グラムされているかどうか判定される。そのセルを通し
て導通が起こらなければ、そのセルは依然としてプログ
ラムされており、次のセルがブロック９４において読み
出されることになる。もしブロック９２において、或る
程度の導通が起こると判定されるならば、リフレッシュ
が必要であり、これが、ブロック９６において遂行され
る。そのセルのリフレッシュが遂行された後、次のセル
がブロック９４において読み出されることになる。

【００４３】もしブロック８８において特定セルが消去
セルであると判定されるならば、そのセルがブロック９
８において低下制御ゲート電圧において読み出される。
もしこの低下制御ゲート電圧において、そのセルを通し
て導通があれば、ブロック１００がそのセルを依然とし
て消去されていると判定し、次のセルがブロック９４に
おいて読み出される。しかしながら、もしブロック１０
０において低下制御ゲート電圧において導通がないと判
定されるならば、ソフト書込みが既に起こっておりその
セルを消去することが必要である。フラッシュＥＥＰＲ
ＯＭ内の消去はセクタからセクタ式に遂行されるので、
そのセクタ全体が消去されなければならない。消去の前
に、ブロック１０２へ移行し、かつ、まだ読み出されて
いないセルがブロック８４及び８６に関連して説明され
たように読み出されかつ記憶される。上に論じたよう
に、そのセクタ全体の記憶が既に遂行されているなら
ば、ブロック１０２は必要でないと云える。同様に、ブ
ロック１０２は、もしセクタが１つもまだ記憶されてい
ないならば、全てのセルの記憶を含むことがある。次
に、そのメモリに記憶された情報から、ブロック１０４
においてそのセクタ全体が消去されかつプログラムされ
る。このセクタの再プログラミングの後、ブロック１０
６へ移行する。そのセクタの再プログラミングが達成さ
れているので、そのセクタ内のセルに対するリフレッシ
ュプロセスを続ける必要はない。したがって、次のセク
タをリフレッシュするために読み出すことができるか又
は次のリフレッシュサイクルが要求されるまでこの方法
を停止することができるかのいずれかである。

【００４４】図６は、図５ａ及び図５ｂに示された方法
に対する回路実施例の簡単化結線図及びブロック線図で
ある。図６に示されるように、回路部は、メモリ１０８
の追加以外は、図４に示されたものと類似している。メ
モリ１０８は、各セルの状態の記憶のために及び試験し
ようとする特定セルがプログラムされるか又は消去され
るかを判定するために、リフレッシュ回路部３２によっ
てアクセスされる。図５ａ及び図５ｂに関連して説明さ
れたような、この情報は、その特定セルを試験するため
にどんな電圧レベルを使用するべきかを判定するのに使
用される。

【００４５】メモリ１０８は、フラッシュＥＥＰＲＯＭ
１０と同じチップ上に製造されることもあり、又はオフ
チップであることもある。更に、これは、ランダムアク
セスメモリであることも、又は同じチップ上の他のＥＥ
ＰＲＯＭセクタであることもある。オンチップ実施例
は、そのリフレッシュが外部システムに可視的であると
云う利点を提供する。オフチップ実施例の利点は、その
フラッシュＥＥＰＲＯＭが高いメモリ密度を有すると云
うことである。

【００４６】云うまでもなく、本発明は、広範な種々の
フラッシュＥＥＰＲＯＭに適用される。例えば、物理的
に分離されているセクタや物理的に分離されないセクタ
を含むフラッシュＥＥＰＲＯＭの場合、物理的に分離さ
れたセクタ内の消去サイクルに起因して１つのセクタに
ついてリフレッシュがされなければならない。更に、処
理の高速化のために読出しがバイト巾毎に遂行されても
よく、これと共に１つのバイトのセルの１つ内に誤りが
検出された場合に限りリフレッシュが要求される。その
場合、リフレッシュは、擾乱セルだけに遂行されること
もあり又はそのバイト全体に遂行されることもある。

【００４７】図６に示された回路部を、擾乱状態が起こ
る前にＥＥＰＲＯＭを再プログラムするのに使用するこ
とができ、これによって擾乱セルに対する試験の必要を
除去することができる。この実施例の場合、所与のセク
タのメモリセルの状態が記憶され、次いでそのセクタが
消去され、かつ再プログラムされる。記憶を、例えば、
所定数の消去サイクル又は所定時間量の後に開始するこ
とができる。

【００４８】本発明及びその利点が詳細に説明された
が、云うまでもなく、前掲の特許請求の範囲に規定され
た本発明の精神と範囲に反することなく、これに種々の
変更、置換、代替を施すことは可能である。

【００４９】以上の説明に関して更に以下の項を開示す
る。

【００５０】（１）複数のメモリセルを有するフラッ
シュ電気的消去可能プログラマブル読出し専用メモリの
リフレッシュ方法であって、上昇制御ゲート電圧におい
て特定メモリセルを読み出すステップと、前記特定メモ
リセルが既にプログラムされているかどうかの初期判定
を行うステップと、もし前記初期判定が、前記特定メモ
リセルは既にプログラムされていると云うのであれば、
他のメモリセルについて前記方法を遂行するステップ
と、もし前記初期判定が、前記特定メモリセルはまだプ
ロブラムされていないと云うのであれば、低下制御ゲー
ト電圧において前記特定メモリセルを読み出すステップ
と、前記特定メモリセルが既にプログラムされているか
どうかの最終判定を行うステップと、もし前記最終判定
が、前記特定メモリセルはまだプログラムされていない
と云うのであれば、他のメモリセルについて前記方法を
遂行するステップと、もし前記最終判定が、前記特定メ
モリセルは既にプログラムされていると云うのであれ
ば、前記特定メモリセルをリフレッシュするステップ
と、他のメモリセルについて前記方法を遂行するステッ
プとを含む方法。

【００５１】（２）第１項記載の方法において、前記
初期判定を行うステップは前記特定メモリセルが前記上
昇制御ゲート電圧において導通するかどうか判定するこ
とを含み、導通は前記特定メモリセルがまだプログラム
されていないことを指示する、方法。

【００５２】（３）第２項記載の方法において、前記
初期判定を行うステップは前記特定メモリセルが導通す
るかどうか判定することを含み、導通は前記特定メモリ
セルがまだプログラムされていないことを指示する、方
法。

【００５３】（４）第１項記載の方法において、前記
最終判定を行うステップは前記特定メモリセルが導通す
るかどうか判定することを含み、導通は前記特定メモリ
セルがまだプログラムされていないこを指示する、方
法。

【００５４】（５）第１項記載の方法において、前記
リフレッシュするステップは回復パルスで以て前記特定
メモリセルにパルスを与えることを含む、方法。

【００５５】（６）第５項記載の方法において、前記
回復パルスはプログラミングパルスの幅より小さいパル
ス幅を有する、方法。

【００５６】（７）第１項記載の方法において、前記
メモリセルはセクタに分割され、前記方法は、特定セク
タと電気的に関連したセクタ内に遂行される消去サイク
ルの数を計数するステップと、所定数に達したときの前
記計数するステップに応答して前記特定セクタ内のセル
に前記方法を遂行するステップとを更に含む方法。

【００５７】（８）複数のメモリセルを有するフラッ
シュ電気的消去可能プログラマブル読出し専用メモリの
リフレッシュ方法であって、低下制御ゲート電圧におい
て特定メモリセルを読み出すステップと、前記特定メモ
リセルが既にプログラムされているかどうか初期判定を
行うステップと、もし前記初期判定が、前記特定メモリ
セルはまだプログラムされていないと云うのであれば、
他のメモリセルについて前記方法を遂行するステップ
と、もし前記初期判定が、前記特定メモリセルは既にプ
ロブラムされていると云うのであれば、前記特定メモリ
セルを上昇制御ゲート電圧において読み出すステップ
と、前記特定メモリセルが依然としてプログラムされて
いるかどうかの最終判定を行うステップと、もし前記最
終判定が、前記特定メモリセルは依然としてプログラム
されていると云うのであれば、前記方法を他のメモリセ
ルについて遂行するステップと、もし前記最終判定が、
前記特定メモリセルは既に擾乱されていると云うのであ
れば、前記特定メモリセルをリフレッシュするステップ
と、他のメモリセルについて前記方法を遂行するステッ
プとを含む方法。

【００５８】（９）第８項記載の方法において、前記
初期判定を行うステップは前記特定メモリセルが前記低
下制御ゲート電圧において導通するかどうか判定するこ
とを含み、導通は前記特定メモリセルがまだプログラム
されていないことを指示する、方法。

【００５９】（１０）第９項記載の方法において、前
記最終判定を行うステップは前記特定メモリセルが導通
するかどうか判定することを含み、導通は前記特定メモ
リセルが既に擾乱されていることを指示する、方法。

【００６０】（１１）第８項記載の方法において、前
記最終判定を行うステップは前記特定メモリセルが導通
するかどうか判定することを含み、導通は前記特定メモ
リセが既に擾乱されていることを指示する、方法。

【００６１】（１２）第８項記載の方法において、前
記リフレッシュするステップは回復パルスで以て前記特
定メモリセルにパルスを与えることを含む、方法。

【００６２】（１３）第１２項記載の方法において、
前記回復パルスはプログラミングパルスの幅より小さい
パルス幅を有する、方法。

【００６３】（１４）第８項記載の方法において、前
記メモリセルはセクタに分割され、前記方法は、特定セ
クタと電気的に関連したセクタ内に遂行される消去サイ
ルの数を計数するステップと、所定数に達したときの前
記計数するステップに応答して前記特定セクタ内のセル
に前記方法を遂行するステップとを更に含む方法。

【００６４】（１５）複数のメモリセルを有するフラ
ッシュ電気的消去可能プログラマブル読出し専用メモリ
のリフレッシュ方法であって、特定メモリセルが既にプ
ログラムされているか又は既に消去されているかどうか
判定するステップと、もし前記特定メモリセルの状態が
プログラム状態であれば、他のメモリセルについて前記
方法を遂行するステップと、もし前記特定メモリセルの
状態が消去状態であれば、前記特定メモリセルを低下制
御ゲート電圧において読み出すステップと、前記特定セ
ルが依然として消去されているかどうかの判定を行うス
テップと、もし前記判定が、前記特定セルは依然として
消去されていると云うのであれば、他のメモリセルにつ
いて前記方法を遂行するステップと、もし前記判定が、
前記特定メモリセルは既に擾乱されていると云うのであ
れば、前記特定メモリセルが存在するセクタを消去する
ステップと、前記特定メモリセルの状態のメモリ記録に
基づいて、前記特定メモリセルが存在するセクタを再プ
ログラムするステップとを含むステップと、もし全ての
消去セルが処理された後に消去及び再プログラミングが
なかったならば、特定プログラムメモリセルを上昇制御
ゲート電圧において読み出すステップと、前記特定メモ
リセルが依然としてプログラムされているかどうかの判
定を行うステップと、もし前記特定メモリセルが依然と
してプログラムされているならば、他のプログラムメモ
リセルについて前記上昇制御ゲート電圧において読み出
すステップを遂行するステップと、もし前記判定が、前
記特定メモリセルは既に擾乱されていると云うのであれ
ば、前記特定メモリセルをリフレッシュするステップ
と、他のプログラムメモリセルについて前記上昇制御ゲ
ート電圧において読み出すステップを遂行するステップ
とを含むステップとを含む方法。

【００６５】（１６）第１５項記載の方法であって、
各メモリセルの状態を判定した後、各メモリセルの状態
を記憶するステップと、特定消去メモリセルが既に擾乱
されていると云う判定をした後、まだ判定されていない
メモリセルの状態を記憶するステップとを更に含む方
法。

【００６６】（１７）第１５項記載の方法であって、
全てのメモリセルの状態を記憶するステップを更に含む
方法。

【００６７】（１８）第１５項記載の方法であって、
特定消去メモリセルが既に擾乱されていると云う判定を
した後、全てのメモリセルの状態を記憶するステップを
更に含む方法。

【００６８】（１９）第１５項記載の方法において、
前記特定メモリセルが既にプログラムされているか又は
消去されているかどうか判定するステップは擾乱消去メ
モリセルを通しての導通を保証するのに充分に高くかつ
擾乱プログラムメモリセルを通しての不導通を保証する
に充分に低い制御ゲート電圧において前記特定メモリセ
ルを読み出すことを含む、方法。

【００６９】（２０）第１５項記載の方法において、
前記特定メモリセルが依然としてプログラムされている
かどうかの判定を行うステップは前記特定メモリセルが
前記上昇制御ゲート電圧において導通するかどうか判定
することを含み、導通は前記特定メモリセルが既に擾乱
されていることを指示する、方法。

【００７０】（２１）第２０項記載の方法において、
前記特定セルが依然として消去されているどうかの判定
を行うステップは前記特定メモリセルが前記低下制御ゲ
ート電圧において導通するかどうか判定することを含
み、導通は前記特定メモリセルがまだ擾乱されていない
ことを指示する、方法。

【００７１】（２２）第１５項記載の方法において、
前記特定セルが依然として消去されているどうかの判定
を行うステップは前記特定メモリセルが前記低下制御ゲ
ート電圧において導通するかどうか判定することを含
み、導通は前記特定メモリセルがまだ擾乱されていない
ことを指示する、方法。

【００７２】（２３）第１５項記載の方法において、
前記リフレッシュするステップは回復パルスで以て前記
特定メモリセルをパルス駆動することを含む、方法。

【００７３】（２４）第２３記載の方法において、前
記回復パルスはプログラミングパルスの幅より小さいパ
ルス幅を有する、方法。

【００７４】（２５）第１５項記載の方法において、
前記メモリセルはセクタに分割され、前記方法は、特定
セクタと電気的に関連したセクタ内に遂行される消去サ
イルの数を計数するステップと、所定数に達したときの
前記計数するステップに応答して前記特定セクタ内のセ
ルに前記方法を遂行するステップとを更に含む方法。

【００７５】（２６）複数のメモリセルを有するフラ
ッシュ電気的消去可能プログラマブル読出し専用メモリ
のリフレッシュ方法であって、特定メモリセルが既にプ
ログラムされているか又は既に消去されているかどうか
判定するステップと、もし前記特定メモリセルの状態が
プログラムされていものであるならば、前記特定メモリ
セルを上昇制御ゲート電圧において読み出すステップ
と、前記特定セルが依然としてプログラムされているど
うかの判定を行うステップと、もし前記判定が、前記特
定セルは依然としてプログラムされていると云うのであ
れば、他のメモリセルについて前記方法を遂行するステ
ップと、もし前記判定が、前記特定メモリセルは既に擾
乱されていると云うのであれば、前記特定メモリセルを
リフレッシュするステップと、他のメモリセルについて
前記方法を遂行するステップと、を含むステップと、も
し前記特定メモリセルの状態が消去されているものであ
れば、特定プログラムメモリセルを低下制御ゲート電圧
において読み出すステップと、前記特定メモリセルが依
然として消去されているかどうかの判定を行うステップ
と、もし前記特定メモリセルが依然として消去されてい
るならば、他のメモリセルについて前記方法を遂行する
ステップと、もし前記判定が、前記特定メモリセルは既
に擾乱されていると云うのであれば、前記特定メモリセ
ルが存在するセクタを消去するステップと、前記メモリ
セルの状態のメモリ記録に基づき、前記特定メモリセル
が存在するセクタを再プログラムするステップとを含む
ステップとを含む方法。

【００７６】（２７）第２６項記載の方法であって、
各メモリセルの状態を判定した後、各メモリセルの状態
を記憶するステップと、特定消去メモリセルが既に擾乱
されていると云う判定をした後、まだ判定されていない
メモリセルの状態を記憶するステップとを更に含む方
法。

【００７７】（２８）第２６項記載の方法であって、
全てのメモリセルの状態を記憶するステップを更に含む
方法。

【００７８】（２９）第２６項記載の方法であって、
特定消去メモリセルが既に擾乱されていると云う判定を
した後、全てのメモリセルの状態を記憶するステップを
更に含む方法。

【００７９】（３０）第２６項記載の方法において、
特定メモリセルが既にプログラムされているか又は既に
消去されているかどうか判定する前記ステップは擾乱消
去メモリセルを通しての導通を保証するのに充分に高く
かつ擾乱プログラムメモリセルを通しての不導通を保証
するに充分に低い制御ゲート電圧において前記特定メモ
リセルを読み出すことを含む、方法。

【００８０】（３１）第２６項記載の方法において、
前記特定メモリセルが依然としてプログラムされている
かどうかの判定を行うステップは前記特定メモリセルが
前記上昇制御ゲート電圧において導通するかどうか判定
することを含み、導通は前記特定メモリセルが既に擾乱
されていることを指示する、方法。

【００８１】（３２）第３１項記載の方法において、
前記特定セルが依然として消去されているかどうかの判
定を行うステップは前記特定メモリセルが前記低下制御
ゲート電圧において導通するかどうか判定することを含
み、導通は前記特定メモリセルがまだ擾乱されていない
ことを指示する、方法。

【００８２】（３３）第２６項記載の方法において、
前記特定セルが依然として消去されているどうかの判定
を行うステップは前記特定メモリセルが前記低下制御ゲ
ート電圧において導通するかどうか判定することを含
み、導通は前記特定メモリセルがまだ擾乱されていない
ことを指示する、方法。

【００８３】（３４）第２６項記載の方法において、
前記リフレッシュするステップは回復パルスで以て前記
特定メモリセルにパルスを与えることを含む、方法。

【００８４】（３５）第３４記載の方法において、前
記回復パルスはプログラミングパルスの幅より小さいパ
ルス幅を有する、方法。

【００８５】（３６）第２６項記載の方法において、
前記メモリセルはセクタに分割され、前記方法は、特定
セクタと電気的に関連したセクタ内に遂行される消去サ
イルの数を計数するステップと、所定数に達したときの
前記計数するステップに応答して前記特定セクタ内のセ
ルに前記方法を遂行するステップとを更に含む方法。

【００８６】（３７）複数のメモリセルを有するフラ
ッシュ電気的消去可能プログラマブル読出し専用メモリ
であって、複数のセクタの各々が複数のメモリセルを含
み、前記メモリセルの各々が制御ゲートを含み、前記メ
モリセルはもし該メモリセルが消去されるならば導通
し、プログラムされるならば導通しないように動作可能
である、前記複数のセタクと、前記セクタに結合された
行デコーダであって、上昇制御ゲート電圧と低下制御ゲ
ート電圧とを発生するように動作可能の前記行デコーダ
と、前記セクタに結合された列デコーダと、前記行デコ
ーダと前記列デコーダとに結合された読出し／書込み／
消去回路部であって、前記行デコーダと、前記列デコー
ダと、前記読出し／書込み／消去回路部とは前記セクタ
内の特定メモリセルを読み出し、プログラムし、かつ消
去する、前記読出し／書込み／消去回路部と、前記メモ
リセルを前記上昇制御ゲート電圧において読み出させる
回路部と、前記上昇制御ゲート電圧において導通するメ
モリセルを前記低下制御ゲート電圧において読み出させ
る回路部と、前記低下制御ゲート電圧において導通しな
いメモリセルをリフレッシュする回路部とを含むメモ
リ。

【００８７】（３８）第３７項記載のメモリにおい
て、前記リフレッシュする回路部は回復パルスを通して
プログラミングをさせるように動作可能である、メモ
リ。

【００８８】（３９）第３８項記載のメモリにおい
て、前記回復パルスはプログラミングパルスの幅より小
さいパルス幅のパルスである、メモリ。

【００８９】（４０）第３７項記載のメモリであっ
て、前記上昇制御ゲート電圧において読み出させる前記
回路部と、前記低下制御ゲート電圧において読み出させ
る前記回路部と、リフレッシュする前記回路部とが所定
数まで計数したときの計数回路部に応答して使用可能に
されるように、特定セクタに電気的に関連したセクタ内
に遂行される消去サイクルの数を計数する前記計数回路
部を更に含むメモリ。

【００９０】（４１）複数のメモリセルを有するフラ
ッシュ電気的消去可能プログラマブル読出し専用メモリ
であって、前記メモリセルの状態を記憶するランダムア
クセスメモリと、複数のセクタの各々が複数のメモリセ
ルを含み、前記メモリセルの各々が制御ゲートを含み、
前記メモリセルはもし前記メモリセルが消去されるなら
ば導通し、もしプログラムされるならば導通しないよう
に動作可能である、前記複数のセクタと、前記セクタに
結合された行デコーダであって、上昇制御ゲート電圧
と、低下制御ゲート電圧と、判定制御ゲート電圧とを発
生するように動作可能の前記行デコーダと、前記セクタ
に結合された列デコーダと、前記行デコーダと前記列デ
コーダとに結合された読出し／書込み／消去回路部であ
って、前記行デコーダと、前記列デコーダと、前記読出
し／書込み／消去回路部とは前記セクタ内の特定メモリ
セルを読み出し、プログラムし、かつ消去する、前記読
出し／書込み／消去回路部と、特定メモリセルの状態を
前記判定制御ゲート電圧において読み出された後に記憶
する回路部と、前記ランダムアクセスメモリをアクセス
しかつ各メモリセルの状態を読み出す回路部と、既にプ
ログラムされているメモリセルを前記上昇制御ゲート電
圧において読み出させる回路部と、既にプログラムされ
ておりかつ前記上昇制御ゲート電圧において導通するメ
モリセルをリフレッシュする回路部と、既に消去されて
いるメモリセルを前記低下制御ゲート電圧において読み
出させる回路部と、既に消去されておりかつ前記低下制
御ゲート電圧において導通しないメモリセルが存在する
セクタの消去を起こさせる回路部と前記消去されたセク
タを再プログラムする回路部とを含む読出し専用メモ
リ。

【００９１】（４２）第４１項記載の読出し専用メモ
リにおいて、前記リフレッシュする回路部は回復パルス
を通してプログラミングをさせるように動作可能であ
る、読出し専用メモリ。

【００９２】（４３）第４２項記載の読出し専用メモ
リにおいて、前記回復パルスはプログラミングパルスの
幅より小さいパルス幅のパルスである、メモリ。

【００９３】（４４）第４１項記載の読出し専用メモ
リであって、前記上昇制御ゲート電圧において読み出さ
せる前記回路部と、前記低下制御ゲート電圧において読
み出させる前記回路部と、前記消去を起こさせる回路部
と、前記再プログラムする回路部と、前記リフレッシュ
する回路部とが所定数まで計数したときの計数回路部に
応答して使用可能にされるように、特定セクタに電気的
に関連したセクタ内に遂行される消去サイクルの数を計
数する前記計数回路部を更に含む読出し専用メモリ。

【００９４】（４５）第４１項記載の読出し専用メモ
リにおいて、前記メモリは前記メモリセルと共にオンチ
ップである、読出し専用メモリ。

【００９５】（４６）第４１項記載の読出し専用メモ
リにおいて、前記メモリは前記メモリセルからオフチッ
プである、読出し専用メモリ。

【００９６】（４７）複数のメモリセルを有するフラ
ッシュ電気的消去可能プログラマブル読出し専用メモリ
のリフレッシュ方法であって、特定セクタのメモリセル
の状態をメモリに記憶するステップと、前記特定セルの
メモリセルを消去するステップと、前記メモリセルの状
態のメモリ記録に基づいて前記特定セクタを再プログラ
ムするステップとを含む方法。

【００９７】（４８）フラッシュＥＥＰＲＯＭリフレ
ッシュ方法及び装置が提供され、ここで特定メモリセル
の制御ゲートが上昇制御ゲート電圧において読み出され
る（４２）。次に、前記セルが既にプログラムされてい
るかどうか判定される（４４）。もし前記セルが既にプ
ログラムされているならば、次のメモリセルが読み出さ
れる（４６）。もし前記セルがまだプログラムされてい
ないと初期判定されるならば（４４）、前記特定メモリ
セルが低下制御ゲート電圧において読み出される（４
８）。次いで、前記セルが既にプログラムされているか
どうか最終判定される（５０）。もし前記セルがプログ
ラムされていないと判定されるならば、次のセルが読み
出される（４６）。もし前記セルがまだプログラムされ
ていると判定されるならば（５０）、前記メモリセルが
リフレッシュされる（５２）。リフレッシュの後、次の
メモリセルが読み出される（４６）。

【図面の簡単な説明】

【図１】本発明の教示によるフレッシュ能力を備えるフ
ラッシュＥＥＰＲＯＭのブロック線図。

【図２】ＥＥＰＲＯＭアレイの簡単化結線図。

【図３】本発明の教示によるリフレッシュ方法の流れ図
であって、ａはプログラムセルをリフレッシュする方法
の流れ図、ｂはプログラムセルをリフレッシュする代替
方法の流れ図。

【図４】本発明の教示によるＥＥＰＲＯＭリフレッシュ
用回路部の特定実施例の簡単化結線図及びブロック線
図。

【図５】本発明の教示によるＥＥＰＲＯＭリフレッシュ
方法の他の実施例の流れ図であって、ａはデータのメモ
リ記録との関連において動作するリフレッシュ方法の流
れ図、ｂはデータのメモリ記録を使用しかつ消去擾乱及
びメモリ擾乱の両方の訂正を可能にするリフレッシュ方
法の流れ図。

【図６】本発明の教示によるＥＥＰＲＯＭリフレッシュ
用回路部の他の実施例の簡単化結線図及びブロック線
図。

【符号の説明】

１０フラッシュＥＥＰＲＯＭ１２列デコーダ１４ワード線デコーダ１６読出し／書込み／消去回路部１８、２０、２２、２４、２６、２８セクタ３０センス増幅器３２リフレッシュ回路部３４ワード線デコーダ３６列デコーダ３８読出し／書込み／消去回路部３９、４０メモリセル４１、５４センス増幅器５６消去サイクル計数器１０８メモリ

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを有するフラッシュ電
気的消去可能プログラマブル読出し専用メモリのリフレ
ッシュ方法であって、上昇制御ゲート電圧において特定メモリセルを読み出す
ステップと、前記特定メモリセルが既にプログラムされているかどう
かの初期判定を行うステップと、もし前記初期判定が、前記特定メモリセルは既にプログ
ラムされていると云うのであれば、他のメモリセルにつ
いて前記方法を遂行するステップと、もし前記初期判定が、記特定メモリセルはまだプロブラ
ムされていないと云うのであれば、低下制御ゲート電圧
において前記特定メモリセルを読み出すステップと、前記特定メモリセルが既にプログラムされているかどう
かの最終判定を行うステップと、もし前記最終判定が、前記特定メモリセルはまだプログ
ラムされていないと云うのであれば、他のメモリセルに
ついて前記方法を遂行するステップと、もし前記最終判定が、前記特定メモリセルは既にプログ
ラムされていると云うのであれば、前記特定メモリセル
をリフレッシュするステップと、他のメモリセルについて前記方法を遂行するステップと
を含む方法。
【請求項２】複数のメモリセルを有するフラッシュ電
気的消去可能プログラマブル読出し専用メモリであっ
て、複数のセクタの各々が複数のメモリセルを含み、前記メ
モリセルの各々が制御ゲートを含み、前記メモリセルは
もし該メモリセルが消去されるならば導通し、プログラ
ムされるならば導通しないように動作可能である、前記
複数のセタクと、前記セクタに結合された行デコーダであって、上昇制御
ゲート電圧と低下制御ゲート電圧とを発生するように動
作可能の前記行デコーダと、前記セクタに結合された列デコーダと、前記行デコーダと前記列デコーダとに結合された読出し
／書込み／消去回路部であって、前記行デコーダと、前
記列デコーダと、前記読出し／書込み／消去回路部とは
前記セクタ内の特定メモリセルを読み出し、プログラム
し、かつ消去する、前記読出し／書込み／消去回路部
と、前記メモリセルを前記上昇制御ゲート電圧において読み
出させる回路部と、前記上昇制御ゲート電圧において導
通するメモリセルを前記低下制御ゲート電圧において読
み出させる回路部と、前記低下制御ゲート電圧において導通しないメモリセル
をリフレッシュする回路部とを含むメモリ。