JPH0748320B2 - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
- Publication number
- JPH0748320B2 JPH0748320B2 JP19336789A JP19336789A JPH0748320B2 JP H0748320 B2 JPH0748320 B2 JP H0748320B2 JP 19336789 A JP19336789 A JP 19336789A JP 19336789 A JP19336789 A JP 19336789A JP H0748320 B2 JPH0748320 B2 JP H0748320B2
- Authority
- JP
- Japan
- Prior art keywords
- volatile memory
- circuit
- monitor
- memory array
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はコンピュータなどの電子機器に用いられる半
導体不揮発性メモリに関する。
導体不揮発性メモリに関する。
この発明は、メモリアレイと同一の書込み特性を持つモ
ニタ素子を用意し、メモリアレイの書込みの度に、モニ
タ素子には“1",“0"の情報で書込みを行い、常に書込
み状態を監視する回路を設けた不揮発性メモリである。
ニタ素子を用意し、メモリアレイの書込みの度に、モニ
タ素子には“1",“0"の情報で書込みを行い、常に書込
み状態を監視する回路を設けた不揮発性メモリである。
半導体不揮発性メモリはチャネルホットエレクトロン
や、トンネリング電流などを利用して絶縁膜中にキャリ
アを移動させることにより記憶の保持を行う。異なる信
号“1"および“0"で書込んだ時のメモリ素子のゲート電
圧あるいはドレイン電流の差（Window）は、絶縁膜中の
キャリアトラッピングにより、書替の度に狭くなる。不
揮発性メモリの最大書替え回数は、各メモリセルや、ロ
ット間のバラツキ等を考慮し、統計的に決められてい
る。しかし、ユーザーが実際の不揮発性メモリICの使用
中に何回書替えを行い、以後何回書替え可能かを知るの
は非常に難しい。
や、トンネリング電流などを利用して絶縁膜中にキャリ
アを移動させることにより記憶の保持を行う。異なる信
号“1"および“0"で書込んだ時のメモリ素子のゲート電
圧あるいはドレイン電流の差（Window）は、絶縁膜中の
キャリアトラッピングにより、書替の度に狭くなる。不
揮発性メモリの最大書替え回数は、各メモリセルや、ロ
ット間のバラツキ等を考慮し、統計的に決められてい
る。しかし、ユーザーが実際の不揮発性メモリICの使用
中に何回書替えを行い、以後何回書替え可能かを知るの
は非常に難しい。
従来の半導体不揮発性メモリのブロック図を第２図に示
す。
す。
１はE2PROM等の不揮発性メモリアレイ、２はロウデコー
ダ、３はカラムデコーダ、４はセンスアンプを含むI/O
回路、５はプログラムパルス発生回路、９はカウンター
回路、A0〜Anはアドレス入力端子、I/O1〜I/Omはデータ
入出力端子、ENはデータイネーブル端子、PROGはプログ
ラム制御端子、ALはアラーム出力端子である。
ダ、３はカラムデコーダ、４はセンスアンプを含むI/O
回路、５はプログラムパルス発生回路、９はカウンター
回路、A0〜Anはアドレス入力端子、I/O1〜I/Omはデータ
入出力端子、ENはデータイネーブル端子、PROGはプログ
ラム制御端子、ALはアラーム出力端子である。
従来は書替えパルスの回数を数えるカウンター９は、電
源が切れてもカウント数を失わないようにする為、不揮
発性メモリを利用し、不揮発性のカウンター回路を構成
し、最大書替え回数に達すると、書込み動作を禁止し、
アラームを出すようにしていた。一般に半導体不揮発性
メモリの最大書替え回数は前述したように統計的な値で
あり、多少のマージンも含めて実力値より１桁程少ない
値に定められている。
源が切れてもカウント数を失わないようにする為、不揮
発性メモリを利用し、不揮発性のカウンター回路を構成
し、最大書替え回数に達すると、書込み動作を禁止し、
アラームを出すようにしていた。一般に半導体不揮発性
メモリの最大書替え回数は前述したように統計的な値で
あり、多少のマージンも含めて実力値より１桁程少ない
値に定められている。
従来の不揮発性カウンターを用いたものでは実力値を充
分引き出す事はできない。また、万一規格以下の不良チ
ップあるいは規格外の使用条件下で設定の最大書替え回
数以下のものがあったとしても、ユーザーには異常動作
をしていることが発見しにくいという問題点があった。
さらに、書替え回数が10万回にもなると、そこに使われ
る不揮発性メモリーのビット数も20ビット程度必要とな
り、チップ面積の増大を招く。
分引き出す事はできない。また、万一規格以下の不良チ
ップあるいは規格外の使用条件下で設定の最大書替え回
数以下のものがあったとしても、ユーザーには異常動作
をしていることが発見しにくいという問題点があった。
さらに、書替え回数が10万回にもなると、そこに使われ
る不揮発性メモリーのビット数も20ビット程度必要とな
り、チップ面積の増大を招く。
本発明は、各チップの持つ実力値に近い値で最大書替え
回数を設定する為にメモリアレイに使っている不揮発性
メモリセルと同一のものあるいは、書替え特性の同一の
ものを用意し、メモリアレイと同一のパルスで書込み、
このモニター素子の電気的書込みレベルを検出すること
により全メモリが書替え可能かどうかを判断する。ま
た、モニタ素子より早くメモリアレイが書替え不能とな
らないように、“1",“0"の信号で交互に書込みを行う
ようにしている。
回数を設定する為にメモリアレイに使っている不揮発性
メモリセルと同一のものあるいは、書替え特性の同一の
ものを用意し、メモリアレイと同一のパルスで書込み、
このモニター素子の電気的書込みレベルを検出すること
により全メモリが書替え可能かどうかを判断する。ま
た、モニタ素子より早くメモリアレイが書替え不能とな
らないように、“1",“0"の信号で交互に書込みを行う
ようにしている。
本発明により、不揮発性メモリの最大書替え回数を従来
より２〜５倍高い値に設定できるようになる。また、検
出用のモニタ素子とメモリアレイは、同一の書替え特性
であるので、万一規格から外れた条件で使われたとして
も、書替え限界を常に正しく検出しているのでメモリセ
ルが誤書込みを起こすことは避けられる。
より２〜５倍高い値に設定できるようになる。また、検
出用のモニタ素子とメモリアレイは、同一の書替え特性
であるので、万一規格から外れた条件で使われたとして
も、書替え限界を常に正しく検出しているのでメモリセ
ルが誤書込みを起こすことは避けられる。
第１図に本発明の実施例である半導体不揮発性メモリの
ブロック図を示す。不揮発性メモリアレイ１と、ロウデ
コーダー２、カラムデコーダー３、センスアンプを含む
I/O回路４、プログラムパルス発生回路５等よりなる周
辺回路と本発明の“1"/“0"信号発生回路６、モニタ素
子７および書込みレベル検出回路８より成る。
ブロック図を示す。不揮発性メモリアレイ１と、ロウデ
コーダー２、カラムデコーダー３、センスアンプを含む
I/O回路４、プログラムパルス発生回路５等よりなる周
辺回路と本発明の“1"/“0"信号発生回路６、モニタ素
子７および書込みレベル検出回路８より成る。
なお、A0〜Anはアドレス入力端子、I/O1〜I/Omはデータ
入出力端子、PROGはプログラム制御端子、ALはアラーム
出力端子である。
入出力端子、PROGはプログラム制御端子、ALはアラーム
出力端子である。
“1"/“0"信号発生回路６は、プログラムパルスをトリ
ガとして受け、書込みのたびに“1"と“0"を反転させ
る。基本的にはＴフリップフロップなどで簡単に実現で
きる。モニタ素子７は、チャネルホットエレクトロン型
やトンネル注入型のフローティングゲートメモリやMNOS
型メモリなどのメモリアレイに使っているセルと同一あ
るいは書替え特性の等しいものを用いる。数mm角のチッ
プ内では、このモニタ素子とメモリアレイの書込み特性
は、局所的な欠陥を除いて同等といえる。さらに高い信
頼性の要求されるものについては、複数のモニタ素子を
使用すると良い。書込みレベル検出回路８はモニタ素子
のゲートしきい値電圧やドレイン電流を検出し、所定の
値と比較し、書替え可能か否かを判断する。この回路で
は、“1",“0"両方の基準レベルと、その切替え回路を
持たせなければならない。
ガとして受け、書込みのたびに“1"と“0"を反転させ
る。基本的にはＴフリップフロップなどで簡単に実現で
きる。モニタ素子７は、チャネルホットエレクトロン型
やトンネル注入型のフローティングゲートメモリやMNOS
型メモリなどのメモリアレイに使っているセルと同一あ
るいは書替え特性の等しいものを用いる。数mm角のチッ
プ内では、このモニタ素子とメモリアレイの書込み特性
は、局所的な欠陥を除いて同等といえる。さらに高い信
頼性の要求されるものについては、複数のモニタ素子を
使用すると良い。書込みレベル検出回路８はモニタ素子
のゲートしきい値電圧やドレイン電流を検出し、所定の
値と比較し、書替え可能か否かを判断する。この回路で
は、“1",“0"両方の基準レベルと、その切替え回路を
持たせなければならない。
第３図は、第１図のモニタ素子にフローティングゲート
メモリを用いた時の書込み特性である。
メモリを用いた時の書込み特性である。
横軸は書替え回数、縦軸はメモリのしきい値電圧であ
る。ここで書込み後は“1"ストア、消去後は“0"ストア
と呼ぶ。
る。ここで書込み後は“1"ストア、消去後は“0"ストア
と呼ぶ。
一般に不揮発性メモリは“1",“0"で書込みを繰り返し
た時がストレスは一番大きい。したがってモニタ素子に
“1",“0"で繰り返し書込みを行えば、不揮発性メモリ
アレイ１よりも必ず劣化が大きくなり、メモリアレイの
一部が書込み不可能になっているのにアラームが出ない
という事態はおこらない。なお、VT′１は最低書込みレ
ベル、VT0は最低消去レベルを示す。
た時がストレスは一番大きい。したがってモニタ素子に
“1",“0"で繰り返し書込みを行えば、不揮発性メモリ
アレイ１よりも必ず劣化が大きくなり、メモリアレイの
一部が書込み不可能になっているのにアラームが出ない
という事態はおこらない。なお、VT′１は最低書込みレ
ベル、VT0は最低消去レベルを示す。
以上示した様に、本発明の不揮発性メモリは、従来と同
じメモリアレイを用いていながら、実質的な最大書替え
回数を一桁程度向上させることができる。しかも、この
時のチップ面積の増加は、極めて少ない。またアラーム
信号を使えばユーザーは不揮発性メモリーの交換時期を
適格につかむことができる。
じメモリアレイを用いていながら、実質的な最大書替え
回数を一桁程度向上させることができる。しかも、この
時のチップ面積の増加は、極めて少ない。またアラーム
信号を使えばユーザーは不揮発性メモリーの交換時期を
適格につかむことができる。
第１図は本発明の実施例である不揮発性メモリのブロッ
ク図、第２図は従来の不揮発性メモリのブロック図、第
３図はモニタ素子の書替え特性図である。 １……不揮発性メモリアレイ ２……ロウデコーダ ３……カラムデコーダ ４……I/O回路 ５……プログラムパルス発生回路 ６……“1"/“0"信号発生回路 ７……モニタ素子 ８……書込みレベル検出回路 ９……不揮発性カウンタ回路
ク図、第２図は従来の不揮発性メモリのブロック図、第
３図はモニタ素子の書替え特性図である。 １……不揮発性メモリアレイ ２……ロウデコーダ ３……カラムデコーダ ４……I/O回路 ５……プログラムパルス発生回路 ６……“1"/“0"信号発生回路 ７……モニタ素子 ８……書込みレベル検出回路 ９……不揮発性カウンタ回路
Claims (1)
- 【請求項１】複数の不揮発性メモリ素子をアレイ状に構
成した不揮発性メモリアレイと、前記不揮発性メモリア
レイと接続するロウデコーダと、前記不揮発性メモリア
レイと接続し書き込み読み出しを行うセンスアンプを含
むI/O回路と、前記I/O回路と接続するカラムデコーダ
と、プログラムパルスを前記I/O回路へ送出するプログ
ラム発生回路などからなる半導体不揮発性メモリにおい
て、 前記不揮発性メモリ素子と実質的に同一構造または書換
特性が同一のモニタ素子と、1/0信号発生回路と、検出
回路とを有し、前記1/0信号発生回路は前記プログラム
パルス発生回路からのプログラムパルスをトリガとして
前記モニタ素子へ互いに異なる２値信号を出力し、前記
モニタ素子は前記２値信号に応じて書換動作を行い、前
記検出回路は前記モニタ素子のしきい値電圧を検出し所
定の値と比較することを特徴とする半導体不揮発性メモ
リ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19336789A JPH0748320B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体不揮発性メモリ |
| US07/557,403 US5210716A (en) | 1989-07-24 | 1990-07-23 | Semiconductor nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19336789A JPH0748320B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358400A JPH0358400A (ja) | 1991-03-13 |
| JPH0748320B2 true JPH0748320B2 (ja) | 1995-05-24 |
Family
ID=16306734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19336789A Expired - Lifetime JPH0748320B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5210716A (ja) |
| JP (1) | JPH0748320B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0617363B1 (en) | 1989-04-13 | 2000-01-26 | SanDisk Corporation | Defective cell substitution in EEprom array |
| GB9026917D0 (en) * | 1990-12-11 | 1991-01-30 | Int Computers Ltd | Rotating memory system |
| JP2582487B2 (ja) * | 1991-07-12 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体メモリを用いた外部記憶システム及びその制御方法 |
| US6230233B1 (en) * | 1991-09-13 | 2001-05-08 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
| JP3251968B2 (ja) * | 1992-01-20 | 2002-01-28 | 富士通株式会社 | 半導体記憶装置 |
| JP3390482B2 (ja) * | 1992-06-12 | 2003-03-24 | 株式会社リコー | ファクシミリ装置 |
| US6750908B1 (en) | 1994-02-03 | 2004-06-15 | Canon Kabushiki Kaisha | Image processing apparatus using recording medium which needs data erasing processing before recording of data |
| DE69536159D1 (de) * | 1994-02-23 | 2011-06-09 | Canon Kk | Aufzeichnungseinheit mit Detektion der Haltbarkeit des Aufzeichnungsmediums |
| JP2848300B2 (ja) * | 1995-12-27 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP4056611B2 (ja) * | 1998-03-17 | 2008-03-05 | 富士通株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のメモリデータの再生方法 |
| FR2810438B1 (fr) * | 2000-06-19 | 2002-09-06 | St Microelectronics Sa | Circuit de detection d'usure |
| US6773083B2 (en) | 2001-08-29 | 2004-08-10 | Lexmark International, Inc. | Method and apparatus for non-volatile memory usage in an ink jet printer |
| US7035953B2 (en) * | 2002-05-03 | 2006-04-25 | Hewlett-Packard Development Company, L.P. | Computer system architecture with hot pluggable main memory boards |
| KR101122511B1 (ko) * | 2002-10-28 | 2012-03-15 | 쌘디스크 코포레이션 | 비휘발성 저장 시스템들에서 자동 웨어 레벨링 |
| US8586085B2 (en) * | 2004-11-08 | 2013-11-19 | Biokey, Inc. | Methods and formulations for making pharmaceutical compositions containing bupropion |
| US11599484B2 (en) * | 2020-12-01 | 2023-03-07 | Micron Technology, Inc. | Semiconductor device having plural signal buses for multiple purposes |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62121979A (ja) * | 1985-11-22 | 1987-06-03 | Mitsubishi Electric Corp | 集積回路メモリ |
| US4758988A (en) * | 1985-12-12 | 1988-07-19 | Motorola, Inc. | Dual array EEPROM for high endurance capability |
| JPH0612613B2 (ja) * | 1986-03-18 | 1994-02-16 | 富士通株式会社 | 半導体記憶装置 |
| JPS62222500A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| US4789967A (en) * | 1986-09-16 | 1988-12-06 | Advanced Micro Devices, Inc. | Random access memory device with block reset |
| JP2639650B2 (ja) * | 1987-01-14 | 1997-08-13 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置 |
| US4899342A (en) * | 1988-02-01 | 1990-02-06 | Thinking Machines Corporation | Method and apparatus for operating multi-unit array of memories |
| US4942575A (en) * | 1988-06-17 | 1990-07-17 | Modular Computer Systems, Inc. | Error connection device for parity protected memory systems |
| JPH02148500A (ja) * | 1988-11-29 | 1990-06-07 | Mitsubishi Electric Corp | Ｉｃカードにおけるデータ書き換え能力診断方式 |
| NL8900026A (nl) * | 1989-01-06 | 1990-08-01 | Philips Nv | Matrixgeheugen, bevattende standaardblokken, standaardsubblokken, een redundant blok, en redundante subblokken, alsmede geintegreerde schakeling bevattende meerdere van zulke matrixgeheugens. |
-
1989
- 1989-07-24 JP JP19336789A patent/JPH0748320B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-23 US US07/557,403 patent/US5210716A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5210716A (en) | 1993-05-11 |
| JPH0358400A (ja) | 1991-03-13 |
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