JP4056611B2 - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のメモリデータの再生方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置のメモリデータの再生方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、フローティングゲート電極を有し、コントロールゲート電極に電圧を印加してフローティングゲート電極に電子を注入し、又は排出することによりデータの書き込み、又は消去を行う不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図４は、従来例に係る不揮発性半導体記憶装置の回路構成図である。
図４に示すように、不揮発性半導体記憶装置では、複数の記憶素子が行と列からなるマトリクス状に配置されており、各記憶素子はフローティングゲート電極とコントロール電極とを有する絶縁ゲート型電界効果トランジスタからなる構成されている。行方向の記憶素子のゲート電極は共通のワード線（ＷＬ）に接続され、列方向の記憶素子のドレイン拡散領域は共通のビット線（ＢＬ）に接続されている。
【０００３】
記憶素子へのデータ書き込みの際には、特定のＷＬとＢＬとに信号が送られてその交点の記憶素子にデータが書き込まれ、読み出しの際には、特定のＷＬとＢＬとに信号が送られてその交点の記憶素子に書き込まれているデータが読みだされる。
図５（ａ）は図４のように配線された不揮発性半導体記憶装置の記憶素子や配線の半導体基板上の配置を示す平面図であり、図５（ｂ）は図５（ａ）のＡ−Ａ線断面図である。
【０００４】
図５（ａ）に示すように、複数の記憶素子がマトリクス状に配置されており、各記憶素子はフローティングゲート電極とコントロールゲート電極を有する絶縁ゲート型電界効果トランジスタからなる。行方向の各記憶素子のコントロールゲート電極と接続する共通のワード線（ＷＬ）６は行方向に延び、また、列方向の各記憶素子のドレイン領域と接続する共通のビット線（ＢＬ）８が列方向に延びている。
【０００５】
各記憶素子は、図５（ｂ）に示すように、半導体基板１上にトンネル絶縁膜３を介して形成されたフローティングゲート電極（ＦＧ）４と、フローティングゲート電極４上のゲート絶縁膜５を介して形成されたコントロールゲート電極（ＣＧ）６とを有する。各トランジスタのコントロールゲート電極（ＣＧ）６は共通のワード線６により相互に接続されている。共通のワード線６は行ごとに行方向に延びている。
【０００６】
なお、図５（ｂ）に示すように、各記憶素子を分離して素子分離領域となるフィールド絶縁膜２が半導体基板１上に形成されている。
上記の不揮発性半導体記憶装置においては、各記憶素子へのデータの書き込みは以下のようにして行う。即ち、ワード線６に高い電圧を印加することによりコントロールゲート電極６及びフローティングゲート電極４を通して半導体基板１に電界を印加する。これにより、半導体基板内にホットエレクトロンを誘起させてフローティングゲート電極４に注入させる。その結果、閾値を上げて通常の読み出し電圧程度ではチャネルが形成されないようにする。
【０００７】
各記憶素子からのデータの読み出しは以下のようにして行う。即ち、ワード線６に書き込みを行ったときの電圧よりも小さい電圧を印加する。これにより、書き込みが行われたトランジスタではチャネルを閉じたままにしておき、書き込みが行われていないトランジスタではチャネルを形成してそのチャネルに流れる電流を検出する。
【０００８】
【発明が解決しようとする課題】
ところで、従来の不揮発性半導体記憶装置では、記憶素子に書き込まれたデータをその使用保証期間に亘り保持する必要があるため、データの書き込み、または消去を高速化すべき要求があるにもかかわらず、データの書き込み時、又は消去時にホットエレクトロンを通過させるトンネル絶縁膜を薄膜化することができないという問題がある。
【０００９】
即ち、トンネル絶縁膜およびフローティングゲート電極周辺の絶縁膜の膜厚が薄くなるほど、フローティングゲート電極に注入された電子は漏れ易くなる。従って、素子の使用保証期間にわたり電荷を保持するため、フローティングゲート電極周辺の絶縁膜の膜厚をあまり薄くすることはできない。このため、書き込み・読み出しの高速化が妨げられるという問題がある。
【００１０】
本発明は、上記の従来例の問題点に鑑みて創作されたものであり、フローティングゲート電極周辺部の絶縁膜を薄膜化することによりデータの書き込み・読み出しの高速化を図り、かつ、フローティングゲート電極周辺の絶縁膜の薄膜化による書込みデータのエラーの発生を未然に防止することができる半導体装置の製造方法を提供するものである。
【００１１】
【課題を解決するための手段】
上記した課題は、複数のワード線と、前記ワード線と交差する複数のビット線と、前記ワード線とビット線とが交差する付近で前記ワード線及び前記ビット線に接続された複数の記憶素子とを有する不揮発性半導体記憶装置において、
前記ワード線と交差する少なくとも一つのモニタビット線と、該モニタビット線と前記各ワード線とが交差する付近で前記モニタビット線及び前記ワード線に接続された複数のモニタ素子とを有し、
前記記憶素子及びモニタ素子は、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲート電極と、該フローティングゲート電極表面にゲート絶縁膜を介して形成されたコントロールゲート電極と、前記フローティングゲート電極の両側の半導体基板に形成されたソース／ドレイン拡散領域と、該ソース／ドレイン拡散領域と接触するソース／ドレイン電極とを有する絶縁ゲート型電界効果トランジスタであり、前記記憶素子及び前記モニタ素子のコントロールゲート電極が前記ワード線に接続され、前記記憶素子のソース／ドレイン電極のうちの一つの電極が前記ビット線に接続され、前記モニタ素子のソース／ドレイン電極のうちの一つの電極が前記モニタビット線に接続され、
前記半導体基板と前記フローティングゲート電極の間の容量Ｃ１と、前記フローティングゲート電極と前記コントロールゲート電極の間の容量Ｃ２とにより前記記憶素子及び前記モニタ素子の容量カプリング比を
容量カプリング比＝Ｃ２／（Ｃ１＋Ｃ２）
で定義し、
前記モニタ素子の容量カプリング比が前記記憶素子の容量カプリング比よりも大きくなるように、前記モニタ素子のトンネル絶縁膜の下の半導体基板に生じるチャネルの幅が前記記憶素子のトンネル絶縁膜の下の半導体基板に生じるチャネルの幅よりも狭くなっている不揮発性半導体記憶装置であって、
前記記憶素子にメモリデータを書き込み、前記モニタ素子にモニタ用データを書き込んだ後に、前記モニタ素子のモニタ用データを監視し、前記モニタ素子での読み出しエラーがあったときに、前記記憶素子のメモリデータの再書き込みを行うことを特徴とする不揮発性半導体記憶装置によって解決する。
【００１３】
本発明においては、ワード線とビット線とが交差する付近でワード線及びビット線に接続された複数の記憶素子の他に、ワード線と交差する少なくとも一つのモニタビット線と、モニタビット線と各ワード線とが交差する付近でモニタビット線及びワード線に接続された複数のモニタ素子とを有している。
記憶素子及びモニタ素子として、例えば、フローティングゲート構造を有する絶縁ゲート型電界効果トランジスタを用いた場合、半導体基板とフローティングゲート電極の間の容量Ｃ１と、フローティングゲート電極とコントロールゲート電極の間の容量Ｃ２とにより記憶素子及びモニタ素子の容量カプリング比を
容量カプリング比＝Ｃ２／（Ｃ１＋Ｃ２）
で定義し、モニタ素子の容量カプリング比が記憶素子の容量カプリング比よりも大きくしておく。
【００１４】
この場合、例えば、モニタ素子のチャネルの幅を記憶素子のチャネルの幅よりも狭くしておくことで上記の容量カプリング比の関係を満たすことができる。
これにより、記憶素子よりもモニタ素子において、半導体基板とフローティングゲート電極の間により大きな電界がかかるため、フローティングゲート電極に蓄えられた電荷が漏れ易くなり、或いは半導体基板とフローティングゲート電極の間に挟まれたトンネル絶縁膜は読み出しのための電圧印加によりより早く劣化し易くなる。
【００１５】
従って、モニタ素子により、異常が起こる可能性がある記憶素子の列を未然に検出することができるため、その列に属する、書き込みが行われた記憶素子に再書き込みを行い、メモリデータをリフレッシュさせることができる。
これを達成するため、本発明のメモリデータの再生方法のように、記憶素子部の記憶素子にメモリデータを書き込み、モニタ素子にモニタ用データを書き込んだ後に、モニタ用データを監視しておき、モニタ素子での読み出しエラーがあったときに、記憶素子のメモリデータの再書き込みを行うとよい。
【００１６】
これにより、トンネル絶縁膜の膜厚を薄くした場合、より大きな電界がトンネル絶縁膜にかかることになるが、モニタ素子により異常が起こる可能性がある記憶素子の列を未然に検出することができるので、記憶素子に異常が起こる前にメモリデータの再生を行うことができる。
このため、薄い膜厚のトンネル絶縁膜でも安心して用いることができ、このため、半導体記憶装置の高速化を図ることができる。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
（１）第１の実施の形態
図１は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成について示す図である。
【００１８】
図１に示すように、記憶素子が行と列に配列されてマトリクス状に並んでおり、各記憶素子はフローティングゲート電極とコントロールゲート電極とを有する絶縁ゲート型電界効果トランジスタからなる。行方向の全ての記憶素子のゲート電極が共通のワード線（ＷＬ）に接続され、列方向の全ての記憶素子のドレイン電極が共通のビット線（ＢＬ）に接続されている。
【００１９】
書き込みの際には、特定のＷＬとＢＬとに信号が送られてその交点の記憶素子にメモリデータが書き込まれ、読み出しの際には、特定のＷＬとＢＬとに信号が送られてその交点の記憶素子に書き込まれているメモリデータが読みだされる。さらに、各列に少なくとも１つのモニタ素子を設け、モニタ素子の容量カプリング比を同じ行に属する各記憶素子の容量カプリング比よりも大きくして、トンネル絶縁膜を通して半導体基板に記憶素子よりも高い電界がかかるようにして、電界ストレスによる劣化を記憶素子よりも早く起こさせるようにしたものである。このことにより、電界ストレスによる劣化に対するモニタ素子としての機能を有する。なお、上記容量カプリング比は、次式で表される。
【００２０】
容量カプリング比＝Ｃ２／（Ｃ１＋Ｃ２）
ここで、Ｃ１はシリコン基板とフローティングゲート電極の間のトンネル絶縁膜の容量を表し、Ｃ２はフローティングゲート電極とコントロールゲート電極の間のゲート絶縁膜の容量を表す。
次に、上記不揮発性半導体記憶装置の素子構造について説明する。
【００２１】
図３（ｂ）は図１のように配置された不揮発性半導体記憶装置の記憶素子や配線の構造を示す平面図であり、図３（ａ）は図３（ｂ）のＢ−Ｂ線断面図である。
図３（ｂ）に示すように、フローティングゲート電極２４とコントロールゲート電極（第１の電極）２６とを有する絶縁ゲート型電界効果トランジスタからなる記憶素子が行と列に配列して形成されている。各行毎に行方向の全ての記憶素子のコントロールゲート電極２６と接続する共通のワード線（ＷＬ）２６が行方向に延び、各列毎に列方向の全ての記憶素子のドレイン拡散領域３０ｂと接続する共通のビット線（ＢＬ）２８が列方向に延びている。なお、ドレイン拡散領域３０ｂとコンタクトホール３１を通して接続する共通のビット線２８はドレイン拡散領域３０ｂとの接触部においてドレイン電極（第２の電極）の機能を有する。
【００２２】
さらに、フローティングゲート電極２４ａと、共通のワード線２６を兼ねたコントロールゲート電極（第３の電極）とを有する絶縁ゲート型電界効果トランジスタからなるモニタ素子が各行ごとに設けられ、そのコントロールゲート電極（第３の電極）が各行ごとに共通のワード線２６に接続されている。また、各モニタ素子のドレイン拡散領域３３ｂにはコンタクトホール３４を通してモニタビット線（モニタＢＬ）２９が接続されている。なお、ドレイン拡散領域３３ｂとコンタクトホール３４を通して接続する共通のモニタビット線２９はドレイン拡散領域３３ｂとの接触部においてドレイン電極（第４の電極）の機能を有する。
【００２３】
各記憶素子及び各モニタ素子は、図３（ａ）に示すように、シリコン基板（半導体基板）２１上にトンネル絶縁膜２３，２３ａを介して形成されたフローティングゲート電極（ＦＧ）２４，２４ａと、フローティングゲート電極２４，２４ａ上にゲート絶縁膜２５，２５ａを介して形成されたコントロールゲート電極（ＣＧ）２６とを有する。各行に属する記憶素子及びモニタ素子のコントロールゲート電極（ＣＧ）２６は共通のワード線２６を兼ねており、行方向に延びる共通のワード線２６により相互に接続されている。
【００２４】
なお、図３（ａ）に示すように、各記憶素子を分離する素子分離領域１０１となるフィールド絶縁膜２２がシリコン基板２１上に形成されている。
各記憶素子へのメモリデータの書き込みは、ワード線２６に高い電圧を印加してコントロールゲート電極２６及びフローティングゲート電極２４を通してシリコン基板２１に電界を印加してホットエレクトロンを誘起させ、それをフローティングゲート電極２４に注入させることにより行う。これにより、閾値を上げて通常の読み出し電圧程度ではチャネルが形成されなくする。
【００２５】
また、各記憶素子からのメモリデータの読み出しは、ワード線２６に書き込みを行ったときの電圧よりも小さい電圧を印加することにより、書き込みが行われた記憶素子のチャネルは閉じたままにし、かつ書き込みが行われていない記憶素子のみにチャネルを形成してそのチャネルに流れる電流を検出することで行われる。
【００２６】
次に、上記不揮発性半導体記憶装置の製造方法について図２（ａ）〜（ｃ），図３（ｂ）を参照しながら説明する。
図２（ａ）〜（ｃ），図３（ｂ）は、不揮発性記憶半導体装置の製造方法について示す断面図である。
まず、図２（ａ）に示すように、シリコン基板２１にＣＭＯＳ（Complementary MOS ）を形成するための不図示のウエル拡散層を形成し、選択酸化法（ＬＯＣＯＳ法）により素子分離領域１０１にシリコン酸化膜２２を形成する。このとき、素子分離領域１０１間のモニタ素子を形成すべき領域１０３の幅は記憶素子を形成すべき領域１０２の幅よりも狭くする。各素子の形成領域１０２，１０３は各々の素子のチャネル幅となる。
【００２７】
次いで、シリコン基板２１の表層に閾値調整のためのイオン注入を行った後に、熱酸化法によりトンネル酸化膜２３を形成する。
次に、図２（ｂ）に示すように、トンネル酸化膜２３上にポリシリコン膜を形成した後、イオン注入によりポリシリコン膜にｎ型不純物のリンをドープする。続いて、ポリシリコン膜をパターニングし、ポリシリコン膜からなるフローティングゲート電極２４を形成する。フローティングゲート電極２４の幅及び長さは記憶素子部とモニタ部とでほぼ同じとする。
【００２８】
次に、ＣＶＤ法によりフローティングゲート電極２４の表面に３層のＯＮＯ膜（下層からシリコン酸化膜／シリコン窒化膜／シリコン酸化膜である。）を形成する。各絶縁膜の膜厚は下層から１０ｎｍ，２０ｎｍ，５ｎｍである。ＯＮＯ膜はゲート絶縁膜２５となる。
続いて、不図示の周辺回路を形成すべき領域を被覆するＯＮＯ膜を除去する。その後、周辺回路を形成すべき領域のシリコン基板２１の表面に膜厚２０ｎｍのゲート酸化膜を形成する。
【００２９】
次に、図２（ｃ）に示すように、ゲート絶縁膜２５及び周辺回路のゲート酸化膜上にＣＶＤ法により膜厚１５０ｎｍのポリシリコン膜と、膜厚１２０ｎｍのタングステンシリサイド膜と、膜厚５０ｎｍのポリシリコン膜とをこの順に形成する。続いて、ポリシリコン膜等をパターニングして列方向の全てのトランジスタにわたって共通のワード線２６を形成する。この場合、共通のワード線２６はコントロールゲート電極をも兼ねている。
【００３０】
次いで、ワード線２６に隣接するシリコン基板２１上に開口部を有する図示しないレジスト膜を形成した後、加速電圧４０ｋｅＶ、ドーズ量１×１０14ｃｍ-2の条件で砒素をイオン注入する。イオン注入された拡散領域がｎ型のソース拡散領域３３ａとなる。
次に、レジスト膜を除去した後、温度９００℃，２０分間の熱処理を行う。
【００３１】
次いで、周辺回路を形成すべき領域を覆い、ワード線２６に隣接するシリコン基板２１上に開口部を有するレジスト膜を形成する。この開口部は、ワード線２６を挟んでソース拡散領域３３ａと反対側のシリコン基板２１上に形成され、開口部の下のシリコン基板２１がドレイン拡散領域３３ｂとなる。そのレジスト膜を用いてシリコン基板２１に加速電圧４０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で、砒素をイオン注入する。イオン注入された領域がｎ型のドレイン拡散領域３３ｂとなる。
【００３２】
次に、周辺回路のｎ−ｃｈトランジスタのＬＤＤ構造を形成するため、ｎ型不純物をイオン注入する。続いて、周辺回路のｐ−ｃｈトランジスタのＬＤＤ構造を形成するため、ｐ型不純物のイオン注入を行う。次いで、ＣＶＤ法によりシリコン酸化膜２７を形成し、パターニングしてスペーサを形成する。
次に、加速電圧４０ｋｅＶ，ドーズ量４×１０15ｃｍ-2の条件でイオン注入し、ｎ−ｃｈトランジスタのｎ+ 拡散領域を形成する。続いて、加速電圧４０ｋｅＶ，ドーズ量４×１０15ｃｍ-2の条件でＢＦ2 をイオン注入し、ｐ−ｃｈトランジスタのｐ+ 拡散領域を形成する。続いて、温度８００℃，４０分間の熱処理を行い、周辺回路のトランジスタと記憶素子部のドレイン拡散領域３３ｂの活性化を行う。
【００３３】
その後、図３に示すように、シリコン酸化膜２７にドレイン拡散領域３３ｂへのコンタクトホール３１，３４を形成した後、シリコン酸化膜２７上に導電膜を形成する。続いて、導電膜をパターニングし、記憶素子のビット線２８とモニタ素子のビット線２９を形成する。これにより、記憶素子部とモニタ部の作成が完了する。
【００３４】
その後、通常の工程を経て不揮発性半導体記憶装置が完成する。
次に、上記の不揮発性半導体記憶装置の動作を図３及び図４を参照しながら説明する。
まず、ワード線２６に高い電圧を印加し、かつビット線２８に電圧を印加して特定の記憶素子のソース拡散領域又はドレイン拡散領域とシリコン基板との間でアバランシェブレークダウンを起こさせてホットエレクトロンを発生させる。そして、ホットエレクトロンをフローティングゲート電極２４に注入する。この作業を全ての列方向及び行方向にわたって行い、メモリデータの書き込みの予定された全ての記憶素子にメモリデータ書き込みを行うとともに、モニタ素子にモニタ用データの書き込みを行う（Ｐ１）。なお、モニタ素子については全て書き込みを行う。
【００３５】
次いで、書き込みを行った記憶素子と行わなかった記憶素子に関するメモリデータを保存しておく（Ｐ２）。
次に、記憶装置を使用するため、記憶装置のスイッチを入れるか、或いは停止状態から復帰させる（Ｐ３）。
次いで、メモリデータを読みだすための記憶素子へのアクセスのカウントをリセットする（Ｐ４）。続いて、最初の列を選択し、同列の行方向に沿ってメモリデータを読み出すための電圧を印加する。続いて、次の列を選択して行方向に順次記憶素子をアクセスする。これを繰り返して全部の列と行の記憶素子からメモリデータを読みだすためのアクセスが終わったら、カウント回数を増加させる。
【００３６】
次に、アクセス回数が１００万回を越えたかどうか判定し（Ｐ５）、１００万回以内であれば、再び最初の列に戻り、アクセスを始める。
これを繰り返し、１００万回を越えたとき、全てのモニタ素子のモニタ用データをチェックし（Ｐ６）、モニタ用データに異常があるか否か判定する（Ｐ７）。例えば、モニタ用データが正常であれば読出し信号が印加されてもチャネルが閉じられているが、異常であれば、読出し信号が印加されるとチャネルが開いて電流が流れるようになる。
【００３７】
異常が無い場合、カウントをリセットしてまたＰ４から読み出し動作を始める。異常があった場合、どの列のモニタ素子かを特定する。
そして、Ｐ２の工程で保存した、その列に該当するメモリデータを参照し（Ｐ８）、そのメモリデータと同じメモリデータを該当する記憶素子に再び書き込む（Ｐ９）。
【００３８】
そして、カウントをリセットしてまたＰ４の工程からカウントを始める。
以上のようにして、モニタ素子により異常が起こる可能性がある列を未然に検出し、その列に属する、書き込みが行われた記憶素子に再書き込みを行い、書き込みデータをリフレッシュさせることができる。
以上のように、本発明の実施の形態においては、ワード線（ＷＬ）とビット線（ＢＬ）とが交差する付近でワード線及びビット線に接続された複数の記憶素子の他に、ワード線と交差する少なくとも一つのモニタビット線と、モニタビット線と各ワード線とが交差する付近でモニタビット線（モニタＢＬ）及びワード線に接続された複数のモニタ素子とを有し、例えば、モニタ素子のチャネルの幅を記憶素子のチャネルの幅よりも狭くしておくことで、モニタ素子の容量カプリング比が記憶素子の容量カプリング比よりも大きくしている。
【００３９】
これにより、記憶素子よりもモニタ素子において、シリコン基板２１とフローティングゲート電極２４ａの間により大きな電界がかかるため、フローティングゲート電極２４ａに蓄えられた電荷が漏れ易くなり、或いはシリコン基板２１とフローティングゲート電極２４ａの間に挟まれたトンネル絶縁膜２３ａはより早く劣化し易くなる。
【００４０】
従って、モニタ素子により、異常が起こる可能性がある記憶素子の列を未然に検出することができる。例えば、記憶素子部の記憶素子にメモリデータを書き込み、モニタ素子にモニタ用データを書き込んだ後に、モニタ用データを監視しておく。
即ち、トンネル絶縁膜２３，２３ａの膜厚を薄くした場合、より大きな電界がトンネル絶縁膜２３，２３ａにかかることになるが、モニタ素子により異常が起こる可能性がある記憶素子の列を未然に検出することができるので、記憶素子に異常が起こる前にメモリデータの再生を行うことができる。
【００４１】
このため、薄い膜厚のトンネル絶縁膜２３でも安心して用いることができるため、半導体記憶装置の高速化を図ることができる。
【００４２】
【発明の効果】
以上のように、本発明においては、ワード線とビット線とが交差する付近でワード線及びビット線に接続された複数の記憶素子の他に、ワード線と交差する少なくとも一つのモニタビット線と、モニタビット線と各ワード線とが交差する付近でモニタビット線及びワード線に接続された複数のモニタ素子とを有している。
【００４３】
例えば、モニタ素子のチャネルの幅を記憶素子のチャネルの幅よりも狭くしておくことで、モニタ素子の容量カプリング比が記憶素子の容量カプリング比よりも大きくし、記憶素子のトンネル絶縁膜よりもモニタ素子のトンネル絶縁膜の方により大きな電界がかかるようにしておく。
これにより、モニタ素子のトンネル絶縁膜の劣化が早められるため、モニタ用データを監視しておくことで、異常が起こる可能性がある記憶素子の列を未然に検出して記憶素子に異常が起こる前にメモリデータの再生を行うことができる。
【００４４】
従って、薄い膜厚のトンネル絶縁膜２３でも安心して用いることができるため、半導体記憶装置の高速化を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成について示す図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について示す断面図（その１）である。
【図３】図３（ａ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について示す断面図（その２）である。図３（ｂ）は平面図であり、図３（ａ）は図３（ｂ）のＢ−Ｂ線断面図である。
【図４】図４は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作について説明するフローチャートである。
【図５】図５は、従来例に係る不揮発性半導体記憶装置の回路構成について示す図である。
【図６】図６（ａ）は、従来例に係る不揮発性半導体記憶装置の製造方法について示す断面図である。図６（ｂ）は平面図であり、図６（ａ）は図６（ｂ）のＡ−Ａ線断面図である。
【符号の説明】
２１ シリコン基板（半導体基板）、
２２ フィールド絶縁膜、
２３，２３ａ トンネル絶縁膜、
２４，２４ａ フローティングゲート電極、
２５，２５ａ ゲート絶縁膜、
２６ コントロール電極（ワード線）、
２７ 絶縁膜、
２８ ビット線（ＢＬ，ドレイン電極）、
２９ モニタビット線（モニタＢＬ，ドレイン電極）、
３０ａ，３３ａ ソース拡散領域、
３０ｂ，３３ｂ ドレイン拡散領域、
３１，３４ コンタクトホール、
３２，３５ チャネル領域、
１０１ 素子分離領域、
１０２ 記憶素子の形成領域、
１０３ モニタ素子の形成領域。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、フローティングゲート電極を有し、コントロールゲート電極に電圧を印加してフローティングゲート電極に電子を注入し、又は排出することによりデータの書き込み、又は消去を行う不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図４は、従来例に係る不揮発性半導体記憶装置の回路構成図である。
図４に示すように、不揮発性半導体記憶装置では、複数の記憶素子が行と列からなるマトリクス状に配置されており、各記憶素子はフローティングゲート電極とコントロール電極とを有する絶縁ゲート型電界効果トランジスタからなる構成されている。行方向の記憶素子のゲート電極は共通のワード線（ＷＬ）に接続され、列方向の記憶素子のドレイン拡散領域は共通のビット線（ＢＬ）に接続されている。
【０００３】
記憶素子へのデータ書き込みの際には、特定のＷＬとＢＬとに信号が送られてその交点の記憶素子にデータが書き込まれ、読み出しの際には、特定のＷＬとＢＬとに信号が送られてその交点の記憶素子に書き込まれているデータが読みだされる。
図５（ａ）は図４のように配線された不揮発性半導体記憶装置の記憶素子や配線の半導体基板上の配置を示す平面図であり、図５（ｂ）は図５（ａ）のＡ−Ａ線断面図である。
【０００４】
図５（ａ）に示すように、複数の記憶素子がマトリクス状に配置されており、各記憶素子はフローティングゲート電極とコントロールゲート電極を有する絶縁ゲート型電界効果トランジスタからなる。行方向の各記憶素子のコントロールゲート電極と接続する共通のワード線（ＷＬ）６は行方向に延び、また、列方向の各記憶素子のドレイン領域と接続する共通のビット線（ＢＬ）８が列方向に延びている。
【０００５】
各記憶素子は、図５（ｂ）に示すように、半導体基板１上にトンネル絶縁膜３を介して形成されたフローティングゲート電極（ＦＧ）４と、フローティングゲート電極４上のゲート絶縁膜５を介して形成されたコントロールゲート電極（ＣＧ）６とを有する。各トランジスタのコントロールゲート電極（ＣＧ）６は共通のワード線６により相互に接続されている。共通のワード線６は行ごとに行方向に延びている。
【０００６】
なお、図５（ｂ）に示すように、各記憶素子を分離して素子分離領域となるフィールド絶縁膜２が半導体基板１上に形成されている。
上記の不揮発性半導体記憶装置においては、各記憶素子へのデータの書き込みは以下のようにして行う。即ち、ワード線６に高い電圧を印加することによりコントロールゲート電極６及びフローティングゲート電極４を通して半導体基板１に電界を印加する。これにより、半導体基板内にホットエレクトロンを誘起させてフローティングゲート電極４に注入させる。その結果、閾値を上げて通常の読み出し電圧程度ではチャネルが形成されないようにする。
【０００７】
各記憶素子からのデータの読み出しは以下のようにして行う。即ち、ワード線６に書き込みを行ったときの電圧よりも小さい電圧を印加する。これにより、書き込みが行われたトランジスタではチャネルを閉じたままにしておき、書き込みが行われていないトランジスタではチャネルを形成してそのチャネルに流れる電流を検出する。
【０００８】
【発明が解決しようとする課題】
ところで、従来の不揮発性半導体記憶装置では、記憶素子に書き込まれたデータをその使用保証期間に亘り保持する必要があるため、データの書き込み、または消去を高速化すべき要求があるにもかかわらず、データの書き込み時、又は消去時にホットエレクトロンを通過させるトンネル絶縁膜を薄膜化することができないという問題がある。
【０００９】
即ち、トンネル絶縁膜およびフローティングゲート電極周辺の絶縁膜の膜厚が薄くなるほど、フローティングゲート電極に注入された電子は漏れ易くなる。従って、素子の使用保証期間にわたり電荷を保持するため、フローティングゲート電極周辺の絶縁膜の膜厚をあまり薄くすることはできない。このため、書き込み・読み出しの高速化が妨げられるという問題がある。
【００１０】
本発明は、上記の従来例の問題点に鑑みて創作されたものであり、フローティングゲート電極周辺部の絶縁膜を薄膜化することによりデータの書き込み・読み出しの高速化を図り、かつ、フローティングゲート電極周辺の絶縁膜の薄膜化による書込みデータのエラーの発生を未然に防止することができる半導体装置の製造方法を提供するものである。
【００１１】
【課題を解決するための手段】
上記した課題は、複数のワード線と、前記ワード線と交差する複数のビット線と、前記ワード線とビット線とが交差する付近で前記ワード線及び前記ビット線に接続された複数の記憶素子とを有する不揮発性半導体記憶装置において、
前記ワード線と交差する少なくとも一つのモニタビット線と、該モニタビット線と前記各ワード線とが交差する付近で前記モニタビット線及び前記ワード線に接続された複数のモニタ素子とを有し、
前記記憶素子及びモニタ素子は、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲート電極と、該フローティングゲート電極表面にゲート絶縁膜を介して形成されたコントロールゲート電極と、前記フローティングゲート電極の両側の半導体基板に形成されたソース／ドレイン拡散領域と、該ソース／ドレイン拡散領域と接触するソース／ドレイン電極とを有する絶縁ゲート型電界効果トランジスタであり、前記記憶素子及び前記モニタ素子のコントロールゲート電極が前記ワード線に接続され、前記記憶素子のソース／ドレイン電極のうちの一つの電極が前記ビット線に接続され、前記モニタ素子のソース／ドレイン電極のうちの一つの電極が前記モニタビット線に接続され、
前記半導体基板と前記フローティングゲート電極の間の容量Ｃ１と、前記フローティングゲート電極と前記コントロールゲート電極の間の容量Ｃ２とにより前記記憶素子及び前記モニタ素子の容量カプリング比を
容量カプリング比＝Ｃ２／（Ｃ１＋Ｃ２）
で定義し、
前記モニタ素子の容量カプリング比が前記記憶素子の容量カプリング比よりも大きくなるように、前記モニタ素子のトンネル絶縁膜の下の半導体基板に生じるチャネルの幅が前記記憶素子のトンネル絶縁膜の下の半導体基板に生じるチャネルの幅よりも狭くなっている不揮発性半導体記憶装置であって、
前記記憶素子にメモリデータを書き込み、前記モニタ素子にモニタ用データを書き込んだ後に、前記モニタ素子のモニタ用データを監視し、前記モニタ素子での読み出しエラーがあったときに、前記記憶素子のメモリデータの再書き込みを行うことを特徴とする不揮発性半導体記憶装置によって解決する。
【００１３】
本発明においては、ワード線とビット線とが交差する付近でワード線及びビット線に接続された複数の記憶素子の他に、ワード線と交差する少なくとも一つのモニタビット線と、モニタビット線と各ワード線とが交差する付近でモニタビット線及びワード線に接続された複数のモニタ素子とを有している。
記憶素子及びモニタ素子として、例えば、フローティングゲート構造を有する絶縁ゲート型電界効果トランジスタを用いた場合、半導体基板とフローティングゲート電極の間の容量Ｃ１と、フローティングゲート電極とコントロールゲート電極の間の容量Ｃ２とにより記憶素子及びモニタ素子の容量カプリング比を
容量カプリング比＝Ｃ２／（Ｃ１＋Ｃ２）
で定義し、モニタ素子の容量カプリング比が記憶素子の容量カプリング比よりも大きくしておく。
【００１４】
この場合、例えば、モニタ素子のチャネルの幅を記憶素子のチャネルの幅よりも狭くしておくことで上記の容量カプリング比の関係を満たすことができる。
これにより、記憶素子よりもモニタ素子において、半導体基板とフローティングゲート電極の間により大きな電界がかかるため、フローティングゲート電極に蓄えられた電荷が漏れ易くなり、或いは半導体基板とフローティングゲート電極の間に挟まれたトンネル絶縁膜は読み出しのための電圧印加によりより早く劣化し易くなる。
【００１５】
従って、モニタ素子により、異常が起こる可能性がある記憶素子の列を未然に検出することができるため、その列に属する、書き込みが行われた記憶素子に再書き込みを行い、メモリデータをリフレッシュさせることができる。
これを達成するため、本発明のメモリデータの再生方法のように、記憶素子部の記憶素子にメモリデータを書き込み、モニタ素子にモニタ用データを書き込んだ後に、モニタ用データを監視しておき、モニタ素子での読み出しエラーがあったときに、記憶素子のメモリデータの再書き込みを行うとよい。
【００１６】
これにより、トンネル絶縁膜の膜厚を薄くした場合、より大きな電界がトンネル絶縁膜にかかることになるが、モニタ素子により異常が起こる可能性がある記憶素子の列を未然に検出することができるので、記憶素子に異常が起こる前にメモリデータの再生を行うことができる。
このため、薄い膜厚のトンネル絶縁膜でも安心して用いることができ、このため、半導体記憶装置の高速化を図ることができる。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
（１）第１の実施の形態
図１は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成について示す図である。
【００１８】
図１に示すように、記憶素子が行と列に配列されてマトリクス状に並んでおり、各記憶素子はフローティングゲート電極とコントロールゲート電極とを有する絶縁ゲート型電界効果トランジスタからなる。行方向の全ての記憶素子のゲート電極が共通のワード線（ＷＬ）に接続され、列方向の全ての記憶素子のドレイン電極が共通のビット線（ＢＬ）に接続されている。
【００１９】
書き込みの際には、特定のＷＬとＢＬとに信号が送られてその交点の記憶素子にメモリデータが書き込まれ、読み出しの際には、特定のＷＬとＢＬとに信号が送られてその交点の記憶素子に書き込まれているメモリデータが読みだされる。さらに、各列に少なくとも１つのモニタ素子を設け、モニタ素子の容量カプリング比を同じ行に属する各記憶素子の容量カプリング比よりも大きくして、トンネル絶縁膜を通して半導体基板に記憶素子よりも高い電界がかかるようにして、電界ストレスによる劣化を記憶素子よりも早く起こさせるようにしたものである。このことにより、電界ストレスによる劣化に対するモニタ素子としての機能を有する。なお、上記容量カプリング比は、次式で表される。
【００２０】
容量カプリング比＝Ｃ２／（Ｃ１＋Ｃ２）
ここで、Ｃ１はシリコン基板とフローティングゲート電極の間のトンネル絶縁膜の容量を表し、Ｃ２はフローティングゲート電極とコントロールゲート電極の間のゲート絶縁膜の容量を表す。
次に、上記不揮発性半導体記憶装置の素子構造について説明する。
【００２１】
図３（ｂ）は図１のように配置された不揮発性半導体記憶装置の記憶素子や配線の構造を示す平面図であり、図３（ａ）は図３（ｂ）のＢ−Ｂ線断面図である。
図３（ｂ）に示すように、フローティングゲート電極２４とコントロールゲート電極（第１の電極）２６とを有する絶縁ゲート型電界効果トランジスタからなる記憶素子が行と列に配列して形成されている。各行毎に行方向の全ての記憶素子のコントロールゲート電極２６と接続する共通のワード線（ＷＬ）２６が行方向に延び、各列毎に列方向の全ての記憶素子のドレイン拡散領域３０ｂと接続する共通のビット線（ＢＬ）２８が列方向に延びている。なお、ドレイン拡散領域３０ｂとコンタクトホール３１を通して接続する共通のビット線２８はドレイン拡散領域３０ｂとの接触部においてドレイン電極（第２の電極）の機能を有する。
【００２２】
さらに、フローティングゲート電極２４ａと、共通のワード線２６を兼ねたコントロールゲート電極（第３の電極）とを有する絶縁ゲート型電界効果トランジスタからなるモニタ素子が各行ごとに設けられ、そのコントロールゲート電極（第３の電極）が各行ごとに共通のワード線２６に接続されている。また、各モニタ素子のドレイン拡散領域３３ｂにはコンタクトホール３４を通してモニタビット線（モニタＢＬ）２９が接続されている。なお、ドレイン拡散領域３３ｂとコンタクトホール３４を通して接続する共通のモニタビット線２９はドレイン拡散領域３３ｂとの接触部においてドレイン電極（第４の電極）の機能を有する。
【００２３】
各記憶素子及び各モニタ素子は、図３（ａ）に示すように、シリコン基板（半導体基板）２１上にトンネル絶縁膜２３，２３ａを介して形成されたフローティングゲート電極（ＦＧ）２４，２４ａと、フローティングゲート電極２４，２４ａ上にゲート絶縁膜２５，２５ａを介して形成されたコントロールゲート電極（ＣＧ）２６とを有する。各行に属する記憶素子及びモニタ素子のコントロールゲート電極（ＣＧ）２６は共通のワード線２６を兼ねており、行方向に延びる共通のワード線２６により相互に接続されている。
【００２４】
なお、図３（ａ）に示すように、各記憶素子を分離する素子分離領域１０１となるフィールド絶縁膜２２がシリコン基板２１上に形成されている。
各記憶素子へのメモリデータの書き込みは、ワード線２６に高い電圧を印加してコントロールゲート電極２６及びフローティングゲート電極２４を通してシリコン基板２１に電界を印加してホットエレクトロンを誘起させ、それをフローティングゲート電極２４に注入させることにより行う。これにより、閾値を上げて通常の読み出し電圧程度ではチャネルが形成されなくする。
【００２５】
また、各記憶素子からのメモリデータの読み出しは、ワード線２６に書き込みを行ったときの電圧よりも小さい電圧を印加することにより、書き込みが行われた記憶素子のチャネルは閉じたままにし、かつ書き込みが行われていない記憶素子のみにチャネルを形成してそのチャネルに流れる電流を検出することで行われる。
【００２６】
次に、上記不揮発性半導体記憶装置の製造方法について図２（ａ）〜（ｃ），図３（ｂ）を参照しながら説明する。
図２（ａ）〜（ｃ），図３（ｂ）は、不揮発性記憶半導体装置の製造方法について示す断面図である。
まず、図２（ａ）に示すように、シリコン基板２１にＣＭＯＳ（Complementary MOS ）を形成するための不図示のウエル拡散層を形成し、選択酸化法（ＬＯＣＯＳ法）により素子分離領域１０１にシリコン酸化膜２２を形成する。このとき、素子分離領域１０１間のモニタ素子を形成すべき領域１０３の幅は記憶素子を形成すべき領域１０２の幅よりも狭くする。各素子の形成領域１０２，１０３は各々の素子のチャネル幅となる。
【００２７】
次いで、シリコン基板２１の表層に閾値調整のためのイオン注入を行った後に、熱酸化法によりトンネル酸化膜２３を形成する。
次に、図２（ｂ）に示すように、トンネル酸化膜２３上にポリシリコン膜を形成した後、イオン注入によりポリシリコン膜にｎ型不純物のリンをドープする。続いて、ポリシリコン膜をパターニングし、ポリシリコン膜からなるフローティングゲート電極２４を形成する。フローティングゲート電極２４の幅及び長さは記憶素子部とモニタ部とでほぼ同じとする。
【００２８】
次に、ＣＶＤ法によりフローティングゲート電極２４の表面に３層のＯＮＯ膜（下層からシリコン酸化膜／シリコン窒化膜／シリコン酸化膜である。）を形成する。各絶縁膜の膜厚は下層から１０ｎｍ，２０ｎｍ，５ｎｍである。ＯＮＯ膜はゲート絶縁膜２５となる。
続いて、不図示の周辺回路を形成すべき領域を被覆するＯＮＯ膜を除去する。その後、周辺回路を形成すべき領域のシリコン基板２１の表面に膜厚２０ｎｍのゲート酸化膜を形成する。
【００２９】
次に、図２（ｃ）に示すように、ゲート絶縁膜２５及び周辺回路のゲート酸化膜上にＣＶＤ法により膜厚１５０ｎｍのポリシリコン膜と、膜厚１２０ｎｍのタングステンシリサイド膜と、膜厚５０ｎｍのポリシリコン膜とをこの順に形成する。続いて、ポリシリコン膜等をパターニングして列方向の全てのトランジスタにわたって共通のワード線２６を形成する。この場合、共通のワード線２６はコントロールゲート電極をも兼ねている。
【００３０】
次いで、ワード線２６に隣接するシリコン基板２１上に開口部を有する図示しないレジスト膜を形成した後、加速電圧４０ｋｅＶ、ドーズ量１×１０14ｃｍ-2の条件で砒素をイオン注入する。イオン注入された拡散領域がｎ型のソース拡散領域３３ａとなる。
次に、レジスト膜を除去した後、温度９００℃，２０分間の熱処理を行う。
【００３１】
次いで、周辺回路を形成すべき領域を覆い、ワード線２６に隣接するシリコン基板２１上に開口部を有するレジスト膜を形成する。この開口部は、ワード線２６を挟んでソース拡散領域３３ａと反対側のシリコン基板２１上に形成され、開口部の下のシリコン基板２１がドレイン拡散領域３３ｂとなる。そのレジスト膜を用いてシリコン基板２１に加速電圧４０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で、砒素をイオン注入する。イオン注入された領域がｎ型のドレイン拡散領域３３ｂとなる。
【００３２】
次に、周辺回路のｎ−ｃｈトランジスタのＬＤＤ構造を形成するため、ｎ型不純物をイオン注入する。続いて、周辺回路のｐ−ｃｈトランジスタのＬＤＤ構造を形成するため、ｐ型不純物のイオン注入を行う。次いで、ＣＶＤ法によりシリコン酸化膜２７を形成し、パターニングしてスペーサを形成する。
次に、加速電圧４０ｋｅＶ，ドーズ量４×１０15ｃｍ-2の条件でイオン注入し、ｎ−ｃｈトランジスタのｎ+ 拡散領域を形成する。続いて、加速電圧４０ｋｅＶ，ドーズ量４×１０15ｃｍ-2の条件でＢＦ2 をイオン注入し、ｐ−ｃｈトランジスタのｐ+ 拡散領域を形成する。続いて、温度８００℃，４０分間の熱処理を行い、周辺回路のトランジスタと記憶素子部のドレイン拡散領域３３ｂの活性化を行う。
【００３３】
その後、図３に示すように、シリコン酸化膜２７にドレイン拡散領域３３ｂへのコンタクトホール３１，３４を形成した後、シリコン酸化膜２７上に導電膜を形成する。続いて、導電膜をパターニングし、記憶素子のビット線２８とモニタ素子のビット線２９を形成する。これにより、記憶素子部とモニタ部の作成が完了する。
【００３４】
その後、通常の工程を経て不揮発性半導体記憶装置が完成する。
次に、上記の不揮発性半導体記憶装置の動作を図３及び図４を参照しながら説明する。
まず、ワード線２６に高い電圧を印加し、かつビット線２８に電圧を印加して特定の記憶素子のソース拡散領域又はドレイン拡散領域とシリコン基板との間でアバランシェブレークダウンを起こさせてホットエレクトロンを発生させる。そして、ホットエレクトロンをフローティングゲート電極２４に注入する。この作業を全ての列方向及び行方向にわたって行い、メモリデータの書き込みの予定された全ての記憶素子にメモリデータ書き込みを行うとともに、モニタ素子にモニタ用データの書き込みを行う（Ｐ１）。なお、モニタ素子については全て書き込みを行う。
【００３５】
次いで、書き込みを行った記憶素子と行わなかった記憶素子に関するメモリデータを保存しておく（Ｐ２）。
次に、記憶装置を使用するため、記憶装置のスイッチを入れるか、或いは停止状態から復帰させる（Ｐ３）。
次いで、メモリデータを読みだすための記憶素子へのアクセスのカウントをリセットする（Ｐ４）。続いて、最初の列を選択し、同列の行方向に沿ってメモリデータを読み出すための電圧を印加する。続いて、次の列を選択して行方向に順次記憶素子をアクセスする。これを繰り返して全部の列と行の記憶素子からメモリデータを読みだすためのアクセスが終わったら、カウント回数を増加させる。
【００３６】
次に、アクセス回数が１００万回を越えたかどうか判定し（Ｐ５）、１００万回以内であれば、再び最初の列に戻り、アクセスを始める。
これを繰り返し、１００万回を越えたとき、全てのモニタ素子のモニタ用データをチェックし（Ｐ６）、モニタ用データに異常があるか否か判定する（Ｐ７）。例えば、モニタ用データが正常であれば読出し信号が印加されてもチャネルが閉じられているが、異常であれば、読出し信号が印加されるとチャネルが開いて電流が流れるようになる。
【００３７】
異常が無い場合、カウントをリセットしてまたＰ４から読み出し動作を始める。異常があった場合、どの列のモニタ素子かを特定する。
そして、Ｐ２の工程で保存した、その列に該当するメモリデータを参照し（Ｐ８）、そのメモリデータと同じメモリデータを該当する記憶素子に再び書き込む（Ｐ９）。
【００３８】
そして、カウントをリセットしてまたＰ４の工程からカウントを始める。
以上のようにして、モニタ素子により異常が起こる可能性がある列を未然に検出し、その列に属する、書き込みが行われた記憶素子に再書き込みを行い、書き込みデータをリフレッシュさせることができる。
以上のように、本発明の実施の形態においては、ワード線（ＷＬ）とビット線（ＢＬ）とが交差する付近でワード線及びビット線に接続された複数の記憶素子の他に、ワード線と交差する少なくとも一つのモニタビット線と、モニタビット線と各ワード線とが交差する付近でモニタビット線（モニタＢＬ）及びワード線に接続された複数のモニタ素子とを有し、例えば、モニタ素子のチャネルの幅を記憶素子のチャネルの幅よりも狭くしておくことで、モニタ素子の容量カプリング比が記憶素子の容量カプリング比よりも大きくしている。
【００３９】
これにより、記憶素子よりもモニタ素子において、シリコン基板２１とフローティングゲート電極２４ａの間により大きな電界がかかるため、フローティングゲート電極２４ａに蓄えられた電荷が漏れ易くなり、或いはシリコン基板２１とフローティングゲート電極２４ａの間に挟まれたトンネル絶縁膜２３ａはより早く劣化し易くなる。
【００４０】
従って、モニタ素子により、異常が起こる可能性がある記憶素子の列を未然に検出することができる。例えば、記憶素子部の記憶素子にメモリデータを書き込み、モニタ素子にモニタ用データを書き込んだ後に、モニタ用データを監視しておく。
即ち、トンネル絶縁膜２３，２３ａの膜厚を薄くした場合、より大きな電界がトンネル絶縁膜２３，２３ａにかかることになるが、モニタ素子により異常が起こる可能性がある記憶素子の列を未然に検出することができるので、記憶素子に異常が起こる前にメモリデータの再生を行うことができる。
【００４１】
このため、薄い膜厚のトンネル絶縁膜２３でも安心して用いることができるため、半導体記憶装置の高速化を図ることができる。
【００４２】
【発明の効果】
以上のように、本発明においては、ワード線とビット線とが交差する付近でワード線及びビット線に接続された複数の記憶素子の他に、ワード線と交差する少なくとも一つのモニタビット線と、モニタビット線と各ワード線とが交差する付近でモニタビット線及びワード線に接続された複数のモニタ素子とを有している。
【００４３】
例えば、モニタ素子のチャネルの幅を記憶素子のチャネルの幅よりも狭くしておくことで、モニタ素子の容量カプリング比が記憶素子の容量カプリング比よりも大きくし、記憶素子のトンネル絶縁膜よりもモニタ素子のトンネル絶縁膜の方により大きな電界がかかるようにしておく。
これにより、モニタ素子のトンネル絶縁膜の劣化が早められるため、モニタ用データを監視しておくことで、異常が起こる可能性がある記憶素子の列を未然に検出して記憶素子に異常が起こる前にメモリデータの再生を行うことができる。
【００４４】
従って、薄い膜厚のトンネル絶縁膜２３でも安心して用いることができるため、半導体記憶装置の高速化を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成について示す図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について示す断面図（その１）である。
【図３】図３（ａ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について示す断面図（その２）である。図３（ｂ）は平面図であり、図３（ａ）は図３（ｂ）のＢ−Ｂ線断面図である。
【図４】図４は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作について説明するフローチャートである。
【図５】図５は、従来例に係る不揮発性半導体記憶装置の回路構成について示す図である。
【図６】図６（ａ）は、従来例に係る不揮発性半導体記憶装置の製造方法について示す断面図である。図６（ｂ）は平面図であり、図６（ａ）は図６（ｂ）のＡ−Ａ線断面図である。
【符号の説明】
２１ シリコン基板（半導体基板）、
２２ フィールド絶縁膜、
２３，２３ａ トンネル絶縁膜、
２４，２４ａ フローティングゲート電極、
２５，２５ａ ゲート絶縁膜、
２６ コントロール電極（ワード線）、
２７ 絶縁膜、
２８ ビット線（ＢＬ，ドレイン電極）、
２９ モニタビット線（モニタＢＬ，ドレイン電極）、
３０ａ，３３ａ ソース拡散領域、
３０ｂ，３３ｂ ドレイン拡散領域、
３１，３４ コンタクトホール、
３２，３５ チャネル領域、
１０１ 素子分離領域、
１０２ 記憶素子の形成領域、
１０３ モニタ素子の形成領域。
Claims (1)
- 複数のワード線と、前記ワード線と交差する複数のビット線と、前記ワード線とビット線とが交差する付近で前記ワード線及び前記ビット線に接続された複数の記憶素子とを有する不揮発性半導体記憶装置において、
前記ワード線と交差する少なくとも一つのモニタビット線と、該モニタビット線と前記各ワード線とが交差する付近で前記モニタビット線及び前記ワード線に接続された複数のモニタ素子とを有し、
前記記憶素子及びモニタ素子は、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲート電極と、該フローティングゲート電極表面にゲート絶縁膜を介して形成されたコントロールゲート電極と、前記フローティングゲート電極の両側の半導体基板に形成されたソース／ドレイン拡散領域と、該ソース／ドレイン拡散領域と接触するソース／ドレイン電極とを有する絶縁ゲート型電界効果トランジスタであり、前記記憶素子及び前記モニタ素子のコントロールゲート電極が前記ワード線に接続され、前記記憶素子のソース／ドレイン電極のうちの一つの電極が前記ビット線に接続され、前記モニタ素子のソース／ドレイン電極のうちの一つの電極が前記モニタビット線に接続され、
前記半導体基板と前記フローティングゲート電極の間の容量Ｃ１と、前記フローティングゲート電極と前記コントロールゲート電極の間の容量Ｃ２とにより前記記憶素子及び前記モニタ素子の容量カプリング比を
容量カプリング比＝Ｃ２／（Ｃ１＋Ｃ２）
で定義し、
前記モニタ素子の容量カプリング比が前記記憶素子の容量カプリング比よりも大きくなるように、前記モニタ素子のトンネル絶縁膜の下の半導体基板に生じるチャネルの幅が前記記憶素子のトンネル絶縁膜の下の半導体基板に生じるチャネルの幅よりも狭くなっている不揮発性半導体記憶装置であって、
前記記憶素子にメモリデータを書き込み、前記モニタ素子にモニタ用データを書き込んだ後に、前記モニタ素子のモニタ用データを監視し、前記モニタ素子での読み出しエラーがあったときに、前記記憶素子のメモリデータの再書き込みを行うことを特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6688798A JP4056611B2 (ja) | 1998-03-17 | 1998-03-17 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のメモリデータの再生方法 |
| US09/223,281 US5999448A (en) | 1998-03-17 | 1998-12-30 | Nonvolatile semiconductor memory device and method of reproducing data of nonvolatile semiconductor memory device |
| KR1019990000507A KR100321595B1 (ko) | 1998-03-17 | 1999-01-12 | 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 메모리 데이터 재생방법 |
Applications Claiming Priority (1)
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