JP2000251483A - １チップマイクロコンピュータとそのデータリフレッシュ方法 - Google Patents
１チップマイクロコンピュータとそのデータリフレッシュ方法Info
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- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
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- Microcomputers (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 読み出し不良が発生する前に、不揮発性メモ
リへのデータ再書き込みを行うことで、データ保持特性
の向上を図る。 【解決手段】 メモリセルアレイ内の不揮発性メモリ
（７）に比して特性の劣る参照用の不揮発性メモリ群
（４０）を設けて、前記参照用の不揮発性メモリ群（４
０）の参照結果に基づいて、制御回路（４４）により前
記不揮発性メモリ（７）に蓄積されたデータを再書き込
みすることで、データ保持特性の向上を図るものであ
る。
リへのデータ再書き込みを行うことで、データ保持特性
の向上を図る。 【解決手段】 メモリセルアレイ内の不揮発性メモリ
（７）に比して特性の劣る参照用の不揮発性メモリ群
（４０）を設けて、前記参照用の不揮発性メモリ群（４
０）の参照結果に基づいて、制御回路（４４）により前
記不揮発性メモリ（７）に蓄積されたデータを再書き込
みすることで、データ保持特性の向上を図るものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電気消去が可能な
不揮発性メモリを内蔵した１チップマイクロコンピュー
タとそのデータリフレッシュ方法に関し、不揮発性メモ
リのデータ保持特性の向上を図る技術である。
不揮発性メモリを内蔵した１チップマイクロコンピュー
タとそのデータリフレッシュ方法に関し、不揮発性メモ
リのデータ保持特性の向上を図る技術である。
【０００２】
【従来の技術】図８は一般的なスプリットゲート型の不
揮発性メモリのプログラム状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示し
ている。
揮発性メモリのプログラム状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示し
ている。
【０００３】図８の不揮発性メモリをプログラム状態と
する場合、例えば、コントロールゲート（１）、ドレイ
ン（３）、ソース（４）に各々２ボルト、０ボルト、１
２ボルトの電圧を印加する。すると、コントロールゲー
ト（１）及びフローティングゲート（２）間とフローテ
ィングゲート（２）及びソース（４）間とが容量結合さ
れており（コントロールゲート（１）及びフローティン
グゲート（２）間の容量＜フローティングゲート（２）
及びソース（４）間の容量）、この容量結合比によりフ
ローティングゲート（２）は、実際は電圧印加を受けな
いが、結果として例えば１１ボルトの高電圧印加を受け
たのと等価状態となる。
する場合、例えば、コントロールゲート（１）、ドレイ
ン（３）、ソース（４）に各々２ボルト、０ボルト、１
２ボルトの電圧を印加する。すると、コントロールゲー
ト（１）及びフローティングゲート（２）間とフローテ
ィングゲート（２）及びソース（４）間とが容量結合さ
れており（コントロールゲート（１）及びフローティン
グゲート（２）間の容量＜フローティングゲート（２）
及びソース（４）間の容量）、この容量結合比によりフ
ローティングゲート（２）は、実際は電圧印加を受けな
いが、結果として例えば１１ボルトの高電圧印加を受け
たのと等価状態となる。
【０００４】これより、ドレイン（３）及びソース
（４）の間に電子が連なるチャネルが形成され、当該チ
ャネルの中のホットエレクトロンが絶縁膜（図示せず）
を介してフローティングゲート（２）に注入され、フロ
ーティングゲート（２）は負に帯電した状態となる。こ
れが不揮発性メモリセルのプログラム状態である。
（４）の間に電子が連なるチャネルが形成され、当該チ
ャネルの中のホットエレクトロンが絶縁膜（図示せず）
を介してフローティングゲート（２）に注入され、フロ
ーティングゲート（２）は負に帯電した状態となる。こ
れが不揮発性メモリセルのプログラム状態である。
【０００５】図９はプログラム状態の不揮発性メモリの
読み出し状態を示すセル構造図、図１０はプログラム状
態ではない（消去状態）不揮発性メモリの読み出し状態
を示すセル構造図である。
読み出し状態を示すセル構造図、図１０はプログラム状
態ではない（消去状態）不揮発性メモリの読み出し状態
を示すセル構造図である。
【０００６】図９及び図１０の何れの不揮発性メモリも
読み出し状態とする場合は、例えば、コントロールゲー
ト（１）、ドレイン（３）、ソース（４）に各々５ボル
ト、２ボルト、０ボルトを印加する。図９の場合、フロ
ーティングゲート（２）に電子が注入されているため、
ドレイン（３）及びソース（４）の間にチャネルが形成
されず、不揮発性メモリセルはオフする。一方、図１０
の場合、フローティングゲート（２）に電子が存在しな
いため、ドレイン（３）及びソース（４）の間にチャネ
ルが形成され、不揮発性メモリセルはオンする。
読み出し状態とする場合は、例えば、コントロールゲー
ト（１）、ドレイン（３）、ソース（４）に各々５ボル
ト、２ボルト、０ボルトを印加する。図９の場合、フロ
ーティングゲート（２）に電子が注入されているため、
ドレイン（３）及びソース（４）の間にチャネルが形成
されず、不揮発性メモリセルはオフする。一方、図１０
の場合、フローティングゲート（２）に電子が存在しな
いため、ドレイン（３）及びソース（４）の間にチャネ
ルが形成され、不揮発性メモリセルはオンする。
【０００７】図７は不揮発性メモリセルのプログラム状
態に応じて論理値「０」又は「１」を出力するためのブ
ロック図であり、（５）は不揮発性メモリセル、（６）
はセンスアンプであり、センスアンプ（６）は不揮発性
メモリセル（５）の出力電流（読み出し電流）と基準電
流Ｉｒｅｆとの比較結果に応じて電圧値０ボルト（論理
値「０」）又は電圧値５ボルト（論理値「１」）を出力
するものである。
態に応じて論理値「０」又は「１」を出力するためのブ
ロック図であり、（５）は不揮発性メモリセル、（６）
はセンスアンプであり、センスアンプ（６）は不揮発性
メモリセル（５）の出力電流（読み出し電流）と基準電
流Ｉｒｅｆとの比較結果に応じて電圧値０ボルト（論理
値「０」）又は電圧値５ボルト（論理値「１」）を出力
するものである。
【０００８】不揮発性メモリセル（５）が図９のように
プログラム状態の場合、センスアンプ（６）は、不揮発
性メモリセル（５）の出力電流（読み出し電流）が基準
電流Ｉｒｅｆより小さいことを検出して論理値「０」を
出力する。一方、不揮発性メモリセル（５）が図１０の
ようにプログラム状態となっていない場合、センスアン
プ（６）は、不揮発性メモリセル（５）の出力電流（読
み出し電流）が基準電流Ｉｒｅｆより大きいことを検出
して論理値「１」を出力する。従来では、メモリセル
（５）のプログラム状態となっていない（消去状態）場
合の基準電流が初期値の１００μＡの３０％となる３０
μＡまで低下した時点でデータ書き換え回数の限界点と
してメモリセルの動作寿命としていた。
プログラム状態の場合、センスアンプ（６）は、不揮発
性メモリセル（５）の出力電流（読み出し電流）が基準
電流Ｉｒｅｆより小さいことを検出して論理値「０」を
出力する。一方、不揮発性メモリセル（５）が図１０の
ようにプログラム状態となっていない場合、センスアン
プ（６）は、不揮発性メモリセル（５）の出力電流（読
み出し電流）が基準電流Ｉｒｅｆより大きいことを検出
して論理値「１」を出力する。従来では、メモリセル
（５）のプログラム状態となっていない（消去状態）場
合の基準電流が初期値の１００μＡの３０％となる３０
μＡまで低下した時点でデータ書き換え回数の限界点と
してメモリセルの動作寿命としていた。
【０００９】図１１は不揮発性メモリの消去状態を示す
セル構造図であり、例えば、コントロールゲート（１）
に１４ボルト、ドレイン（３）及びソース（４）に０ボ
ルトを印加する。すると、フローティングゲート（２）
に注入された電子は絶縁膜を介してコントロールゲート
（１）側へ移動してしまう。しかし、ドレイン（３）及
びソース（４）は同電位のため、チャネルが形成される
ことはない。これが不揮発性メモリセルの消去状態であ
る。
セル構造図であり、例えば、コントロールゲート（１）
に１４ボルト、ドレイン（３）及びソース（４）に０ボ
ルトを印加する。すると、フローティングゲート（２）
に注入された電子は絶縁膜を介してコントロールゲート
（１）側へ移動してしまう。しかし、ドレイン（３）及
びソース（４）は同電位のため、チャネルが形成される
ことはない。これが不揮発性メモリセルの消去状態であ
る。
【００１０】このように、不揮発性メモリのプログラム
状態、読み出し状態、消去状態に応じて、コントロール
ゲート（１）、ドレイン（３）、ソース（４）へ、固定
された電圧を固定された時間だけ印加していた。
状態、読み出し状態、消去状態に応じて、コントロール
ゲート（１）、ドレイン（３）、ソース（４）へ、固定
された電圧を固定された時間だけ印加していた。
【００１１】
【発明が解決しようとする課題】ところで、このような
不揮発性メモリを内蔵した１チップマイクロコンピュー
タにおいて、不揮発性メモリをＲＯＭ的に使用する用途
の場合、データ保持特性が重要になる。
不揮発性メモリを内蔵した１チップマイクロコンピュー
タにおいて、不揮発性メモリをＲＯＭ的に使用する用途
の場合、データ保持特性が重要になる。
【００１２】特に、図１２に示すメモリセルアレイ構造
では、点線円で示す非選択セルの印加電圧条件が、コン
トロールゲート（１）（ワードラインＷＬ）に印加する
電圧（５Ｖ）の高さ以外は、上述した消去状態（このと
きの印加電圧は、上述したように１４Ｖである。）と同
じである。
では、点線円で示す非選択セルの印加電圧条件が、コン
トロールゲート（１）（ワードラインＷＬ）に印加する
電圧（５Ｖ）の高さ以外は、上述した消去状態（このと
きの印加電圧は、上述したように１４Ｖである。）と同
じである。
【００１３】そのため、読み出し動作が繰り返されるこ
とによりフローティングゲート（２）に注入された電子
が、徐々にコントロールゲート（１）側へ移動してしま
い、読み出し不良を引き起こす要因となっていた。特
に、電源電圧が高い用途である場合に顕著であった。
とによりフローティングゲート（２）に注入された電子
が、徐々にコントロールゲート（１）側へ移動してしま
い、読み出し不良を引き起こす要因となっていた。特
に、電源電圧が高い用途である場合に顕著であった。
【００１４】従って、本発明は読み出し不良が発生する
前に、不揮発性メモリへのデータ再書き込みを行うこと
で、データ保持特性の向上を可能にする１チップマイク
ロコンピュータとそのデータリフレッシュ方法を提供す
ることを目的とする。
前に、不揮発性メモリへのデータ再書き込みを行うこと
で、データ保持特性の向上を可能にする１チップマイク
ロコンピュータとそのデータリフレッシュ方法を提供す
ることを目的とする。
【００１５】
【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたものであり、メモリセルア
レイ内の不揮発性メモリ（７）毎にデータの書き換え回
数を計数する書き換え回数カウンタを設け、このカウン
タによるデータの書き換え回数が所望回数に達した時点
で、前記不揮発性メモリ（７）に蓄積されたデータを再
書き込みすることで、データ保持特性の向上を図るもの
である。
題を解決するためになされたものであり、メモリセルア
レイ内の不揮発性メモリ（７）毎にデータの書き換え回
数を計数する書き換え回数カウンタを設け、このカウン
タによるデータの書き換え回数が所望回数に達した時点
で、前記不揮発性メモリ（７）に蓄積されたデータを再
書き込みすることで、データ保持特性の向上を図るもの
である。
【００１６】また、本発明はメモリセルアレイ内の不揮
発性メモリ（７）に比して特性の劣る参照用の不揮発性
メモリ群（４０）を設けて、前記参照用の不揮発性メモ
リ群（４０）の参照結果に基づいて、制御回路（４４）
により前記不揮発性メモリ（７）に蓄積されたデータを
再書き込みすることで、データ保持特性の向上を図るも
のである。そして、前記参照用の不揮発性メモリ群（４
０）は、内部の不揮発性メモリ（７）に比してゲート長
が長いセル構造であるか、ゲート幅が短いセル構造であ
り、全ての参照用の不揮発性メモリ群（４０）に対し
て、プログラム状態（「０」状態）に設定されているこ
とを特徴とするものである。
発性メモリ（７）に比して特性の劣る参照用の不揮発性
メモリ群（４０）を設けて、前記参照用の不揮発性メモ
リ群（４０）の参照結果に基づいて、制御回路（４４）
により前記不揮発性メモリ（７）に蓄積されたデータを
再書き込みすることで、データ保持特性の向上を図るも
のである。そして、前記参照用の不揮発性メモリ群（４
０）は、内部の不揮発性メモリ（７）に比してゲート長
が長いセル構造であるか、ゲート幅が短いセル構造であ
り、全ての参照用の不揮発性メモリ群（４０）に対し
て、プログラム状態（「０」状態）に設定されているこ
とを特徴とするものである。
【００１７】
【発明の実施の形態】以下、本発明の詳細を図面に従っ
て具体的に説明する。
て具体的に説明する。
【００１８】図３は本発明の１チップマイクロコンピュ
ータを示すブロック図である。
ータを示すブロック図である。
【００１９】図３において、（７）は不揮発性メモリ
（例えば、ＥＥＰＲＯＭ，フラッシュメモリとも呼称さ
れるフラッシュＥＥＰＲＯＭ等）であり、データを電気
消去でき且つデータを繰り返し書き込み及び読み出しで
き、１チップマイクロコンピュータを動作制御するため
のプログラムデータが主として格納されるものである。
（例えば、ＥＥＰＲＯＭ，フラッシュメモリとも呼称さ
れるフラッシュＥＥＰＲＯＭ等）であり、データを電気
消去でき且つデータを繰り返し書き込み及び読み出しで
き、１チップマイクロコンピュータを動作制御するため
のプログラムデータが主として格納されるものである。
【００２０】不揮発性メモリ（７）を構成するメモリセ
ル（５）は、通常、図８乃至図１１の状態でデータの書
き込み、読み出し、消去が実行される。不揮発性メモリ
（７）の特定アドレス領域ａ，ｂ，ｃ，ｄには、各々、
不揮発性メモリ（７）の書き込み電圧の大きさ又は時間
を制御するための制御データＡ，不揮発性メモリ（７）
の消去電圧の大きさ又は時間を制御するための制御デー
タＢ，読み出し電圧の大きさ又は時間を制御するための
制御データＣ，不揮発性メモリ（７）の読み出し時にお
けるセンスアンプ（６）の基準電圧Ｖｒｅｆ（基準電流
Ｉｒｅｆに対応する）の大きさを制御するための制御デ
ータＤ等が、予め書き込まれている。
ル（５）は、通常、図８乃至図１１の状態でデータの書
き込み、読み出し、消去が実行される。不揮発性メモリ
（７）の特定アドレス領域ａ，ｂ，ｃ，ｄには、各々、
不揮発性メモリ（７）の書き込み電圧の大きさ又は時間
を制御するための制御データＡ，不揮発性メモリ（７）
の消去電圧の大きさ又は時間を制御するための制御デー
タＢ，読み出し電圧の大きさ又は時間を制御するための
制御データＣ，不揮発性メモリ（７）の読み出し時にお
けるセンスアンプ（６）の基準電圧Ｖｒｅｆ（基準電流
Ｉｒｅｆに対応する）の大きさを制御するための制御デ
ータＤ等が、予め書き込まれている。
【００２１】（８）はプログラムカウンタであり、不揮
発性メモリ（７）をアドレス指定するものである。
（９）はインストラクションレジスタであり、不揮発性
メモリ（７）の読み出しデータを保持するものである。
（１０）はインストラクションデコーダであり、インス
トラクションレジスタ（９）の保持データを解読し、１
チップマイクロコンピュータの各種動作を実行するため
の制御信号を出力するものである。（１１Ａ）（１１
Ｂ）（１１Ｃ）はレジスタであり、インストラクション
レジスタ（９）に保持されたアドレスａ，ｂ，ｃの制御
データＡ，Ｂ，Ｃをデータバス（１３）を介して保持す
るものである。尚、不揮発性メモリ（７）のアドレスｄ
の制御データＤは読み出し時の参照用の制御データであ
り、この制御データＤはセンスアンプ（６）の基準電圧
部と直接接続され、１チップマイクロコンピュータの初
期化と同時に基準電圧Ｖｒｅｆが設定される構成となっ
ている。また、不揮発性メモリ（７）の消去動作は１ペ
ージ単位（例えば１２８バイト）で実行されるものであ
り、特定アドレス領域ａ，ｂ，ｃ，ｄの制御データＡ，
Ｂ，Ｃ，Ｄが消去動作と同時に一括して消去される不都
合はない。
発性メモリ（７）をアドレス指定するものである。
（９）はインストラクションレジスタであり、不揮発性
メモリ（７）の読み出しデータを保持するものである。
（１０）はインストラクションデコーダであり、インス
トラクションレジスタ（９）の保持データを解読し、１
チップマイクロコンピュータの各種動作を実行するため
の制御信号を出力するものである。（１１Ａ）（１１
Ｂ）（１１Ｃ）はレジスタであり、インストラクション
レジスタ（９）に保持されたアドレスａ，ｂ，ｃの制御
データＡ，Ｂ，Ｃをデータバス（１３）を介して保持す
るものである。尚、不揮発性メモリ（７）のアドレスｄ
の制御データＤは読み出し時の参照用の制御データであ
り、この制御データＤはセンスアンプ（６）の基準電圧
部と直接接続され、１チップマイクロコンピュータの初
期化と同時に基準電圧Ｖｒｅｆが設定される構成となっ
ている。また、不揮発性メモリ（７）の消去動作は１ペ
ージ単位（例えば１２８バイト）で実行されるものであ
り、特定アドレス領域ａ，ｂ，ｃ，ｄの制御データＡ，
Ｂ，Ｃ，Ｄが消去動作と同時に一括して消去される不都
合はない。
【００２２】図４は、書き込み時間，消去時間及び読み
出し時間を制御するための回路ブロック図である。尚、
不揮発性メモリ（７）のアドレスａ，ｂ，ｃには書き込
み時間、消去時間及び読み出し時間を制御するための制
御データＡ，Ｂ，Ｃが、予め書き込まれているものとす
る。図４において、（１４）はカウンタであり、複数個
のＴフリップフロップをカスケード接続して構成されて
いる。ＡＮＤゲート（１５）（１６）（１７）及びＯＲ
ゲート（１８）は切換回路を構成し、ＡＮＤゲート（１
５）（１６）（１７）の一方の入力端子にはカウンタ
（１４）の特定の分周出力Ｘ１、Ｘ２、Ｘ３（例えば
０．４ｍｓｅｃ、０．８ｍｓｅｃ、１．６ｍｓｅｃ）が
印加される。レジスタ（１１）には分周出力Ｘ１、Ｘ
２、Ｘ３の何れか１個を選択するための制御ビットＹ
１、Ｙ２、Ｙ３が保持される。レジスタ（１１Ａ）の各
ビットはＡＮＤゲート（１５）（１６）（１７）の他方
の入力端子と接続される。制御ビットＹ１，Ｙ２，Ｙ３
は分周出力Ｘ１、Ｘ２、Ｘ３を選択する時に論理値
「１」となる。従って、諭理値「１」の制御ビットＹ
１，Ｙ２，Ｙ３の何れか１個に対応した分周出力Ｘ１，
Ｘ２，Ｘ３の何れか１個がＯＲゲート（１８）から出力
され、図８の電圧印加時間が制御される。例えば、不揮
発性メモリ（７）の書き込み特性に応じて、電圧印加時
間が０．４ｍｓｅｃでは不十分であるが０．８ｍｓｅｃ
では十分である場合、制御ビットＹ２のみが論理値
「１」となり、カウンタ（１４）の分周出力Ｘ２に基づ
いて書き込みが実行される。尚、消去動作や読み出し動
作のためのレジスタ（１１Ｂ）（１１Ｃ）についても、
図４と同様の構成が設けられる。
出し時間を制御するための回路ブロック図である。尚、
不揮発性メモリ（７）のアドレスａ，ｂ，ｃには書き込
み時間、消去時間及び読み出し時間を制御するための制
御データＡ，Ｂ，Ｃが、予め書き込まれているものとす
る。図４において、（１４）はカウンタであり、複数個
のＴフリップフロップをカスケード接続して構成されて
いる。ＡＮＤゲート（１５）（１６）（１７）及びＯＲ
ゲート（１８）は切換回路を構成し、ＡＮＤゲート（１
５）（１６）（１７）の一方の入力端子にはカウンタ
（１４）の特定の分周出力Ｘ１、Ｘ２、Ｘ３（例えば
０．４ｍｓｅｃ、０．８ｍｓｅｃ、１．６ｍｓｅｃ）が
印加される。レジスタ（１１）には分周出力Ｘ１、Ｘ
２、Ｘ３の何れか１個を選択するための制御ビットＹ
１、Ｙ２、Ｙ３が保持される。レジスタ（１１Ａ）の各
ビットはＡＮＤゲート（１５）（１６）（１７）の他方
の入力端子と接続される。制御ビットＹ１，Ｙ２，Ｙ３
は分周出力Ｘ１、Ｘ２、Ｘ３を選択する時に論理値
「１」となる。従って、諭理値「１」の制御ビットＹ
１，Ｙ２，Ｙ３の何れか１個に対応した分周出力Ｘ１，
Ｘ２，Ｘ３の何れか１個がＯＲゲート（１８）から出力
され、図８の電圧印加時間が制御される。例えば、不揮
発性メモリ（７）の書き込み特性に応じて、電圧印加時
間が０．４ｍｓｅｃでは不十分であるが０．８ｍｓｅｃ
では十分である場合、制御ビットＹ２のみが論理値
「１」となり、カウンタ（１４）の分周出力Ｘ２に基づ
いて書き込みが実行される。尚、消去動作や読み出し動
作のためのレジスタ（１１Ｂ）（１１Ｃ）についても、
図４と同様の構成が設けられる。
【００２３】図５は、書き込み電圧，消去電圧及び読み
出し電圧を制御するための回路ブロック図である。尚、
不揮軍発性メモリ（７）のアドレスａ，ｂ，ｃには書き
込み電圧，消去電圧及び読み出し電圧を制御するための
制御データＡ，Ｂ，Ｃが、不揮発性メモリ（７）のそれ
ぞれの動作特性に応じて、書き込まれているものとす
る。図５において、（１９）は高電圧発生回路であり、
電圧ＶＰＰを発生する。高電圧発生回路（１９）の出力
にはツエナーダイオード（２０）のカソードが接続さ
れ、ツエナーダイオード（２０）のアノード側にはｐ
個、ｑ個、ｒ個（ｐ＞ｑ＞ｒ）のダイオードの直列体
（２１）（２２）（２３）が並列接続される。また、ツ
エナーダイオード（２０）のアノードとダイオードの直
列体（２１）（２２）（２３）との間には、高電圧発生
回路（１９）の出力と接地との間でツエナーダイオード
（２０）とダイオードの直列体（２１）（２２）（２
３）の何れか１つとを選択的に接続又は遮断するＮＭＯ
Ｓトランジスタ（２４）（２５）（２６）のドレインソ
ース路が介挿され、ＮＭＯＳトランジスタ（２４）（２
５）（２６）のゲートはレジスタ（１１Ａ）の各ビット
と接続されて制御される。尚、ＮＭＯＳトランジスタ
（２４）（２５）（２６）がオフしている時、ＮＭＯＳ
トランジスタ（２４）のみがオフしている時、ＮＭＯＳ
トランジスタ（２５）のみがオフしている時、ＮＭＯＳ
トランジスタ（２６）のみがオフしている時の順で、高
電圧発生回路（１９）の出力ＶＰＰは低くなる。例え
ば、不揮発性メモリ（７）の書き込み特性に応じて、電
圧印加時間を一定とした条件の下で書き込み電圧がＮＭ
ＯＳトランジスタ（２６）をオンした時のレベルでは不
十分であるが、ＮＭＯＳトランジスタ（２５）をオンし
た時のレベルでは十分である場合、制御ビットＹ２のみ
が論理値「１」となり、図８のソース電圧が制御され
る。尚、消去動作や読み出し動作のためのレジスタ（１
１Ｂ）（１１Ｃ）についても、図５と同様の構成が設け
られる。この場合、図１１のコントロールゲート電圧が
制御される。
出し電圧を制御するための回路ブロック図である。尚、
不揮軍発性メモリ（７）のアドレスａ，ｂ，ｃには書き
込み電圧，消去電圧及び読み出し電圧を制御するための
制御データＡ，Ｂ，Ｃが、不揮発性メモリ（７）のそれ
ぞれの動作特性に応じて、書き込まれているものとす
る。図５において、（１９）は高電圧発生回路であり、
電圧ＶＰＰを発生する。高電圧発生回路（１９）の出力
にはツエナーダイオード（２０）のカソードが接続さ
れ、ツエナーダイオード（２０）のアノード側にはｐ
個、ｑ個、ｒ個（ｐ＞ｑ＞ｒ）のダイオードの直列体
（２１）（２２）（２３）が並列接続される。また、ツ
エナーダイオード（２０）のアノードとダイオードの直
列体（２１）（２２）（２３）との間には、高電圧発生
回路（１９）の出力と接地との間でツエナーダイオード
（２０）とダイオードの直列体（２１）（２２）（２
３）の何れか１つとを選択的に接続又は遮断するＮＭＯ
Ｓトランジスタ（２４）（２５）（２６）のドレインソ
ース路が介挿され、ＮＭＯＳトランジスタ（２４）（２
５）（２６）のゲートはレジスタ（１１Ａ）の各ビット
と接続されて制御される。尚、ＮＭＯＳトランジスタ
（２４）（２５）（２６）がオフしている時、ＮＭＯＳ
トランジスタ（２４）のみがオフしている時、ＮＭＯＳ
トランジスタ（２５）のみがオフしている時、ＮＭＯＳ
トランジスタ（２６）のみがオフしている時の順で、高
電圧発生回路（１９）の出力ＶＰＰは低くなる。例え
ば、不揮発性メモリ（７）の書き込み特性に応じて、電
圧印加時間を一定とした条件の下で書き込み電圧がＮＭ
ＯＳトランジスタ（２６）をオンした時のレベルでは不
十分であるが、ＮＭＯＳトランジスタ（２５）をオンし
た時のレベルでは十分である場合、制御ビットＹ２のみ
が論理値「１」となり、図８のソース電圧が制御され
る。尚、消去動作や読み出し動作のためのレジスタ（１
１Ｂ）（１１Ｃ）についても、図５と同様の構成が設け
られる。この場合、図１１のコントロールゲート電圧が
制御される。
【００２４】図６はセンスアンプ（６）の基準電圧Ｖｒ
ｅｆを制御するための回路ブロック図である。詳しく
は、メモリセル（５）の出力電流と基準電流Ｉｒｅｆと
はセンスアンプ（６）内部で電流電圧変換される。従っ
て、実際は、センスアンプ（５）に基準電流Ｉｒｅｆを
印加せず、基準電圧Ｖｒｅｆを印加する構成とする。
尚、不揮発性メモリ（７）のアドレスｄには基準電圧Ｖ
ｒｅｆを制御するための制御データＤが不揮発性メモリ
（７）の特性に応じて、書き込まれているものとする。
電源ＶＤＤと接地との間には抵抗（２７）（２８）（２
９）（３０）が直列接続され、ＮＭＯＳトランジスタ
（３１）（３２）（３３）のドレインは直列抵抗（２
７）（２８）（２９）（３０）の接続点と接続されると
共にソースは共通接続され、ゲートはアドレスｄの制御
ビットＺ１、Ｚ２、Ｚ３で直接制御される。ＮＭＯＳト
ランジス夕（３１）（３２）（３３）がオンする順に基
準電圧Ｖｒｅｆは低くなる。例えば、不揮発性メモリ
（７）の読み出し特性に応じて、基準電圧ＶｒｅｆがＮ
ＭＯＳトランジスタ（３３）をオンした時の値では不十
分であるが、ＮＭＯＳトランジスタ（３２）をオンした
時の値で十分である場合、制御ビットＺ２のみを論理値
「１」とすればよい。これより、センスアンプ（６）か
ら正確な論理値が得られる。
ｅｆを制御するための回路ブロック図である。詳しく
は、メモリセル（５）の出力電流と基準電流Ｉｒｅｆと
はセンスアンプ（６）内部で電流電圧変換される。従っ
て、実際は、センスアンプ（５）に基準電流Ｉｒｅｆを
印加せず、基準電圧Ｖｒｅｆを印加する構成とする。
尚、不揮発性メモリ（７）のアドレスｄには基準電圧Ｖ
ｒｅｆを制御するための制御データＤが不揮発性メモリ
（７）の特性に応じて、書き込まれているものとする。
電源ＶＤＤと接地との間には抵抗（２７）（２８）（２
９）（３０）が直列接続され、ＮＭＯＳトランジスタ
（３１）（３２）（３３）のドレインは直列抵抗（２
７）（２８）（２９）（３０）の接続点と接続されると
共にソースは共通接続され、ゲートはアドレスｄの制御
ビットＺ１、Ｚ２、Ｚ３で直接制御される。ＮＭＯＳト
ランジス夕（３１）（３２）（３３）がオンする順に基
準電圧Ｖｒｅｆは低くなる。例えば、不揮発性メモリ
（７）の読み出し特性に応じて、基準電圧ＶｒｅｆがＮ
ＭＯＳトランジスタ（３３）をオンした時の値では不十
分であるが、ＮＭＯＳトランジスタ（３２）をオンした
時の値で十分である場合、制御ビットＺ２のみを論理値
「１」とすればよい。これより、センスアンプ（６）か
ら正確な論理値が得られる。
【００２５】以下、本発明の特徴をなす構成について図
２を参照しながら説明する。
２を参照しながら説明する。
【００２６】図２は本発明が適用されるのメモリセルア
レイのレイアウトを示す図であり、図２において、（４
１），（４２）は左側、右側のメモリセルアレイであ
り、それぞれの端部には参照用の不揮発性メモリ群（４
０）が配置されている。尚、参照用の不揮発性メモリ群
（４０）は、不揮発性メモリ（７）に比してゲート長が
長いセル構造であるか、ゲート幅が短いセル構造とする
ことで、不揮発性メモリ（７）に比して特性の劣る（こ
の場合には、データが消去され易い。）構造の不揮発性
メモリとすることができる。また、（４３）は前記参照
用の不揮発性メモリ群（４０）の読み出し用のセンスア
ンプであり、（４４）は制御回路である。
レイのレイアウトを示す図であり、図２において、（４
１），（４２）は左側、右側のメモリセルアレイであ
り、それぞれの端部には参照用の不揮発性メモリ群（４
０）が配置されている。尚、参照用の不揮発性メモリ群
（４０）は、不揮発性メモリ（７）に比してゲート長が
長いセル構造であるか、ゲート幅が短いセル構造とする
ことで、不揮発性メモリ（７）に比して特性の劣る（こ
の場合には、データが消去され易い。）構造の不揮発性
メモリとすることができる。また、（４３）は前記参照
用の不揮発性メモリ群（４０）の読み出し用のセンスア
ンプであり、（４４）は制御回路である。
【００２７】このセンスアンプ（４３）の構成は、前述
した不揮発性メモリ（７）の読み出し用のセンスアンプ
（６）と同等の回路構成であり、その基準電流Ｉｒｅｆ
も同等に設定されているものであり、重複した説明を避
けるために詳しい説明は省略するが、図７に示すように
メモリセルの出力電流と基準電流Ｉｒｅｆとはセンスア
ンプ（４３）内部で電流電圧変換される。従って、実際
は、センスアンプ（４３）に基準電流Ｉｒｅｆを印加せ
ず、基準電圧Ｖｒｅｆを印加する構成である。
した不揮発性メモリ（７）の読み出し用のセンスアンプ
（６）と同等の回路構成であり、その基準電流Ｉｒｅｆ
も同等に設定されているものであり、重複した説明を避
けるために詳しい説明は省略するが、図７に示すように
メモリセルの出力電流と基準電流Ｉｒｅｆとはセンスア
ンプ（４３）内部で電流電圧変換される。従って、実際
は、センスアンプ（４３）に基準電流Ｉｒｅｆを印加せ
ず、基準電圧Ｖｒｅｆを印加する構成である。
【００２８】ここで、上述したようにして構成された不
揮発性メモリ（７）において、図１（Ａ）のフローチャ
ート図に示すように、通常プログラムフローが行われる
（読み出し動作が繰り返される）ことで、従来発生して
いた読み出し不良を抑止するものであり、前記不揮発性
メモリ（７）に比して特性の劣る参照用の不揮発性メモ
リ群（４０）を設けて、該参照用の不揮発性メモリ群
（４０）を全てプログラム状態（データを書き込んだ
「０」状態）にしておき、この「０」状態から「１」状
態（データが消去された状態）に変化したことをセンス
アンプ（４３）を介して制御回路（４４）が検出した
ら、この制御回路（４４）は、図１（Ａ）のフローチャ
ート図に示すように、データの再書き込み（データリフ
レッシュフロー）動作を行う。
揮発性メモリ（７）において、図１（Ａ）のフローチャ
ート図に示すように、通常プログラムフローが行われる
（読み出し動作が繰り返される）ことで、従来発生して
いた読み出し不良を抑止するものであり、前記不揮発性
メモリ（７）に比して特性の劣る参照用の不揮発性メモ
リ群（４０）を設けて、該参照用の不揮発性メモリ群
（４０）を全てプログラム状態（データを書き込んだ
「０」状態）にしておき、この「０」状態から「１」状
態（データが消去された状態）に変化したことをセンス
アンプ（４３）を介して制御回路（４４）が検出した
ら、この制御回路（４４）は、図１（Ａ）のフローチャ
ート図に示すように、データの再書き込み（データリフ
レッシュフロー）動作を行う。
【００２９】このデータの再書き込み（データリフレッ
シュフロー）動作とは、該当する不揮発性メモリ（７）
に蓄積されているデータ内容（「０」，「１」）と同等
のデータを再書き込みするものである。これにより、従
来発生していた読み出し不良が起きる前に、データリフ
レッシュが行われるため、データ保持特性が向上する。
シュフロー）動作とは、該当する不揮発性メモリ（７）
に蓄積されているデータ内容（「０」，「１」）と同等
のデータを再書き込みするものである。これにより、従
来発生していた読み出し不良が起きる前に、データリフ
レッシュが行われるため、データ保持特性が向上する。
【００３０】尚、上記一実施形態では、特に、実際のセ
ルより若干特性の劣るセルの実力を観察しているため、
ロット毎のばらつきや出来具合による変動を吸収して、
ＬＳＩ個々の実力に合わせた基準レベルに設定できるた
め、収率、歩留も向上できるようになるといった利点も
ある。
ルより若干特性の劣るセルの実力を観察しているため、
ロット毎のばらつきや出来具合による変動を吸収して、
ＬＳＩ個々の実力に合わせた基準レベルに設定できるた
め、収率、歩留も向上できるようになるといった利点も
ある。
【００３１】このように本発明の一実施形態は、メモリ
セルアレイ内の不揮発性メモリ（７）への読み出し動作
が繰り返される度に、同じワード線ＷＬに接続された参
照用の不揮発性メモリ（４０）に対しても読み出し動作
を行い、逐次読み出し動作が繰り返されるうちに、前記
参照用の不揮発性メモリ（４０）内のデータが消去され
たことが検出された際に、制御回路（４４）を介してデ
ータの再書き込みを行うものである。
セルアレイ内の不揮発性メモリ（７）への読み出し動作
が繰り返される度に、同じワード線ＷＬに接続された参
照用の不揮発性メモリ（４０）に対しても読み出し動作
を行い、逐次読み出し動作が繰り返されるうちに、前記
参照用の不揮発性メモリ（４０）内のデータが消去され
たことが検出された際に、制御回路（４４）を介してデ
ータの再書き込みを行うものである。
【００３２】しかしながら、本発明は上記一実施形態に
限定されるものではなく、種々の変更が可能であり、他
の実施形態として例えば、各不揮発性メモリ（７）毎に
そのデータ書き換え回数を計数する書き換え回数カウン
タ（不図示）を設けて、このカウンタによる計数結果が
所望回数（実際に、読み出し不良が発生する回数を実測
しておき、その回数に基づき設定しておく。例えば、１
万回とか１０万回程度）に達した時点で、図１（Ｂ）の
フローチャート図に示すように、通常プログラムフロー
からデータリフレッシュフローを介して再び通常プログ
ラムフローに戻るように動作させても良く、この場合で
もデータ保持特性の向上が図れる。
限定されるものではなく、種々の変更が可能であり、他
の実施形態として例えば、各不揮発性メモリ（７）毎に
そのデータ書き換え回数を計数する書き換え回数カウン
タ（不図示）を設けて、このカウンタによる計数結果が
所望回数（実際に、読み出し不良が発生する回数を実測
しておき、その回数に基づき設定しておく。例えば、１
万回とか１０万回程度）に達した時点で、図１（Ｂ）の
フローチャート図に示すように、通常プログラムフロー
からデータリフレッシュフローを介して再び通常プログ
ラムフローに戻るように動作させても良く、この場合で
もデータ保持特性の向上が図れる。
【００３３】尚、この不揮発性メモリは、１チップマイ
クロコンピュータに内蔵されているため、上述したよう
に書き換え回数カウンタを設け、その書き換え回数を不
揮発性メモリ（７）に記憶させる回路を周辺に付加する
だけですみ、大きな付加回路を必要としないという利点
がある。
クロコンピュータに内蔵されているため、上述したよう
に書き換え回数カウンタを設け、その書き換え回数を不
揮発性メモリ（７）に記憶させる回路を周辺に付加する
だけですみ、大きな付加回路を必要としないという利点
がある。
【００３４】
【発明の効果】本発明によれば、メモリセルアレイ内の
不揮発性メモリ毎にデータの書き換え回数を計数する書
き換え回数カウンタを設け、読み出し不良が発生する前
にデータの再書き込みを行うようにしたため、データ保
持特性の向上が図れる。
不揮発性メモリ毎にデータの書き換え回数を計数する書
き換え回数カウンタを設け、読み出し不良が発生する前
にデータの再書き込みを行うようにしたため、データ保
持特性の向上が図れる。
【００３５】また、メモリセルアレイ内の不揮発性メモ
リに比して特性の劣る参照用の不揮発性メモリ群にデー
タを書き込んでおき、この参照用の不揮発性メモリ群内
のデータに対する読み出し不良が発生した際に、データ
の再書き込みを行うようにしたため、データ保持特性の
向上が図れる。
リに比して特性の劣る参照用の不揮発性メモリ群にデー
タを書き込んでおき、この参照用の不揮発性メモリ群内
のデータに対する読み出し不良が発生した際に、データ
の再書き込みを行うようにしたため、データ保持特性の
向上が図れる。
【図１】本発明の１チップマイクロコンピュータの動作
を説明するためのフローチャート図である。
を説明するためのフローチャート図である。
【図２】本発明に適用される不揮発性メモリのメモリセ
ルアレイを示す図である。
ルアレイを示す図である。
【図３】本発明の１チップマイクロコンピュータを示す
ブロック図である。
ブロック図である。
【図４】不揮発性メモリの書き込み電圧，消去電圧及び
読み出し電圧の時間を制御するための回路ブロック図で
ある。
読み出し電圧の時間を制御するための回路ブロック図で
ある。
【図５】不揮発性メモリの書き込み電圧，消去電圧及び
読み出し電圧の大きさを制御するための回路ブロック図
である。
読み出し電圧の大きさを制御するための回路ブロック図
である。
【図６】センスアンプの基準電圧を制御するための回路
ブロック図である。
ブロック図である。
【図７】不揮発性メモリのセンスアンプ部分を示すブロ
ック図である。
ック図である。
【図８】不揮発性メモリのプログラム状態を示すセル構
造図である。
造図である。
【図９】プログラム状態である不揮発性メモリの読み出
し状態を示すセル構造図である。
し状態を示すセル構造図である。
【図１０】プログラム状態ではない不揮発性メモリの読
み出し状態を示すセル構造図である。
み出し状態を示すセル構造図である。
【図１１】不揮発性メモリの消去状態を示すセル構造図
である。
である。
【図１２】従来の不揮発性メモリの問題点を説明するた
めの図である。
めの図である。
（７）不揮発性メモリ （４０）参照用の不揮発性メモリ群 （４３）センスアンプ （４４）制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 茂木 誠 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 舘川 克巳 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B025 AA03 AC01 AD07 AE01 AE04 AE08 5B062 AA10 CC01 DD06 DD10
Claims (8)
- 【請求項１】 データを電気消去でき且つデータを書き
込み及び読み出しできる不揮発性メモリをプログラムメ
モリとして内蔵した１チップマイクロコンピュータにお
いて、 メモリセルアレイ内の前記不揮発性メモリにおけるデー
タ書き換え回数を計数するカウンタと、 前記カウンタによる計数結果に基づいて、前記不揮発性
メモリに蓄積されたデータを再書き込みするように制御
する制御回路とを有することを特徴とする１チップマイ
クロコンピュータ。 - 【請求項２】 データを電気消去でき且つデータを書き
込み及び読み出しできる不揮発性メモリをプログラムメ
モリとして内蔵した１チップマイクロコンピュータにお
いて、 メモリセルアレイ内の前記不揮発性メモリに比して特性
の劣る参照用の不揮発性メモリと、 前記参照用の不揮発性メモリの参照結果に基づいて、前
記不揮発性メモリに蓄積されたデータを再書き込みする
ように制御する制御回路とを有することを特徴とする１
チップマイクロコンピュータ。 - 【請求項３】 前記参照用の不揮発性メモリは、データ
が書き込まれた状態に設定されていることを特徴とする
請求項２記載の１チップマイクロコンピュータ。 - 【請求項４】 前記参照用の不揮発性メモリは、メモリ
セルアレイ内の不揮発性メモリに比してゲート長が長い
セル構造であるか、ゲート幅が短いセル構造であること
を特徴とする請求項２あるいは請求項３記載の１チップ
マイクロコンピュータ。 - 【請求項５】 データを電気消去でき且つデータを書き
込み及び読み出しできる不揮発性メモリをプログラムメ
モリとして内蔵した１チップマイクロコンピュータのデ
ータリフレッシュ方法において、 カウンタにより不揮発性メモリのデータ書き換え回数が
所望回数に達したことが計数された時点で、前記不揮発
性メモリに蓄積されたデータを再書き込みすることを特
徴とする１チップマイクロコンピュータのデータリフレ
ッシュ方法。 - 【請求項６】 データを電気消去でき且つデータを書き
込み及び読み出しできる不揮発性メモリをプログラムメ
モリとして内蔵した１チップマイクロコンピュータのデ
ータリフレッシュ方法において、 メモリセルアレイ内の前記不揮発性メモリに比して特性
の劣る参照用の不揮発性メモリの参照結果に基づいて、
前記不揮発性メモリに蓄積されたデータを再書き込みす
ることを特徴とする１チップマイクロコンピュータのデ
ータリフレッシュ方法。 - 【請求項７】 前記参照用の不揮発性メモリは、データ
が書き込まれた状態に設定されていることを特徴とする
請求項６記載の１チップマイクロコンピュータのデータ
リフレッシュ方法。 - 【請求項８】 前記参照用の不揮発性メモリは、メモリ
セルアレイ内の不揮発性メモリに比してゲート長が長い
セル構造であるか、ゲート幅が短いセル構造であること
を特徴とする請求項６あるいは請求項７記載の１チップ
マイクロコンピュータのデータリフレッシュ方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4673899A JP2000251483A (ja) | 1999-02-24 | 1999-02-24 | １チップマイクロコンピュータとそのデータリフレッシュ方法 |
| TW089101608A TW529028B (en) | 1999-02-24 | 2000-01-31 | Single chip computer and method for renewing data therein |
| US09/503,516 US6415352B1 (en) | 1999-02-24 | 2000-02-14 | One-chip microcomputer and method of refreshing its data |
| EP00103536A EP1031993A3 (en) | 1999-02-24 | 2000-02-18 | One-chip microcomputer and method of refreshing its data |
| KR10-2000-0008694A KR100370909B1 (ko) | 1999-02-24 | 2000-02-23 | 1칩 마이크로 컴퓨터와 그 데이타 리프레시 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4673899A JP2000251483A (ja) | 1999-02-24 | 1999-02-24 | １チップマイクロコンピュータとそのデータリフレッシュ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000251483A true JP2000251483A (ja) | 2000-09-14 |
Family
ID=12755685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4673899A Pending JP2000251483A (ja) | 1999-02-24 | 1999-02-24 | １チップマイクロコンピュータとそのデータリフレッシュ方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6415352B1 (ja) |
| EP (1) | EP1031993A3 (ja) |
| JP (1) | JP2000251483A (ja) |
| KR (1) | KR100370909B1 (ja) |
| TW (1) | TW529028B (ja) |
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| JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびメモリシステム |
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| DE112020007747T5 (de) | 2020-10-28 | 2023-08-17 | Mitsubishi Electric Corporation | Flash-Speicherverwaltungsvorrichtung und Flash-Speicherverwaltungsverfahren |
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|---|---|---|---|---|
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| US7386655B2 (en) * | 2004-12-16 | 2008-06-10 | Sandisk Corporation | Non-volatile memory and method with improved indexing for scratch pad and update blocks |
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| KR100802059B1 (ko) | 2006-09-06 | 2008-02-12 | 삼성전자주식회사 | 읽기 디스터브로 인한 배드 블록의 생성을 억제할 수 있는메모리 시스템 및 그것의 동작 방법 |
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| KR100784866B1 (ko) * | 2006-12-13 | 2007-12-14 | 삼성전자주식회사 | 쓰기 시간을 줄일 수 있는 불 휘발성 메모리 장치 및그것을 포함한 메모리 카드 |
| KR100871700B1 (ko) | 2007-02-13 | 2008-12-08 | 삼성전자주식회사 | 불휘발성 메모리 장치에서 전하 손실에 기인한 오류 데이터정정 방법 |
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| US7477547B2 (en) * | 2007-03-28 | 2009-01-13 | Sandisk Corporation | Flash memory refresh techniques triggered by controlled scrub data reads |
| US7859932B2 (en) * | 2008-12-18 | 2010-12-28 | Sandisk Corporation | Data refresh for non-volatile storage |
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| US9230689B2 (en) | 2014-03-17 | 2016-01-05 | Sandisk Technologies Inc. | Finding read disturbs on non-volatile memories |
| US9552171B2 (en) | 2014-10-29 | 2017-01-24 | Sandisk Technologies Llc | Read scrub with adaptive counter management |
| US9978456B2 (en) | 2014-11-17 | 2018-05-22 | Sandisk Technologies Llc | Techniques for reducing read disturb in partially written blocks of non-volatile memory |
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