JPH10334072A - １チップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 １チップマイクロコンピュータに内蔵された
不揮発性メモリの製造ばらつき及び特性劣化に対し、デ
ータの書き込み特性、消去特性、読み出し特性を良好と
する。 【解決手段】 第１不揮発性メモリ８の評価結果に基づ
いて、第１不揮発性メモリ８の書き込み特性、消去特
性、読み出し特性を良好とする為の制御データを第２不
揮発性メモリに書き込む。詳しくは、書き込み特性及び
消去特性を良好とする場合、その電圧の大きさ又は時間
を可変とする制御データを書き込み、読み出し特性を良
好とする場合、センスアンプ６の基準電圧Ｖｒｅｆを可
変とする制御データを書き込み、メモリセル５の各電極
を制御すればよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気消去が可能な
不揮発性メモリ（例えばフラッシュメモリ）を内蔵した
１チップマイクロコンピュータに関する。

【０００２】

【従来の技術】図６は一般的なスプリットゲート型のフ
ラッシュメモリのプログラム状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示し
ている。図６のフラッシュメモリをプログラム状態とす
る場合、例えば、コントロールゲート（１）、ドレイン
（３）、ソース（４）に各々２ボルト、０ボルト、１２
ボルトの電圧を印加する。すると、コントロールゲート
（１）及びフローティングゲート（２）の間とフローテ
ィングゲート（２）及びソース（４）の間とが容量結合
され、フローティングゲート（２）は、実際は電圧印加
を受けないが、結果として例えば１１ボルトの高電圧印
加を受けたのと等価状態となる。これより、ドレイン
（３）及びソース（４）の間に電子が連なるチャネルが
形成され、当該チャネルの中のホットエレクトロンが絶
縁膜（図示せず）を介してフローティングゲート（２）
に注入され、フローティングゲート（２）は負に帯電し
た状態となる。これがフラッシュメモリセルのプログラ
ム状態である。

【０００３】図７はプログラム状態のフラッシュメモリ
の読み出し状態を示すセル構造図、図８はプログラム状
態ではないフラッシュメモリの読み出し状態を示すセル
構造図である。図７及び図８の何れのフラッシュメモリ
も読み出し状態とする場合は、例えば、コントロールゲ
ート（１）、ドレイン（３）、ソース（４）に各々４ボ
ルト、０ボルト、２ボルトを印加する。図７の場合、フ
ローティングゲート（２）に電子が注入されている為、
ドレイン（３）及びソース（４）の間にチャネルが形成
されず、フラッシュメモリセルはオフする。一方、図８
の場合、フローティングゲート（２）に電子が存在しな
い為、ドレイン（３）及びソース（４）の間にチャネル
が形成され、フラッシュメモリセルはオンする。図５は
フラッシュメモリセルのプログラム状態に応じて論理値
「０」又は「１」を出力する為のブロック図であり、
（５）はフラッシュメモリセル、（６）はセンスアンプ
であり、センスアンプ（６）はフラッシュメモリセル
（５）の出力電流と基準電流Ｉｒｅｆとの比較結果に応
じて電圧値０ボルト（論理値「０」）又は電圧値５ボル
ト（論理値「１」）を出力するものである。フラッシュ
メモリセル（５）が図７の様にプログラム状態の場合、
センスアンプ（６）は、フラッシュメモリセル（５）の
出力電流が基準電流Ｉｒｅｆより小さいことを検出して
論理値「０」を出力する。一方、フラッシュメモリセル
（５）が図８の様にプログラム状態となっていない場
合、センスアンプ（６）は、フラッシュメモリセル
（５）の出力電流が基準電流Ｉｒｅｆより大きいことを
検出して論理値「１」を出力する。

【０００４】図９はフラッシュメモリの消去状態を示す
セル構造図であり、例えば、コントロールゲート（１）
に１４ボルト、ドレイン（３）及びソース（４）に０ボ
ルトを印加する。すると、フローティングゲート（２）
に注入された電子は絶縁膜を介してコントロールゲート
（１）側へ移動してしまう。しかし、ドレイン（３）及
びソース（４）は同電位の為、チャネルが形成されるこ
とはない。これがフラッシュメモリセルの消去状態であ
る。

【０００５】この様に、フラッシュメモリのプログラム
状態、読み出し状態、消去状態に応じて、コントロール
ゲート（１）、ドレイン（３）、ソース（４）へ、固定
された電圧を固定された時間だけ印加していた。

【０００６】

【発明が解決しようとする課題】ところで、フラッシュ
メモリを集積化する場合、フラッシュメモリの各チップ
毎に特性ばらつきが生じる為、フラッシュメモリのプロ
グラム及び消去の為の電圧、読み出しの為の基準電流Ｉ
ｒｅｆ等を固定してしまうと、フラッシュメモリを確実
なプログラム状態、消去状態、読み出し状態とできなく
なる問題があった。

【０００７】また、フラッシュメモリの消去を実行する
と、フローティングゲート（２）に注入された電子がコ
ントロールゲート（１）へ移動する際にコントロールゲ
ート（１）及びフローティングゲート（２）の間の絶縁
膜にトラップされるという現象が生じる。従って、フラ
ッシュメモリの消去動作を繰り返すに連れて、フローテ
ィングゲート（２）からコントロールゲート（１）への
電子の移動が困難となり、書き込み特性及び消去特性が
劣化する問題があった。

【０００８】そこで、本発明は、フラッシュメモリの特
性に応じて、書き込み電圧、消去電圧の大きさ及び時
間、センスアンプの基準電流の大きさを制御できる１チ
ップマイクロコンピュータを提供することを目的とす
る。

【０００９】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データを電気消去で
き且つデータを書き込み及び読み出しできる第１不揮発
性メモリをプログラムメモリとして内蔵した１チップマ
イクロコンピュータにおいて、前記第１不揮発性メモリ
を構成するメモリセルの少なくとも書き込み又は消去に
要する時間又は電圧の何れか一方を制御する為の制御デ
ータが書き込まれる第２不揮発性メモリを備えたことを
特徴とする。

【００１０】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明の１チップマイクロコンピ
ュータを示すブロック図である。図１において、（７）
は１チップマイクロコンピュータである。１チップマイ
クロコンピュータ（７）内部において、（８）は第１不
揮発性メモリであり、データを電気消去でき且つデータ
を繰り返し書き込み及び読み出しできるフラッシュメモ
リで構成され、１チップマイクロコンピュータを動作制
御する為のプログラムデータが主として格納されるもの
である。第１不揮発性メモリ（８）を構成するメモリセ
ル（５）は、通常、図６〜図９の状態でデータの書き込
み、読み出し、消去が実行される。（９）は第２不揮発
性メモリであり、データを電気消去でき且つデータを繰
り返し書き込み及び読み出しできるフラッシュメモリ又
はＥＥＰＲＯＭで構成され、第１不揮発性メモリ（８）
の書き込み電圧の大きさ又は時間を制御する為の制御デ
ータＡ、第１不揮発性メモリ（８）の消去電圧の大きさ
又は時間を制御する為の制御データＢ、第１不揮発性メ
モリ（８）の読み出し時におけるセンスアンプ（６）の
基準電流Ｉｒｅｆの大きさを制御する為の制御データＣ
等が書き込まれるものである。第２不揮発性メモリ
（９）に制御データＡ、Ｂ、Ｃを書き込む場合、１チッ
プマイクロコンピュータ（７）の出荷前であれば、製造
側が第１不揮発性メモリ（８）が正常な書き込み、読み
出し、消去動作を行うかどうかを評価し、製造側の期待
する評価が得られる制御データＡ、Ｂ、Ｃを書き込めば
よい。また、１チップマイクロコンピュータ（７）の出
荷後であれば、使用者が第１不揮発性メモリ（８）の所
定消去回数毎に第１不揮発性メモリ（８）が正常な書き
込み、読み出し、消去動作を行うかどうかを評価し、使
用者の期待する評価が得られる制御データＡ、Ｂ、Ｃに
書き換えればよい。例えば、第２不揮発性メモリ（９）
のアドレスａ、ｂ、ｃに制御データＡ、Ｂ、Ｃが書き込
まれるものとする。

【００１１】図２は、書き込み時間及び消去時間を制御
する為の回路ブロック図である。尚、第２不揮発性メモ
リ（９）のアドレスａ、ｂには書き込み時間及び消去時
間を制御する為の制御データＡ、Ｂが評価の結果に基づ
いて書き込まれているものとする。図２において、（１
０）はカウンタであり、複数個のＴフリップフロップを
カスケード接続して構成されている。ＡＮＤゲート（１
１）（１２）（１３）及びＯＲゲート（１４）は切換回
路を構成し、ＡＮＤゲート（１１）（１２）（１３）の
一方の入力端子にはカウンタ（１０）の特定の分周出力
Ｘ１、Ｘ２、Ｘ３（例えば０．４ｍｓｅｃ、０．８ｍｓ
ｅｃ、１．６ｍｓｅｃ）が印加される。第２不揮発性メ
モリ（９）のアドレスａには分周出力Ｘ１、Ｘ２、Ｘ３
の何れか１個を選択する為の制御ビットＹ１、Ｙ２、Ｙ
３が書き込まれる。制御ビットＹ１、Ｙ２、Ｙ３は分周
出力Ｘ１、Ｘ２、Ｘ３を選択する時に論理値「１」とな
る。（１５）（１６）（１７）はラッチ回路であり、１
チップマイクロコンピュータ（７）を初期化した時に発
生するクロックに同期してアドレスａの制御ビットＹ
１、Ｙ２、Ｙ３をラッチするものであり、ラッチ回路
（１５）（１６）（１７）の出力はＡＮＤゲート（１
１）（１２）（１３）の他方の入力端子に印加される。
従って、論理値「１」の制御ビットＹ１、Ｙ２、Ｙ３の
何れか１個に対応した分周出力Ｘ１、Ｘ２、Ｘ３の何れ
か１個がＯＲゲート（１４）から出力され、図６の電圧
印加時間が制御される。例えば、第１不揮発性メモリ
（８）の書き込み特性の評価の結果、電圧印加時間が
０．４ｍｓｅｃでは不十分であるが０．８ｍｓｅｃでは
十分である場合、制御ビットＹ２のみが論理値「１」と
なり、カウンタ（１０）の分周出力Ｘ２に基づいて書き
込みが実行される。尚、第２不揮発性メモリ（９）のア
ドレスｂについても、図２と同様の構成が設けられる。

【００１２】図３は、書き込み電圧及び消去電圧を制御
する為の回路ブロック図である。尚、第２不揮発性メモ
リ（９）のアドレスａ、ｂには書き込み電圧及び消去電
圧を制御する為の制御データＡ、Ｂが評価の結果に基づ
いて書き込まれているものとする。図３において、（１
８）は高電圧発生回路であり、電圧ＶＰＰを発生する。
高電圧発生回路（１８）の出力にはツエナーダイオード
（１９）のカソードが接続され、ツエナーダイオード
（１９）のアノード側にはｐ個、ｑ個、ｒ個（ｐ＞ｑ＞
ｒ）のダイオードの直列体（２０）（２１）（２２）が
並列接続される。また、ツエナーダイオード（１９）の
アノードとダイオードの直列体（２０）（２１）（２
２）との間には、高電圧発生回路（１８）の出力と接地
との間でツエナーダイオード（１９）とダイオードの直
列体（２０）（２１）（２２）の何れか１つとを選択的
に接続又は遮断するＮＭＯＳトランジスタ（２３）（２
４）（２５）のドレインソース路が介挿され、ＮＭＯＳ
トランジスタ（２３）（２４）（２５）のゲートはラッ
チ回路（１５）（１６）（１７）の出力で制御される。
尚、ＮＭＯＳトランジスタ（２３）（２４）（２５）が
オフしている時、ＮＭＯＳトランジスタ（２３）のみが
オフしている時、ＮＭＯＳトランジスタ（２４）のみが
オフしている時、ＮＭＯＳトランジスタ（２５）のみが
オフしている時の順で、高電圧発生回路（１８）の出力
ＶＰＰは低くなる。例えば、第１不揮発性メモリ（８）
の書き込み特性を電圧印加時間を一定とした条件の下で
評価した結果、書き込み電圧がＮＭＯＳトランジスタ
（２５）をオンした時のレベルでは不十分であるが、Ｎ
ＭＯＳトランジスタ（２４）をオンした時のレベルでは
十分である場合、制御ビットＹ２のみが論理値「１」と
なり、図６のソース電圧が制御される。尚、第２不揮発
性メモリ（９）のアドレスｂについても、図３と同様の
構成が設けられる。この場合、図９のゲート電圧が制御
される。

【００１３】図４はセンスアンプ（６）の基準電圧Ｖｒ
ｅｆを制御する為の回路ブロック図である。詳しくは、
メモリセル（５）の出力電流と基準電流Ｉｒｅｆとはセ
ンスアンプ（６）内部で電流電圧変換される。従って、
実際は、センスアンプ（５）に基準電流Ｉｒｅｆを印加
せず、基準電圧Ｖｒｅｆを印加する構成とする。尚、第
２不揮発性メモリ（９）のアドレスｃには基準電圧Ｖｒ
ｅｆを制御する為の制御データＣが評価の結果に基づい
て書き込まれているものとする。電源ＶＤＤと接地との
間には抵抗（２６）（２７）（２８）（２９）が直列接
続され、ＮＭＯＳトランジスタ（３０）（３１）（３
２）のドレインは直列抵抗（２６）（２７）（２８）
（２９）の接続点と接続されると共にソースは共通接続
され、ゲートは制御ビットＺ１、Ｚ２、Ｚ３で制御され
る。ＮＭＯＳトランジスタ（３０）（３１）（３２）が
オンする順に基準電圧Ｖｒｅｆは低くなる。例えば、第
１不揮発性メモリ（８）の読み出し特性を評価した結
果、基準電圧ＶｒｅｆがＮＭＯＳトランジスタ（３２）
をオンした時の値では不十分であるが、ＮＭＯＳトラン
ジスタ（３１）をオンした時の値で十分である場合、制
御ビットＺ２のみを論理値「１」とすればよい。これよ
り、センスアンプ（６）から正確な論理値が得られる。

【００１４】以上より、第１不揮発性メモリ（８）の書
き込み特性、消去特性、読み出し特性を評価した結果に
基づいて、第２不揮発性メモリ（９）のアドレスａ、
ｂ、ｃに適切な制御データＡ、Ｂ、Ｃを書き込んでおけ
ば、１チップマイクロコンピュータの初期化と同時に、
第１不揮発性メモリ（８）の書き込み電圧の大きさ又は
時間、消去電圧の大きさ又は時間、センスアンプ（６）
の基準電圧Ｖｒｅｆの大きさをハード的に制御でき、第
１不揮発性メモリ（８）の製造ばらつき、特性劣化等に
容易に対応できることになる。

【００１５】

【発明の効果】本発明によれば、第１不揮発性メモリの
書き込み電圧の大きさ又は時間、消去電圧の大きさ又は
時間、センスアンプの基準電圧の大きさ等を制御する為
の制御データを格納する第２不揮発性メモリを設けた。
これによって、１チップマイクロコンピュータの初期化
と同時に、第１不揮発性メモリの製造ばらつき、特性劣
化に容易に対応できる利点が得られる。

【図面の簡単な説明】

【図１】本発明の１チップマイクロコンピュータを示す
ブロック図である。

【図２】第１不揮発性メモリの書き込み電圧及び消去電
圧の時間を制御する為の回路ブロック図である。

【図３】第１不揮発性メモリの書き込み電圧及び消去電
圧の大きさを制御する為の回路ブロック図である。

【図４】センスアンプの基準電圧を制御する為の回路ブ
ロック図である。

【図５】第１不揮発性メモリのセンスアンプ部分を示す
ブロック図である。

【図６】第１不揮発性メモリのプログラム状態を示すセ
ル構造図である。

【図７】プログラム状態である第１不揮発性メモリの読
み出し状態を示すセル構造図である。

【図８】プログラム状態ではない第１不揮発性メモリの
読み出し状態を示すセル構造図である。

【図９】第１不揮発性メモリの消去状態を示すセル構造
図である。

【符号の説明】

（７） １チップマイクロコンピュータ （８） 第１不揮発性メモリ （９） 第２不揮発性メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データを電気消去でき且つデータを書き
   込み及び読み出しできる第１不揮発性メモリをプログラ
   ムメモリとして内蔵した１チップマイクロコンピュータ
   において、前記第１不揮発性メモリを構成するメモリセ
   ルの少なくとも書き込み又は消去に要する時間又は電圧
   の何れか一方を制御する為の制御データが書き込まれる
   第２不揮発性メモリを備えたことを特徴とする１チップ
   マイクロコンピュータ。
2. 【請求項２】 前記第２不揮発性メモリは、データを電
   気消去でき且つデータを書き込み及び読み出しできるメ
   モリであることを特徴とする請求項１記載の１チップマ
   イクロコンピュータ。