JP2595084B2

JP2595084B2 - 半導体記憶装置

Info

Publication number: JP2595084B2
Application number: JP4691389A
Authority: JP
Inventors: 正信吉田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1997-03-26
Anticipated expiration: 2012-03-26
Also published as: JPH02227900A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第３〜９図）発明が解決しようとする問題点課題を解決するための手段作用実施例本発明の一実施例（第１、２図）発明の効果〔概要〕半導体記憶装置に関し簡単な構成でアクセス時間の短縮を図りつつ、安定し
て正常な出力データを確保し、信頼性を高めることので
きる半導体記憶装置を提供することを目的とし、メモリ・セル・トランジスタに流れる電流とリファレ
ンス・セルに流れる電流とを比較して、前記メモリ・セ
ル・トランジスタの記憶情報を読み出す差動増幅回路型
のセンスアンプを有する半導体記憶装置において、前記
リファレンス・セルを、前記メモリ・セル・トランジス
タと同一タイプの２個のリファレンス・トランジスタを
並列接続して構成し、且つ、２個のリファレンス・トラ
ンジスタの双方を通常読み出し時にオンさせ、プログラ
ム・ベリファイ時に２個のリファレンス・トランジスタ
の片方をオフさせることを特徴とする。

〔産業上の利用分野〕

本発明は、半導体記憶装置に係り、詳しくは、フィー
ルドでプログラム可能なEPROMと称される不揮発性の半
導体記憶装置に関する。

EPROM（erasable and Programmable ROM）は紫外線を
チップに照射することによりデータ内容が消去できるの
で、データの再書き込みが可能でMOS型の素子で構成さ
れている。ユーザ・プログラマブルROMの中では最も大
容量のものが入手できるほか、現在ではCMOS素子も多数
開発されており、低消費電力システムの構成には非常に
有利である。近時は、大容量化によりプログラム時間短
縮が望まれるとともに、リード情報が安定して出力でき
ることが望まれる傾向にある。

〔従来の技術〕

従来のEPROMを説明するにあたり、初めにEPROMのメモ
リ・セル・トランジスタとセンスアンプについて述べ
る。EPROMのメモリ・セル・トランジスタは第３図
（ａ）（ｂ）のようなMOSトランジスタである。同図
（ａ）はメモリ・セル・トランジスタの構成を示し、こ
の図において、１はＰ形のシリコン基板、２はポリシリ
コンよりなるフローティングゲートと呼ばれる電気的に
どこにも接続されないゲート、３はポリシリコンよりな
るコントロールゲート、４はＮ形拡散領域よりなるドレ
イン、５はＮ形拡散領域よりなるソースである。また、
第３図（ｂ）に当価回路を示すようにコントロールゲー
ト３とフローティングゲート２は容量結合（容量をＣと
表す）しており、フローティングゲート２の電位はフロ
ーティングゲート２中の電荷量とコントロールゲート３
の電位とにより決定される。

なお、EPROMとしてこれらのメモリ・セル・トランジ
スタが複数配置される場合は、コントロールゲート３お
よびドレイン４はそれぞれ共通に接続され、前者はワー
ド線、後者はビット線となる。また、ソースは通常OVに
接続される。

メモリ・セル・トランジスタに紫外線を照射すると、
フローティングゲート２中から電子が逃げ、電荷量は０
になる。これを消去と称する。消去後、コントロールゲ
ート３に、例えば5Vというような電圧を印加すると、容
量結合により、フローティングゲート２の電位は3V程度
になる。このため、このMOSトランジスタは導通状態に
なり、電流を流す（情報“1"に相当）。5Vというのは、
EPROMが通常使用されるVCCと呼ばれる電源電圧の値であ
り、コントロールゲート３には普通VCCが印加されるよ
うに設計される。

一方、コントロールゲート３に12.5Vのような高電圧
を印加し、ドレイン４にも7V程度の電圧を印加すると、
アバランシェ・ブレーク・ダウン現象により高エネルギ
の電子が多量に発生する。そのうち一部の電子がフロー
ティングゲート２に注入されるので、フローティングゲ
ート２が負に帯電する。これをプログラムと称する。プ
ログラム後、コントロールゲート３に5Vの電圧を印加し
ても、フローティングゲート２は負の電位か、正の電位
としてもMOSトランジスタのVth（threshold 電圧）よ
り低い電位までしか上昇しないので、このトランジスタ
は非導通状態になり、電流を流さない（情報“0"に相
当）。

センスアンプは、このメモリ・セル・トランジスタの
電流を検出する。すなわちセンスアンプに接続されたメ
モリ・セル・トランジスタが電流を流せば、センスアン
プの出力は“H"となり流さなければ、“L"となる。実際
には、センスアンプにはセンス電流（比較電流に相当）
と呼ばれるものが設定され、メモリ・セル・トランジス
タの流す電流がそれより多ければ出力は“H"、少なけれ
ば“L"となる。ここで、“H"とは信号がVCCとほぼ同じ
電位、“L"とは信号がVSSとほぼ同じ電位であることを
意味する。

なお、EPROMには必ずVCC、VPP、VSSという３つの電源
端子がある。VCCには5Vの電源を印加する。また、VPPに
はプログラム時は12.5Vというような高電圧を印加し、
リード時にはVCCと同電位にする。VSSは接地電位（0V）
である。したがって、プログラムとはEPROMにデータを
書くことを意味する。リードとはEPROMをROMとして使用
することを意味する。

フローティングゲート２に注入される電子の量はアナ
ログ量であり、注入される電子の量はプログラム時間に
大きく依存する。言い換えると、プログラム後のメモリ
・セル・トランジスタの流す電流は注入された電子の量
に応じた連続的な変化をとり、その変化はプログラム時
間に大きく依存する。その特性の一例を示すと、第４図
のようになり、同図はメモリ・セル・トランジスタの書
き込み時間対ドレイン電流特性を示すものである。この
例ではフローティングゲート２に12.5V、ドレイン４に7
Vをt_PWなる書き込み時間だけ印加した後、フローティン
グゲート２に5V、ドレイン４に1Vを印加し、ソースをOV
にした場合にメモリ・セル・トランジスタが流すドレイ
ン電流を表している。t_pw＝０の状態は書き込んでいな
い場合（消去した場合）に相当する。例えば、消去され
たメモリ・セル・トランジスタは100μＡの電流を流
し、充分長い時間プログラムされたメモリ・セル・トラ
ンジスタは全く電流を流さない。短い時間だけプログラ
ムされたメモリ・セル・トランジスタはプログラム時間
に応じて０μＡから100μＡの間の電流を流す。

EPROMの大容量化に伴い、プログラムに要する時間が
長くなってくると、当然のことながら時間短縮が要求さ
れる。具体的には、EPROMは１アドレスあたりのプログ
ラム時間として数mS必要である。大容量化により、例え
ば1M EPROMでは全アドレスをプログラムするのに数分の
時間を必要とし、これでは時間が長すぎるので、プログ
ラム時間短縮が市場から強く要求される。

一方、プログラム後、電子は熱エネルギによりごく徐
々にではあるが、フローティングゲート２から逃げてい
くので、第５図に一例を示すように書き込みがなされた
メモリ・セル・トランジスタの流す電流は初期（プログ
ラム直後）に比べ時間がたつにつれ少しづつ増加してい
く。なお、第５図はメモリ・セル・トランジスタのドレ
イン電流対放置時間特性を示すもので、書き込み後250
℃で放置し、フローティングゲート２に5V、ドレイン４
に1Vを印加し、ソースをOVとした場合のメモリ・セル・
トランジスタが流すドレイン電流を示すものである。第
５図から明らかであるように、プログラム時間を短縮し
てぎりぎりのドレイン電流で“0"を読んでいると、時間
がたつにつれてドレイン電流が増加してしまうため、セ
ンスアンプは“L"ではなく、“H"を出力してしまうおそ
れがある。このようにセンス電流近辺の電流を流すメモ
リ・セル・トランジスタ（このような状態を特に中間状
態と呼ぶ）は“1"から“0"へ変化しやすいが、このよう
な中間状態のメモリ・セル・トランジスタに対しても安
定して正常な出力をするEPROMでないとシステムの信頼
性が損なわれる。

そのため、本出願人は上記問題の対策として先に特開
昭62-222498号公報に記載の発明を提案している。同公
報に記載の発明は、センスアンプのセンス電流をプログ
ラム・ベリファイ時とリード時で切り換えるという内容
のもので、第６図に回路図を示す。なお、プログラム・
ベリファイとは、EPROMにVCC（5V）のほかにVPPに高電
圧（12.5V）を印加してプログラムし、その後に正しく
データが書き込まれたか否かをチェックすることであ
る。プログラム・ベリファイで正しくデータが読み出せ
ないと、プログラムが繰り返される。また、リード時に
はVPPとしてたいていの場合、VCC（5V）と同じ電圧が印
加される。

第６図において、T1,T2はＰチャネルMOSトランジスタ
（以下、適宜トランジスタと略して用いる）、T3,T4は
ＮチャネルMOSトランジタ、T5はメモリ・セル・トラン
ジスタである。また、はプログラム・ベリファイ時に
“H"、リード時に“L"となる信号、VCCは電源の電位（5
V）、VSSは接地電位（0V）、V_BIASは2V程度の一定電圧
である。Ｙはビット線選択信号でアドレス入力をデコー
ドした信号、Ｘはワード線選択信号でアドレス入力をデ
コードした信号であり、X,Yは非選択時はVSS,選択時は
プログラム・モードでVPP、他のホードではVCCとなる。
10はインバータで、その入力がリードデータのH/Lのし
きい値である基準電圧V_refより高ければ“L"を、低けれ
ば“H"を出力信号（出力データに相当）Ｄとして出力す
る。

動作は第７図に示すようになる。すなわち、プログラ
ム・ベリファイ時はトランジスタT1がオン、トランジス
タT2がオフするので、センスアンプのノード（節点）N1
の電位はトランジスタT1の電流負荷特性とトランジスタ
T4の電流駆動特性によって決まる。一方、リード時はト
ランジスタT2もオンするので、センスアンプのノードN1
の電位はトランジスタT1とトランジスタT2の電流負荷特
性とトランジスタT4の電流駆動特性によって決まる。す
なわち、この回路ではプログラム・ベリファイ時よりリ
ード時のセンス電流を大きくし、このことによりEPROM
の信頼性の向上を意図している。

具体的に述べると、例えばプログラム・ベリファイ時
にはトランジスタT5が“1"であれば、ノードN1の電位は
第７図の特性から明らかなようにV1になるが、V1は基準
電圧V_refより低いので、出力信号Ｄは“H"になる。ま
た、トランジスタT5が“0"であればノードN1の電位はV3
になるが、V3は基準電圧V_refより高いので、出力信号Ｄ
は“L"になる。トランジスタT5が中間状態の場合は、ノ
ードN1はV5の電位になるが、V5は基準電圧V_refより低い
ので、出力信号Ｄは“H"になる。

一方、リード時は、例えばトランジスタT5が“1"であ
ればノードN1の電位はV2になるが、V2＜V_refなので出力
信号Ｄは“H"になる。トランジスタT5が“0"であればノ
ードN1の電位はV4になるが、V4＜V_refなので出力信号Ｄ
は“L"になる。また、トランジスタT5が中途半端に電流
を流す場合はノードN1の電位はV6の電圧にあるが、V6＞
V_refなので出力信号Ｄは“L"になる。

このように、トランジスタT5がプログラム直後に“0"
と“1"の中間状態であると、プログラム・ベリファイ時
は出力信号Ｄは“H"になるので、再度プログラムがなさ
れる。また、トランジスタT5が初期にぎりぎりで“0"に
プログラムされたベリファイをパスし、その後電流が増
えて中間状態になっても、リード時はトランジスタT1と
トランジスタT3がオンして出力信号が“L"になるので正
常に動作する。

〔発明が解決しようとする課題〕

しかしながら、最近の半導体メモリのアクセス時間は
非常に短いものが要求されているため、このような従来
のEPROMにあっては、出力データの信頼性向上がはかれ
るものの、高速性が充分でないという問題点があった。

近時、アクセス時間を短くする工夫としてセンスアン
プの回路形式も大きく変化しており、多くの場合はメモ
リ・セル・トランジスタの電流とリファレンス・トラン
ジスタの電流とを比較して動作する差動増幅回路型のセ
ンスアンプを採用している。そのような例としては、次
の文献に開示されているようなものが開発されている。

（Ｉ）ISCC87 DIGEST of TECHNICAL PAPERS P75、FIG2 （II）ISCC88 DIGEST of TECHNICAL PAPERS P121、FIG2 （III）LSCC88 DIGEST of TECHNICAL PAPERS P125、FIG
2,FIG4 このようなセンスアンプを発展させ、特にアクセス時
間の一層の向上を図ったものとしては、例えば第８図に
示すようなものがある。同図において、T1,T1R,T6,T6R,
T9はＰチャンルMOSトランジスタ、T3,T3R,T4,T4R,T7,T7
R,T8,T8RはＮチャネルMOSトランジスタ、T5,T5Rはメモ
リ・セル・トランジスタ（このうち、T5Rはリファレン
ス・トランジスタ）であり、トランジスタT6,T6R,T7,T7
Rはフリップフロップを構成する。なお、各トランジス
タのうちT1とT1R、T3とT3R、T4とT4R、T6とT6R、T7とT7
R、T8とT8Rは電流電圧特性が全く同じトランジスタであ
り、また、リファレンス・トランジスタT5Rはメモリ・
セル・トランジスタT5の半分の電流を流す特性になって
いる。VCCは電源（5V）、VSSは接地電位（0V）であり、
▲▼はアドレスの変化を検出して“L"のパルスを
出す信号、DATDはその遅延信号で“H"のパルスを出す信
号、V_BIASは2V程度の一定電圧である。

この回路の動作は第９図に示すようになり、アドレス
信号が変化すると、▲▼信号が“L"のパルスを出
す。このとき、トランジスタT1とT1Rが充分大きけれ
ば、トランジスタT5やT5Rに関係なくノードN1,N1Rの電
位はVCCまで上がり、またトランジスタT9のオンにより
出力信号であるＤとは等しい電圧に中和される。▲
▼信号のパルスが“H"に戻ると、トランジスタT5と
T5Rが寄生容量を放電し始める。この寄生容量は通常か
なり大きく、EPROMのアクセス時間に大きく影響する。
一方、トランジスタT5が“0"であればゆっくりと、トラ
ンジスタT5が“1"であれば急速に放電が進み、ノードN
1,N1Rの電位がVCCから下降する。このとき、トランジス
タT5RはトランジスタT5の半分の電流を流すため、その
中間の速さで放電する。ある程度ノードN1とノードN1R
の電圧差がついたところでDATD信号が“H"になると中和
されて平衡状態になっていたフリップフロップが安定状
態に遷移し、出力データ信号D,が確定する。したがっ
て、このようなセンスアンプではメモリ・セル・トラン
ジスタT5,T5Rの電流が100％寄生容量の放電に関与する
ためスピードが非常に速い。

ところが、このような高速型のセンスアンプではアク
セス時間は短くすることができるものの、第６図のよう
な定常的にオンしている負荷トランジスタ（トランジス
タT2に相当）が存在しないため、同図の回路の機能であ
る出力データの信頼性を高めるという効果が得られず、
この点で改善の余地がある。

そこで本発明は、簡単な構成でアクセス時間の短縮を
図りつつ、安定して正常な出力データを確保し、信頼性
を高めることのできる半導体記憶装置を提供することを
目的としている。

〔課題を解決するための手段〕

本発明による半導体記憶装置は上記目的達成のため、
メモリ・セル・トランジスタに流れる電流とリファレン
ス・セルに流れる電流とを比較して、前記メモリ・セル
・トランジスタの記憶情報を読み出す差動増幅回路型の
センスアンプを有する半導体記憶装置において、前記リ
ファレンス・セルを、前記メモリ・セル・トランジスタ
と同一タイプの２個のリファレンス・トランジスタを並
列接続して構成し、且つ、２個のリファレンス・トラン
ジスタの双方を通常読み出し時にオンさせ、プログラム
・ベリファイ時に２個のリファレンス・トランジスタの
片方をオフさせることを特徴とする。

〔作用〕

本発明では、通常読み出し時の比較電流が多くなる一
方、プログラム・ベリファイ時の比較電流が少なくなる
ため、メモリ・セル・トランジスタへの情報書き込みの
確実性とメモリ・セル・トランジスタからの情報読み出
しの信頼性とが共に向上されるうえ、さらに、メモリ・
セル・トランジスタと同一タイプの２個のリファレンス
・トランジスタを並列接続して用いているため、通常読
み出し時の比較電流とプログラム・ベリファイ時の比較
電流の関係が正確に設定される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１、２図は本発明に係る半導体記憶装置の一実施例
を示す図であり、特に第１図はEPROMのセンスアンプ、
第２図はその動作説明のタイミングチャートを示してい
る。第１図の説明にあたり、第８図に示した従来例と同
一構成部分には同一番号を付して重複説明を省略する。

第１図において、従来例と異なるのはリファレンス・
トランジスタT5Rと並列に第２のリファレンス・トラン
ジスタT5Xが設けられ、そのゲートに信号Ｒが供給され
ている点である。トランジスタT5RとトランジスタT5Xは
メモリ・セル・トランジスタT5と同様タイプの構造であ
るが、共にメモリ・セル・トランジスタT5の1/4の電流
を流す特性、すなわちメモリ・セル・トランジスタT5よ
り駆動電流を減らした特性となっている。また、信号Ｒ
はプログラム・ベリファイ時に“L"、リード時に“H"と
なるような信号である。したがって、トランジスタT5X
はプログラム・ベリファイ時にオフ、リード時にオンと
なり、プログラム・ベリファイ時よりリード時の比較電
流が多くなるように構成されている。

以上の構成において、動作のタイミングチャートは第
２図のように示される。リード時は従来例と同様である
が、トランジスタT5Xが加えられているため動作を説明
する。

すなわち、まず、リード時は信号Ｒが“H"になること
によりトランジスタT5Xがオン状態となる。そして、ア
ドレス入力が変化すると▲▼信号が“L"のパルス
を出す。このとき、トランジスタT1とトランジスタT1R
が充分大きければ、トランジスタT5やトランジスタT5
R、トランジスタT5Xに関係なくノードN1,N1Rの電位はVC
Cまで上り、またトランジスタT9のオンにより出力デー
タＤ、は等しい電圧に中和される。その後、▲
▼信号のパルスが“H"に戻ると、トランジスタT5,トラ
ンジスタT5RおよびトランジスタT5Xが寄生容量を放電し
始める。トランジスタT5が“0"であればゆっくりと、ト
ランジスタT5が“1"であれば急速に放電が進み、ノード
N1,N1Rの電位がVCCから下降する。トランジスタT5Rとト
ランジスタT5Xは合わせてトランジスタT5の半分の電流
を流すため、その中間の速さで放電する。ある程度ノー
ドN1とノードN1Rの電圧差がついたところでDATD信号が
“H"になると、中和されて平衡状態になっていたフリッ
プフロップが安定状態に遷移し、出力データ信号D,Dが
確定する。したがって、トランジスタT5,トランジスタT
5RおよびトランジスタT5Xの電流は100％寄生容量の放電
に関与し、スピードが速くアクセス時間が短縮する。

一方、プログラム・ベリファイ時は信号Ｒが“L"にな
ることによりトランジスタT5Xがオフする。このため、
▲▼信号のパルスが“H"に戻ってからは、トラン
ジスタT5とトランジスタT5Rがそれぞれの寄生容量を放
電する際、トランジスタT5Xがオフしていることから、
ノードN1Rはリード時に比べてゆっくりとVCCから下がる
（第２図中破線曲線参照）。したがって、トランジスタ
T5の電流がかなり少なくなりノードN1の動きが非常にゆ
っくりしたものにならないと、“0"が読めなくなる。こ
のため、例えば仮にトランジスタT5がプログラム直後に
“0"と“1"の中間状態であると（プログラム時間の短縮
をし過ぎたような場合）、プログラム・ベリファイ時の
出力データＤが“H"になるので、再度プログラムがなさ
れる。したがって、書き込みデータの信頼性が保たれ
る。

また、トランジスタT5が初期にぎりぎりで“0"にプロ
グラムされてベリファイをパスし、その後電流が増えて
中間状態になっても、リード時はトランジスタT5Xがオ
ンしていわゆるセンス電流が多くなるので、出力データ
Ｄは“L"が出力されて正常に動作する。

このように、本実施例では簡単な構成でトランジスタ
T5とトランジスタT5R,トランジスタT5Xの電流を比較す
る差動増幅型の高速センスアンプにおけるプログラム・
ベリファイ時よりリード時のセンス電流を大きくしてい
るので、出力データを安定して正常なものとすることが
でき、信頼性を高めることができるとともに、アクセス
時間の短縮を両立させることができる。

〔発明の効果〕

本発明によれば、簡単な構成でアクセス時間の短縮を
図りつつ、安定して正常な出力データを確保することが
でき、信頼性を高めることができる。

【図面の簡単な説明】

第１、２図は本発明に係る半導体記憶装置の一実施例を
示す図であり、第１図はその回路図、第２図はその動作を説明するタイミングチャート、第３図はEPROMのメモリ・セル・トランジスタを説明す
る図、第４図はEPROMの書き込み時間とドレイン電流との関係
を示す図、第５図はEPROMのドレイン電流と放電時間との関係を示
す図、第６図は従来のEPROMのセンスアンプの回路図、第７図は従来のEPROMのセンスアンプの動作を説明する
特性図、第８図は従来のEPROMの高速型センスアンプの回路図、第９図は従来のEPROMの高速型センスアンプの動作を説
明するタイミングチャートである。 T1、T1R、T6、T6R、T9……ＰチャネルMOSトランジス
タ、T3、T3R、T4、T4R、T7、T8、T8R……ＮチャネルMOS
トランジスタ、T5……メモリセル・トランジスタ、T5R
……リファレンス・トランジスタ、T5X……第２のリフ
ァレンス・トランジスタ。

Claims

(57)【特許請求の範囲】

【請求項１】メモリ・セル・トランジスタに流れる電流
とリファレンス・セルに流れる電流とを比較して、前記
メモリ・セル・トランジスタの記憶情報を読み出す差動
増幅回路型のセンスアンプを有する半導体記憶装置にお
いて、前記リファレンス・セルを、前記メモリ・セル・トラン
ジスタと同一タイプの２個のリファレンス・トランジス
タを並列接続して構成し、且つ、２個のリファレンス・トランジスタの双方を通常読み出
し時にオンさせ、プログラム・ベリファイ時に２個のリ
ファレンス・トランジスタの片方をオフさせることを特
徴とする半導体記憶装置。