JP2001014879A - 不揮発性メモリの読み出し回路 - Google Patents

不揮発性メモリの読み出し回路

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JP2001014879A
JP2001014879A JP2000171988A JP2000171988A JP2001014879A JP 2001014879 A JP2001014879 A JP 2001014879A JP 2000171988 A JP2000171988 A JP 2000171988A JP 2000171988 A JP2000171988 A JP 2000171988A JP 2001014879 A JP2001014879 A JP 2001014879A
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Rino Micheloni
ミシェローニ リーノ
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STMicroelectronics SRL
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Abstract

(57)【要約】 （修正有） 【課題】読み出しフェーズの間に不揮発性メモリセルの
ドレイン端子をバイアスするためのバイアス部であり、
電源電圧および動作温度に関わりなくドレイン端子を簡
単に経済的に且つ精密にバイアスすることができるバイ
アス部を提供する。 【解決手段】読み取り回路５０は、バイアス部１２およ
び調整回路５２を備える。バイアス部１２は、読み取り
対象のメモリセル６に接続され、予め設定された動作電
位でメモリセル６のドレイン端子をバイアスする。調整
回路５２は、電源電圧ＶCCに設定された電源線２に接続
され、温度および電源電圧ＶCCが変動しても安定したバ
イアス電流ＩP をバイアス部１２に供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、読み出しフェーズ
の間に不揮発性メモリセルのドレイン端子をバイアスす
るバイアス部に係わる。
【０００２】
【従来の技術】周知のように、フローティングゲート型
の不揮発性メモリセルにおいては、メモリセルの閾値電
圧がプログラムされ、フローティングゲート領域に蓄積
された電荷量が規定されることによって、論理状態の格
納が行われる。メモリセルは、格納された情報に従っ
て、消去済みメモリセル（格納された論理状態「１」）
と、書き込み済み或いはプログラム済みメモリセル（格
納された論理状態「０」）とに分類される。消去済みメ
モリセルでは、フローティングゲート領域に電荷は何も
蓄積されていない。書き込み済みあるいはプログラム済
みメモリセルでは、メモリセル自体の閾値電圧を上昇さ
せるのに充分な量の電荷がフローティングゲート領域に
格納されている。
【０００３】また、周知のように、メモリセルの読み出
しは、所定のゲート−ソース電圧でメモリセルに吸収さ
れた電流を電圧へ変換し、その電圧を特別な比較回路か
らの出力でＣＭＯＳレベルに変換することで構成され
る。さらに、メモリセルの読み出しは、読み出し電圧を
セルのゲート端子へ印加することによって実行される。
読み出し電圧値は、消去済みメモリセルの閾値電圧と書
き込み済みメモリセルの閾値電圧との間の値であり、次
の条件を満たす値である。すなわち、メモリセルに書き
込みを行う場合、読み出し電圧は閾値電圧より低く、セ
ルには電流は何も流れ込まない。一方、メモリセルを消
去する場合、読み出し電圧は閾値電圧より高く、セルに
は電流が流れ込む。
【０００４】メモリセルの読み出しは、「センスアン
プ」として知られている読み出し回路で実行される。読
み出し回路は、メモリセルに格納された論理状態を認識
し、メモリセルのドレイン端子を正確にバイアスするた
めのものである。読み出しフェーズの間、メモリセルの
ドレイン端子は、約１ボルトの電圧でバイアスされる。
この電圧値は、所謂「ソフト書き込み (soft writing)
」と呼ばれる現象、すなわち、読み出し中のメモリセ
ルの偽書き込み (spurious writing) を回避するために
上回ることがあってはならない最大値と、メモリセルに
流れ込む電流の強度が非常に小さくなる最小値との間の
妥協値である。従って、セルから論理状態を正確に読み
取るために、非常に精密なセンスアンプであってそのた
めにより複雑でコストのかかるセンスアンプが必要にな
り、また、読み出し速度の点で性能の劣化をもたらすこ
とにもなる。
【０００５】一例を提供するために、図１はメモリセル
の出力特性ＩDS＝ｆ（ＶGS）を示す。すなわち、メモリ
セルのドレイン端子電圧ＶD が１ボルト、０．８ボルト
および０．５ボルトの場合について、メモリセルのゲー
ト−ソース電圧ＶGSおよびドレイン−ソース電流ＩDS関
係を示す。メモリセルのドレイン端子電圧ＶD が低下す
ると、ゲート−ソース電圧ＶGSが同じならば、メモリセ
ルに流れ込むドレイン−ソース電流ＩDSが減少すること
がわかる。
【０００６】図２は、センスアンプの標準的な回路図の
１つである。簡単のために、メモリアレイ内の１つのコ
ラムを一度に選択させるコラムデコード部は省略されて
いる。上記の図に示すように、センスアンプ１は、電源
電圧ＶCC（例えば、２．５ボルトおよび３．８ボルトの
間の値）に設定された電源線２と、接地電圧ＶGND （例
えば、０ボルト）に設定された接地線３と、アレイビッ
ト線５を介してアレイセル６に接続され、その内容が読
み出されるアレイブランチ部４と、基準ビット線１０を
介して基準セル１１に接続されその内容は既知の基準ブ
ランチ部８とを備えている。
【０００７】また、アレイセル６および基準セル１１
は、ゲート端子を介して同じ読み出し信号ＶREADを受信
し、ドレイン端子がアレイビット線５と基準ビット線１
０とに接続され、ソース端子が接地線３に接続される。
アレイブランチ部４は、アレイセル６のドレイン端子を
バイアスするためのアレイバイアス部１２を備える。ア
レイバイアス部１２は、ＮＭＯＳトランジスタ１４およ
びＮＯＲ論理ゲート２０で構成された帰還カスコード構
造 (feedback cascode structure) を備える。また、Ｎ
ＭＯＳトランジスタ１４は、アレイビット線５に接続さ
れたソース端子、ダイオード接続されたＰＭＯＳトラン
ジスタ１６を介して電源線２に接続されたドレイン端
子、および、ＮＯＲ論理ゲート２０の出力端子に接続さ
れたゲート端子を有する。ＮＯＲ論理ゲート２０は、制
御信号ＥＮＳを受け取る第１入力端子と、ＮＭＯＳトラ
ンジスタ１４のソース端子に接続された第２端子を有す
る。
【０００８】制御信号ＥＮＳは論理信号であり、低論理
レベルでセンスアンプ１の動作を可能 (enable) にし、
高論理レベルでセンスアンプ１の動作を禁止 (disable)
する。基準ブランチ部８は、基準セル１１のドレイン端
子をバイアスするための基準バイアス部２１で構成され
る。基準バイアス部２１は、基準ビット線１０に接続さ
れたソース端子、ＰＭＯＳトランジスタ２４を介して電
源線２に接続されたドレイン端子、および、ＮＯＲ論理
ゲート２６の出力端子に接続されたゲート端子を有する
ＮＭＯＳトランジスタ２２を備える。ＮＯＲ論理ゲート
２６は、制御信号ＥＮＳを受けとる第１の入力端子、お
よび、ＮＭＯＳトランジスタ２２のソース端子に接続さ
れた第２の端子を有する。
【０００９】ＰＭＯＳトランジスタ１６および２４は、
上記電流電圧変換を実行するカレントミラー２８を構成
し、ゲート端子が結合されてＰＭＯＳトランジスタ１６
のドレイン端子に接続され、ソース端子が電源線２に接
続され、ドレイン端子がＮＭＯＳトランジスタ１４およ
びＮＭＯＳトランジスタ２２のドレイン端子に接続され
てアレイノード３０および基準ノード３２を形成する。
【００１０】最後に、センスアンプ１は、アレイノード
３０に接続された非反転入力端子、および、基準ノード
３２に接続された反転入力端子を有する比較器３４を備
える。また、アレイセル６に格納された論理状態を示す
論理信号が比較器３４の出力端子に供給される。アレイ
ビット線５には、同一のアレイ列上に配置された多数の
アレイセル６と、図１には等価アレイコンデンサ３６が
示された複数のコンデンサとが接続される。
【００１１】図３に詳細に示されるように、各ＮＯＲゲ
ート２０，２６は、プルダウンＮＭＯＳトランジスタ４
２およびプルアップＰＭＯＳトランジスタ４４で構成さ
れたインバータ４０を備える。プルダウンＮＭＯＳトラ
ンジスタ４２およびプルアップＰＭＯＳトランジスタ４
４は、ゲート端子が結合されてＮＭＯＳトランジスタ１
４および２２のソース端子に接続され、ドレイン端子が
結合されてＮＭＯＳトランジスタ１４および２２のゲー
ト端子に接続される。ＮＭＯＳトランジスタ４２は、さ
らに、ソース端子が接地される。一方、ＰＭＯＳトラン
ジスタ４４は、ソース端子がＰＭＯＳトランジスタ４６
のドレイン端子に接続される。ＰＭＯＳトランジスタ４
６は、ソース端子が電源線２に接続され、ゲート端子を
介して制御信号ＥＮＳを受け取る。
【００１２】最後に、各ＮＯＲ論理ゲート２０，２６
は、ＮＭＯＳトランジスタ４８を備える。ＮＭＯＳトラ
ンジスタ４８は、ゲート端子を介して制御信号ＥＮＳを
受け取り、ソース端子が接地され、ドレイン端子がＮＭ
ＯＳトランジスタ４２およびＰＭＯＳトランジスタ４４
のドレイン端子に接続される。ＮＯＲ論理ゲート２０
は、帰還状態においてＮＭＯＳトランジスタ１４を駆動
する。ＮＭＯＳトランジスタ１４は、カスコード構成で
作動し、次の３つの異なる機能を発揮する。
【００１３】ＮＭＯＳトランジスタ１４の第１の機能
は、アレイビット線５からアレイノード３０を分離する
機能である。これは、読み出し速度にプラスの効果をも
たらす。実際、等価アレイコンデンサ３６の容量は、製
造方法のパラメータによって異なり、メモリアレイのア
ーキテクチャによっても異なる。いずれにせよ、アレイ
ノード３０の数十ｆF に対して数ｐF 程度である。カス
コード効果により、アレイノード３０に現れアレイビッ
ト線５を流れる電流ＩMAT によって生じる電圧の変動
は、等価アレイコンデンサ３０の両端に現れ同一の電流
によって生じるものより高い。また、アレイノード３０
と基準ノード３２との間に現れる電圧は、比較器３４の
入力電圧を構成する。この形態は、読み出し速度に関し
て極めて重要であることが理解されるであろう。
【００１４】ＮＭＯＳトランジスタ１４の第２の機能
は、ＰＭＯＳトランジスタ１６がアレイビット線５のバ
イアスを変更するのを防ぐ機能である。これは、カスコ
ード効果によって、ＮＭＯＳトランジスタ１４の出力イ
ンピーダンスが高いために得られる効果である。最後
に、ＮＭＯＳトランジスタ１４の第３の機能は、ソフト
書き込み現象を防止する機能である。実際、アレイビッ
ト線５がＮＯＲ論理ゲート２０の論理閾値を上回るとす
ぐに、ＮＯＲ論理ゲート２０は、ＮＭＯＳトランジスタ
１４のゲート端子の電圧を低下させる。これによって、
アレイビット線５を充電するための導電経路を中断し、
アレイセル６のドレイン端子がＮＯＲ論理ゲート２０の
論理閾値を上回るのを防ぐ。
【００１５】単純なインバータではなくＮＯＲ論理ゲー
ト２０が設けられたことによって、（プログラム中や待
機中など）必要に応じてセンスアンプ１をオフにするこ
とができる。また、ＮＯＲ論理ゲート２０および２６の
入力端子に印加される制御信号ＥＮＳがロウになると、
センスアンプはオンになる。また、ソフト書き込み問題
は、読み出しに用いられる基準セル１１に影響を与え
る。どこかのメモリ位置が読み出される毎に、基準セル
はバイアスされるからである。一般的に、メモリセルの
ドレイン端子電圧を１ボルトから１００ミリボルトだけ
上げることは、記憶装置の寿命を短縮させることを意味
する。すなわち、基準セル１１の閾値の変更で、記憶装
置は、１０年後ではなくたった１年間動作しただけで故
障してしまうということを意味する。
【００１６】メモリセルの内容の読み出しの信頼性の点
から考えられる条件と、読み出し対象のメモリセルのド
レイン端子を正確にバイアスするという点から考えられ
る条件とは、製造方法によってメモリセルの利得が低下
させられて以来、また、１つ以上のビットを格納できる
メモリセルで構成された不揮発性メモリすなわち多値レ
ベル不揮発性メモリが市場に出回り初めて以来、益々厳
しくなっている。
【００１７】この種のメモリの導入によって、周知のセ
ンスアンプに固有の限界が明らかになった。この限界の
ために、ドレイン端子を正確にバイアスするための条件
を満たすことができないのである。周知のように、メモ
リセルのプログラムは不確実さの影響を受け、同じ情報
が格納されたメモリセルは、全部が同一の閾値電圧を示
すとは限らない。実際、格納された情報は、閾値電圧の
値の分布 (distribution) に関連づけられている。分布
の閾値電圧値は、１つ前の分布の最大値および／または
１つ後の分布の最小値とは異なる最小値と最大値との間
の値であって、セルを正確に読み出すことができるよう
な値である。読み出しは、読み出し対象のメモリセルに
流れ込む電流を電圧に変換し、上記の閾値の分布の中間
に存在する異なる電圧値と比較することで構成される。
【００１８】図４および図５は、例えば、従来の二値レ
ベルメモリセルすなわち１つのビットだけを格納できる
メモリセルと、四値レベルメモリセルすなわち２つのビ
ットを格納できるメモリセルとに対応づけられた閾値電
圧Ｖt の分布を示す。各分布では、閾値電圧Ｖt の最大
値と最小値および対応する二値情報が、非均一なスケー
ルで表示されている。
【００１９】上記の図からわかるように、同一の閾値電
圧範囲内で多値レベルメモリセルを使用することによ
り、分布の個数は２個ではなく４個になり、また、２つ
の隣接した分布間の距離が短縮される。これは、メモリ
セルに流れ込む隣接したレベルに対応する電流間の相違
が少なくなることを意味する。従来、２つの隣接した分
布間の距離、すなわち、メモリセルに流れ込む電流の相
違は、２０μＡである。
【００２０】従って、各セルが２つのビットを格納する
メモリセルを使用した場合、センスアンプ１は、従来の
メモリセルの場合にように２つの分布ではなく４つもの
分布を取り扱わなければならない。信頼性に関する条件
は、従って、一層厳しくなる。これは、分布は互いに接
近していて、読み出しに使用する電流は低いからであ
る。
【００２１】従って、読み出しフェーズにメモリセル６
のドレイン端子を正確にまた精密にバイアスすることが
極めて重要である。図１に示されたセンスアンプ１は、
読み出し対象のメモリセルのドレイン端子に精密にバイ
アスをかけられるという保証はない。読み出し対象のメ
モリセルのドレイン端子を精密にバイアスできれば、多
値レベルメモリセルの出現によって設けられた信頼性に
関する条件を満たすことになる。
【００２２】実際、現行の製造方法によれば、メモリセ
ルの閾値電圧は、７００ミリボルト〜８００ミリボルト
である。ＮＯＲ論理ゲート２０の論理閾値は１ボルトな
ので、ＮＯＲ論理ゲート２０自体は、主に抵抗性の動作
をするＰＭＯＳトランジスタ４４および主に導電性の動
作をするＮＭＯＳトランジスタ４２で構成される。この
ように、ＮＯＲ論理ゲート２０の論理閾値は、ＮＭＯＳ
トランジスタ４２の論理閾値に近い。すなわち、ＮＯＲ
論理ゲート２０は、ＮＭＯＳトランジスタ４２のために
平衡を失う。ＮＯＲ論理ゲート２０は、ＮＭＯＳトラン
ジスタ４２がオンで自分の論理閾値がＮＭＯＳトランジ
スタ４２の論理閾値より高いときだけ、作動する。基本
的には、読み出し対象のアレイセル６のドレイン端子電
圧は、ＮＯＲ論理ゲート２０を作動させるのに必要な量
だけ上昇させたＮＭＯＳトランジスタ４２の閾値電圧に
実質的に等しい。
【００２３】現在市販されている装置の多くにおいて、
上記の解決策に従って読み出し対象のメモリセルのドレ
イン端子の電圧を１ボルトに設定している。カスコード
で作動するＮＭＯＳトランジスタ１４と著しく平衡を失
ったＮＯＲ論理ゲート２０とを使用することに基づく規
定は、電源電圧の変動と温度の変動とによってかなり左
右される。現在のところ、電源電圧は２．５ボルト〜
３．８ボルトの範囲に設定され、温度は摂氏−４０度〜
摂氏＋１２０度の範囲に設定される。
【００２４】
【発明が解決しようとする課題】図６は、二値情報「０
０」が格納された読み出し対象のアレイセル６のドレイ
ン端子電圧ＶD を、摂氏４０度と２７度と９０度の温度
の時の電源電圧ＶCCの関数として示す。図からわかるよ
うに、温度Ｔが同じならば、電源電圧ＶCCの上昇で電圧
ＶD が上昇する。電源電圧ＶCCが同じならば、温度Ｔの
低下で電圧ＶD が上昇する。
【００２５】次に、著しく平衡を失ったＮＯＲ論理ゲー
ト２０に及ぶ電源電圧ＶCCの変動の影響について説明す
る。電源電圧ＶCCを２．５ボルトに設定し、電圧ＶD を
ちょうど１ボルトに設定し、ＰＭＯＳトランジスタ４４
およびＮＭＯＳトランジスタ４２を上記のように構成
し、そして、ＮＯＲ論理ゲート２０はＮＭＯＳトランジ
スタ４２のために平衡を失っている場合について考え
る。電源電圧ＶCCが３．８ボルトまで上昇すると、ＰＭ
ＯＳトランジスタ４４のゲート−ソース電圧は１．３ボ
ルトだけ上昇する。一方、ＮＭＯＳトランジスタ４２の
ゲート−ソース電圧は、図６からわかるように、数十ミ
リボルトだけしか上昇しない。電源電圧ＶCCの上昇によ
って、ＰＭＯＳトランジスタ４４の「力 (force)」が増
加したかのようである。このため、平衡を失ったＮＯＲ
ゲート２０は、電源電圧ＶCCが上昇するにつれて、アレ
イセル６のドレイン端子電圧をより高く引き上げるので
ある。平衡を失ったＮＯＲ論理ゲート２０に及ぶ温度変
動の影響についても同様に考察される。
【００２６】現在、電源電圧ＶCCおよび温度Ｔは、それ
ぞれ、２．５ボルト〜３．８ボルトの範囲および摂氏−
４０度〜摂氏＋１２０度の範囲に設定される。読み出し
対象のアレイセル６のドレイン端子電圧ＶD はいかなる
状況でも１ボルトを上回ってはならないので、電源電圧
が３．８ボルトで動作温度が摂氏−４０度という最悪の
動作状況においても、電圧ＶD が１ボルトになるように
センスアンプ１を構成しなければならない。
【００２７】このように、電源電圧ＶCCが２．５ボルト
で温度Ｔが摂氏１２０度のとき、読み出し対象のアレイ
セル６のドレイン端子は、１ボルト以下の電圧ＶD すな
わち０．７ボルトに設定され、３００ボルトも変動す
る。これは、従来のメモリセルにおいて、読み出し速度
に関する性能の劣化の原因となり、多値レベルメモリセ
ルの場合にはメモリ装置全体の機能障害の原因となる。
【００２８】本発明の目的は、読み出しフェーズの間に
不揮発性メモリセルのドレイン端子をバイアスするため
のバイアス部の提供にあり、電源電圧および動作温度に
関わりなくドレイン端子を簡単に経済的に且つ精密にバ
イアスすることができるバイアス部を提供することにあ
る。
【００２９】
【課題を解決するための手段】本発明によれば、請求の
範囲の請求項１に記載されているように、すなわち、少
なくともメモリセルを備える不揮発性メモリの読み出し
回路であって、第１の基準電位に設定された第１の基準
線と、前記メモリセルに接続され、予め設定された動作
電位で該メモリセルの第１の端子をバイアスするバイア
ス部とを備え、さらに、前記第１の基準線に接続され、
温度および前記第１の基準電位が変動しても安定したバ
イアス電流を前記バイアス部へ供給する調整手段を備え
ることを特徴とする読み出し回路が提供される。
【００３０】
【発明の実施の形態】本発明についての十分な理解を促
すために、添付図面を参照しつつ好ましい実施態様を純
粋に非制限的実施例として説明する。本発明は、電圧お
よび温度が変動しても、安定した電流を発生する電流発
生器を用いてＮＯＲ論理ゲート２０のインバータ４０を
構成するＰＭＯＳトランジスタ４４およびＮＭＯＳトラ
ンジスタ４２に流れる電流を制御することによって、電
源電圧ＶCCの変動および温度の変動により生じるＰＭＯ
Ｓトランジスタ４４のゲート−ソース電圧の変動を制限
するという原理に基づくものである。
【００３１】図７において、本発明に係わるセンスアン
プ５０が示される。このセンスアンプでは、図１のセン
スアンプ１の構成部品と同じのものについては同一の参
照番号で示す。また、図面を簡単にするために、アレイ
ブランチ部のみが示される。センスアンプ５０は、図１
のセンスアンプ１に関して述べた構成部品に加えて、電
流調整回路５２を備える。電流調整回路５２は、電源線
２と接地線３との間に接続され、電圧および温度が変動
しても安定したバイアス電流ＩP をＮＯＲ論理ゲート２
０へ供給する。
【００３２】特に、電流調整回路５２は、電流発生部５
４と安定化部５５とカレントミラー５６とを備える。電
流発生部５４は、電圧および温度が変動しても安定した
基準電流ＩREF を出力として供給する。安定化部５５
は、基準電流ＩREF の残留変動を制限するために電流発
生部５４の出力端子に接続される。カレントミラー５６
は、安定化部５５とＮＯＲ論理ゲート２０との間に設け
られ、ＮＯＲ論理ゲート２０へバイアス電流ＩP を供給
する。
【００３３】電流発生部５４は、電圧発生器５７および
ＮＭＯＳトランジスタ５８を備える。電圧発生器５７
は、基準電圧ＶREF を出力端子に供給する。ＮＭＯＳト
ランジスタ５８は、基準電圧ＶREF を受け取るゲート端
子、接地されたソース端子、および、ノード６０に接続
され、電流発生部５４の出力端子を規定し基準電流ＩRE
F を供給するドレイン端子を有する。
【００３４】ＮＭＯＳトランジスタ５８は、寸法の変動
を低減するために、技術的に許される最小のチャネル長
およびチャネル幅よりも大きいチャネル長およびチャネ
ル幅を備える。これによって、記憶装置の再生が容易に
なる。ＮＭＯＳトランジスタ５８は、さらに、電流調整
回路５２の動作中には飽和状態になるように構成され
る。
【００３５】電圧発生器５７は、電圧および温度が変動
しても一定な基準電圧ＶREF を出力端子に供給し、セン
スアンプ２０が用いられている装置に直接組込むことが
可能ならばバンドギャップ電圧発生器を用いて構成され
る。安定化部５５は、ＮＭＯＳトランジスタ５８のドレ
イン端子電圧の調整を通して電流発生器５４からの基準
電流ＩREF の変動を制限するために設けられ、カスコー
ド構成のＮＭＯＳトランジスタ６２およびＮＯＲ論理ゲ
ート６４で構成された帰還カスコード構造を備える。
【００３６】また、ＮＭＯＳトランジスタ６２は、ノー
ド６０に接続されたソース端子、２つのＰＭＯＳトラン
ジスタ６６および６８のうちの一方であってダイオード
接続された方のＰＭＯＳトランジスタを介して電源線２
に接続されたドレイン端子、および、ＮＯＲ論理ゲート
６４の出力端子に接続されたゲート端子を有する。ＰＭ
ＯＳトランジスタ６６および６８は、カレントミラー５
６を構成する。また、ＮＯＲ論理ゲート６４は、制御信
号ＳＲＧを受け取る第１入力端子、および、ノード６０
に接続された第２入力端子を有する。
【００３７】詳細には、ＰＭＯＳトランジスタ６６およ
び６８は、ＰＭＯＳトランジスタ６６のドレイン端子に
共通接続されたゲート端子、電源線２に接続されたソー
ス端子、および、ＮＭＯＳトランジスタ６２のドレイン
端子とＮＯＲ論理ゲート２０のインバータ４０を構成す
るＰＭＯＳトランジスタ４６のドレイン端子とにそれぞ
れ接続されたドレイン端子を有する。
【００３８】ＰＭＯＳトランジスタ６８のドレイン端子
には、バイアス電流ＩP が流れ込み、そのバイアス電流
ＩP は、電圧および温度が変動しても安定しており、Ｎ
ＭＯＳトランジスタ５８からの基準電流ＩREF とカレン
トミラー５６のミラー係数との積に等しい。ＮＯＲ論理
ゲート６４は、図３に示すような回路構造をしていて、
電源電圧Ｖ CCおよび温度の変動によって生じるＮＭＯＳ
トランジスタ５８のドレイン端子の電圧変動を低減する
ために、ＮＭＯＳトランジスタを導電性のもので構成
し、ＰＭＯＳトランジスタを抵抗性のもので構成してい
る。電圧変動および温度変動は、ＮＭＯＳトランジスタ
５８に流れ込む電流に影響を与える。ＮＭＯＳトランジ
スタ５８は、従って、前述のように、飽和状態で動作す
る。
【００３９】制御信号ＳＲＧは、論理信号であり、低論
理レベルで調整回路５２の動作を可能とし、高論理レベ
ルで調整回路５２の動作を禁止する。最後に、電流調整
回路５２は、ＮＭＯＳトランジスタ７０を備える。ＮＭ
ＯＳトランジスタ７０は、ＮＯＲ論理ゲート２０と接地
線３との間に配置され、電源線２に接続されたゲート端
子、接地線３に接続されたソース端子、および、ＮＯＲ
論理ゲート２０のインバータ４０を構成するＮＭＯＳト
ランジスタ４２のソース端子に接続されたドレイン端子
を有する。
【００４０】ＮＯＲ論理ゲート２０および６４を制御す
るために、２つの別個の制御信号ＥＮＳおよびＳＲＧを
使用するのは、様々な仕様に対応できるようにするため
である。特に、センスアンプ５０の消費電力を低減した
い場合、２つの制御信号ＥＮＳおよびＳＲＧは同一のも
のとし、高論理状態のとき、センスアンプ５０および電
流調整回路５２のスイッチが同時に遮断されるようにす
る。また、消費電力が高くてもよい場合、制御信号ＳＲ
Ｇは制御信号ＥＮＳとは別個のものとし、電流調整回路
５２の動作が可能とされ、センスアンプ５０の動作が禁
止されるようにする。
【００４１】電流調整回路５２は、全体がセンスアンプ
５０毎に繰り返される必要はなく、ＮＭＯＳトランジス
タ５８および６２、ＰＭＯＳトランジスタ６６、ＮＯＲ
論理ゲート６４、および、電圧発生器５７から成る部分
については、多数のセンスアンプ５０に共通に設けられ
ていてもよい。これは、消費電力とシリコン上の占有面
積との削減につながる。
【００４２】センスアンプ５０の動作は、上述の説明か
ら明らかである。電流調整回路５４は、電源電圧ＶCCお
よび温度が変動しても安定した電流を出力端子に供給す
る。また、残留電圧変動は、帰還カスコード構成のＮＭ
ＯＳトランジスタ６２の構造によってさらに制限され
る。カレントミラー６２は、電流発生器５４からの電流
を反映してインバータ４０に流れ込む電流を制限する。
【００４３】安定回路５５による電流変動の制限によっ
て、アレイセル６のドレイン端子電圧に及ぶ電源電圧の
ドラッギング効果 (dragging effect)をかなり削減す
る。実際、電源電圧ＶCCの変動が２．５ボルト〜３．８
ボルトのとき、本発明によれば、アレイセル６のドレイ
ン端子の電圧変動は、数十ミリボルトである。この依存
性を除去して反転するために、ＮＭＯＳトランジスタ７
０が追加される。ＮＭＯＳトランジスタ７０は、ゲート
端子が電源電圧ＶCCに設定されている。このような接続
によって、電源電圧ＶCCは上昇し、ＮＭＯＳトランジス
タ７０の導電性も向上する。さらに、トランジスタ４２
と７０とが直列に接続されているので、ＮＭＯＳトラン
ジスタ４２の「力」も増加する。
【００４４】すなわち、本発明によれば、インバータ４
０に流れ込む電流の調整は、ＰＭＯＳトランジスタ４４
側ばかりでなくＮＭＯＳトランジスタ４２側でも実行さ
れる。図８は、アレイセル６の温度が摂氏２７度のとき
の電源電圧ＶCCの関数としてのメモリセル６のドレイン
端子電圧ＶD をシミュレーションしたパターンを示す。
周知のセンスアンプが使用された場合を破線で示し、本
発明のセンスアンプが使用された場合を実線で示す。
【００４５】図からわかるように、電源電圧ＶCCの上昇
と共に電圧ＶD が上昇するという公知技術とは対称的
に、本発明によれば、描かれた曲線は実質的に平坦であ
る。すなわち、電源電圧ＶCCが変動しても実質的に安定
した電圧ＶD が得られる。本発明によれば、電圧ＶD と
電源電圧ＶCCとの間の正比例関係を反転して、電源電圧
ＶCCの上昇と共に電圧ＶD を僅かに低下させることが可
能である。
【００４６】アレイセル６の温度が別の値を採る時の電
源電圧ＶCCの関数としてのメモリセル６のドレイン端子
電圧ＶD パターンは、図８に図示されていないが、これ
は、基本的には、温度が摂氏２７度の時のパターンに一
致し視覚的に区別できないほどである。本発明に係るセ
ンスアンプの優位性は、上記の説明から明白である。
【００４７】特に、センスアンプ５０によれば、電源電
圧および動作温度が変動してもメモリセルのドレイン端
子電圧は一定であるばかりでなく、この優位性は簡単な
回路構造で得られる。回路構造の大部分は、センスアン
プ毎に繰り返される必要はなく、１つ以上のセンスアン
プに対して共通に設けられるものである。後者の形態
は、消費電力およびシリコンの占有面積の点から特に重
要である。パラレルアクセスメモリの場合、必要なセン
スアンプの数は、パラレルに読み出されるメモリセルの
数に等しい。市販のメモリの場合、個数は８、１６また
は３２である。バースト読み出し方式のメモリの場合
は、６４個である。
【００４８】最後に、本発明の範囲から逸脱しない限り
これまでに説明し図示したセンスアンプに対して修正や
変更を加えることは可能である。例えば、上述した電流
調整回路５２は、基準セル１１のドレイン端子電圧を調
整するために使用されるようにしてもよい。
【図面の簡単な説明】
【図１】メモリセルのドレイン電圧ＶD の変動に対する
メモリセルの出力特性ＩDS＝ｆ（ＶGS）の変化を示す図
である。
【図２】センスアンプの標準的な１つの回路図である。
【図３】ＮＯＲ論理ゲートの周知の回路図である。
【図４】各セルに１つのビットだけを含むメモリセルの
閾値電圧の分布を示す図である。
【図５】各セルに２つのビットを含むメモリセルの閾値
電圧の分布を示す図である。
【図６】異なる温度のときの電源電圧の変動に対するメ
モリセルのドレイン端子電圧の変動パターンを示す図で
ある。
【図７】本発明に係るセンスアンプのアレイブランチ部
の回路図である。
【図８】本発明に係るセンスアンプを用いて得られる電
源電圧の変動に対するメモリセルのドレイン端子電圧の
変動パターンを示す図である。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 少なくともメモリセル（６）を備える不
    揮発性メモリの読み出し回路（５０）であって、 第１の基準電位（ＶCC）に設定された第１の基準線
    （２）と、 前記メモリセル（６）に接続され、予め設定された動作
    電位で該メモリセル（６）の第１の端子をバイアスする
    バイアス部（１２）とを備え、さらに、 前記第１の基準線（２）に接続され、温度および前記第
    １の基準電位（ＶCC）が変動しても安定したバイアス電
    流（ＩP ）を前記バイアス部（１２）へ供給する調整手
    段（５２）を備えることを特徴とする読み出し回路。
  2. 【請求項２】 請求項１に記載の読み出し回路におい
    て、前記調整手段（５２）は、前記温度および前記第１
    の基準電位（ＶCC）が変動しても安定した基準電流（Ｉ
    REF ）を出力に供給する電流発生手段（５７，５８）を
    備えることを特徴とする読み出し回路。
  3. 【請求項３】 請求項２に記載の読み出し回路におい
    て、前記調整手段（５２）は、さらに、前記電流発生手
    段（５７，５８）と前記バイアス部（１２）との間に配
    置され、前記第１の電位（ＶCC）および前記温度の変動
    によって生じる前記基準電流（ＩREF ）の残留変動を制
    限するための安定化手段（５５）を備えることを特徴と
    する読み出し回路。
  4. 【請求項４】 請求項３に記載の読み出し回路におい
    て、前記調整手段（５２）は、さらに、前記安定化手段
    （５５）と前記バイアス部（１２）との間に配置された
    カレントミラー（５６）を備えることを特徴とする読み
    出し回路。
  5. 【請求項５】 請求項１〜４のいずれか１項に記載の読
    み出し回路において、前記調整手段（５２）は、さら
    に、前記バイアス部（１２）と前記第１の基準電位（Ｖ
    CC）より低い第２の基準電位（ＶGND ）に設定された第
    ２の基準線（３）との間に配置され、且つ、前記バイア
    ス部（１２）に接続された第１の端子、前記第２の基準
    線（３）に接続された第２の端子、および、前記第１の
    基準線（２）に接続された制御端子を有する第１のトラ
    ンジスタ（７０）を備えることを特徴とする読み出し回
    路。
  6. 【請求項６】 請求項１〜５のいずれか１項に記載の読
    み出し回路において、前記バイアス部（１２）は、第１
    の帰還カスコード構造（１４，２０）を備えることを特
    徴とする読み出し回路。
  7. 【請求項７】 請求項６に記載の読み出し回路におい
    て、前記第１の帰還カスコード構造（１４，２０）は、
    前記第１の基準線（２）に接続された第１の端子、前記
    メモリセル（６）の第１の端子に接続され第２の端子、
    および、制御端子を有する第２のトランジスタ（１４）
    と、前記バイアス電流（ＩP ）を受け取り、前記第２の
    トランジスタ（１４）の第２の端子に接続された入力端
    子、および、前記第２のトランジスタ（１４）の制御端
    子に接続された出力端子を有する第１の帰還手段（２
    ０）とを備えることを特徴とする読み出し回路。
  8. 【請求項８】 請求項７に記載の読み出し回路におい
    て、前記第１の帰還手段は、第１の論理ゲート手段（２
    ０）を備えることを特徴とする読み出し回路。
  9. 【請求項９】 請求項２に記載の読み出し回路におい
    て、前記電流発生手段（５７，５８）は、前記基準電流
    （ＩREF ）を供給する第１の端子、前記第１の基準電位
    （ＶCC）より低い第２の基準電位（ＶGND ）に設定され
    た第２の基準線（３）に接続され第２の端子、および、
    前記温度および前記第１の基準電位（Ｖ CC）が変動して
    も実質的に安定した第３の基準電位（ＶREF ）を受け取
    る制御端子を有する第３のトランジスタ（５８）を備え
    ることを特徴とする読み出し回路。
  10. 【請求項１０】 請求項９に記載の読み出し回路におい
    て、前記第３のトランジスタ（５８）は、前記メモリセ
    ル（６）の作製に利用される技術で許容される最小のチ
    ャネル長およびチャネル幅よりも大きいチャネル長およ
    びチャネル幅を有するサイズとされることを特徴とする
    読み出し回路。
  11. 【請求項１１】 請求項９または１０のいずれかに記載
    の読み出し回路において、前記電流調整手段（５７，５
    ８）は、さらに、前記第３の基準電位（ＶRE F ）を供給
    する電圧発生手段（５７）を備えることを特徴とする読
    み出し回路。
  12. 【請求項１２】 請求項１１に記載の読み出し回路にお
    いて、前記電圧発生手段（５７）は、バアンドギャップ
    電圧発生器を備えることを特徴とする読み出し回路。
  13. 【請求項１３】 請求項３に記載の読み出し回路におい
    て、前記安定化手段（５５）は、第２の帰還カスコード
    構造（６２，６４）を備えることを特徴とする読み出し
    回路。
  14. 【請求項１４】 請求項１３に記載の読み出し回路にお
    いて、前記第２の帰還カスコード構造（６２，６４）
    は、前記第１の基準線（２）に接続された第１の端子、
    前記電流発生手段（５７，５８）の出力端子に接続され
    た第２の端子、および、制御端子を有する第４のトラン
    ジスタ（６２）と、前記第４のトランジスタ（６２）の
    第２の端子に接続された入力端子、および、前記第４の
    トランジスタ（６２）の制御端子に接続された出力端子
    を有する第２の帰還手段（６４）とを備えることを特徴
    とする読み出し回路。
  15. 【請求項１５】 請求項１４に記載の読み出し回路にお
    いて、前記第２の帰還手段は、第２の論理ゲート手段
    （６４）を備えることを特徴とする読み出し回路。
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