JP2003085966A - 磁気メモリ装置の読み出し回路 - Google Patents
磁気メモリ装置の読み出し回路Info
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- JP2003085966A JP2003085966A JP2001271767A JP2001271767A JP2003085966A JP 2003085966 A JP2003085966 A JP 2003085966A JP 2001271767 A JP2001271767 A JP 2001271767A JP 2001271767 A JP2001271767 A JP 2001271767A JP 2003085966 A JP2003085966 A JP 2003085966A
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Abstract
(57)【要約】
【課題】磁気抵抗素子をメモリ素子として用いる磁気メ
モリ装置に適し、回路規模を小さくでき、かつ、寄生容
量の影響を受けにくい読み出し回路を提供する。 【解決手段】参照セル５０と、参照セル５０にソースが
接続されバイアス電圧Ｖ biasがゲートに印加されるトラ
ンジスタ５１と、磁気抵抗素子１１にソースが接続され
バイアス電圧Ｖbiasがゲートに印加されるトランジスタ
５２とを設ける。参照セル５０を流れる電流を参照電流
ＩREFとし、磁気抵抗素子１１を流れる電流をセル電流
ＩMTJとして、トランジスタ５３，５４からなるカレン
トミラー回路により、参照電流ＩREFとセル電流ＩMTJと
の差電流に応じた電圧を出力端子５５に発生させる。
モリ装置に適し、回路規模を小さくでき、かつ、寄生容
量の影響を受けにくい読み出し回路を提供する。 【解決手段】参照セル５０と、参照セル５０にソースが
接続されバイアス電圧Ｖ biasがゲートに印加されるトラ
ンジスタ５１と、磁気抵抗素子１１にソースが接続され
バイアス電圧Ｖbiasがゲートに印加されるトランジスタ
５２とを設ける。参照セル５０を流れる電流を参照電流
ＩREFとし、磁気抵抗素子１１を流れる電流をセル電流
ＩMTJとして、トランジスタ５３，５４からなるカレン
トミラー回路により、参照電流ＩREFとセル電流ＩMTJと
の差電流に応じた電圧を出力端子５５に発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ装
置の読み出し回路に関し、特に、磁気抵抗素子を用いた
メモリセルを有する磁気メモリ装置に適した読み出し回
路に関する。
置の読み出し回路に関し、特に、磁気抵抗素子を用いた
メモリセルを有する磁気メモリ装置に適した読み出し回
路に関する。
【０００２】
【従来の技術】強磁性体などの磁性体において、その磁
化の方向や磁化の有無などによってその電気抵抗が変化
する磁気抵抗効果が知られており、そのときの電気抵抗
値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance
Ratio）という。磁気抵抗比が大きい材料としては、巨
大磁気抵抗（ＧＭＲ；Giant Magneto-Rsistance）材料
や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resista
nce）材料があり、これらは一般に、金属、合金、複合
酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。また一般に、強磁性体は、外部から印加された磁場
によってその強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）、と
いう特性を有している。
化の方向や磁化の有無などによってその電気抵抗が変化
する磁気抵抗効果が知られており、そのときの電気抵抗
値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance
Ratio）という。磁気抵抗比が大きい材料としては、巨
大磁気抵抗（ＧＭＲ；Giant Magneto-Rsistance）材料
や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resista
nce）材料があり、これらは一般に、金属、合金、複合
酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。また一般に、強磁性体は、外部から印加された磁場
によってその強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）、と
いう特性を有している。
【０００３】そこで、磁気抵抗材料として強磁性体を用
いてその強磁性体の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダム
アクセスメモリ）；Magnetic Random Access Memory）
と呼ばれている。
いてその強磁性体の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダム
アクセスメモリ）；Magnetic Random Access Memory）
と呼ばれている。
【０００４】近年、開発が進められているＭＲＡＭの多
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を検出することにより、記憶した情報を読み出
す方式を採用している。また、書込み用配線に電流を流
して誘起される磁場により強磁性体メモリセルの磁化方
向を変化させることで、メモリセルに情報を書き込み、
また、その情報を書き換えることができる。
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を検出することにより、記憶した情報を読み出
す方式を採用している。また、書込み用配線に電流を流
して誘起される磁場により強磁性体メモリセルの磁化方
向を変化させることで、メモリセルに情報を書き込み、
また、その情報を書き換えることができる。
【０００５】ＭＲＡＭのメモリセルとしては、トンネル
絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁
膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁
気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あ
るいはＭＴＪ；Magnetic TunnelJunction）が、高い磁
気抵抗変化率（ＭＲ比）を備えており、もっとも実用化
に近いデバイスとして期待されている。このようなメモ
リセルとして、従来、２つの面内磁化膜の間にトンネル
絶縁膜を挟み込んだ構成のものが検討されていた。しか
しながら、面内磁化膜を使用したメモリセルの場合、メ
モリセルの微小化に伴って、ＭＲ比が低下し、必要な書
き込み電流が増加し、また、動作点（メモリセルの磁気
特性を示すヒステリシスループ）の移動が起こるなど
の、解決すべき課題があることが分かっている。これに
対し、本願出願人は、特開平１１−２１３６５０号公報
において、２枚の垂直磁化膜の間にトンネル絶縁膜であ
る非磁性層を挟み込んだ構成のものを提案した。垂直磁
化膜を使用することにより、メモリセルを微小化した場
合であっても、ＭＲ比の低下や書き込み電流の増加が抑
えられ、また、ヒステリシスループにおけるシフトも抑
えられ、優れた特性を有するメモリセルが得られるよう
になる。
絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁
膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁
気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あ
るいはＭＴＪ；Magnetic TunnelJunction）が、高い磁
気抵抗変化率（ＭＲ比）を備えており、もっとも実用化
に近いデバイスとして期待されている。このようなメモ
リセルとして、従来、２つの面内磁化膜の間にトンネル
絶縁膜を挟み込んだ構成のものが検討されていた。しか
しながら、面内磁化膜を使用したメモリセルの場合、メ
モリセルの微小化に伴って、ＭＲ比が低下し、必要な書
き込み電流が増加し、また、動作点（メモリセルの磁気
特性を示すヒステリシスループ）の移動が起こるなど
の、解決すべき課題があることが分かっている。これに
対し、本願出願人は、特開平１１−２１３６５０号公報
において、２枚の垂直磁化膜の間にトンネル絶縁膜であ
る非磁性層を挟み込んだ構成のものを提案した。垂直磁
化膜を使用することにより、メモリセルを微小化した場
合であっても、ＭＲ比の低下や書き込み電流の増加が抑
えられ、また、ヒステリシスループにおけるシフトも抑
えられ、優れた特性を有するメモリセルが得られるよう
になる。
【０００６】図４は、ＭＲＡＭのメモリセルアレイの構
成の一例を示す回路図である。
成の一例を示す回路図である。
【０００７】１個のメモリセルは、可変抵抗として表現
された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素
子１１に一端が接続するスイッチ素子１２とを備えてい
る。スイッチ素子１２は、典型的にはＭＯＳ(Metal-Oxi
de-Semiconductor)電界効果トランジスタによって構成
されており、その他端は接地されている。このようなメ
モリセルが複数個、２次元にマトリクス状に配置するこ
とにより、メモリセルアレイを構成している。ここで図
示横方向の並びを行、縦方向の並びを列と呼ぶことにす
ると、図示したものでは、メモリセルアレイにおける３
行×３列分の領域が示されている。各行ごとに行方向に
延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに
列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられてい
る。各メモリセルにおいて、磁気抵抗素子１１の一端は
対応する行のビット線に接続し、スイッチ素子１２のゲ
ートは対応する列のワード線に接続する。
された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素
子１１に一端が接続するスイッチ素子１２とを備えてい
る。スイッチ素子１２は、典型的にはＭＯＳ(Metal-Oxi
de-Semiconductor)電界効果トランジスタによって構成
されており、その他端は接地されている。このようなメ
モリセルが複数個、２次元にマトリクス状に配置するこ
とにより、メモリセルアレイを構成している。ここで図
示横方向の並びを行、縦方向の並びを列と呼ぶことにす
ると、図示したものでは、メモリセルアレイにおける３
行×３列分の領域が示されている。各行ごとに行方向に
延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに
列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられてい
る。各メモリセルにおいて、磁気抵抗素子１１の一端は
対応する行のビット線に接続し、スイッチ素子１２のゲ
ートは対応する列のワード線に接続する。
【０００８】図示破線で示すのは、各メモリセルへのデ
ータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷ
Ｌ３であり、この書き込み線は、列ごとに設けられてい
る。図示した例では書き込み線ＷＷＬ１〜ＷＷＬ３は列
の他端で折り返す構成となっており、列ごとに設けられ
た書き込み回路１３により、所定の書き込み電流が流さ
れるようになっている。各書き込み回路１３には、電源
回路１４から、書き込み電流を生成するための電流が供
給される。
ータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷ
Ｌ３であり、この書き込み線は、列ごとに設けられてい
る。図示した例では書き込み線ＷＷＬ１〜ＷＷＬ３は列
の他端で折り返す構成となっており、列ごとに設けられ
た書き込み回路１３により、所定の書き込み電流が流さ
れるようになっている。各書き込み回路１３には、電源
回路１４から、書き込み電流を生成するための電流が供
給される。
【０００９】図５は、メモリセルの構成の一例を示す断
面図である。図では、列方向に並ぶ２個のメモリセルが
示されている。
面図である。図では、列方向に並ぶ２個のメモリセルが
示されている。
【００１０】半導体基板３０上に素子分離領域３１が形
成されるとともに、スイッチ素子１２のドレイン領域３
２及びソース領域３３が設けられ、ドレイン領域３２及
びソース領域３３に挟まれた領域において、ゲート絶縁
膜３４を介して、スイッチ素子１２のゲート電極を兼ね
るワード線３５（図４におけるワード線ＷＬ１〜ＷＬ３
に対応）が形成されている。図示した例では、２個のス
イッチ素子１２がソース領域３３を兼用する形態となっ
ており、このようなスイッチ素子１２を覆うように、層
間絶縁膜３６，３７及び３８がこの順で設けられてい
る。層間絶縁膜３８は、特に薄く形成されている。ソー
ス領域３３は、プラグ３９を介して、層間絶縁膜３６上
に形成された接地線４０に接続し、ドレイン領域３２
は、プラグ４１を介して、層間絶縁膜３８上に形成され
た磁気抵抗素子１１に下面に接続している。磁気抵抗素
子１１は、図示した例では、特開平１１−２１３６５０
号公報に記載されたような、２層の垂直磁化膜の間に非
磁性層であるトンネル絶縁膜を挟持した構成のものであ
る。また、層間絶縁膜３８の下には、層間絶縁膜３７に
彫り込まれるように、書き込み線４２（図４における書
き込み線ＷＷＬ１〜ＷＷＬ３に対応）が形成されてい
る。隣接する磁気抵抗素子１１間の領域を埋めるように
層間絶縁膜４３が形成されており、磁気抵抗素子１１の
上面は、層間絶縁膜４３上に形成されて図示左右方向に
延びるビット線４４（図４におけるビット線ＢＬ１〜Ｂ
Ｌ３に対応）に接続している。さらに、層間絶縁膜４３
やビット線４４を覆うように、保護膜を兼ねる層間絶縁
膜４５が形成されている。
成されるとともに、スイッチ素子１２のドレイン領域３
２及びソース領域３３が設けられ、ドレイン領域３２及
びソース領域３３に挟まれた領域において、ゲート絶縁
膜３４を介して、スイッチ素子１２のゲート電極を兼ね
るワード線３５（図４におけるワード線ＷＬ１〜ＷＬ３
に対応）が形成されている。図示した例では、２個のス
イッチ素子１２がソース領域３３を兼用する形態となっ
ており、このようなスイッチ素子１２を覆うように、層
間絶縁膜３６，３７及び３８がこの順で設けられてい
る。層間絶縁膜３８は、特に薄く形成されている。ソー
ス領域３３は、プラグ３９を介して、層間絶縁膜３６上
に形成された接地線４０に接続し、ドレイン領域３２
は、プラグ４１を介して、層間絶縁膜３８上に形成され
た磁気抵抗素子１１に下面に接続している。磁気抵抗素
子１１は、図示した例では、特開平１１−２１３６５０
号公報に記載されたような、２層の垂直磁化膜の間に非
磁性層であるトンネル絶縁膜を挟持した構成のものであ
る。また、層間絶縁膜３８の下には、層間絶縁膜３７に
彫り込まれるように、書き込み線４２（図４における書
き込み線ＷＷＬ１〜ＷＷＬ３に対応）が形成されてい
る。隣接する磁気抵抗素子１１間の領域を埋めるように
層間絶縁膜４３が形成されており、磁気抵抗素子１１の
上面は、層間絶縁膜４３上に形成されて図示左右方向に
延びるビット線４４（図４におけるビット線ＢＬ１〜Ｂ
Ｌ３に対応）に接続している。さらに、層間絶縁膜４３
やビット線４４を覆うように、保護膜を兼ねる層間絶縁
膜４５が形成されている。
【００１１】図４に示したメモリセルアレイにおけるメ
モリセルへのデータの書き込みは、データを書き込もう
とするメモリセル（選択されたメモリセル）が属する列
の書き込み線に、書き込み値（“０”または“１”）に
応じた極性の書き込み電流を流して書き込み磁界を発生
するとともに、そのメモリセルが属する行のビット線に
アシスト電流を流してアシスト磁界を発生させ、書き込
み磁界とアシスト磁界との和磁界によって、選択された
メモリセルのみにデータが書き込まれるようにして行わ
れる。選択された行のビット線にアシスト電流を流すた
めに、各ビット線の一端には、電源回路１４とそのビッ
ト線を接続するためのスイッチ素子１５が設けられ、他
端には、その他端でビット線を接地するためのスイッチ
素子１６が設けられている。スイッチ素子１５，１６
は、典型的には、ＭＯＳ電界効果トランジスタによって
構成される。
モリセルへのデータの書き込みは、データを書き込もう
とするメモリセル（選択されたメモリセル）が属する列
の書き込み線に、書き込み値（“０”または“１”）に
応じた極性の書き込み電流を流して書き込み磁界を発生
するとともに、そのメモリセルが属する行のビット線に
アシスト電流を流してアシスト磁界を発生させ、書き込
み磁界とアシスト磁界との和磁界によって、選択された
メモリセルのみにデータが書き込まれるようにして行わ
れる。選択された行のビット線にアシスト電流を流すた
めに、各ビット線の一端には、電源回路１４とそのビッ
ト線を接続するためのスイッチ素子１５が設けられ、他
端には、その他端でビット線を接地するためのスイッチ
素子１６が設けられている。スイッチ素子１５，１６
は、典型的には、ＭＯＳ電界効果トランジスタによって
構成される。
【００１２】このようなメモリセルアレイにおいて、各
ビット線ＢＬ１〜ＢＬ３の一端には、読み出し回路２０
が設けられている。読み出し回路２０は、ワード線ＷＬ
１〜ＷＬ３によって選択された列のメモリセルからその
メモリセルに書き込まれたデータを読み出すものであ
る。具体的には、スイッチ素子１５，１６の全てをオフ
状態とし、ワード線によって特定の列のスイッチ素子１
２をオン状態とし、読み出し回路２０側から対象とする
メモリセルの磁気抵抗素子１１の抵抗値を読み出し、そ
の結果に基づいて“０”及び“１”のいずれが記録され
ているかを判定する。この場合、磁気抵抗素子１１の抵
抗値の絶対値を測定するのではなく、たとえば読み出し
回路２０内に参照セルを設け、その参照セルと磁気抵抗
素子１１の抵抗との大小を比較して“０”及び“１”の
いずれであるかを判定する。参照セルには、磁気抵抗素
子１１において記録値が“０”のときの抵抗値と記録値
が“１”であるときの抵抗値との中間となる抵抗値が設
定されるようにする。そして、参照セルと磁気抵抗素子
１１の双方に所定電流を流し、そのときに参照セル及び
磁気抵抗素子１１の双方の両端に発生する電圧を検出
し、両者の電圧を比較することによって、参照セルの抵
抗値の方が大きいか、磁気抵抗素子１１の抵抗値の方が
大きいかを判定し、磁気抵抗素子１１に記録されたデー
タを判別する。
ビット線ＢＬ１〜ＢＬ３の一端には、読み出し回路２０
が設けられている。読み出し回路２０は、ワード線ＷＬ
１〜ＷＬ３によって選択された列のメモリセルからその
メモリセルに書き込まれたデータを読み出すものであ
る。具体的には、スイッチ素子１５，１６の全てをオフ
状態とし、ワード線によって特定の列のスイッチ素子１
２をオン状態とし、読み出し回路２０側から対象とする
メモリセルの磁気抵抗素子１１の抵抗値を読み出し、そ
の結果に基づいて“０”及び“１”のいずれが記録され
ているかを判定する。この場合、磁気抵抗素子１１の抵
抗値の絶対値を測定するのではなく、たとえば読み出し
回路２０内に参照セルを設け、その参照セルと磁気抵抗
素子１１の抵抗との大小を比較して“０”及び“１”の
いずれであるかを判定する。参照セルには、磁気抵抗素
子１１において記録値が“０”のときの抵抗値と記録値
が“１”であるときの抵抗値との中間となる抵抗値が設
定されるようにする。そして、参照セルと磁気抵抗素子
１１の双方に所定電流を流し、そのときに参照セル及び
磁気抵抗素子１１の双方の両端に発生する電圧を検出
し、両者の電圧を比較することによって、参照セルの抵
抗値の方が大きいか、磁気抵抗素子１１の抵抗値の方が
大きいかを判定し、磁気抵抗素子１１に記録されたデー
タを判別する。
【００１３】そのような読み出し回路として、例えば、
米国特許第６２０５０７３号明細書に記載されたものが
ある。この読み出し回路では、参照セルを流れる電流を
電圧値に変換し、また、磁気抵抗素子１１を流れる電流
を電圧値に変換し、両方の電圧値の大小をコンパレータ
で判別することにより、磁気抵抗素子１１に記録された
データを読み出すようにしている。
米国特許第６２０５０７３号明細書に記載されたものが
ある。この読み出し回路では、参照セルを流れる電流を
電圧値に変換し、また、磁気抵抗素子１１を流れる電流
を電圧値に変換し、両方の電圧値の大小をコンパレータ
で判別することにより、磁気抵抗素子１１に記録された
データを読み出すようにしている。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の読み出し回路では、電流−電圧（Ｉ−Ｖ）変換
を参照セル側及び磁気抵抗素子側の両方で行っているの
で回路規模が大きくなりがちである。
た従来の読み出し回路では、電流−電圧（Ｉ−Ｖ）変換
を参照セル側及び磁気抵抗素子側の両方で行っているの
で回路規模が大きくなりがちである。
【００１５】そこで本発明の目的は、磁気抵抗素子をメ
モリ素子として用いる磁気メモリ装置に適し、回路規模
を小さくでき、かつ、寄生容量の影響を受けにくい読み
出し回路を提供することにある。
モリ素子として用いる磁気メモリ装置に適し、回路規模
を小さくでき、かつ、寄生容量の影響を受けにくい読み
出し回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明の磁気メモリ装置
の読み出し回路は、磁気抵抗素子を有するメモリセルを
備えた磁気メモリ装置において、メモリセルに記録され
た情報を読み出す読み出し回路であって、参照セルと、
参照セルに所定の電圧を印加する第１の電圧印加手段
と、磁気抵抗素子に対して参照セルと同じ所定の電圧を
印加する第２の電圧印加手段と、第１の電圧印加手段に
よってその所定の電圧が印加されたことにより参照セル
を流れる電流を参照電流とし、第２の電圧印加手段によ
ってその所定の電圧が印加されたことにより磁気抵抗素
子を流れる電流をセル電流として、参照電流とセル電流
との差電流に応じて電圧を発生する検出手段と、を有す
る。
の読み出し回路は、磁気抵抗素子を有するメモリセルを
備えた磁気メモリ装置において、メモリセルに記録され
た情報を読み出す読み出し回路であって、参照セルと、
参照セルに所定の電圧を印加する第１の電圧印加手段
と、磁気抵抗素子に対して参照セルと同じ所定の電圧を
印加する第２の電圧印加手段と、第１の電圧印加手段に
よってその所定の電圧が印加されたことにより参照セル
を流れる電流を参照電流とし、第２の電圧印加手段によ
ってその所定の電圧が印加されたことにより磁気抵抗素
子を流れる電流をセル電流として、参照電流とセル電流
との差電流に応じて電圧を発生する検出手段と、を有す
る。
【００１７】換言すれば、本発明は、磁気抵抗素子を有
するメモリセルに記録された情報を読み出す磁気メモリ
装置の読み出し回路において、参照セルに一つの電流供
給端子が接続され、前記メモリセルに別の電流供給端子
が接続された電流ミラー回路を有し、前記参照セルを流
れる参照電流と選択されたメモリセルの磁気抵抗素子を
流れるセル電流との差電流を検出することにより情報を
読み出すことを特徴とするものである。そして、検出端
子が前記別の電流供給端子側に設けられ、前記参照セル
に流れる参照電流のミラー電流と、前記セル電流との差
電流を検出するようにすることも好ましいものである。
或いは、検出端子が前記一つの電流供給端子側に設けら
れ、前記参照セルに流れる参照電流と、前記選択された
メモリセルの磁気抵抗素子に流れるセル電流のミラー電
流との差電流を検出することも好ましいものである。更
に、前記電流ミラー回路は、トランジスタを介して前記
参照セル及び前記メモリセルに接続されていて、前記ト
ランジスタのゲート電圧を演算増幅器で制御することも
好ましいものである。
するメモリセルに記録された情報を読み出す磁気メモリ
装置の読み出し回路において、参照セルに一つの電流供
給端子が接続され、前記メモリセルに別の電流供給端子
が接続された電流ミラー回路を有し、前記参照セルを流
れる参照電流と選択されたメモリセルの磁気抵抗素子を
流れるセル電流との差電流を検出することにより情報を
読み出すことを特徴とするものである。そして、検出端
子が前記別の電流供給端子側に設けられ、前記参照セル
に流れる参照電流のミラー電流と、前記セル電流との差
電流を検出するようにすることも好ましいものである。
或いは、検出端子が前記一つの電流供給端子側に設けら
れ、前記参照セルに流れる参照電流と、前記選択された
メモリセルの磁気抵抗素子に流れるセル電流のミラー電
流との差電流を検出することも好ましいものである。更
に、前記電流ミラー回路は、トランジスタを介して前記
参照セル及び前記メモリセルに接続されていて、前記ト
ランジスタのゲート電圧を演算増幅器で制御することも
好ましいものである。
【００１８】すなわち本発明では、参照セルを流れる電
流（参照電流）とメモリセルアレイ中の選択された磁気
抵抗素子を流れる電流（セル電流）との差電流を検出し
てこれを電流−電圧変換し、変換された電圧に基づいて
磁気抵抗素子（メモリ素子）に記録されたデータを判別
する。具体的には、参照セル及び磁気抵抗素子にほぼ同
一の電圧を印加し、そのときの参照セルの電流（参照電
流）と磁気抵抗素子の電流（セル電流）の一方をカレン
トミラー回路の電流検出端子を流れる電流とし、他方を
カレントミラー回路の電流出力端子に流れるようにする
ことにより、参照電流とセル電流の大小関係に応じた電
圧出力が得られるようにしている。
流（参照電流）とメモリセルアレイ中の選択された磁気
抵抗素子を流れる電流（セル電流）との差電流を検出し
てこれを電流−電圧変換し、変換された電圧に基づいて
磁気抵抗素子（メモリ素子）に記録されたデータを判別
する。具体的には、参照セル及び磁気抵抗素子にほぼ同
一の電圧を印加し、そのときの参照セルの電流（参照電
流）と磁気抵抗素子の電流（セル電流）の一方をカレン
トミラー回路の電流検出端子を流れる電流とし、他方を
カレントミラー回路の電流出力端子に流れるようにする
ことにより、参照電流とセル電流の大小関係に応じた電
圧出力が得られるようにしている。
【００１９】このような構成では、参照電流側及びセル
電流側の両方で電流−電圧変換を行う従来の構成に比
べ、回路規模を小さくすることができる。また、本発明
の構成では、磁気抵抗素子にほぼ一定の電圧を加えてそ
の際のセル電流を検出する構成であるため、回路におい
て電圧が大きく変動する部分が少なく、寄生容量があっ
たとしてもその充放電が起こりにくいので、寄生容量の
影響を軽減することができ、高速での読み出し動作が可
能となる。
電流側の両方で電流−電圧変換を行う従来の構成に比
べ、回路規模を小さくすることができる。また、本発明
の構成では、磁気抵抗素子にほぼ一定の電圧を加えてそ
の際のセル電流を検出する構成であるため、回路におい
て電圧が大きく変動する部分が少なく、寄生容量があっ
たとしてもその充放電が起こりにくいので、寄生容量の
影響を軽減することができ、高速での読み出し動作が可
能となる。
【００２０】
【発明の実施の形態】次に、本発明の好ましい実施の形
態について、図面を参照して説明する。図１は本発明の
実施の一形態の読み出し回路の構成を示す回路図であ
る。ここでは、図４に示した構成においてメモリセルア
レイの１行分のメモリセルからビット線４４を介してデ
ータを読み出す読み出し回路２０として、本実施の形態
の読み出し回路を説明する。
態について、図面を参照して説明する。図１は本発明の
実施の一形態の読み出し回路の構成を示す回路図であ
る。ここでは、図４に示した構成においてメモリセルア
レイの１行分のメモリセルからビット線４４を介してデ
ータを読み出す読み出し回路２０として、本実施の形態
の読み出し回路を説明する。
【００２１】この読み出し回路には、参照セル５０が設
けられている。参照セル５０は、磁気抵抗素子１１にお
いて記録値が“０”のときの抵抗値と記録値が“１”で
あるときの抵抗値との中間となる抵抗値を有するもので
ある。例えば、メモリセルの各磁気抵抗素子１１と同一
プロセスで参照用の磁気抵抗素子を４個形成し、このう
ち２個を直列に接続して一方に“１”を他方に“０”を
記録し、残りの２個も直列に接続して一方に“１”を他
方に“０”を記録し、このように直列接続されたものを
相互に並列に接続することによって、ここで使用できる
参照セル５０を得ることができる。参照セル５０の一端
には、ＮチャネルＭＯＳ電界効果トランジスタ５１のソ
ースが接続しており、参照セル５０の他端は接地してい
る。
けられている。参照セル５０は、磁気抵抗素子１１にお
いて記録値が“０”のときの抵抗値と記録値が“１”で
あるときの抵抗値との中間となる抵抗値を有するもので
ある。例えば、メモリセルの各磁気抵抗素子１１と同一
プロセスで参照用の磁気抵抗素子を４個形成し、このう
ち２個を直列に接続して一方に“１”を他方に“０”を
記録し、残りの２個も直列に接続して一方に“１”を他
方に“０”を記録し、このように直列接続されたものを
相互に並列に接続することによって、ここで使用できる
参照セル５０を得ることができる。参照セル５０の一端
には、ＮチャネルＭＯＳ電界効果トランジスタ５１のソ
ースが接続しており、参照セル５０の他端は接地してい
る。
【００２２】ところでメモリセルアレイのビット線４４
には、複数のメモリセルが接続しており、各メモリセル
において、磁気抵抗素子１１の一端がビット線４４に接
続し、磁気抵抗素子１１の他端とスイッチ素子１２の一
端が相互に接続し、スイッチ素子１２の他端が接地され
ている。このようなビット線４４に、この読み出し回路
に設けられたもう１つのＮチャネルＭＯＳ電界効果トラ
ンジスタ５２のソースが接続している。Ｎチャネルトラ
ンジスタ５１，５２は同一の電気的特性を有しており、
これらのＮチャネルトランジスタ５１，５２のゲートに
は、同一の所定のバイアス電圧Ｖbiasが印加されてい
る。
には、複数のメモリセルが接続しており、各メモリセル
において、磁気抵抗素子１１の一端がビット線４４に接
続し、磁気抵抗素子１１の他端とスイッチ素子１２の一
端が相互に接続し、スイッチ素子１２の他端が接地され
ている。このようなビット線４４に、この読み出し回路
に設けられたもう１つのＮチャネルＭＯＳ電界効果トラ
ンジスタ５２のソースが接続している。Ｎチャネルトラ
ンジスタ５１，５２は同一の電気的特性を有しており、
これらのＮチャネルトランジスタ５１，５２のゲートに
は、同一の所定のバイアス電圧Ｖbiasが印加されてい
る。
【００２３】この実施の形態において、磁気抵抗素子１
１としては、２層の強磁性体層間に非磁性層を挟み込ん
だものであって、強磁性体層における磁化の方向に応じ
て二値の情報を記録し、記録された情報に応じて電気抵
抗値が変化するものが使用される。特に、非磁性層がト
ンネル絶縁膜であるものが好ましく使用される。各強磁
性体層は、面内磁化膜であってもよいが、垂直磁化膜で
あることが好ましい。
１としては、２層の強磁性体層間に非磁性層を挟み込ん
だものであって、強磁性体層における磁化の方向に応じ
て二値の情報を記録し、記録された情報に応じて電気抵
抗値が変化するものが使用される。特に、非磁性層がト
ンネル絶縁膜であるものが好ましく使用される。各強磁
性体層は、面内磁化膜であってもよいが、垂直磁化膜で
あることが好ましい。
【００２４】トランジスタ５１のドレインには、Ｐチャ
ネルＭＯＳ電界効果トランジスタ５３のドレインが接続
し、トランジスタ５２のドレインには、もう１つのＰチ
ャネルＭＯＳ電界効果トランジスタ５４のドレインが接
続している。これらＰチャネルトランジスタ５３，５４
のソースは、電源Ｖccに接続している。また、Ｐチャネ
ルトランジスタ５３，５４のゲートは、相互に接続する
とともに、Ｐチャネルトランジスタ５３のドレインに接
続している。Ｐチャネルトランジスタ５３及び５４は、
同一の電気的特性を有するものであって、カレントミラ
ー回路を構成している。このカレントミラー回路におい
ては、Ｐチャネルトランジスタ５３のドレインが電流検
出端子となり、Ｐチャネルトランジスタ５４のドレイン
が電流出力端子となる。Ｐチャネルトランジスタ５４の
ドレインから、この読み出し回路の出力端子５５が引き
出されている。
ネルＭＯＳ電界効果トランジスタ５３のドレインが接続
し、トランジスタ５２のドレインには、もう１つのＰチ
ャネルＭＯＳ電界効果トランジスタ５４のドレインが接
続している。これらＰチャネルトランジスタ５３，５４
のソースは、電源Ｖccに接続している。また、Ｐチャネ
ルトランジスタ５３，５４のゲートは、相互に接続する
とともに、Ｐチャネルトランジスタ５３のドレインに接
続している。Ｐチャネルトランジスタ５３及び５４は、
同一の電気的特性を有するものであって、カレントミラ
ー回路を構成している。このカレントミラー回路におい
ては、Ｐチャネルトランジスタ５３のドレインが電流検
出端子となり、Ｐチャネルトランジスタ５４のドレイン
が電流出力端子となる。Ｐチャネルトランジスタ５４の
ドレインから、この読み出し回路の出力端子５５が引き
出されている。
【００２５】次に、この読み出し回路の動作を説明す
る。ここで、ビット線４４につながるメモリセルのうち
１つのメモリセルにおいてスイッチ素子１２がオン状態
となり、そのオン状態のメモリセルの磁気抵抗素子１１
に記録されたデータを読み出すものとする。そこで、そ
の磁気抵抗素子１１を流れるセル電流をＩMTJと表し、
参照セル５０を流れる参照電流をＩREFと表すことにす
る。また、参照セル５０の抵抗値をＲREFで表し、磁気
抵抗素子１１の抵抗値をＲMTJと表す。
る。ここで、ビット線４４につながるメモリセルのうち
１つのメモリセルにおいてスイッチ素子１２がオン状態
となり、そのオン状態のメモリセルの磁気抵抗素子１１
に記録されたデータを読み出すものとする。そこで、そ
の磁気抵抗素子１１を流れるセル電流をＩMTJと表し、
参照セル５０を流れる参照電流をＩREFと表すことにす
る。また、参照セル５０の抵抗値をＲREFで表し、磁気
抵抗素子１１の抵抗値をＲMTJと表す。
【００２６】Ｎチャネルトランジスタ５１，５２のゲー
トにはバイアス電圧Ｖbiasが印加されていることによ
り、これらトランジスタ５１，５２のしきい値電圧をＶ
thとすると、トランジスタ５１，５２のドレインの電位
は、それぞれ、Ｖbias−（Ｖth＋Ｖeff1）及びＶbias−
（Ｖth＋Ｖeff2）で表される。ここで、Ｖeff1及びＶef
f2は電流に応じて変化する部分であるが、実際には、
トにはバイアス電圧Ｖbiasが印加されていることによ
り、これらトランジスタ５１，５２のしきい値電圧をＶ
thとすると、トランジスタ５１，５２のドレインの電位
は、それぞれ、Ｖbias−（Ｖth＋Ｖeff1）及びＶbias−
（Ｖth＋Ｖeff2）で表される。ここで、Ｖeff1及びＶef
f2は電流に応じて変化する部分であるが、実際には、
【００２７】
【数１】
【００２８】と考えてよい。その結果、参照電流ＩREF
及びセル電流ＩMTJは、それぞれ、
及びセル電流ＩMTJは、それぞれ、
【００２９】
【数２】
【００３０】と表される。
【００３１】トランジスタ５３，５４によってカレント
ミラー回路が構成されていることから、適切な抵抗を介
して出力端子５５を適切な電圧源を接続した場合には、
参照電流ＩREFとセル電流ＩMTJとの差電流が出力端子５
５に流れることになる。この場合の差電流は、参照電流
ＩREFとセル電流ＩMTJとの大小関係に応じて、流れる方
向が反転するものである。ここでは、このような差電流
を出力端子５５から取り出すことはせずに、出力端子５
５をハイインピーダンスで受けてその電位を測ることと
する。すると、差電流に相当する電流は出力端子５５を
流れることはできず、その代わり、参照電流ＩREFとセ
ル電流ＩMTJのどちらが大きいかに応じて、出力端子５
５の電位は、電源電圧Ｖccに近い電位かそうでない電位
かのいずれかとなる。具体的には、参照電流ＩREFの方
がセル電流ＩMTJより大きい場合（参照セル５０の抵抗
値ＲREFの方が磁気抵抗素子１１の抵抗値ＲMTJより小さ
い場合）に、出力端子５５の電位は高いほうの電位、す
なわち電源電圧Vccに近いほうの電位となる。したがっ
て、図１に示す回路によれば、出力端子５５の電位をモ
ニタすることによって、メモリセルアレイ中の選択され
たメモリセルの磁気抵抗素子１１に記録された二値のデ
ータを電圧信号として読み出すことができる。
ミラー回路が構成されていることから、適切な抵抗を介
して出力端子５５を適切な電圧源を接続した場合には、
参照電流ＩREFとセル電流ＩMTJとの差電流が出力端子５
５に流れることになる。この場合の差電流は、参照電流
ＩREFとセル電流ＩMTJとの大小関係に応じて、流れる方
向が反転するものである。ここでは、このような差電流
を出力端子５５から取り出すことはせずに、出力端子５
５をハイインピーダンスで受けてその電位を測ることと
する。すると、差電流に相当する電流は出力端子５５を
流れることはできず、その代わり、参照電流ＩREFとセ
ル電流ＩMTJのどちらが大きいかに応じて、出力端子５
５の電位は、電源電圧Ｖccに近い電位かそうでない電位
かのいずれかとなる。具体的には、参照電流ＩREFの方
がセル電流ＩMTJより大きい場合（参照セル５０の抵抗
値ＲREFの方が磁気抵抗素子１１の抵抗値ＲMTJより小さ
い場合）に、出力端子５５の電位は高いほうの電位、す
なわち電源電圧Vccに近いほうの電位となる。したがっ
て、図１に示す回路によれば、出力端子５５の電位をモ
ニタすることによって、メモリセルアレイ中の選択され
たメモリセルの磁気抵抗素子１１に記録された二値のデ
ータを電圧信号として読み出すことができる。
【００３２】図１に示した回路は、参照電流とセル電流
との差電流の極性に応じた電圧値が得られるようになっ
ており、参照電流とセル電流の双方について電流−電圧
変換を行う場合に比べて回路規模を小さくすることがで
きる。特に、この回路構成では、精密な電圧比較を行う
ためのコンパレータが不要となっている。また、磁気抵
抗素子１１にほぼ一定の電圧（Ｖbias−（Ｖth＋
Ｖeff2））を加えてその際のセル電流を検出する構成で
あるため、回路において電圧が大きく変動する部分が少
なく、寄生容量があったとしてもその充放電が起こりに
くいので、寄生容量の影響を軽減することができる。
との差電流の極性に応じた電圧値が得られるようになっ
ており、参照電流とセル電流の双方について電流−電圧
変換を行う場合に比べて回路規模を小さくすることがで
きる。特に、この回路構成では、精密な電圧比較を行う
ためのコンパレータが不要となっている。また、磁気抵
抗素子１１にほぼ一定の電圧（Ｖbias−（Ｖth＋
Ｖeff2））を加えてその際のセル電流を検出する構成で
あるため、回路において電圧が大きく変動する部分が少
なく、寄生容量があったとしてもその充放電が起こりに
くいので、寄生容量の影響を軽減することができる。
【００３３】次に、本発明の第２の実施の形態につい
て、図２を用いて説明する。上述した第１の実施の形態
の読み出し回路の場合、Ｎチャネルトランジスタ５１，
５２の特性のばらつき、特にしきい値電圧のばらつきに
より、参照セル５０と磁気抵抗素子１１に印加される電
圧がばらつき、そのために磁気抵抗素子１１からのデー
タの読み出しマージンが小さくなるおそれがある。垂直
磁化膜を用いた磁気抵抗素子の場合はＭＲ比がおおきい
のでそれほどの問題とはならないが、面内磁化膜を用い
た磁気抵抗素子の場合、メモリセルの微小化とともにＭ
Ｒ比が小さくなるので、読み出しマージンが小さくなる
ことは、正常な読み出しを行う上での妨げとなりうる。
そこでこの第２の実施の形態では、トランジスタ５１，
５２の特性の差によらず、同一電圧が参照セル５０及び
磁気抵抗素子１１に印加される構成とした。
て、図２を用いて説明する。上述した第１の実施の形態
の読み出し回路の場合、Ｎチャネルトランジスタ５１，
５２の特性のばらつき、特にしきい値電圧のばらつきに
より、参照セル５０と磁気抵抗素子１１に印加される電
圧がばらつき、そのために磁気抵抗素子１１からのデー
タの読み出しマージンが小さくなるおそれがある。垂直
磁化膜を用いた磁気抵抗素子の場合はＭＲ比がおおきい
のでそれほどの問題とはならないが、面内磁化膜を用い
た磁気抵抗素子の場合、メモリセルの微小化とともにＭ
Ｒ比が小さくなるので、読み出しマージンが小さくなる
ことは、正常な読み出しを行う上での妨げとなりうる。
そこでこの第２の実施の形態では、トランジスタ５１，
５２の特性の差によらず、同一電圧が参照セル５０及び
磁気抵抗素子１１に印加される構成とした。
【００３４】図２に示すように、第２の実施の形態の読
み出し回路は、図１に示した第１の実施の形態の回路に
対し、演算増幅器（差動増幅器）５６，５７を付加した
構成のものである。図２において、図１に示したものと
同一の構成要素には、同一の参照符号が付与されてい
る。バイアス電圧Ｖbiasは、Ｎチャネルトランジスタ５
１，５２のゲートに印加される代わりに、演算増幅器５
６，５７の非反転入力端子に供給されている。演算増幅
器５６の出力端子はトランジスタ５１のゲートに接続
し、演算増幅器５７の出力端子はトランジスタ５２のゲ
ートに接続している。また、演算増幅器５６の反転入力
端子はトランジスタ５１のソースに接続し、演算増幅器
５７の反転入力端子はトランジスタ５２のソースに接続
している。
み出し回路は、図１に示した第１の実施の形態の回路に
対し、演算増幅器（差動増幅器）５６，５７を付加した
構成のものである。図２において、図１に示したものと
同一の構成要素には、同一の参照符号が付与されてい
る。バイアス電圧Ｖbiasは、Ｎチャネルトランジスタ５
１，５２のゲートに印加される代わりに、演算増幅器５
６，５７の非反転入力端子に供給されている。演算増幅
器５６の出力端子はトランジスタ５１のゲートに接続
し、演算増幅器５７の出力端子はトランジスタ５２のゲ
ートに接続している。また、演算増幅器５６の反転入力
端子はトランジスタ５１のソースに接続し、演算増幅器
５７の反転入力端子はトランジスタ５２のソースに接続
している。
【００３５】このように構成されたものでは、よく知ら
れているようにトランジスタ５１，５２のソースの電位
はバイアス電圧Ｖbaisに一致し、その結果、参照電流Ｉ
REFとセル電流ＩMTJは、それぞれ、
れているようにトランジスタ５１，５２のソースの電位
はバイアス電圧Ｖbaisに一致し、その結果、参照電流Ｉ
REFとセル電流ＩMTJは、それぞれ、
【００３６】
【数３】
【００３７】と表されるようになる。この式に示される
ように、この読み出し回路では、トランジスタ５１，５
２のしきい値ＶthやＶref1，Ｖref2の影響を受けること
なく、参照セル５０及び磁気抵抗素子１１に対して、バ
イアス電圧Ｖbiasに等しい同一の電圧を印加できるよう
になり、そのため、磁気抵抗素子１１からの読み出しマ
ージンを大きくすることが可能である。その他の点につ
いては、上述した第１の実施の形態と同様である。
ように、この読み出し回路では、トランジスタ５１，５
２のしきい値ＶthやＶref1，Ｖref2の影響を受けること
なく、参照セル５０及び磁気抵抗素子１１に対して、バ
イアス電圧Ｖbiasに等しい同一の電圧を印加できるよう
になり、そのため、磁気抵抗素子１１からの読み出しマ
ージンを大きくすることが可能である。その他の点につ
いては、上述した第１の実施の形態と同様である。
【００３８】以上、本発明の好ましい実施の形態につい
て説明した。本発明の読み出し回路は、面内磁化膜を用
いた磁気抵抗素子をメモリ素子として用いる磁気メモリ
装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素
子として用いる磁気メモリ装置にも、等しく適用できる
ものである。
て説明した。本発明の読み出し回路は、面内磁化膜を用
いた磁気抵抗素子をメモリ素子として用いる磁気メモリ
装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素
子として用いる磁気メモリ装置にも、等しく適用できる
ものである。
【００３９】読み出し回路内のトランジスタ５１〜５４
として、ＭＯＳ電界効果トランジスタを用いた構成を説
明したが、本発明はこれに限定されるものではなく、そ
の他種類の電界効果型トランジスタを用いた場合にも適
用でき、さらには、バイポーラトランジスタを用いるこ
ともできる。また、トランジスタ５１，５２の導電型と
トランジスタ５３，５４の導電型とを逆にし、いわゆる
ＣＭＯＳ（相補性ＭＯＳ）プロセスに適合した構成とし
た。更には、トランジスタの導電型と電位関係を逆転さ
せて、各実施形態の回路と等価な回路を構成することも
できる。
として、ＭＯＳ電界効果トランジスタを用いた構成を説
明したが、本発明はこれに限定されるものではなく、そ
の他種類の電界効果型トランジスタを用いた場合にも適
用でき、さらには、バイポーラトランジスタを用いるこ
ともできる。また、トランジスタ５１，５２の導電型と
トランジスタ５３，５４の導電型とを逆にし、いわゆる
ＣＭＯＳ（相補性ＭＯＳ）プロセスに適合した構成とし
た。更には、トランジスタの導電型と電位関係を逆転さ
せて、各実施形態の回路と等価な回路を構成することも
できる。
【００４０】また、図１及び図２に示す回路において、
参照セル５０とメモリセルの位置を入れ替えること、す
なわち、トランジスタ５１，５３の側に磁気抵抗素子１
１が接続され、トランジスタ５２，５４の側に参照セル
５０が接続される構成とすることも、可能である。図３
は、図１に示す回路において、参照セル５０とメモリセ
ル（磁気抵抗素子１１）の位置を入れ替えた構成を示し
ている。位置を入れ替えたことにより、セル電流ＩMTJ
はトランジスタ５１，５３を通過し、参照電流ＩREFは
トランジスタ５２，５４を通過することになる。この回
路も、図１の回路と同様に動作するが、参照セル５０の
抵抗値ＲREFと磁気抵抗素子１１の抵抗値ＲMTJの大小関
係と、出力端子５５に現れる電圧の大小関係との関係
が、図１に示す回路の場合とは逆になっている。
参照セル５０とメモリセルの位置を入れ替えること、す
なわち、トランジスタ５１，５３の側に磁気抵抗素子１
１が接続され、トランジスタ５２，５４の側に参照セル
５０が接続される構成とすることも、可能である。図３
は、図１に示す回路において、参照セル５０とメモリセ
ル（磁気抵抗素子１１）の位置を入れ替えた構成を示し
ている。位置を入れ替えたことにより、セル電流ＩMTJ
はトランジスタ５１，５３を通過し、参照電流ＩREFは
トランジスタ５２，５４を通過することになる。この回
路も、図１の回路と同様に動作するが、参照セル５０の
抵抗値ＲREFと磁気抵抗素子１１の抵抗値ＲMTJの大小関
係と、出力端子５５に現れる電圧の大小関係との関係
が、図１に示す回路の場合とは逆になっている。
【００４１】
【発明の効果】以上説明したように本発明は、参照セル
及び磁気抵抗素子にほぼ同一の電圧を印加し、そのとき
の参照セルの電流（参照電流）と磁気抵抗素子の電流
（セル電流）との差電流に基づいた電圧出力を得られる
ようにすることにより、従来の読み出し回路より回路規
模を小さくすることができるとともに、寄生容量の影響
を軽減することができ、より高速での読み出し動作が可
能となる、という効果がある。
及び磁気抵抗素子にほぼ同一の電圧を印加し、そのとき
の参照セルの電流（参照電流）と磁気抵抗素子の電流
（セル電流）との差電流に基づいた電圧出力を得られる
ようにすることにより、従来の読み出し回路より回路規
模を小さくすることができるとともに、寄生容量の影響
を軽減することができ、より高速での読み出し動作が可
能となる、という効果がある。
【図１】本発明の実施の一形態の読み出し回路の構成を
示す回路図である。
示す回路図である。
【図２】本発明の別の実施の形態の読み出し回路の構成
を示す回路図である。
を示す回路図である。
【図３】本発明のさらに別の実施の形態の読み出し回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】ＭＲＡＭのメモリセルアレイの構成の一例を示
す回路図である。
す回路図である。
【図５】メモリセルの構成の一例を示す断面図である。
１１ 磁気抵抗素子
１２，１５，１６ スイッチ素子
１３ 書き込み回路
１４ 電源回路
２０ 読み出し回路
３０ 半導体基板
３１ 素子分離領域
３２ ドレイン領域
３３ ソース領域
３４ ゲート絶縁膜
３５，ＷＬ１〜ＷＬ３ ワード線
３６〜３８，４３，４５ 層間絶縁膜
３９，４１ プラグ
４０ 接地線
５０ 参照セル
５１，５２ ＮチャネルＭＯＳ電界効果トランジスタ
５３，５４ ＰチャネルＭＯＳ電界効果トランジスタ
５５ 出力端子
５６，５７ 演算増幅器
４２，ＷＷＬ１〜ＷＷＬ３ 書き込み線
４４，ＢＬ１〜ＢＬ３ ビット線
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７
Claims (16)
- 【請求項１】 磁気抵抗素子を有するメモリセルに記録
された情報を読み出す磁気メモリ装置の読み出し回路で
あって、 前記参照セルと、 前記参照セルに所定の電圧を印加する第１の電圧印加手
段と、 前記磁気抵抗素子に対して前記所定の電圧を印加する第
２の電圧印加手段と、 前記第１の電圧印加手段によって前記所定の電圧が印加
されたことにより前記参照セルを流れる電流を参照電流
とし、前記第２の電圧印加手段によって前記所定の電圧
が印加されたことにより前記磁気抵抗素子を流れる電流
をセル電流として、前記参照電流と前記セル電流との差
電流に応じて電圧を発生する検出手段と、 を有する磁気メモリ装置の読み出し回路。 - 【請求項２】 前記第１の電圧印加手段は、前記参照セ
ルに接続するソースと所定のバイアス電圧が印加される
ゲートとを有する第１のトランジスタを含み、 前記第２の電圧印加手段は、前記磁気抵抗素子に接続す
るソースと前記所定のバイアス電圧が印加されるゲート
とを有する第２のトランジスタを含む、 請求項１に記載の磁気メモリ装置の読み出し回路。 - 【請求項３】 前記第１及び第２のトランジスタはほぼ
同一の電気的特性を有する請求項２に記載の磁気メモリ
装置の読み出し回路。 - 【請求項４】 前記第１の電圧印加手段は、 前記参照セルに接続するソースを有する第１のトランジ
スタと、 所定のバイアス電圧が印加される非反転入力端子と前記
第１のトランジスタのソースに接続する反転入力端子と
前記第１の絶縁トランジスタのゲートに接続する出力端
子とを有する第１の演算増幅器と、を含み、 前記第２の電圧印加手段は、 前記磁気抵抗素子に接続するソースを有する第２のトラ
ンジスタと、 前記所定のバイアス電圧が印加される非反転入力端子と
前記第２のトランジスタのソースに接続する反転入力端
子と前記第２のトランジスタのゲートに接続する出力端
子とを有する第２の演算増幅器と、を含む、 請求項１に記載の磁気メモリ装置の読み出し回路。 - 【請求項５】 前記検出手段は、電流検出端子及び電流
出力端子を有し前記電流検出端子及び前記電流出力端子
の一方から前記参照電流が流れ前記電流検出端子及び前
記電流出力端子の他方から前記セル電流が流れるカレン
トミラー回路を含む、請求項１に記載の磁気メモリ装置
の読み出し回路。 - 【請求項６】 前記検出手段は、電流検出端子及び電流
出力端子を有し前記電流検出端子及び前記電流出力端子
の一方から前記参照電流が流れ前記電流検出端子及び前
記電流出力端子の他方から前記セル電流が流れるカレン
トミラー回路を含む、請求項２乃至４のいずれか１項に
記載の磁気メモリ装置の読み出し回路。 - 【請求項７】 前記カレントミラー回路は、 電源に接続するソースと前記電流検出端子に接続するド
レインと前記ドレインに接続するゲートとを有する第３
のトランジスタと、 前記電源に接続するソースと前記電流出力端子に接続す
るドレインと前記第３のトランジスタのゲートに接続す
る第４のトランジスタと、 を有する、請求項６に記載の磁気メモリ装置の読み出し
回路。 - 【請求項８】 前記磁気メモリ装置は、ビット線と、複
数のメモリセルとを備え、 前記各メモリセルごとに、前記磁気抵抗素子と当該メモ
リセルを選択するためのスイッチ素子とが、一端が前記
ビット線に接続し他端が接地するように、直列に設けら
れ、 前記セル電流が、前記ビット線を介し、選択されたメモ
リセルの磁気抵抗素子に流れる、請求項１乃至７のいず
れか１項に記載の磁気メモリ装置の読み出し回路。 - 【請求項９】 前記磁気抵抗素子は、２層の強磁性体層
間に非磁性層を挟み込んだものであり、前記強磁性体層
における磁化の方向に応じて二値の情報を記録し、記録
された情報に応じて電気抵抗値が変化するものである、
請求項１乃至８のいずれか１項に記載の磁気メモリ装置
の読み出し回路。 - 【請求項１０】 前記非磁性層がトンネル絶縁膜である
請求項９に記載の磁気メモリ装置の読み出し回路。 - 【請求項１１】 前記各強磁性体層が垂直磁化膜である
請求項９または１０に記載の磁気メモリ装置の読み出し
回路。 - 【請求項１２】 磁気抵抗素子を有するメモリセルに記
録された情報を読み出す磁気メモリ装置の読み出し回路
において、 参照セルに一つの電流供給端子が接続され、前記メモリ
セルに別の電流供給端子が接続された電流ミラー回路を
有し、 前記参照セルを流れる参照電流と選択されたメモリセル
の磁気抵抗素子を流れるセル電流との差電流を検出する
ことにより情報を読み出すことを特徴とする磁気メモリ
装置の読み出し回路。 - 【請求項１３】 検出端子が前記別の電流供給端子側に
設けられ、前記参照セルに流れる参照電流のミラー電流
と、前記セル電流との差電流を検出する請求項１２に記
載の磁気メモリ装置の読み出し回路。 - 【請求項１４】 検出端子が前記一つの電流供給端子側
に設けられ、前記参照セルに流れる参照電流と、前記選
択されたメモリセルの磁気抵抗素子に流れるセル電流の
ミラー電流との差電流を検出する請求項１２に記載の磁
気メモリ装置の読み出し回路。 - 【請求項１５】 前記電流ミラー回路は、トランジスタ
を介して前記参照セル及び前記メモリセルに接続されて
いる請求項１２に記載の磁気メモリ装置の読み出し回
路。 - 【請求項１６】 前記トランジスタのゲート電圧を制御
するための演算増幅器が接続されている請求項１５に記
載の磁気メモリ装置の読み出し回路。
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|---|---|---|---|
| JP2001271767A JP2003085966A (ja) | 2001-09-07 | 2001-09-07 | 磁気メモリ装置の読み出し回路 |
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| JP2003085966A true JP2003085966A (ja) | 2003-03-20 |
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| JP2001271767A Pending JP2003085966A (ja) | 2001-09-07 | 2001-09-07 | 磁気メモリ装置の読み出し回路 |
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- 2001-09-07 JP JP2001271767A patent/JP2003085966A/ja active Pending
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