JP2002216467A - トンネル磁気抵抗素子を利用した半導体記憶装置 - Google Patents
トンネル磁気抵抗素子を利用した半導体記憶装置Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】
【課題】 接地ノイズによるノイズ電流がセンスアンプ
の入力部に流れず、低コストなＭＲＡＭを提供する。 【解決手段】 複数のワード線と複数のビット線と複数
のトンネル磁気抵抗素子を備える複数のセルアレイと、
読出時に、読出セルが接続されるワード線である読み出
しワード線を第１の電位の電圧源に接続する手段と、読
出時に、読出セルが接続されるビット線である読み出し
ビット線を第１の電位とは異なる第２の電位を入力電位
として有するセンスアンプの入力に接続する手段と、読
出時に、読出セルが属するセルアレイのワード線であっ
て読み出しワード線以外のものをフローティング状態に
する手段と、読出時に、読出セルが属するセルアレイの
ビット線であって読み出しビット線以外のものをフロー
ティング状態にする手段と、を備える。
の入力部に流れず、低コストなＭＲＡＭを提供する。 【解決手段】 複数のワード線と複数のビット線と複数
のトンネル磁気抵抗素子を備える複数のセルアレイと、
読出時に、読出セルが接続されるワード線である読み出
しワード線を第１の電位の電圧源に接続する手段と、読
出時に、読出セルが接続されるビット線である読み出し
ビット線を第１の電位とは異なる第２の電位を入力電位
として有するセンスアンプの入力に接続する手段と、読
出時に、読出セルが属するセルアレイのワード線であっ
て読み出しワード線以外のものをフローティング状態に
する手段と、読出時に、読出セルが属するセルアレイの
ビット線であって読み出しビット線以外のものをフロー
ティング状態にする手段と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明はトンネル磁気抵抗素
子（以下、「ＴＭＲ素子」又は「セル」という。）をメ
モリセルとして使う半導体記憶装置（以下、「ＭＲＡ
Ｍ」という。）に関する。
子（以下、「ＴＭＲ素子」又は「セル」という。）をメ
モリセルとして使う半導体記憶装置（以下、「ＭＲＡ
Ｍ」という。）に関する。
【０００２】
【従来の技術】図２０はＴＭＲ素子の原理を示した図で
ある。ＴＭＲ素子は、フリー磁性層９０１、トンネル絶
縁膜９０２、ピン磁性体層９０３が積層されて形成され
る。フリー磁性体層９０１の磁化の向きによって、トン
ネル絶縁膜９０２を流れる電流の量が変化する。多い方
の電流又は少ない方の電流に「１」が割り当てられ、他
方の電流に「０」が割り当てられる。ピン磁性体層９０
３の磁化の向きは製造時に固定されている。
ある。ＴＭＲ素子は、フリー磁性層９０１、トンネル絶
縁膜９０２、ピン磁性体層９０３が積層されて形成され
る。フリー磁性体層９０１の磁化の向きによって、トン
ネル絶縁膜９０２を流れる電流の量が変化する。多い方
の電流又は少ない方の電流に「１」が割り当てられ、他
方の電流に「０」が割り当てられる。ピン磁性体層９０
３の磁化の向きは製造時に固定されている。
【０００３】図２１、２２を参照すると、選択セル９１
３に書き込みを行うときには、選択ワード線９１１に電
流９１１を、選択ビット線９１２に電流９１２を流す。
この時、選択セル９１３には、矢印９３１で示す磁場が
かけられ、選択ワード線９２１に接続されている選択セ
ル９１３以外のセル９１４には、矢印９３２で示す磁場
がかけられ、選択ビット線９２２に接続されている選択
セル９１３以外のセル９１５には、矢印９３３で示す磁
場がかけられる。一方、セルの磁性体としては、図２２
に示すような斜め方向に磁場をかけたときに磁化の向き
が反転しやすいアステロイド特性を示す磁性体（例え
ば、ＮｉＦｅ）が使用される。菱形９３４は磁性体の磁
化の向きが反転するために要する磁場の強さを示す。従
って、選択セル９１３のみが所望の向きに磁化される。
３に書き込みを行うときには、選択ワード線９１１に電
流９１１を、選択ビット線９１２に電流９１２を流す。
この時、選択セル９１３には、矢印９３１で示す磁場が
かけられ、選択ワード線９２１に接続されている選択セ
ル９１３以外のセル９１４には、矢印９３２で示す磁場
がかけられ、選択ビット線９２２に接続されている選択
セル９１３以外のセル９１５には、矢印９３３で示す磁
場がかけられる。一方、セルの磁性体としては、図２２
に示すような斜め方向に磁場をかけたときに磁化の向き
が反転しやすいアステロイド特性を示す磁性体（例え
ば、ＮｉＦｅ）が使用される。菱形９３４は磁性体の磁
化の向きが反転するために要する磁場の強さを示す。従
って、選択セル９１３のみが所望の向きに磁化される。
【０００４】図２３は、米国特許第５６４０３４３号に
公表されているＭＲＡＭ（従来例１）の概念図である。
公表されているＭＲＡＭ（従来例１）の概念図である。
【０００５】図２３を参照すると、ダイオード９４１と
ＴＭＲ素子９４２が直列に接続されている。ＴＭＲ素子
９４２は、書き込まれているデータの値が「１」である
ときの抵抗値と書き込まれているデータの値が「０」で
あるときの抵抗値が異なる可変抵抗なので、抵抗記号で
示されている。
ＴＭＲ素子９４２が直列に接続されている。ＴＭＲ素子
９４２は、書き込まれているデータの値が「１」である
ときの抵抗値と書き込まれているデータの値が「０」で
あるときの抵抗値が異なる可変抵抗なので、抵抗記号で
示されている。
【０００６】図２３に示す様に、選択セル９４３のみに
トンネル電流が流れる。この電流値とリファレンス電流
を比較することにより、セルの磁化の方向、すなわちセ
ルデータの値を判定する。
トンネル電流が流れる。この電流値とリファレンス電流
を比較することにより、セルの磁化の方向、すなわちセ
ルデータの値を判定する。
【０００７】図２４は、Applied Physics Letters Vol.
77 Num.13 2000.9.25で公表されているＭＲＡＭ（従来
例２）の概念図である。従来例２のＭＲＡＭはダイオー
ドを有さず、選択ワード線及び選択ビット線以外は接地
されており、選択ワード線及び選択ビット線のみに電流
を流すものである。
77 Num.13 2000.9.25で公表されているＭＲＡＭ（従来
例２）の概念図である。従来例２のＭＲＡＭはダイオー
ドを有さず、選択ワード線及び選択ビット線以外は接地
されており、選択ワード線及び選択ビット線のみに電流
を流すものである。
【０００８】
【発明が解決しようとする課題】従来例１のＭＲＡＭで
は、磁性体と直列にダイオードをつくり込まなければな
らないので、製造の工程数が多く、コストが高いという
問題があった。
は、磁性体と直列にダイオードをつくり込まなければな
らないので、製造の工程数が多く、コストが高いという
問題があった。
【０００９】また、従来例１では、各ビット線及び各ワ
ード線に２種類の電位を与える必要があり、従来例２で
は、各ワード線に２種類の電位を与える必要があり、こ
のために、電位を切り替えるための選択スイッチが複雑
になるという問題があった。
ード線に２種類の電位を与える必要があり、従来例２で
は、各ワード線に２種類の電位を与える必要があり、こ
のために、電位を切り替えるための選択スイッチが複雑
になるという問題があった。
【００１０】更に、従来例２では、非選択線がチップ内
の接地線に固定されているので、このチップ内接地線の
ノイズが信号にのる問題があった。つまり、センスアン
プの接地線と非選択線と接続している接地線との間に交
流的なノイズ電圧があると、センスアンプに交流的なノ
イズ電流が流れてしまう。
の接地線に固定されているので、このチップ内接地線の
ノイズが信号にのる問題があった。つまり、センスアン
プの接地線と非選択線と接続している接地線との間に交
流的なノイズ電圧があると、センスアンプに交流的なノ
イズ電流が流れてしまう。
【００１１】本発明は、ダイオードをつくりこむために
工程が複雑になったり、メモリセルの面積が大きくなる
ことを回避できるために、チップサイズが小さくなり製
造コストが下がったＭＲＡＭを提供することを目的とす
る。
工程が複雑になったり、メモリセルの面積が大きくなる
ことを回避できるために、チップサイズが小さくなり製
造コストが下がったＭＲＡＭを提供することを目的とす
る。
【００１２】また、本発明は、チップ内のセレクタやセ
ンスアンプの面積が大きくなることを回避できるため
に、チップサイズを小さくなり製造コストが下がったＭ
ＲＡＭを提供することを目的とする。
ンスアンプの面積が大きくなることを回避できるため
に、チップサイズを小さくなり製造コストが下がったＭ
ＲＡＭを提供することを目的とする。
【００１３】更に、本発明は、接地ノイズによるノイズ
電流がセンスアンプの入力部に流れないために、読み出
しエラーが発生することを回避できるＭＲＡＭを提供す
ることを目的とする。
電流がセンスアンプの入力部に流れないために、読み出
しエラーが発生することを回避できるＭＲＡＭを提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明によるトンネル磁
気抵抗素子を利用した半導体記憶装置は、複数のワード
線と、各々が前記複数のワード線と交差する複数のビッ
ト線と、各々が前記複数のワード線と前記複数のビット
線の交点の各々において各ワード線と各ビット線との間
に接続される複数のトンネル磁気抵抗素子を備える複数
のセルアレイと、読み出し時に、読み出しの対象となる
トンネル磁気抵抗素子が接続されるワード線である読み
出しワード線を第１の電位の電圧源に接続する手段と、
読み出し時に、前記読み出しの対象となるトンネル磁気
抵抗素子が接続されるビット線である読み出しビット線
を前記第１の電位とは異なる第２の電位を入力電位とし
て有するセンスアンプの入力に接続する手段と、読み出
し時に、前記読み出しの対象となるトンネル磁気抵抗素
子が属するセルアレイのワード線であって前記読み出し
ワード線以外のものをフローティング状態にする手段
と、読み出し時に、前記読み出しの対象となるトンネル
磁気抵抗素子が属するセルアレイのビット線であって前
記読み出しビット線以外のものをフローティング状態に
する手段と、を備えることを特徴とする。
気抵抗素子を利用した半導体記憶装置は、複数のワード
線と、各々が前記複数のワード線と交差する複数のビッ
ト線と、各々が前記複数のワード線と前記複数のビット
線の交点の各々において各ワード線と各ビット線との間
に接続される複数のトンネル磁気抵抗素子を備える複数
のセルアレイと、読み出し時に、読み出しの対象となる
トンネル磁気抵抗素子が接続されるワード線である読み
出しワード線を第１の電位の電圧源に接続する手段と、
読み出し時に、前記読み出しの対象となるトンネル磁気
抵抗素子が接続されるビット線である読み出しビット線
を前記第１の電位とは異なる第２の電位を入力電位とし
て有するセンスアンプの入力に接続する手段と、読み出
し時に、前記読み出しの対象となるトンネル磁気抵抗素
子が属するセルアレイのワード線であって前記読み出し
ワード線以外のものをフローティング状態にする手段
と、読み出し時に、前記読み出しの対象となるトンネル
磁気抵抗素子が属するセルアレイのビット線であって前
記読み出しビット線以外のものをフローティング状態に
する手段と、を備えることを特徴とする。
【００１５】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置は、読み出し時に、前記センスアンプに流
入又は前記センスアンプから流出する電流からオフセッ
ト電流を差し引く減算回路を更に備えていてもよい。
導体記憶装置は、読み出し時に、前記センスアンプに流
入又は前記センスアンプから流出する電流からオフセッ
ト電流を差し引く減算回路を更に備えていてもよい。
【００１６】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記オフセット電流は、前記読
み出しの対象となるトンネル磁気抵抗素子が属する第１
のセルアレイとは異なる第２のセルアレイで生成されて
もよい。
導体記憶装置において、前記オフセット電流は、前記読
み出しの対象となるトンネル磁気抵抗素子が属する第１
のセルアレイとは異なる第２のセルアレイで生成されて
もよい。
【００１７】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第２のセルアレイは、前記
オフセット電流を生成するために設けられた専用のセル
アレイであってもよい。
導体記憶装置において、前記第２のセルアレイは、前記
オフセット電流を生成するために設けられた専用のセル
アレイであってもよい。
【００１８】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第２のセルアレイにおい
て、０が書き込まれているトンネル磁気抵抗素子及び１
が書き込まれているトンネル磁気抵抗素子が市松模様状
に並んでもよい。
導体記憶装置において、前記第２のセルアレイにおい
て、０が書き込まれているトンネル磁気抵抗素子及び１
が書き込まれているトンネル磁気抵抗素子が市松模様状
に並んでもよい。
【００１９】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第２のセルアレイにおい
て、０が書き込まれているトンネル磁気抵抗素子と１が
書き込まれているトンネル磁気抵抗素子がストライプ状
に並んでもよい。
導体記憶装置において、前記第２のセルアレイにおい
て、０が書き込まれているトンネル磁気抵抗素子と１が
書き込まれているトンネル磁気抵抗素子がストライプ状
に並んでもよい。
【００２０】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第２のセルアレイにおい
て、０が書き込まれているトンネル磁気抵抗素子の数と
１が書き込まれているトンネル磁気抵抗素子の数の差が
１以下であってもよい。
導体記憶装置において、前記第２のセルアレイにおい
て、０が書き込まれているトンネル磁気抵抗素子の数と
１が書き込まれているトンネル磁気抵抗素子の数の差が
１以下であってもよい。
【００２１】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第２のセルアレイは、デー
タが読み書きされるトンネル磁気抵抗素子を含んでもよ
い。
導体記憶装置において、前記第２のセルアレイは、デー
タが読み書きされるトンネル磁気抵抗素子を含んでもよ
い。
【００２２】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第２のセルアレイはダミー
ワード線及びダミービット線を有し、前記ダミーワード
線を前記第１の電位の電圧源に接続し、前記ダミービッ
ト線を前記減算回路に接続し、前記第２のセルアレイの
ワード線であって前記ダミーワード線以外のものをフロ
ーティング状態にし、前記第２のセルアレイのビット線
であって前記ダミービット線以外のものをフローティン
グ状態にしたときに、該ダミービット線を流れる電流を
前記オフセット電流として使用してもよい。
導体記憶装置において、前記第２のセルアレイはダミー
ワード線及びダミービット線を有し、前記ダミーワード
線を前記第１の電位の電圧源に接続し、前記ダミービッ
ト線を前記減算回路に接続し、前記第２のセルアレイの
ワード線であって前記ダミーワード線以外のものをフロ
ーティング状態にし、前記第２のセルアレイのビット線
であって前記ダミービット線以外のものをフローティン
グ状態にしたときに、該ダミービット線を流れる電流を
前記オフセット電流として使用してもよい。
【００２３】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、０が書き込まれ且つ前記ダミー
ワード線に接続されているトンネル磁気抵抗素子の数
と、１が書き込まれ且つ前記ダミーワード線に接続され
ているトンネル磁気抵抗素子の数の差が１以下であって
もよい。
導体記憶装置において、０が書き込まれ且つ前記ダミー
ワード線に接続されているトンネル磁気抵抗素子の数
と、１が書き込まれ且つ前記ダミーワード線に接続され
ているトンネル磁気抵抗素子の数の差が１以下であって
もよい。
【００２４】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、０が書き込まれ且つ前記ダミー
ビット線に接続されているトンネル磁気抵抗素子の数
と、１が書き込まれ且つ前記ダミービット線に接続され
ているトンネル磁気抵抗素子の数の差が１以下であって
もよい。
導体記憶装置において、０が書き込まれ且つ前記ダミー
ビット線に接続されているトンネル磁気抵抗素子の数
と、１が書き込まれ且つ前記ダミービット線に接続され
ているトンネル磁気抵抗素子の数の差が１以下であって
もよい。
【００２５】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第２のセルアレイはダミー
ワード線を有し、前記ダミーワード線を前記第１の電位
の電圧源に接続し、前記第２のセルアレイの任意のビッ
ト線を前記減算回路に接続し、前記第２のセルアレイの
ワード線であって前記ダミーワード線以外のものをフロ
ーティング状態にし、前記第２のセルアレイのビット線
であって前記減算回路に接続されたビット線以外のもの
をフローティング状態にしたときに、前記減算回路に接
続されたビット線を流れる電流を前記オフセット電流と
して使用してもよい。
導体記憶装置において、前記第２のセルアレイはダミー
ワード線を有し、前記ダミーワード線を前記第１の電位
の電圧源に接続し、前記第２のセルアレイの任意のビッ
ト線を前記減算回路に接続し、前記第２のセルアレイの
ワード線であって前記ダミーワード線以外のものをフロ
ーティング状態にし、前記第２のセルアレイのビット線
であって前記減算回路に接続されたビット線以外のもの
をフローティング状態にしたときに、前記減算回路に接
続されたビット線を流れる電流を前記オフセット電流と
して使用してもよい。
【００２６】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、０が書き込まれ且つ前記ダミー
ワード線に接続されているトンネル磁気抵抗素子の数
と、１が書き込まれ且つ前記ダミーワード線に接続され
ているトンネル磁気抵抗素子の数の差が１以下であって
もよい。
導体記憶装置において、０が書き込まれ且つ前記ダミー
ワード線に接続されているトンネル磁気抵抗素子の数
と、１が書き込まれ且つ前記ダミーワード線に接続され
ているトンネル磁気抵抗素子の数の差が１以下であって
もよい。
【００２７】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第２のセルアレイはダミー
ビット線を有し、前記第２のセルアレイの任意のワード
線を前記第１の電位の電圧源に接続し、前記ダミービッ
ト線を前記減算回路に接続し、前記第２のセルアレイの
ワード線であって前記第１の電位の電源に接続されたワ
ード線以外のものをフローティング状態にし、前記第２
のセルアレイのビット線であって前記ダミービット線以
外のものをフローティング状態にしたときに、前記ダミ
ービット線を流れる電流を前記オフセット電流として使
用してもよい。
導体記憶装置において、前記第２のセルアレイはダミー
ビット線を有し、前記第２のセルアレイの任意のワード
線を前記第１の電位の電圧源に接続し、前記ダミービッ
ト線を前記減算回路に接続し、前記第２のセルアレイの
ワード線であって前記第１の電位の電源に接続されたワ
ード線以外のものをフローティング状態にし、前記第２
のセルアレイのビット線であって前記ダミービット線以
外のものをフローティング状態にしたときに、前記ダミ
ービット線を流れる電流を前記オフセット電流として使
用してもよい。
【００２８】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、０が書き込まれ且つ前記ダミー
ビット線に接続されているトンネル磁気抵抗素子の数
と、１が書き込まれ且つ前記ダミービット線に接続され
ているトンネル磁気抵抗素子の数の差が１以下であって
もよい。
導体記憶装置において、０が書き込まれ且つ前記ダミー
ビット線に接続されているトンネル磁気抵抗素子の数
と、１が書き込まれ且つ前記ダミービット線に接続され
ているトンネル磁気抵抗素子の数の差が１以下であって
もよい。
【００２９】上記のトンネル磁気抵抗阻止を利用した半
導体記憶装置は、前記センスアンプに流入する又は前記
センスアンプから流出する電流を積分する積分回路を備
えていてもよい。
導体記憶装置は、前記センスアンプに流入する又は前記
センスアンプから流出する電流を積分する積分回路を備
えていてもよい。
【００３０】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置は、自己レファレンス読み出し方法を行う
ための手段を備えていてもよい。
導体記憶装置は、自己レファレンス読み出し方法を行う
ための手段を備えていてもよい。
【００３１】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、読み出し前に、各ワード線と各
ビット線が前記第１及び第２の電位とは異なる第３の電
位になるようにプリチャージされていてもよい。
導体記憶装置において、読み出し前に、各ワード線と各
ビット線が前記第１及び第２の電位とは異なる第３の電
位になるようにプリチャージされていてもよい。
【００３２】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第１の電位をＶ１、前記第
２の電位をＶ２、前記セルアレイ当たりの前記ワード線
の数をｍ、前記セルアレイ当たりの前記ビット線の数を
ｎとしたときに、前記第３の電位は（ｎＶ１＋ｍＶ２）
／（ｍ＋ｎ）であってもよい。
導体記憶装置において、前記第１の電位をＶ１、前記第
２の電位をＶ２、前記セルアレイ当たりの前記ワード線
の数をｍ、前記セルアレイ当たりの前記ビット線の数を
ｎとしたときに、前記第３の電位は（ｎＶ１＋ｍＶ２）
／（ｍ＋ｎ）であってもよい。
【００３３】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置は、書き込み時に、各ワード線及び各ビッ
ト線の電位を前記第１及び第２の電位とは異なる第３の
電位にする手段を更に備えていてもよい。
導体記憶装置は、書き込み時に、各ワード線及び各ビッ
ト線の電位を前記第１及び第２の電位とは異なる第３の
電位にする手段を更に備えていてもよい。
【００３４】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第１の電位をＶ１、前記第
２の電位をＶ２、前記セルアレイ当たりの前記ワード線
の数をｍ、前記セルアレイ当たりの前記ビット線の数を
ｎとしたときに、前記第３の電位は（ｎＶ１＋ｍＶ２）
／（ｍ＋ｎ）であってもよい。
導体記憶装置において、前記第１の電位をＶ１、前記第
２の電位をＶ２、前記セルアレイ当たりの前記ワード線
の数をｍ、前記セルアレイ当たりの前記ビット線の数を
ｎとしたときに、前記第３の電位は（ｎＶ１＋ｍＶ２）
／（ｍ＋ｎ）であってもよい。
【００３５】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、１を書き込むときに書き込みの
対象となるトンネル磁気抵抗素子に接続されるワード線
を流れる電流の向きが、０を書き込むときに書き込みの
対象となるトンネル磁気抵抗素子に接続される前記ワー
ド線を流れる電流の向きの反対の向きであり、１を書き
込むときに書き込みの対象となるトンネル磁気抵抗素子
に接続されるビット線を流れる電流の向きが、０を書き
込むときに書き込みの対象となるトンネル磁気抵抗素子
に接続される前記ビット線を流れる電流の向きの反対の
向きであってもよい。
導体記憶装置において、１を書き込むときに書き込みの
対象となるトンネル磁気抵抗素子に接続されるワード線
を流れる電流の向きが、０を書き込むときに書き込みの
対象となるトンネル磁気抵抗素子に接続される前記ワー
ド線を流れる電流の向きの反対の向きであり、１を書き
込むときに書き込みの対象となるトンネル磁気抵抗素子
に接続されるビット線を流れる電流の向きが、０を書き
込むときに書き込みの対象となるトンネル磁気抵抗素子
に接続される前記ビット線を流れる電流の向きの反対の
向きであってもよい。
【００３６】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、ワード線又はビット線のセレク
タ及び終端回路を前記トンネル磁気抵抗素子と重ねて配
置してもよい。
導体記憶装置において、ワード線又はビット線のセレク
タ及び終端回路を前記トンネル磁気抵抗素子と重ねて配
置してもよい。
【００３７】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、センスアンプを複数のセルアレ
イで共有してもよい。
導体記憶装置において、センスアンプを複数のセルアレ
イで共有してもよい。
【００３８】上記のトンネル磁気抵抗素子を利用した半
導体記憶装置において、前記第１の電位の電圧源と前記
センスアンプが相互に隣接して配置してもよい。
導体記憶装置において、前記第１の電位の電圧源と前記
センスアンプが相互に隣接して配置してもよい。
【００３９】
【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、添付した図面を参照しな
がら、本発明の実施の形態を以下に詳述する。
徴および利点を明確にすべく、添付した図面を参照しな
がら、本発明の実施の形態を以下に詳述する。
【００４０】本発明の実施形態によるＭＲＡＭの概念図
を図１に示す。図１は、１つのセルアレイ及びセンスア
ンプを示したものである。本実施形態においては、選択
セル１０１に接続された選択ワード線１０２を読み出し
電源１０４に、選択セル１０１に接続された選択ビット
線１０３をセンスアンプ１０５の入力に接続する。選択
ビット線の電位はセンスアンプ１０５の入力回路によっ
て規定される。図１の例では、読み出し電源１０４の電
位は１．４Ｖであり、センスアンプの入力電位は１．１
Ｖであり両者は異なる。選択ワード線１０２以外のワー
ド線である非選択ワード線１０６及び選択ビット線以外
のビット線である非選択ビット線１０７は、これらに接
続されるスイッチをハイインピーダンス状態にすること
により、フローティング状態とする。
を図１に示す。図１は、１つのセルアレイ及びセンスア
ンプを示したものである。本実施形態においては、選択
セル１０１に接続された選択ワード線１０２を読み出し
電源１０４に、選択セル１０１に接続された選択ビット
線１０３をセンスアンプ１０５の入力に接続する。選択
ビット線の電位はセンスアンプ１０５の入力回路によっ
て規定される。図１の例では、読み出し電源１０４の電
位は１．４Ｖであり、センスアンプの入力電位は１．１
Ｖであり両者は異なる。選択ワード線１０２以外のワー
ド線である非選択ワード線１０６及び選択ビット線以外
のビット線である非選択ビット線１０７は、これらに接
続されるスイッチをハイインピーダンス状態にすること
により、フローティング状態とする。
【００４１】これにより、非選択ワード線１０６及び非
選択ビット線１０７はセルアレイ１０８の外部とは直接
には繋がらず、非選択ワード線１０６及び非選択ビット
線１０７にも電圧を与える従来例とは異なり、非選択ワ
ード線１０６及び非選択ビット線１０７を介して外部か
らノイズが入ってくることがなくなる。
選択ビット線１０７はセルアレイ１０８の外部とは直接
には繋がらず、非選択ワード線１０６及び非選択ビット
線１０７にも電圧を与える従来例とは異なり、非選択ワ
ード線１０６及び非選択ビット線１０７を介して外部か
らノイズが入ってくることがなくなる。
【００４２】ただし、ＴＭＲ素子は、高抵抗ではある
が、電流を流す。したがって、選択セル１０１を流れる
電流１１０に加えて非選択セル１０９を流れる電流（例
えば１１１で示す電流）もセンスアンプ１０５に流入す
る。しかし、これらの非選択セル１０９を流れる電流の
およその値が予め分かっているので、センスアンプに流
入する電流１１２からこれらの非選択セル１０９を流れ
る電流に相当するオフセット電流１１３を減算回路１１
４により差し引く。電流１１２の値は例えば５１μＡで
あり、オフセット電流は例えば５０μＡである。
が、電流を流す。したがって、選択セル１０１を流れる
電流１１０に加えて非選択セル１０９を流れる電流（例
えば１１１で示す電流）もセンスアンプ１０５に流入す
る。しかし、これらの非選択セル１０９を流れる電流の
およその値が予め分かっているので、センスアンプに流
入する電流１１２からこれらの非選択セル１０９を流れ
る電流に相当するオフセット電流１１３を減算回路１１
４により差し引く。電流１１２の値は例えば５１μＡで
あり、オフセット電流は例えば５０μＡである。
【００４３】減算後の電流１１５は微小（例えば１μ
Ａ）であるので、電流１１５を直接読まずに、電流１１
５を積分回路１１６で積分し、積分により得られる蓄積
電荷を示す信号１１７を検出する。積分回路１１６とし
ては容量素子を用いるが、積分回路の入力においては電
流１１２からオフセット電流１１３が予め引かれている
ので、この容量素子を小さくできる。また、センスアン
プのＡ／Ｄ変換器１１８、比較器１１９、電流値レジス
タ１２０、基準値レジスタ１２１で無効な上位ビットを
設ける必要が無くなり、Ａ／Ｄ変換器１１８、比較器１
１９、電流値レジスタ１２０、基準値レジスタ１２１の
ダイナミックレンジのうちの殆どの部分を信号成分のダ
イナミックレンジに割り当てることができるので、検出
のＳ／Ｎ比も上げることができる。
Ａ）であるので、電流１１５を直接読まずに、電流１１
５を積分回路１１６で積分し、積分により得られる蓄積
電荷を示す信号１１７を検出する。積分回路１１６とし
ては容量素子を用いるが、積分回路の入力においては電
流１１２からオフセット電流１１３が予め引かれている
ので、この容量素子を小さくできる。また、センスアン
プのＡ／Ｄ変換器１１８、比較器１１９、電流値レジス
タ１２０、基準値レジスタ１２１で無効な上位ビットを
設ける必要が無くなり、Ａ／Ｄ変換器１１８、比較器１
１９、電流値レジスタ１２０、基準値レジスタ１２１の
ダイナミックレンジのうちの殆どの部分を信号成分のダ
イナミックレンジに割り当てることができるので、検出
のＳ／Ｎ比も上げることができる。
【００４４】センスアンプ１０５で測定した電流値がメ
モリセル特性のバラツキに影響されることを考慮して、
本実施形態では、減算、積分、Ａ／Ｄ変換後の値を一旦
読みし出値レジスタ１２０に保存する。その後、選択セ
ルに「０」を書込んだ後に、１回目と同様に減算、積
分、Ａ／Ｄ変換後の値を読み出し、比較器１１９におい
て、１回目に読み出した値と２回目に読み出した値を比
較する。メモリセルに書き込まれていた値は、これらの
読み出した値の差が誤差範囲を超えていれば、「１」で
あり、この差が誤差範囲内であれば、「０」である。誤
差範囲の大きさは、基準値レジスタ１２１に保存されて
いる。このような方式は自己リファレンス読み出し方式
と呼ばれる。これにより、メモリセルの特性のばらつき
により、メモリセルに書き込まれている値が「１」又は
「０」であるかの判定が影響されることがなくなる。
モリセル特性のバラツキに影響されることを考慮して、
本実施形態では、減算、積分、Ａ／Ｄ変換後の値を一旦
読みし出値レジスタ１２０に保存する。その後、選択セ
ルに「０」を書込んだ後に、１回目と同様に減算、積
分、Ａ／Ｄ変換後の値を読み出し、比較器１１９におい
て、１回目に読み出した値と２回目に読み出した値を比
較する。メモリセルに書き込まれていた値は、これらの
読み出した値の差が誤差範囲を超えていれば、「１」で
あり、この差が誤差範囲内であれば、「０」である。誤
差範囲の大きさは、基準値レジスタ１２１に保存されて
いる。このような方式は自己リファレンス読み出し方式
と呼ばれる。これにより、メモリセルの特性のばらつき
により、メモリセルに書き込まれている値が「１」又は
「０」であるかの判定が影響されることがなくなる。
【００４５】自己リファレンス読み出し方式のアルゴリ
ズムを図２を参照して説明する。
ズムを図２を参照して説明する。
【００４６】まず、データを読み出す（ステップＳ１４
１）。次に、「０」を書き込み（ステップＳ１４２）、
「０」を読み出す（ステップＳ１４３）。次に、データ
と「０」の差がしきい値以下であるか否かを検査し（ス
テップＳ１４４）、そうであれば、データは「０」であ
ると判定し（ステップＳ１４５）、そうでなければ、デ
ータは「１」であると判定する（ステップＳ１４６）。
１）。次に、「０」を書き込み（ステップＳ１４２）、
「０」を読み出す（ステップＳ１４３）。次に、データ
と「０」の差がしきい値以下であるか否かを検査し（ス
テップＳ１４４）、そうであれば、データは「０」であ
ると判定し（ステップＳ１４５）、そうでなければ、デ
ータは「１」であると判定する（ステップＳ１４６）。
【００４７】本実施形態によるＭＲＡＭを図３のレイア
ウト図を参照して説明する。
ウト図を参照して説明する。
【００４８】セルアレイは、マトリックス状に並ぶ複数
のセルアレイ１５１に分割される。各セルアレイ１５１
に対して、Ｘセレクタ１５２、Ｘ終端１５３、Ｙセレク
タ１５４、Ｙ終端１５５が付加される。また、セルアレ
イ全体に対して、ＧＷＬ(Global Word Line)セレクタ１
５６、書き込み電流源回路１５７、読み出し電圧源回路
１５８、ＧＢＬ(Global Bit Line)セレクタ１５９、書
き込み電流源回路１６０、センスアンプ１０５が付加さ
れる。
のセルアレイ１５１に分割される。各セルアレイ１５１
に対して、Ｘセレクタ１５２、Ｘ終端１５３、Ｙセレク
タ１５４、Ｙ終端１５５が付加される。また、セルアレ
イ全体に対して、ＧＷＬ(Global Word Line)セレクタ１
５６、書き込み電流源回路１５７、読み出し電圧源回路
１５８、ＧＢＬ(Global Bit Line)セレクタ１５９、書
き込み電流源回路１６０、センスアンプ１０５が付加さ
れる。
【００４９】書き込み時には、書き込みの対象となるセ
ル（以下、「書き込みセル」という。）１６２に接続さ
れているワード線ＷＬ（以下「書き込みワード線」とい
う。）がＸセレクタ１５２により選択され、書き込みセ
ル１６２が属するセルアレイ１５１Ｂ（以下、「書き込
みセルアレイ」という。）に接続されているグローバル
ワード線ＧＷＬがＧＷＬセレクタ１５６により選択さ
れ、ＧＷＬセレクタ１５６が双方向書き込み電流源回路
１５７と接続される。また、書き込みワード線ＷＬがＸ
終端回路１５３と接続される。従って、書き込みワード
線ＷＬには、双方向書き込み電流源回路１５７とＸ終端
回路１５３の間を流れる電流が流れる。
ル（以下、「書き込みセル」という。）１６２に接続さ
れているワード線ＷＬ（以下「書き込みワード線」とい
う。）がＸセレクタ１５２により選択され、書き込みセ
ル１６２が属するセルアレイ１５１Ｂ（以下、「書き込
みセルアレイ」という。）に接続されているグローバル
ワード線ＧＷＬがＧＷＬセレクタ１５６により選択さ
れ、ＧＷＬセレクタ１５６が双方向書き込み電流源回路
１５７と接続される。また、書き込みワード線ＷＬがＸ
終端回路１５３と接続される。従って、書き込みワード
線ＷＬには、双方向書き込み電流源回路１５７とＸ終端
回路１５３の間を流れる電流が流れる。
【００５０】また、書き込み時には、書き込みセルに接
続されているビット線ＢＬ（以下、「書き込みビット
線」という。）がＹセレクタ１５４により選択され、書
き込みセルアレイ１５１Ｂに接続されているグローバル
ビット線ＧＢＬがＧＢＬセレクタ１５９により選択さ
れ、ＧＢＬセレクタ１５９が双方向書き込み電流源回路
１６０と接続される。また、書き込みビット線ＢＬがＹ
終端回路１５５と接続される。従って、書き込みビット
線ＢＬには、双方向書き込み電流電源回路１６０とＹ終
端回路１５５との間を流れる電流が流れる。
続されているビット線ＢＬ（以下、「書き込みビット
線」という。）がＹセレクタ１５４により選択され、書
き込みセルアレイ１５１Ｂに接続されているグローバル
ビット線ＧＢＬがＧＢＬセレクタ１５９により選択さ
れ、ＧＢＬセレクタ１５９が双方向書き込み電流源回路
１６０と接続される。また、書き込みビット線ＢＬがＹ
終端回路１５５と接続される。従って、書き込みビット
線ＢＬには、双方向書き込み電流電源回路１６０とＹ終
端回路１５５との間を流れる電流が流れる。
【００５１】従って、書き込みワード線ＷＬを流れる電
流が発生する磁界と書き込みビット線ＢＬを流れる電流
が発生する磁界とを合成した磁界により、書き込みセル
１６２にデータが書き込まれる。
流が発生する磁界と書き込みビット線ＢＬを流れる電流
が発生する磁界とを合成した磁界により、書き込みセル
１６２にデータが書き込まれる。
【００５２】書き込みの更に詳細な内容については後述
する。
する。
【００５３】読み出し時には、読み出しの対象となるセ
ル（以下、「読み出しセル」という。）１６２に接続さ
れるワード線ＷＬ（以下、「読み出しワード線」とい
う。）がＸセレクタ１５２により選択され、読み出しセ
ル１６２が属するセルアレイ１５１Ｂ（以下、「読み出
しセルアレイ」という。）に接続されているグローバル
ワード線ＧＷＬがＧＷＬセレクタ１５６により選択さ
れ、ＧＷＬセレクタ１５６が読み出し電圧源回路１５８
と接続される。また、読み出しワード線ＷＬはＸ終端回
路１５３から切り離される。
ル（以下、「読み出しセル」という。）１６２に接続さ
れるワード線ＷＬ（以下、「読み出しワード線」とい
う。）がＸセレクタ１５２により選択され、読み出しセ
ル１６２が属するセルアレイ１５１Ｂ（以下、「読み出
しセルアレイ」という。）に接続されているグローバル
ワード線ＧＷＬがＧＷＬセレクタ１５６により選択さ
れ、ＧＷＬセレクタ１５６が読み出し電圧源回路１５８
と接続される。また、読み出しワード線ＷＬはＸ終端回
路１５３から切り離される。
【００５４】また、読み出し時には、読み出しセルに接
続されるビット線ＢＬ（以下、「読み出しビット線」と
いう。）がＹセレクタ１５４により選択され、読み出し
セルアレイ１５１Ｂに接続されているグローバルビット
線ＧＢＬがＧＢＬセレクタ１５９により選択され、ＧＢ
Ｌセレクタ１５９がセンスアンプ１０５と接続される。
また、読み出しビット線ＢＬはＹ終端回路１５５から切
り離される。
続されるビット線ＢＬ（以下、「読み出しビット線」と
いう。）がＹセレクタ１５４により選択され、読み出し
セルアレイ１５１Ｂに接続されているグローバルビット
線ＧＢＬがＧＢＬセレクタ１５９により選択され、ＧＢ
Ｌセレクタ１５９がセンスアンプ１０５と接続される。
また、読み出しビット線ＢＬはＹ終端回路１５５から切
り離される。
【００５５】更に、読み出しセルアレイに属するワード
線であって、読み出しワード線以外のワード線をフロー
ティング状態として、読み出しセルアレイに属するビッ
ト線であって、読み出しビット線以外のビット線をフロ
ーティング状態にする。
線であって、読み出しワード線以外のワード線をフロー
ティング状態として、読み出しセルアレイに属するビッ
ト線であって、読み出しビット線以外のビット線をフロ
ーティング状態にする。
【００５６】従って、読み出し電圧源回路１５８とセン
スアンプ１０５の間をＧＷＬセレクタ１５６、グローバ
ルワード線ＧＷＬ、Ｘセレクタ１５２、読み出しワード
線ＷＬ、読み出しセル１６２、読み出しビット線ＢＬ、
Ｙセレクタ１５４、グローバルビット線ＧＢＬ、ＧＢＬ
セレクタ１５９を介して流れる電流を検出することによ
りデータが読み出される。
スアンプ１０５の間をＧＷＬセレクタ１５６、グローバ
ルワード線ＧＷＬ、Ｘセレクタ１５２、読み出しワード
線ＷＬ、読み出しセル１６２、読み出しビット線ＢＬ、
Ｙセレクタ１５４、グローバルビット線ＧＢＬ、ＧＢＬ
セレクタ１５９を介して流れる電流を検出することによ
りデータが読み出される。
【００５７】なお、図３において、ワード線ＷＬ、ビッ
ト線ＢＬが途中で切れているのは、読み出し時に、読み
出しワード線ＷＬがＸ終端回路１５３から切り離され、
読み出しビット線ＢＬがＹ終端回路１５５から切り離さ
れている様子を示すためである。書き込み時にＸセレク
タ１５２とＸ終端回路１５３の間を書き込みワード線Ｗ
Ｌを介して電流が流れ、Ｙセレクタ１５４とＹ終端回路
１５５の間を書き込みビット線ＢＬを介して電流を流れ
ることを示すためには、書き込みワード線ＷＬ、書き込
みビット線ＢＬがセルアレイ１５１Ｂを貫くように示す
べきであるが、図面の都合上省略した。
ト線ＢＬが途中で切れているのは、読み出し時に、読み
出しワード線ＷＬがＸ終端回路１５３から切り離され、
読み出しビット線ＢＬがＹ終端回路１５５から切り離さ
れている様子を示すためである。書き込み時にＸセレク
タ１５２とＸ終端回路１５３の間を書き込みワード線Ｗ
Ｌを介して電流が流れ、Ｙセレクタ１５４とＹ終端回路
１５５の間を書き込みビット線ＢＬを介して電流を流れ
ることを示すためには、書き込みワード線ＷＬ、書き込
みビット線ＢＬがセルアレイ１５１Ｂを貫くように示す
べきであるが、図面の都合上省略した。
【００５８】上記から明らかなように、ビット線および
ワード線は階層化されている。また、読み出し電圧源回
路１５８とセンスアンプを１つにすることができるの
で、ＭＲＡＭの面積を縮小することが可能である。
ワード線は階層化されている。また、読み出し電圧源回
路１５８とセンスアンプを１つにすることができるの
で、ＭＲＡＭの面積を縮小することが可能である。
【００５９】また、従来例と異なり、読み出し時の検出
電流に非選択ワード線又は非選択ビット線を介してノイ
ズが乗ることがないので、読み出し電圧源回路１５８を
センスアンプ１０５の近くに配置し、読み出し電圧源回
路１５８の接地ラインとセンスアンプ１０５の接地ライ
ンの間及び読み出し電圧源回路１５８の電源ラインとセ
ンスアンプ１０５の電源ラインの間にバイパスコンデン
サをつければ、読み出し電圧源回路１５８とセンスアン
プ１０５の間で電源ラインに乗るノイズとグランドライ
ンに乗るノイズを共通化できるので、電源ノイズによる
検出電流のＳ／Ｎの悪化を避けることができる。
電流に非選択ワード線又は非選択ビット線を介してノイ
ズが乗ることがないので、読み出し電圧源回路１５８を
センスアンプ１０５の近くに配置し、読み出し電圧源回
路１５８の接地ラインとセンスアンプ１０５の接地ライ
ンの間及び読み出し電圧源回路１５８の電源ラインとセ
ンスアンプ１０５の電源ラインの間にバイパスコンデン
サをつければ、読み出し電圧源回路１５８とセンスアン
プ１０５の間で電源ラインに乗るノイズとグランドライ
ンに乗るノイズを共通化できるので、電源ノイズによる
検出電流のＳ／Ｎの悪化を避けることができる。
【００６０】読み出し時に、読み出しワード線を電圧源
回路に接続し、読み出しビット線をセンスアンプに接続
し、読み出しセルアレイのワード線であって読み出しワ
ード線以外のものをフローティング状態にして、読み出
しセルアレイのビット線であって読み出しビット線以外
のものをフローティング状態にするという読み出しセル
アレイに関する接続条件を満たす必要がある。
回路に接続し、読み出しビット線をセンスアンプに接続
し、読み出しセルアレイのワード線であって読み出しワ
ード線以外のものをフローティング状態にして、読み出
しセルアレイのビット線であって読み出しビット線以外
のものをフローティング状態にするという読み出しセル
アレイに関する接続条件を満たす必要がある。
【００６１】同様に、読み出し時にオフセット電流を発
生するために選択されたセルアレイ（以下「参照セルア
レイ」という。オフセット電流を発生するために読み出
しセルアレイ以外のセルアレイを使用することについて
は後述する。）に属する１のワード線（以下「参照ワー
ド線」という。）を電圧源回路に接続し、参照セルアレ
イに属する１のビット線（以下「参照ビット線」とい
う。）をセンスアンプに接続し、参照セルアレイに属す
るワード線であって参照ワード線以外のものをフローテ
ィング状態にして、参照セルアレイに属するビット線で
あって参照ビット線以外のものをフローティング状態に
するという参照セルアレイに関する接続条件を満たす必
要がある。
生するために選択されたセルアレイ（以下「参照セルア
レイ」という。オフセット電流を発生するために読み出
しセルアレイ以外のセルアレイを使用することについて
は後述する。）に属する１のワード線（以下「参照ワー
ド線」という。）を電圧源回路に接続し、参照セルアレ
イに属する１のビット線（以下「参照ビット線」とい
う。）をセンスアンプに接続し、参照セルアレイに属す
るワード線であって参照ワード線以外のものをフローテ
ィング状態にして、参照セルアレイに属するビット線で
あって参照ビット線以外のものをフローティング状態に
するという参照セルアレイに関する接続条件を満たす必
要がある。
【００６２】上記の２つの接続条件を満たす限りにおい
て、できる限り多くのワード線及びビット線を第３の電
位になるようにプリチャージすることが、後述するよう
にセンスアンプに流入する電流１１２とオフセット電流
１１３を早期に収束値に安定化させるために望ましい。
第３の電位については後述する。
て、できる限り多くのワード線及びビット線を第３の電
位になるようにプリチャージすることが、後述するよう
にセンスアンプに流入する電流１１２とオフセット電流
１１３を早期に収束値に安定化させるために望ましい。
第３の電位については後述する。
【００６３】この安定化のために、Ｘ終端回路１５３と
Ｙ終端回路１５５は電圧源回路として機能する。書き込
み時には、全てのセルアレイの全てのワード線（書き込
みワード線を含む。）がＸ終端回路１５３と接続され、
全てのセルアレイの全てのワード線の電位がＸ終端回路
１５３により第３の電位に設定される。また、書き込み
時には、全てのセルアレイの全てのビット線（書き込み
ビット線を含む。）がＹ終端回路１５５と接続され、全
てのセルアレイの全てのビット線の電位がＹ終端回路１
５５により第３の電位に設定される。
Ｙ終端回路１５５は電圧源回路として機能する。書き込
み時には、全てのセルアレイの全てのワード線（書き込
みワード線を含む。）がＸ終端回路１５３と接続され、
全てのセルアレイの全てのワード線の電位がＸ終端回路
１５３により第３の電位に設定される。また、書き込み
時には、全てのセルアレイの全てのビット線（書き込み
ビット線を含む。）がＹ終端回路１５５と接続され、全
てのセルアレイの全てのビット線の電位がＹ終端回路１
５５により第３の電位に設定される。
【００６４】また、上記の安定化のために、読み出し時
には、読み出しセルアレイ及び参照セルアレイを除いた
全てのセルアレイの全てのワード線がＸ終端回路１５３
と接続され、読み出しセルアレイ及び参照セルアレイを
除いた全てのセルアレイの全てのワード線の電位がＸ終
端回路１５３により第３の電位に設定される。また、読
み出し時には、読み出しセルアレイ及び参照セルアレイ
を除いた全てのセルアレイの全てのビット線がＹ終端回
路１５５と接続され、読み出しセルアレイと参照セルア
レイ以外の全てのセルアレイの全てのビット線の電位が
Ｙ終端回路１５５により第３の電位に設定される。
には、読み出しセルアレイ及び参照セルアレイを除いた
全てのセルアレイの全てのワード線がＸ終端回路１５３
と接続され、読み出しセルアレイ及び参照セルアレイを
除いた全てのセルアレイの全てのワード線の電位がＸ終
端回路１５３により第３の電位に設定される。また、読
み出し時には、読み出しセルアレイ及び参照セルアレイ
を除いた全てのセルアレイの全てのビット線がＹ終端回
路１５５と接続され、読み出しセルアレイと参照セルア
レイ以外の全てのセルアレイの全てのビット線の電位が
Ｙ終端回路１５５により第３の電位に設定される。
【００６５】図４に、ビット線及びその周辺部の回路図
を示す。
を示す。
【００６６】図４を参照すると、ＡＲＲＳＥＬＸｍはＸ
方向セルアレイ選択信号線であり、ＴＥＲＭＡＣＴＸｍ
はＸ方向終端活性化信号線であり、Ｖｔｅｒｍ−Ｙは終
端電圧線であり、ＹＳＷｊはビット選択信号線であり、
ＧＢＬｎはグローバルビット線であり、ＷＬｉはワード
線であり、ＢＬｊはビット線である。
方向セルアレイ選択信号線であり、ＴＥＲＭＡＣＴＸｍ
はＸ方向終端活性化信号線であり、Ｖｔｅｒｍ−Ｙは終
端電圧線であり、ＹＳＷｊはビット選択信号線であり、
ＧＢＬｎはグローバルビット線であり、ＷＬｉはワード
線であり、ＢＬｊはビット線である。
【００６７】Ｘ方向セルアレイ選択信号線ＡＲＲＳＥＬ
Ｘｍは、選択セルアレイ（書き込みセルアレイ、読み出
しセルアレイ又は参照セルアレイの総称）を選択するた
めの信号線であり、グローバルビット線ＧＢＬｎをセル
アレイ内共通ビット線１７１と接続するスイッチ１７２
を制御する。終端電圧線Ｖｔｅｒｍ−Ｙは、Ｙ終端回路
１５５に接続され、第３の電位を保持する。Ｘ方向終端
活性化信号線ＴＥＲＭＡＣＴＸｍは、ビット線ＢＬｊの
電位を第３の電位にするか否かを制御するための信号線
であり、第３の電位を保持する終端電圧線Ｖｔｅｒｍ−
Ｙとビット線ＢＬｊを接続するスイッチ１７３を制御す
る。ビット選択信号線ＹＳＷｊは、選択セルアレイ内に
おいてビットを選択するための信号線であり、セルアレ
イ内共通ビット線１７１をビット線ＢＬｊと接続するス
イッチ１７４を制御する。グローバルビット線ＧＢＬｎ
は、選択セルアレイ内の選択されたビット線を双方向書
き込み電流源回路１６０又はセンスアンプ１０５と接続
するための線である。
Ｘｍは、選択セルアレイ（書き込みセルアレイ、読み出
しセルアレイ又は参照セルアレイの総称）を選択するた
めの信号線であり、グローバルビット線ＧＢＬｎをセル
アレイ内共通ビット線１７１と接続するスイッチ１７２
を制御する。終端電圧線Ｖｔｅｒｍ−Ｙは、Ｙ終端回路
１５５に接続され、第３の電位を保持する。Ｘ方向終端
活性化信号線ＴＥＲＭＡＣＴＸｍは、ビット線ＢＬｊの
電位を第３の電位にするか否かを制御するための信号線
であり、第３の電位を保持する終端電圧線Ｖｔｅｒｍ−
Ｙとビット線ＢＬｊを接続するスイッチ１７３を制御す
る。ビット選択信号線ＹＳＷｊは、選択セルアレイ内に
おいてビットを選択するための信号線であり、セルアレ
イ内共通ビット線１７１をビット線ＢＬｊと接続するス
イッチ１７４を制御する。グローバルビット線ＧＢＬｎ
は、選択セルアレイ内の選択されたビット線を双方向書
き込み電流源回路１６０又はセンスアンプ１０５と接続
するための線である。
【００６８】図５に、ワード線及びその周辺部の回路図
を示す。
を示す。
【００６９】図５を参照すると、ＡＲＲＳＥＬＹｎはＹ
方向セルアレイ選択信号線であり、ＴＥＲＭＡＣＴＹｎ
はＹ方向終端活性化信号線であり、Ｖｔｅｒｍ−Ｘは終
端電圧線であり、ＸＳＷｉはワード選択信号線であり、
ＧＷＬｍはグローバルワード線であり、ＷＬｉはワード
線であり、ＢＬｊはビット線である。
方向セルアレイ選択信号線であり、ＴＥＲＭＡＣＴＹｎ
はＹ方向終端活性化信号線であり、Ｖｔｅｒｍ−Ｘは終
端電圧線であり、ＸＳＷｉはワード選択信号線であり、
ＧＷＬｍはグローバルワード線であり、ＷＬｉはワード
線であり、ＢＬｊはビット線である。
【００７０】Ｙ方向セルアレイ選択信号線ＡＲＲＳＥＬ
Ｙｎは、選択セルアレイを選択するための信号線であ
り、グローバルワード線ＧＢＬｍをセルアレイ内共通ワ
ード線１８１と接続するスイッチ１８２を制御する。終
端電圧線Ｖｔｅｒｍ−Ｘは、Ｘ終端回路１５３に接続さ
れ、第３の電位を保持する。Ｙ方向終端活性化信号線Ｔ
ＥＲＭＡＣＴＹｎは、ワード線ＷＬｉの電位を第３の電
位にするか否かを制御するための信号線であり、第３の
電位を保持する終端電圧線Ｖｔｅｒｍ−Ｘとワード線Ｗ
Ｌｉを接続するスイッチ１８３を制御する。ワード選択
信号線ＸＳＷｉは、選択セルアレイ内においてワードを
選択するための信号線であり、セルアレイ内共通ビット
線１８１をワード線ＷＬｉと接続するスイッチ１８４を
制御する。グローバルワード線ＧＷＬｍは、選択セルア
レイ内の選択されたワード線を双方向書き込み電流源回
路１５７又は読み出し電圧源回路１５８と接続するため
の線である。
Ｙｎは、選択セルアレイを選択するための信号線であ
り、グローバルワード線ＧＢＬｍをセルアレイ内共通ワ
ード線１８１と接続するスイッチ１８２を制御する。終
端電圧線Ｖｔｅｒｍ−Ｘは、Ｘ終端回路１５３に接続さ
れ、第３の電位を保持する。Ｙ方向終端活性化信号線Ｔ
ＥＲＭＡＣＴＹｎは、ワード線ＷＬｉの電位を第３の電
位にするか否かを制御するための信号線であり、第３の
電位を保持する終端電圧線Ｖｔｅｒｍ−Ｘとワード線Ｗ
Ｌｉを接続するスイッチ１８３を制御する。ワード選択
信号線ＸＳＷｉは、選択セルアレイ内においてワードを
選択するための信号線であり、セルアレイ内共通ビット
線１８１をワード線ＷＬｉと接続するスイッチ１８４を
制御する。グローバルワード線ＧＷＬｍは、選択セルア
レイ内の選択されたワード線を双方向書き込み電流源回
路１５７又は読み出し電圧源回路１５８と接続するため
の線である。
【００７１】読み出し時の動作を図６に示すタイミング
図を参照して説明する。なお、図４、５に示すどのスイ
ッチもｎ型ＦＥＴであり、ゲート電圧がＨＩＧＨである
ときに導通状態となる。
図を参照して説明する。なお、図４、５に示すどのスイ
ッチもｎ型ＦＥＴであり、ゲート電圧がＨＩＧＨである
ときに導通状態となる。
【００７２】読み出し時には、読み出しセルアレイに係
るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＬＯ
Ｗ、読み出しセルアレイに係るＹ方向終端活性化信号線
ＴＥＲＭＡＣＴＹｎはＬＯＷ、読み出しワード線に係る
ワード選択信号線ＸＳＷｉはＨＩＧＨ、読み出しビット
線に係るビット選択信号線ＹＳＷｊはＨＩＧＨ、読み出
しセルアレイに係るＸ方向セルアレイ選択信号線ＡＲＲ
ＳＥＬＸｍはＨＩＧＨ、読み出しセルアレイに係るＹ方
向セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＨＩＧＨと
なるので、読み出しワード線及び読み出しビット線は第
３の電位の電源から切り離され、読み出しワード線は読
み出し電圧源回路１５８と接続され、読み出しビット線
はセンスアンプ１０５と接続される。この時、図６に示
すように、読み出しセルアレイに接続されているグロー
バルワード線ＧＷＬの電位は、例えば、１．２５Ｖ（第
３の電位）から１．４５Ｖに変化し、読み出しワード線
ＷＬの電位は、例えば、１．２５Ｖ（第３の電位）から
１．４０Ｖに変化し、読み出しビット線ＢＬの電位は、
例えば、１．２５Ｖ（第３の電位）から１．１０Ｖに変
化し、読み出しセルアレイに接続されているグローバル
ビット線ＧＢＬの電位は、例えば、１．２５Ｖ（第３の
電位）から１．０５Ｖに変化する。なお、１．４５Ｖと
１．４Ｖの差は、配線抵抗による電圧降下によるもので
ある。同様に、１．１０Ｖと１．０５Ｖの差も、配線抵
抗によるものである。
るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＬＯ
Ｗ、読み出しセルアレイに係るＹ方向終端活性化信号線
ＴＥＲＭＡＣＴＹｎはＬＯＷ、読み出しワード線に係る
ワード選択信号線ＸＳＷｉはＨＩＧＨ、読み出しビット
線に係るビット選択信号線ＹＳＷｊはＨＩＧＨ、読み出
しセルアレイに係るＸ方向セルアレイ選択信号線ＡＲＲ
ＳＥＬＸｍはＨＩＧＨ、読み出しセルアレイに係るＹ方
向セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＨＩＧＨと
なるので、読み出しワード線及び読み出しビット線は第
３の電位の電源から切り離され、読み出しワード線は読
み出し電圧源回路１５８と接続され、読み出しビット線
はセンスアンプ１０５と接続される。この時、図６に示
すように、読み出しセルアレイに接続されているグロー
バルワード線ＧＷＬの電位は、例えば、１．２５Ｖ（第
３の電位）から１．４５Ｖに変化し、読み出しワード線
ＷＬの電位は、例えば、１．２５Ｖ（第３の電位）から
１．４０Ｖに変化し、読み出しビット線ＢＬの電位は、
例えば、１．２５Ｖ（第３の電位）から１．１０Ｖに変
化し、読み出しセルアレイに接続されているグローバル
ビット線ＧＢＬの電位は、例えば、１．２５Ｖ（第３の
電位）から１．０５Ｖに変化する。なお、１．４５Ｖと
１．４Ｖの差は、配線抵抗による電圧降下によるもので
ある。同様に、１．１０Ｖと１．０５Ｖの差も、配線抵
抗によるものである。
【００７３】また、読み出し時には、非選択セルアレイ
に係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＨ
ＩＧＨ、非選択セルアレイに係るＹ方向終端活性化信号
線ＴＥＲＭＡＣＴＹｎはＨＩＧＨ、非読み出しワード線
に係るワード選択信号線ＸＳＷｉはＬＯＷ、非読み出し
ビット線に係るビット選択信号線ＹＳＷｊはＬＯＷ、非
選択セルアレイに係るＸ方向セルアレイ選択信号線ＡＲ
ＲＳＥＬＸｍはＬＯＷ、非選択セルアレイに係るＹ方向
セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＬＯＷとなる
ので、全ての非選択セルアレイの全てのワード線及びビ
ット線は第３の電位の電源と接続され、電圧源回路１５
８及びセンスアンプ１０５からは切り離される。
に係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＨ
ＩＧＨ、非選択セルアレイに係るＹ方向終端活性化信号
線ＴＥＲＭＡＣＴＹｎはＨＩＧＨ、非読み出しワード線
に係るワード選択信号線ＸＳＷｉはＬＯＷ、非読み出し
ビット線に係るビット選択信号線ＹＳＷｊはＬＯＷ、非
選択セルアレイに係るＸ方向セルアレイ選択信号線ＡＲ
ＲＳＥＬＸｍはＬＯＷ、非選択セルアレイに係るＹ方向
セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＬＯＷとなる
ので、全ての非選択セルアレイの全てのワード線及びビ
ット線は第３の電位の電源と接続され、電圧源回路１５
８及びセンスアンプ１０５からは切り離される。
【００７４】なお、読み出し時には、参照セルアレイに
係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＬＯ
Ｗ、参照セルアレイに係るＹ方向終端活性化信号線ＴＥ
ＲＭＡＣＴＹｎはＬＯＷ、参照ワード線に係るワード選
択信号線ＸＳＷｉはＨＩＧＨ、参照ビット線に係るビッ
ト選択信号線ＹＳＷｊはＨＩＧＨ、参照セルアレイに係
るＸ方向セルアレイ選択信号線ＡＲＲＳＥＬＸｍはＨＩ
ＧＨ、参照セルアレイに係るＹ方向セルアレイ選択信号
線ＡＲＲＳＥＬＹｎはＨＩＧＨとなるので、参照ワード
線及び参照ビット線は第３の電位の電源から切り離さ
れ、参照ワード線は読み出し電圧源回路１５８と接続さ
れ、参照ビット線はセンスアンプ１０５の減算回路１１
４の引き算側入力と接続される。この時、参照セルアレ
イに接続されているグローバルワード線ＧＷＬの電位
は、例えば、１．２５Ｖ（第３の電位）から１．４５Ｖ
に変化し、参照ワード線ＷＬの電位は、例えば、１．２
５Ｖ（第３の電位）から１．４０Ｖに変化し、参照ビッ
ト線ＢＬの電位は、例えば、１．２５Ｖ（第３の電位）
から１．１０Ｖに変化し、参照セルアレイに接続されて
いるグローバルビット線ＧＢＬの電位は、例えば、１．
２５Ｖ（第３の電位）から１．０５Ｖに変化する。
係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＬＯ
Ｗ、参照セルアレイに係るＹ方向終端活性化信号線ＴＥ
ＲＭＡＣＴＹｎはＬＯＷ、参照ワード線に係るワード選
択信号線ＸＳＷｉはＨＩＧＨ、参照ビット線に係るビッ
ト選択信号線ＹＳＷｊはＨＩＧＨ、参照セルアレイに係
るＸ方向セルアレイ選択信号線ＡＲＲＳＥＬＸｍはＨＩ
ＧＨ、参照セルアレイに係るＹ方向セルアレイ選択信号
線ＡＲＲＳＥＬＹｎはＨＩＧＨとなるので、参照ワード
線及び参照ビット線は第３の電位の電源から切り離さ
れ、参照ワード線は読み出し電圧源回路１５８と接続さ
れ、参照ビット線はセンスアンプ１０５の減算回路１１
４の引き算側入力と接続される。この時、参照セルアレ
イに接続されているグローバルワード線ＧＷＬの電位
は、例えば、１．２５Ｖ（第３の電位）から１．４５Ｖ
に変化し、参照ワード線ＷＬの電位は、例えば、１．２
５Ｖ（第３の電位）から１．４０Ｖに変化し、参照ビッ
ト線ＢＬの電位は、例えば、１．２５Ｖ（第３の電位）
から１．１０Ｖに変化し、参照セルアレイに接続されて
いるグローバルビット線ＧＢＬの電位は、例えば、１．
２５Ｖ（第３の電位）から１．０５Ｖに変化する。
【００７５】読み出し時にセンスアンプの入力を流れる
電流は読み出しセルを流れる電流のみならず読み出され
ないセルを流れる電流も含んでいるため、Ｓ／Ｎ比を確
保するためにも、総電流を増やさないためにも、セルア
レイを大きくすることができない。したがって、セルア
レイを複数のセルアレイに分割して、ワード線、ビット
線を階層化することは、Ｓ／Ｎ比改善及び消費電流削減
の効果がある。
電流は読み出しセルを流れる電流のみならず読み出され
ないセルを流れる電流も含んでいるため、Ｓ／Ｎ比を確
保するためにも、総電流を増やさないためにも、セルア
レイを大きくすることができない。したがって、セルア
レイを複数のセルアレイに分割して、ワード線、ビット
線を階層化することは、Ｓ／Ｎ比改善及び消費電流削減
の効果がある。
【００７６】階層化による面積オーバーヘッドは、セレ
クタ回路及び終端回路に生じるので、セレクタ回路及び
終端回路を単純なものにする必要がある。本方式の場合
は、ワード線及びビット線に２種類の電圧を与えるわけ
ではないので、セレクタ回路も終端回路も１線当たり１
個のトランジスタで構成される。従って、本実施形態で
は、階層化による面積オーバーヘッドの増加を最小限に
抑えることができる。
クタ回路及び終端回路に生じるので、セレクタ回路及び
終端回路を単純なものにする必要がある。本方式の場合
は、ワード線及びビット線に２種類の電圧を与えるわけ
ではないので、セレクタ回路も終端回路も１線当たり１
個のトランジスタで構成される。従って、本実施形態で
は、階層化による面積オーバーヘッドの増加を最小限に
抑えることができる。
【００７７】参考として従来例２のセレクタ回路を図７
に示す。図７のセレクタ回路では、選択ワード線及び選
択ビット線のみならず非選択ワード線及び非選択ビット
線にも一定の電圧を与えなければならないため、セレク
タが２つのトランジスタで構成されている。
に示す。図７のセレクタ回路では、選択ワード線及び選
択ビット線のみならず非選択ワード線及び非選択ビット
線にも一定の電圧を与えなければならないため、セレク
タが２つのトランジスタで構成されている。
【００７８】また、Ｘデコーダから出力される信号ＸＳ
Ｗは同一行のセルアレイで共有される。非選択アレイに
おいて、ＸＳＷが選択状態「ハイレベル」となり、Ｘセ
レクタの一つのスイッチが「ＯＮ」状態になったとして
も、セルアレイ内の節点は全て終端回路によってプリチ
ャージ電位に駆動されたままなので、ワード線やビット
線のレベルが変動したり、Ｘセレクタに電流が流れるこ
とはない。
Ｗは同一行のセルアレイで共有される。非選択アレイに
おいて、ＸＳＷが選択状態「ハイレベル」となり、Ｘセ
レクタの一つのスイッチが「ＯＮ」状態になったとして
も、セルアレイ内の節点は全て終端回路によってプリチ
ャージ電位に駆動されたままなので、ワード線やビット
線のレベルが変動したり、Ｘセレクタに電流が流れるこ
とはない。
【００７９】選択ワード線と選択ビット線に端子が接続
された２端子回路とみなしたときのセルアレイの等価回
路を図８（ａ）に示す。この等価回路においては、セル
アレイ内に流れる電流に着目してメモリセルを抵抗とみ
なし、ワード線及びビット線の配線抵抗を無視してい
る。
された２端子回路とみなしたときのセルアレイの等価回
路を図８（ａ）に示す。この等価回路においては、セル
アレイ内に流れる電流に着目してメモリセルを抵抗とみ
なし、ワード線及びビット線の配線抵抗を無視してい
る。
【００８０】非選択セルは、選択ワード線につながって
いる非選択セルのグループ（ＮＳ１）、選択ビット線に
つながっているセルのグループ（ＮＳ２）及び選択ワー
ド線にも選択ビット線にもつながっていないセルのグル
ープ（ＮＳ３）に分類することができる。
いる非選択セルのグループ（ＮＳ１）、選択ビット線に
つながっているセルのグループ（ＮＳ２）及び選択ワー
ド線にも選択ビット線にもつながっていないセルのグル
ープ（ＮＳ３）に分類することができる。
【００８１】セルに１が書き込まれているときのセルの
抵抗値をＲ、セルに０が書き込まれているときのセルの
抵抗値をＲ＋α、セルアレイ当たりのワード線の数を
ｍ、セルアレイ当たりのビット線の数をｎとすると、選
択セルの抵抗値ＲS、グループＮＳ１の抵抗値Ｒ1、グル
ープＮＳ２の抵抗値Ｒ2、グループＮＳ３の抵抗値Ｒ
3は、以下のようになる。
抵抗値をＲ、セルに０が書き込まれているときのセルの
抵抗値をＲ＋α、セルアレイ当たりのワード線の数を
ｍ、セルアレイ当たりのビット線の数をｎとすると、選
択セルの抵抗値ＲS、グループＮＳ１の抵抗値Ｒ1、グル
ープＮＳ２の抵抗値Ｒ2、グループＮＳ３の抵抗値Ｒ
3は、以下のようになる。
【００８２】 ＲS＝Ｒ又はＲ＋α Ｒ1＝Ｒ／（ｎ−１） （最小値） （Ｒ＋α／２）／（ｎ−１） （平均値） （Ｒ＋α）／（ｎ−１） （最大値） Ｒ2＝Ｒ／（ｍ−１） （最小値） （Ｒ＋α／２）／（ｍ−１） （平均値） （Ｒ＋α）／（ｍ−１） （最大値） Ｒ3＝Ｒ／（ｍ×ｎ−ｍ−ｎ＋１） （最小値） （Ｒ＋α／２）／（ｍ×ｎ−ｍ−ｎ＋１） （平均値） （Ｒ＋α）／（ｍ×ｎ−ｍ−ｎ＋１） （最大値） 上記のように非選択セルを分類すると非選択ビット線の
電位は、この等価回路のＮｏｄｅ１の電位からＮｏｄｅ
２の電位の間に分布している。ただし、グループＮＳ３
の抵抗値Ｒ3はグループＮＳ１、ＮＳ２の抵抗値Ｒ1、Ｒ
2と比べて低いので、Ｎｏｄｅ１とＮｏｄｅ２との間の
電位差は小さい。
電位は、この等価回路のＮｏｄｅ１の電位からＮｏｄｅ
２の電位の間に分布している。ただし、グループＮＳ３
の抵抗値Ｒ3はグループＮＳ１、ＮＳ２の抵抗値Ｒ1、Ｒ
2と比べて低いので、Ｎｏｄｅ１とＮｏｄｅ２との間の
電位差は小さい。
【００８３】セルアレイ当たりのワード線の数をｍ、セ
ルアレイ当たりのビット線の数をｎが充分大きいと、図
８（ａ）に示す等価回路は、図８（ｂ）のように近似で
き、Ｎｏｄｅ１とＮｏｄｅ２の間の電位差は無視でき、
Ｎｏｄｅ１とＮｏｄｅ２とは共通ノードＮｏｄｅ３とな
る。このとき、セルに１が書き込まれているときのセル
の抵抗値をＲ、セルに０が書き込まれているときのセル
の抵抗値をＲ＋α、セルアレイ当たりのワード線の数を
ｍ、セルアレイ当たりのビット線の数をｎとすると、選
択セルの抵抗値ＲS、グループＮＳ１の抵抗値Ｒ4、グル
ープＮＳ２の抵抗値Ｒ5は、以下のようになる。
ルアレイ当たりのビット線の数をｎが充分大きいと、図
８（ａ）に示す等価回路は、図８（ｂ）のように近似で
き、Ｎｏｄｅ１とＮｏｄｅ２の間の電位差は無視でき、
Ｎｏｄｅ１とＮｏｄｅ２とは共通ノードＮｏｄｅ３とな
る。このとき、セルに１が書き込まれているときのセル
の抵抗値をＲ、セルに０が書き込まれているときのセル
の抵抗値をＲ＋α、セルアレイ当たりのワード線の数を
ｍ、セルアレイ当たりのビット線の数をｎとすると、選
択セルの抵抗値ＲS、グループＮＳ１の抵抗値Ｒ4、グル
ープＮＳ２の抵抗値Ｒ5は、以下のようになる。
【００８４】 ＲS＝Ｒ又はＲ＋α Ｒ4＝Ｒ／ｎ （最小値） （Ｒ＋α／２）／ｎ （平均値） （Ｒ＋α）／ｎ （最大値） Ｒ5＝Ｒ／ｍ （最小値） （Ｒ＋α／２）／ｍ （平均値） （Ｒ＋α）／ｍ （最大値） このとき、共通ノードＮｏｄｅ３の電位Ｖ３は、 Ｖ３＝（ｎＶ１＋ｍＶ２）／（ｍ＋ｎ） と表わすことができる。従って、全ての非選択ワード線
及び全ての非選択ビット線の電位は、この等価回路のＮ
ｏｄｅ３の電位Ｖ３となる。この電位は、ｎ＝ｍの場合
には、Ｖ１とＶ２の平均電位である。
及び全ての非選択ビット線の電位は、この等価回路のＮ
ｏｄｅ３の電位Ｖ３となる。この電位は、ｎ＝ｍの場合
には、Ｖ１とＶ２の平均電位である。
【００８５】読み出し時に、読み出しセルアレイの読み
出しワード線に電位Ｖ１が与えられ、読み出しセルアレ
イの読み出しビット線に電位Ｖ２が与えられたときに、
読み出しセルアレイの全ての非選択ワード線及び全ての
非選択ビット線の電位は、充分な時間の経過後にはこの
等価回路のＮｏｄｅ３の電位Ｖ３となるが、抵抗Ｒ４に
並列に接続される寄生容量及び抵抗Ｒ５に並列される寄
生容量があるため、瞬時にはこの等価回路のＮｏｄｅ３
の電位Ｖ３にはならない。同様に、読み出し時に、参照
セルアレイの参照ワード線に電位Ｖ１が与えられ、参照
セルアレイの参照ビット線に電位Ｖ２が与えられたとき
に、参照セルアレイの全ての非選択ワード線及び全ての
非選択ビット線の電位は、充分な時間の経過後にはこの
等価回路のＮｏｄｅ３の電位Ｖ３となるが、抵抗Ｒ４に
並列に接続される寄生容量及び抵抗Ｒ５に並列される寄
生容量があるため、瞬時にはこの等価回路のＮｏｄｅ３
の電位Ｖ３にはならない。
出しワード線に電位Ｖ１が与えられ、読み出しセルアレ
イの読み出しビット線に電位Ｖ２が与えられたときに、
読み出しセルアレイの全ての非選択ワード線及び全ての
非選択ビット線の電位は、充分な時間の経過後にはこの
等価回路のＮｏｄｅ３の電位Ｖ３となるが、抵抗Ｒ４に
並列に接続される寄生容量及び抵抗Ｒ５に並列される寄
生容量があるため、瞬時にはこの等価回路のＮｏｄｅ３
の電位Ｖ３にはならない。同様に、読み出し時に、参照
セルアレイの参照ワード線に電位Ｖ１が与えられ、参照
セルアレイの参照ビット線に電位Ｖ２が与えられたとき
に、参照セルアレイの全ての非選択ワード線及び全ての
非選択ビット線の電位は、充分な時間の経過後にはこの
等価回路のＮｏｄｅ３の電位Ｖ３となるが、抵抗Ｒ４に
並列に接続される寄生容量及び抵抗Ｒ５に並列される寄
生容量があるため、瞬時にはこの等価回路のＮｏｄｅ３
の電位Ｖ３にはならない。
【００８６】従って、読み出しセルアレイ及び参照セル
アレイ以外の全てのセルアレイの全てのビット線及びワ
ード線の電位を予め電位Ｖ３にしておくことにより、読
み出しセルアレイのＮｏｄｅ３の電位及び参照セルアレ
イのＮｏｄｅ３の電位を瞬時に電位Ｖ３にすることがで
きる。この電位Ｖ３が上記の第３の電位である。
アレイ以外の全てのセルアレイの全てのビット線及びワ
ード線の電位を予め電位Ｖ３にしておくことにより、読
み出しセルアレイのＮｏｄｅ３の電位及び参照セルアレ
イのＮｏｄｅ３の電位を瞬時に電位Ｖ３にすることがで
きる。この電位Ｖ３が上記の第３の電位である。
【００８７】また、読み出しセルアレイ及び参照セルア
レイ以外の全てのセルアレイの全てのビット線及びワー
ド線の電位を予め電位Ｖ３にしておくことにより、余分
な電流で消費電流を無駄にしたり、余分な電流で誤書込
みが起こる確率も下げられた。
レイ以外の全てのセルアレイの全てのビット線及びワー
ド線の電位を予め電位Ｖ３にしておくことにより、余分
な電流で消費電流を無駄にしたり、余分な電流で誤書込
みが起こる確率も下げられた。
【００８８】また、電位Ｖ３は書込み終端電位でもある
ため、読み出しモードから書込みモードに移る時にも余
分な電流が流れることがなくなる。
ため、読み出しモードから書込みモードに移る時にも余
分な電流が流れることがなくなる。
【００８９】図６のタイミングチャートに示す電位は、
セルアレイ当たりのワード線の数ｍ＝セルアレイ当たり
のビット線の数ｎとした場合のものであり、電位Ｖ３＝
１．２５Ｖは、選択ワード線の電位Ｖ１＝１．４０Ｖと
選択ビット線の電位１．１０Ｖの平均の電位である。
セルアレイ当たりのワード線の数ｍ＝セルアレイ当たり
のビット線の数ｎとした場合のものであり、電位Ｖ３＝
１．２５Ｖは、選択ワード線の電位Ｖ１＝１．４０Ｖと
選択ビット線の電位１．１０Ｖの平均の電位である。
【００９０】書き込み時の動作を図９に示すタイミング
図を参照して説明する。
図を参照して説明する。
【００９１】書き込み時には、書き込みセルアレイに係
るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＨＩＧ
Ｈ、書き込みセルアレイに係るＹ方向終端活性化信号線
ＴＥＲＭＡＣＴＹｎはＨＩＧＨ、書き込みワード線に係
るワード選択信号線ＸＳＷｉはＨＩＧＨ、書き込みビッ
ト線に係るビット選択信号線ＹＳＷｊはＨＩＧＨ、書き
込みセルアレイに係るＸ方向セルアレイ選択信号線ＡＲ
ＲＳＥＬＸｍはＨＩＧＨ、書き込みセルアレイに係るＹ
方向セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＨＩＧＨ
となるので、書き込みワード線は、第３の電位の電源及
び双方向書き込み電流源回路１５７と接続され、書き込
みビット線は、第３の電位の電源及び双方向書き込み電
流源回路１６０９と接続される。従って、書き込みワー
ド線及び書き込みビット線の電位は第３の電位となり、
書き込みワード線には書き込むデータの値に応じた向き
の電流が流れ、書き込みビット線には書き込むデータの
値に応じた電流の向きが流れる。
るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＨＩＧ
Ｈ、書き込みセルアレイに係るＹ方向終端活性化信号線
ＴＥＲＭＡＣＴＹｎはＨＩＧＨ、書き込みワード線に係
るワード選択信号線ＸＳＷｉはＨＩＧＨ、書き込みビッ
ト線に係るビット選択信号線ＹＳＷｊはＨＩＧＨ、書き
込みセルアレイに係るＸ方向セルアレイ選択信号線ＡＲ
ＲＳＥＬＸｍはＨＩＧＨ、書き込みセルアレイに係るＹ
方向セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＨＩＧＨ
となるので、書き込みワード線は、第３の電位の電源及
び双方向書き込み電流源回路１５７と接続され、書き込
みビット線は、第３の電位の電源及び双方向書き込み電
流源回路１６０９と接続される。従って、書き込みワー
ド線及び書き込みビット線の電位は第３の電位となり、
書き込みワード線には書き込むデータの値に応じた向き
の電流が流れ、書き込みビット線には書き込むデータの
値に応じた電流の向きが流れる。
【００９２】また、書き込み時には、非選択セルアレイ
に係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＨ
ＩＧＨ、非選択セルアレイに係るＹ方向終端活性化信号
線ＴＥＲＭＡＣＴＹｎはＨＩＧＨ、非書き込みワード線
に係るワード選択信号線ＸＳＷｉはＬＯＷ、非書き込み
ビット線に係るビット選択信号線ＹＳＷｊはＬＯＷ、非
選択セルアレイに係るＸ方向セルアレイ選択信号線ＡＲ
ＲＳＥＬＸｍはＬＯＷ、非選択セルアレイに係るＹ方向
セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＬＯＷとなる
ので、全ての非選択セルアレイの全てのワード線及びビ
ット線並びに書き込みセルアレイの非書き込みワード線
及び非書き込みビット線は第３の電位の電源と接続さ
れ、電圧源回路１５８及びセンスアンプ１０５からは切
り離される。
に係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＨ
ＩＧＨ、非選択セルアレイに係るＹ方向終端活性化信号
線ＴＥＲＭＡＣＴＹｎはＨＩＧＨ、非書き込みワード線
に係るワード選択信号線ＸＳＷｉはＬＯＷ、非書き込み
ビット線に係るビット選択信号線ＹＳＷｊはＬＯＷ、非
選択セルアレイに係るＸ方向セルアレイ選択信号線ＡＲ
ＲＳＥＬＸｍはＬＯＷ、非選択セルアレイに係るＹ方向
セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＬＯＷとなる
ので、全ての非選択セルアレイの全てのワード線及びビ
ット線並びに書き込みセルアレイの非書き込みワード線
及び非書き込みビット線は第３の電位の電源と接続さ
れ、電圧源回路１５８及びセンスアンプ１０５からは切
り離される。
【００９３】書き込み時には、書き込みセルアレイのＸ
終端回路及びＹ終端回路に大きな電流が流れるが、非選
択セルアレイのＸ終端回路及びＹ終端回路が非選択セル
アレイのワード線及びビット線と接続されているので、
非選択セルアレイのワード線及びビット線の寄生容量が
安定化容量として働き、大きな電源電位変動が生じるこ
とはない。逆に言うと、終端電源回路の安定化容量が不
要になったと言える。
終端回路及びＹ終端回路に大きな電流が流れるが、非選
択セルアレイのＸ終端回路及びＹ終端回路が非選択セル
アレイのワード線及びビット線と接続されているので、
非選択セルアレイのワード線及びビット線の寄生容量が
安定化容量として働き、大きな電源電位変動が生じるこ
とはない。逆に言うと、終端電源回路の安定化容量が不
要になったと言える。
【００９４】また、一般に、書き込みビット線に流す電
流の向きを書き込む値に応じて切り替える限り、書き込
みワード線に流す電流の向きは任意である。本実施形態
では、「１」を書き込む時に書き込みワード線に流す電
流の向きを「０」を書き込む時に書き込みワード線に流
す電流の向きの反対の向きとしている。図１０にその原
理を示した図を示す。図１０（ａ）に示すように、
「１」を書き込むときには、書き込みビット線からＹ終
端回路１５５に流入する電流は、Ｙ終端回路１５５とＸ
終端回路１５３を接続する配線を通してＸ終端回路１５
３に流入し、Ｘ終端回路１５３から書き込みワード線に
流入するので、終端電圧源回路１６３に書き込み電流が
流れない。同様に、図１０（ｂ）に示すように、「０」
を書き込むときには、書き込みワード線からＸ終端回路
１５３に流入する電流は、Ｘ終端回路１５３とＹ終端回
路１５５を接続する配線を通してＹ終端回路１５５に流
入し、Ｙ終端回路１５５から書き込みビット線に流入す
るので、終端電圧源回路１６３に書き込み電流が流れな
い。従って、本実施形態によれば、終端電圧源回路の規
模を小さく出来た。さらに、規模が小さくなったことで
消費電流も削減できた。
流の向きを書き込む値に応じて切り替える限り、書き込
みワード線に流す電流の向きは任意である。本実施形態
では、「１」を書き込む時に書き込みワード線に流す電
流の向きを「０」を書き込む時に書き込みワード線に流
す電流の向きの反対の向きとしている。図１０にその原
理を示した図を示す。図１０（ａ）に示すように、
「１」を書き込むときには、書き込みビット線からＹ終
端回路１５５に流入する電流は、Ｙ終端回路１５５とＸ
終端回路１５３を接続する配線を通してＸ終端回路１５
３に流入し、Ｘ終端回路１５３から書き込みワード線に
流入するので、終端電圧源回路１６３に書き込み電流が
流れない。同様に、図１０（ｂ）に示すように、「０」
を書き込むときには、書き込みワード線からＸ終端回路
１５３に流入する電流は、Ｘ終端回路１５３とＹ終端回
路１５５を接続する配線を通してＹ終端回路１５５に流
入し、Ｙ終端回路１５５から書き込みビット線に流入す
るので、終端電圧源回路１６３に書き込み電流が流れな
い。従って、本実施形態によれば、終端電圧源回路の規
模を小さく出来た。さらに、規模が小さくなったことで
消費電流も削減できた。
【００９５】次に、図１に示す減算回路１１４と積分回
路１１５の具体例を図１１に示す。Ｖａｒは読み出しセ
ルアレイの読み出しワード線及び参照セルアレイの参照
ワード線に接続される読み出し電圧源回路１５８の電圧
である。トランジスタ１９１のゲート及びトランジスタ
１９２のゲートの電位Ｖｇは、読み出しセルアレイの読
み出しビット線の電位及び参照セルアレイの参照ビット
線の電位を保ちながら、積分回路１１６との間で差電流
が流れるように、およそＶ２＋Ｖｔｈ（しきい値）の電
位に設定されている。この回路では、読み出しセルアレ
イを流れる電流と同じ程度のオフセット電流を流すダミ
ー抵抗を準備し、トランジスタ１９３と１９４で構成さ
れるカレントミラーを使って、読み出しセルアレイを流
れる電流からダミー抵抗を流れるオフセット電流を減算
している。減算の結果の差電流は、減算回路１１４と積
分回路１１６との間に流れる。Ｖｏｕｔは、信号ＲＳＴ
ＳＷがＨＩＧＨとなることによりリセット電位Ｖｒｓｔ
にリセットされており、減算回路１１４から積分回路１
１６に電流が流れ込めば電位Ｖｏｕｔが上昇し、積分回
路１１６から減算回路１１４に電流が流れ込めば電位Ｖ
ｏｕｔが降下する。
路１１５の具体例を図１１に示す。Ｖａｒは読み出しセ
ルアレイの読み出しワード線及び参照セルアレイの参照
ワード線に接続される読み出し電圧源回路１５８の電圧
である。トランジスタ１９１のゲート及びトランジスタ
１９２のゲートの電位Ｖｇは、読み出しセルアレイの読
み出しビット線の電位及び参照セルアレイの参照ビット
線の電位を保ちながら、積分回路１１６との間で差電流
が流れるように、およそＶ２＋Ｖｔｈ（しきい値）の電
位に設定されている。この回路では、読み出しセルアレ
イを流れる電流と同じ程度のオフセット電流を流すダミ
ー抵抗を準備し、トランジスタ１９３と１９４で構成さ
れるカレントミラーを使って、読み出しセルアレイを流
れる電流からダミー抵抗を流れるオフセット電流を減算
している。減算の結果の差電流は、減算回路１１４と積
分回路１１６との間に流れる。Ｖｏｕｔは、信号ＲＳＴ
ＳＷがＨＩＧＨとなることによりリセット電位Ｖｒｓｔ
にリセットされており、減算回路１１４から積分回路１
１６に電流が流れ込めば電位Ｖｏｕｔが上昇し、積分回
路１１６から減算回路１１４に電流が流れ込めば電位Ｖ
ｏｕｔが降下する。
【００９６】ダミー抵抗は、ヒューズで抵抗値を変えら
れる可変抵抗で作成してもよいが、実際のセルアレイの
特性は大きくばらつくため、歩留りを安定させるために
は回路規模が大きくなってしまう。そこで、本実施形態
では、ダミー抵抗として参照セルアレイを使用する。
れる可変抵抗で作成してもよいが、実際のセルアレイの
特性は大きくばらつくため、歩留りを安定させるために
は回路規模が大きくなってしまう。そこで、本実施形態
では、ダミー抵抗として参照セルアレイを使用する。
【００９７】図１２は、オフセット電流を生成するため
の専用のセルアレイの構成の第１の例を示す。この第１
の例では、「１」が書き込まれたセルと「０」が書き込
まれたセルが市松模様状に並べられる。また、「１」が
書き込まれたセルの数と「０」が書き込まれたセルの数
は、ワード線の数又はビット線の数の少なくとも一方が
偶数であれば等しく、ワード線の数及びビット線の数が
奇数であれば１だけ異なる。
の専用のセルアレイの構成の第１の例を示す。この第１
の例では、「１」が書き込まれたセルと「０」が書き込
まれたセルが市松模様状に並べられる。また、「１」が
書き込まれたセルの数と「０」が書き込まれたセルの数
は、ワード線の数又はビット線の数の少なくとも一方が
偶数であれば等しく、ワード線の数及びビット線の数が
奇数であれば１だけ異なる。
【００９８】図１３は、オフセット電流を生成するため
の専用のセルアレイの構成の第２の例を示す。この第２
の例では、「１」が書き込まれたセルと「０」が書き込
まれたセルがストライプ状に並べられる。また、「１」
が書き込まれたセルの数と「０」が書き込まれたセルの
数は、ラインペアが整数個であれば等しく、ラインペア
が整数個でなければストライプの方向のセルの数だけ異
なる。
の専用のセルアレイの構成の第２の例を示す。この第２
の例では、「１」が書き込まれたセルと「０」が書き込
まれたセルがストライプ状に並べられる。また、「１」
が書き込まれたセルの数と「０」が書き込まれたセルの
数は、ラインペアが整数個であれば等しく、ラインペア
が整数個でなければストライプの方向のセルの数だけ異
なる。
【００９９】図１２、１３の例では、図８（ａ）に示す
等価回路において、参照セルアレイについて、ほぼ、 ＲS＝Ｒ又はＲ＋α Ｒ1＝（Ｒ＋α／２）／（ｎ−１） Ｒ2＝（Ｒ＋α／２）／（ｍ−１） Ｒ3＝（Ｒ＋α／２）／（ｍ×ｎ−ｍ−ｎ＋１） とすることができる。
等価回路において、参照セルアレイについて、ほぼ、 ＲS＝Ｒ又はＲ＋α Ｒ1＝（Ｒ＋α／２）／（ｎ−１） Ｒ2＝（Ｒ＋α／２）／（ｍ−１） Ｒ3＝（Ｒ＋α／２）／（ｍ×ｎ−ｍ−ｎ＋１） とすることができる。
【０１００】図１４は、データの読み書きが行われるセ
ルを含むセルアレイを拡張することにより、書き込みセ
ルアレイ、読み出しセルアレイとなることがあると共に
参照セルアレイともなるセルアレイの例を示す。図１４
において、枠２０１で囲まれる領域にあるセルに対して
はデータの読み書きが行われる。枠２０１で囲まれる領
域の他の領域にあるセルがダミーセルであり、ダミーセ
ルに接続されるワード線がダミーワード線であり、ダミ
ーセルに接続されるビット線がダミービット線である。
ダミーワード線に接続されているダミーセルであって
「１」が書き込まれているものの数とダミーワード線に
接続されているダミーセルであって「０」が書き込まれ
ているものの数は、ダミーワード線に接続されているダ
ミーセルの数が偶数ならば等しく、ダミーワード線に接
続されているダミーセルの数が奇数ならば１だけ異な
る。同様に、ダミービット線に接続されているダミーセ
ルであって「１」が書き込まれているものの数とダミー
ビット線に接続されているダミーセルであって「０」が
書き込まれているものの数は、ダミービット線に接続さ
れているダミーセルの数が偶数ならば等しく、ダミービ
ット線に接続されているダミーセルの数が奇数ならば１
だけ異なる。図１４の例では、図８（ａ）に示す等価回
路において、参照セルアレイについて、ほぼ、 ＲS＝Ｒ又はＲ＋α Ｒ1＝（Ｒ＋α／２）／（ｎ−１） Ｒ2＝（Ｒ＋α／２）／（ｍ−１） とすることができる。一方、グループＮＳ３のセルは、
枠２０１で囲まれる領域にあるセルであるので、抵抗Ｒ
3は、Ｒ／（ｍ×ｎ−ｍ−ｎ＋１）から（Ｒ＋α）／
（ｍ×ｎ−ｍ−ｎ＋１）の範囲で変動する。しかし、抵
抗Ｒ3の値は、抵抗Ｒ1、Ｒ2の値に比べて、充分小さ
く、これはセルアレイが大きくなるほど顕著となる。一
方、図１４の例では、オフセット電流を生成するための
専用のセルアレイをＭＲＡＭ内に設ける必要がない。従
って、抵抗Ｒ3の変動の許容度、ＭＲＡＭの回路規模に
応じて、図１４の例を使用する場合もある。
ルを含むセルアレイを拡張することにより、書き込みセ
ルアレイ、読み出しセルアレイとなることがあると共に
参照セルアレイともなるセルアレイの例を示す。図１４
において、枠２０１で囲まれる領域にあるセルに対して
はデータの読み書きが行われる。枠２０１で囲まれる領
域の他の領域にあるセルがダミーセルであり、ダミーセ
ルに接続されるワード線がダミーワード線であり、ダミ
ーセルに接続されるビット線がダミービット線である。
ダミーワード線に接続されているダミーセルであって
「１」が書き込まれているものの数とダミーワード線に
接続されているダミーセルであって「０」が書き込まれ
ているものの数は、ダミーワード線に接続されているダ
ミーセルの数が偶数ならば等しく、ダミーワード線に接
続されているダミーセルの数が奇数ならば１だけ異な
る。同様に、ダミービット線に接続されているダミーセ
ルであって「１」が書き込まれているものの数とダミー
ビット線に接続されているダミーセルであって「０」が
書き込まれているものの数は、ダミービット線に接続さ
れているダミーセルの数が偶数ならば等しく、ダミービ
ット線に接続されているダミーセルの数が奇数ならば１
だけ異なる。図１４の例では、図８（ａ）に示す等価回
路において、参照セルアレイについて、ほぼ、 ＲS＝Ｒ又はＲ＋α Ｒ1＝（Ｒ＋α／２）／（ｎ−１） Ｒ2＝（Ｒ＋α／２）／（ｍ−１） とすることができる。一方、グループＮＳ３のセルは、
枠２０１で囲まれる領域にあるセルであるので、抵抗Ｒ
3は、Ｒ／（ｍ×ｎ−ｍ−ｎ＋１）から（Ｒ＋α）／
（ｍ×ｎ−ｍ−ｎ＋１）の範囲で変動する。しかし、抵
抗Ｒ3の値は、抵抗Ｒ1、Ｒ2の値に比べて、充分小さ
く、これはセルアレイが大きくなるほど顕著となる。一
方、図１４の例では、オフセット電流を生成するための
専用のセルアレイをＭＲＡＭ内に設ける必要がない。従
って、抵抗Ｒ3の変動の許容度、ＭＲＡＭの回路規模に
応じて、図１４の例を使用する場合もある。
【０１０１】また、図１４の例の第１の変形例として、
図１４のセルアレイからダミーワード線及びダミーワー
ド線に接続されているダミーセルを削除した図１５に示
すようなセルアレイがある。このようなセルアレイを使
用してオフセット電流を得るためには、任意のワード線
を第１の電位の電源に接続し、ダミービット線を減算回
路に接続し、図１５のセルアレイのワード線であって第
１の電位の電源に接続されたワード線以外のものをフロ
ーティング状態とし、図１５のセルアレイのビット線で
あってダミービット線以外のものをフローティング状態
とする。この場合、グループＮＳ１についての抵抗Ｒ1
は、Ｒ／（ｎ−１）から（Ｒ＋α）／（ｎ−１）の間で
変動するが、グループＮＳ２についての抵抗Ｒ2は変動
しない。
図１４のセルアレイからダミーワード線及びダミーワー
ド線に接続されているダミーセルを削除した図１５に示
すようなセルアレイがある。このようなセルアレイを使
用してオフセット電流を得るためには、任意のワード線
を第１の電位の電源に接続し、ダミービット線を減算回
路に接続し、図１５のセルアレイのワード線であって第
１の電位の電源に接続されたワード線以外のものをフロ
ーティング状態とし、図１５のセルアレイのビット線で
あってダミービット線以外のものをフローティング状態
とする。この場合、グループＮＳ１についての抵抗Ｒ1
は、Ｒ／（ｎ−１）から（Ｒ＋α）／（ｎ−１）の間で
変動するが、グループＮＳ２についての抵抗Ｒ2は変動
しない。
【０１０２】また、図１４の例の第２の変形例として、
図１４のセルアレイからダミービット線及びダミービッ
ト線に接続されているダミーセルを削除した図１６に示
すようなセルアレイがある。このようなセルアレイを使
用してオフセット電流を得るためには、ダミーワード線
を第１の電位の電源に接続し、任意のビット線を減算回
路に接続し、図１６のセルアレイのワード線であってダ
ミーワード線以外のワード線をフローティング状態と
し、図１６のセルアレイのビット線であって減算回路に
接続されたビット線以外のものをフローティング状態と
する。この場合、グループＮＳ２についての抵抗Ｒ
2は、Ｒ／（ｍ−１）から（Ｒ＋α）／（ｍ−１）の間
で変動するが、グループＮＳ１についての抵抗Ｒ1は変
動しない。
図１４のセルアレイからダミービット線及びダミービッ
ト線に接続されているダミーセルを削除した図１６に示
すようなセルアレイがある。このようなセルアレイを使
用してオフセット電流を得るためには、ダミーワード線
を第１の電位の電源に接続し、任意のビット線を減算回
路に接続し、図１６のセルアレイのワード線であってダ
ミーワード線以外のワード線をフローティング状態と
し、図１６のセルアレイのビット線であって減算回路に
接続されたビット線以外のものをフローティング状態と
する。この場合、グループＮＳ２についての抵抗Ｒ
2は、Ｒ／（ｍ−１）から（Ｒ＋α）／（ｍ−１）の間
で変動するが、グループＮＳ１についての抵抗Ｒ1は変
動しない。
【０１０３】図１２、１３、１４、１５、１６の例で
は、本来オフセット電流としたい抵抗Ｒ1、Ｒ2及びＲ3
を直列に流れる電流に加え、参照セルアレイの参照ワー
ド線と参照ビット線の間をそれらの交点にあるセル（抵
抗ＲSに相当）を介して流れる電流までオフセット電流
に含ませることとなるが、これはオフセット電流が変化
しただけのことであり、減算回路１１４と積分回路１１
６の間を流れる電流を大幅に削減するという本来の目的
は達せられる。従って、参照セルアレイの参照ワード線
と参照ビット線の間をそれらの交点にあるセルをあえて
除去する必要はない。この場合、信号電流よりもオフセ
ット電流のほうが大きい場合も生ずるが、積分回路１１
６、Ａ／Ｄ変換器１１８、比較器１１９、読み出しレジ
スタ１２０が両方向の電流１１５に対応していれば問題
はない。
は、本来オフセット電流としたい抵抗Ｒ1、Ｒ2及びＲ3
を直列に流れる電流に加え、参照セルアレイの参照ワー
ド線と参照ビット線の間をそれらの交点にあるセル（抵
抗ＲSに相当）を介して流れる電流までオフセット電流
に含ませることとなるが、これはオフセット電流が変化
しただけのことであり、減算回路１１４と積分回路１１
６の間を流れる電流を大幅に削減するという本来の目的
は達せられる。従って、参照セルアレイの参照ワード線
と参照ビット線の間をそれらの交点にあるセルをあえて
除去する必要はない。この場合、信号電流よりもオフセ
ット電流のほうが大きい場合も生ずるが、積分回路１１
６、Ａ／Ｄ変換器１１８、比較器１１９、読み出しレジ
スタ１２０が両方向の電流１１５に対応していれば問題
はない。
【０１０４】図１７は、読み出しセルアレイ１５１Ｂか
ら信号電流及びオフセット電流よりなる電流を読み出
し、参照セルアレイ１５１Ｃからオフセット電流を読み
出す様子を示す。図１７に示すように、参照セルアレイ
１５１Ｂは読み出しセルアレイ１５１Ｃとは異なる。ま
た、読み出しセルアレイ１５１Ｂと参照セルアレイ１５
１Ｃとが、Ｘ方向、Ｙ方向共に重ならないようにして、
これらが同一のグローバルワードライン及びグローバル
ビットラインを使用しないようにする。
ら信号電流及びオフセット電流よりなる電流を読み出
し、参照セルアレイ１５１Ｃからオフセット電流を読み
出す様子を示す。図１７に示すように、参照セルアレイ
１５１Ｂは読み出しセルアレイ１５１Ｃとは異なる。ま
た、読み出しセルアレイ１５１Ｂと参照セルアレイ１５
１Ｃとが、Ｘ方向、Ｙ方向共に重ならないようにして、
これらが同一のグローバルワードライン及びグローバル
ビットラインを使用しないようにする。
【０１０５】容易に図解できるように図３、１７ではセ
ルアレイの端にＸ終端回路及びＸセレクタが配置されて
いるが、本実施形態では、これらの回路は図１８に示す
ようにセルアレイに重ねて配置されている。これは、図
１９の断面図から分かるようにトランジスタと個々のセ
ル（ＴＭＲ素子）は接続されていないためである。
ルアレイの端にＸ終端回路及びＸセレクタが配置されて
いるが、本実施形態では、これらの回路は図１８に示す
ようにセルアレイに重ねて配置されている。これは、図
１９の断面図から分かるようにトランジスタと個々のセ
ル（ＴＭＲ素子）は接続されていないためである。
【０１０６】
【発明の効果】以上説明したように、本発明によれば、
読み出し電流にのるセルアレイ外部からのノイズが小さ
くなり、ダイオードを付けなくてもセンスが可能になっ
た上、セレクタ回路の構成を簡単にできる。
読み出し電流にのるセルアレイ外部からのノイズが小さ
くなり、ダイオードを付けなくてもセンスが可能になっ
た上、セレクタ回路の構成を簡単にできる。
【０１０７】また、本発明によれば、センスアンプのダ
イナミックレンジを信号成分のダイナミックレンジに割
くことができるので、ランダムノイズによる誤検出の確
率を低減することができる。例えば、選択セルを流れる
電流と非選択セルを流れる電流の和は５１μＡ程度であ
り、非選択セルを流れる電流は５０μＡ程度であるの
で、オフセット電流を差し引くことにより、３４ｄＢの
信号対ランダムノイズ比の改善の効果が生ずる。また、
積分回路で積分する電流を減らすことができるので、積
分回路の面積を削減することもできる。
イナミックレンジを信号成分のダイナミックレンジに割
くことができるので、ランダムノイズによる誤検出の確
率を低減することができる。例えば、選択セルを流れる
電流と非選択セルを流れる電流の和は５１μＡ程度であ
り、非選択セルを流れる電流は５０μＡ程度であるの
で、オフセット電流を差し引くことにより、３４ｄＢの
信号対ランダムノイズ比の改善の効果が生ずる。また、
積分回路で積分する電流を減らすことができるので、積
分回路の面積を削減することもできる。
【０１０８】更に、本発明によれば、センスアンプが複
数のセルアレイで共有化されるため、センスアンプの数
を減らしてチップサイズが小さくできる。また、選択セ
ル以外のセルを流れる電流を減少できるので消費電力を
低減できる。更に、セルアレイの数に冗長度を与えれ
ば、ＭＲＡＭの歩留まりを向上できる。更に、配線抵抗
を削減できるので電流のばらつきを低減できる。
数のセルアレイで共有化されるため、センスアンプの数
を減らしてチップサイズが小さくできる。また、選択セ
ル以外のセルを流れる電流を減少できるので消費電力を
低減できる。更に、セルアレイの数に冗長度を与えれ
ば、ＭＲＡＭの歩留まりを向上できる。更に、配線抵抗
を削減できるので電流のばらつきを低減できる。
【０１０９】更に、本発明によれば、オフセット電流を
第１のセルアレイと同一のプロセスで製造される第２の
セルアレイで生成するので、プロセス間の誤差による第
１の非選択セルを流れる電流のばらつきに応じてこれを
キャンセルするためのオフセット電流の値を変化させる
ことが可能となる。
第１のセルアレイと同一のプロセスで製造される第２の
セルアレイで生成するので、プロセス間の誤差による第
１の非選択セルを流れる電流のばらつきに応じてこれを
キャンセルするためのオフセット電流の値を変化させる
ことが可能となる。
【０１１０】第２のセルアレイを有効データが書き込ま
れているセルを有するセルアレイとすると、第２のセル
アレイで生成するオフセット電流がデータの値によって
変動してしまう。これに対し、本発明によれば、セルに
書き込まれているデータの値が変動しない専用のセルア
レイでオフセット電流を生成するので、オフセット電流
が変動せず、オフセット電流を差し引いた後の信号電流
の精度が高くなる。
れているセルを有するセルアレイとすると、第２のセル
アレイで生成するオフセット電流がデータの値によって
変動してしまう。これに対し、本発明によれば、セルに
書き込まれているデータの値が変動しない専用のセルア
レイでオフセット電流を生成するので、オフセット電流
が変動せず、オフセット電流を差し引いた後の信号電流
の精度が高くなる。
【０１１１】更に、本発明によれば、オフセット電流の
値が非選択セルを流れる平均的な電流となるので、オフ
セット電流を差し引いた後の信号電流の中心値の精度が
高くなる。
値が非選択セルを流れる平均的な電流となるので、オフ
セット電流を差し引いた後の信号電流の中心値の精度が
高くなる。
【０１１２】更に、本発明によれば、専用のセルアレイ
をＭＲＡＭを有する必要が無くなるので、ＭＲＡＭの回
路規模を削減することができる。
をＭＲＡＭを有する必要が無くなるので、ＭＲＡＭの回
路規模を削減することができる。
【０１１３】第２のセルアレイで生成するオフセット電
流として第２のセルアレイの任意のワード線と任意のビ
ット線を選択したときにそのビット線を流れる電流を利
用すると、第２のセルアレイに書き込まれているデータ
の値によってオフセット電流の値が変動してしまう。こ
れに対し、本発明によれば、第２のセルアレイで生成す
るオフセット電流としてダミーワード線及びダミービッ
ト線が選択されたときにダミービット線を流れる電流を
使用するので、第２のセルアレイに書き込まれているデ
ータの値によるオフセット電流の値の変動を大幅に低減
することができる。
流として第２のセルアレイの任意のワード線と任意のビ
ット線を選択したときにそのビット線を流れる電流を利
用すると、第２のセルアレイに書き込まれているデータ
の値によってオフセット電流の値が変動してしまう。こ
れに対し、本発明によれば、第２のセルアレイで生成す
るオフセット電流としてダミーワード線及びダミービッ
ト線が選択されたときにダミービット線を流れる電流を
使用するので、第２のセルアレイに書き込まれているデ
ータの値によるオフセット電流の値の変動を大幅に低減
することができる。
【０１１４】更に、本発明によれば、オフセット電流の
値が非選択セルを流れる平均的な電流となるので、オフ
セット電流を差し引いた後の信号電流の中心値の精度が
高くなる。
値が非選択セルを流れる平均的な電流となるので、オフ
セット電流を差し引いた後の信号電流の中心値の精度が
高くなる。
【０１１５】第２のセルアレイで生成するオフセット電
流として第２のセルアレイの任意のワード線と任意のビ
ット線を選択したときにそのビット線を流れる電流を利
用すると、第２のセルアレイに書き込まれているデータ
の値によってオフセット電流の値が変動してしまう。こ
れに対し、本発明によれば、第２のセルアレイで生成す
るオフセット電流としてダミーワード線及び第２のセル
アレイの任意のビット線が選択されたときにそのビット
線を流れる電流を使用するので、第２のセルアレイに書
き込まれているデータの値によるオフセット電流の値の
変動を大幅に低減することができる。
流として第２のセルアレイの任意のワード線と任意のビ
ット線を選択したときにそのビット線を流れる電流を利
用すると、第２のセルアレイに書き込まれているデータ
の値によってオフセット電流の値が変動してしまう。こ
れに対し、本発明によれば、第２のセルアレイで生成す
るオフセット電流としてダミーワード線及び第２のセル
アレイの任意のビット線が選択されたときにそのビット
線を流れる電流を使用するので、第２のセルアレイに書
き込まれているデータの値によるオフセット電流の値の
変動を大幅に低減することができる。
【０１１６】本発明によれば、オフセット電流の値が非
選択セルを流れる平均的な電流となるので、オフセット
電流を差し引いた後の信号電流の中心値の精度が高くな
る。
選択セルを流れる平均的な電流となるので、オフセット
電流を差し引いた後の信号電流の中心値の精度が高くな
る。
【０１１７】第２のセルアレイで生成するオフセット電
流として第２のセルアレイの任意のワード線と任意のビ
ット線を選択したときにそのビット線を流れる電流を利
用すると、第２のセルアレイに書き込まれているデータ
の値によってオフセット電流の値が変動してしまう。こ
れに対し、本発明によれば、第２のセルアレイで生成す
るオフセット電流として第２のセルアレイの任意のワー
ド線及びダミービット線が選択されたときにダミービッ
ト線を流れる電流を使用するので、第２のセルアレイに
書き込まれているデータの値によるオフセット電流の値
の変動を大幅に低減することができる。
流として第２のセルアレイの任意のワード線と任意のビ
ット線を選択したときにそのビット線を流れる電流を利
用すると、第２のセルアレイに書き込まれているデータ
の値によってオフセット電流の値が変動してしまう。こ
れに対し、本発明によれば、第２のセルアレイで生成す
るオフセット電流として第２のセルアレイの任意のワー
ド線及びダミービット線が選択されたときにダミービッ
ト線を流れる電流を使用するので、第２のセルアレイに
書き込まれているデータの値によるオフセット電流の値
の変動を大幅に低減することができる。
【０１１８】更に、本発明によれば、オフセット電流の
値が非選択セルを流れる平均的な電流となるので、オフ
セット電流を差し引いた後の信号電流の中心値の精度が
高くなる。
値が非選択セルを流れる平均的な電流となるので、オフ
セット電流を差し引いた後の信号電流の中心値の精度が
高くなる。
【０１１９】更に、本発明によれば、ランダムノイズを
平均化できるので、Ｓ／Ｎ比が上がり、微小な信号をセ
ンスすることが可能となる。
平均化できるので、Ｓ／Ｎ比が上がり、微小な信号をセ
ンスすることが可能となる。
【０１２０】更に、本発明によれば、自己レファレンス
読み出し方法が行われるので、読み出しエラーの発生の
確率を大幅に低減することができる。
読み出し方法が行われるので、読み出しエラーの発生の
確率を大幅に低減することができる。
【０１２１】更に、本発明によれば、ワード線及びビッ
ト線が、中間電位になるようにプリチャージされている
ので、センスアンプ回路のセンス開始時間を早めること
ができる。また、余分な電流により、消費電流を無駄に
したり、誤書込みが起こる確率も下げられる。
ト線が、中間電位になるようにプリチャージされている
ので、センスアンプ回路のセンス開始時間を早めること
ができる。また、余分な電流により、消費電流を無駄に
したり、誤書込みが起こる確率も下げられる。
【０１２２】更に、本発明によれば、ワード線及びビッ
ト線が、書込み時にも中間電位になるようにプリチャー
ジされているので、書き込み動作から読み出し動作に移
るときに余分な電流を消費する必要がなくなる上に、終
端電源の安定化容量が不要になった。
ト線が、書込み時にも中間電位になるようにプリチャー
ジされているので、書き込み動作から読み出し動作に移
るときに余分な電流を消費する必要がなくなる上に、終
端電源の安定化容量が不要になった。
【０１２３】更に、本発明によれば、１を書き込むとき
に書き込みの対象となるトンネル磁気抵抗素子に接続さ
れるワード線を流れる電流の向きが、０を書き込むとき
に書き込みの対象となるトンネル磁気抵抗素子に接続さ
れる前記ワード線を流れる電流の向きの反対の向きであ
り、１を書き込むときに書き込みの対象となるトンネル
磁気抵抗素子に接続されるビット線を流れる電流の向き
が、０を書き込むときに前記書き込みの対象となるトン
ネル磁気抵抗素子に接続されるビット線を流れる電流の
向きの反対の向きであるので、１又は０を書き込むとき
に選択ワード線から流出した電流は選択ビット線に流入
し、０又は１を書き込むときに選択ビット線から流出し
た電流は選択ワード線に流入し、電源を流れる電流を大
幅に削減できる。従って、電源の負担が軽減される。
に書き込みの対象となるトンネル磁気抵抗素子に接続さ
れるワード線を流れる電流の向きが、０を書き込むとき
に書き込みの対象となるトンネル磁気抵抗素子に接続さ
れる前記ワード線を流れる電流の向きの反対の向きであ
り、１を書き込むときに書き込みの対象となるトンネル
磁気抵抗素子に接続されるビット線を流れる電流の向き
が、０を書き込むときに前記書き込みの対象となるトン
ネル磁気抵抗素子に接続されるビット線を流れる電流の
向きの反対の向きであるので、１又は０を書き込むとき
に選択ワード線から流出した電流は選択ビット線に流入
し、０又は１を書き込むときに選択ビット線から流出し
た電流は選択ワード線に流入し、電源を流れる電流を大
幅に削減できる。従って、電源の負担が軽減される。
【０１２４】更に、本発明によれば、ワード線又はビッ
ト線のセレクタ及び終端回路を前記トンネル磁気抵抗素
子と重ねて配置したので、ＭＲＡＭの面積を削減するこ
とができる。
ト線のセレクタ及び終端回路を前記トンネル磁気抵抗素
子と重ねて配置したので、ＭＲＡＭの面積を削減するこ
とができる。
【０１２５】更に、本発明によれば、センスアンプを複
数のセルアレイで共有するので、センスアンプの数を削
減することができる。
数のセルアレイで共有するので、センスアンプの数を削
減することができる。
【０１２６】更に、本発明によれば、第１の電位の電圧
源とセンスアンプが相互に隣接して配置されるので、検
出電流に乗る電源ノイズを削減することができ、検出精
度を上げることができる。
源とセンスアンプが相互に隣接して配置されるので、検
出電流に乗る電源ノイズを削減することができ、検出精
度を上げることができる。
【図１】本発明の実施形態によるＭＲＡＭの要部を示す
概念図である。
概念図である。
【図２】自己リファレンス読み出し方式のアルゴリズム
を示すフローチャートである。
を示すフローチャートである。
【図３】本発明の実施形態によるＭＲＡＭの全体を示す
概念図である。
概念図である。
【図４】本発明の実施形態によるＭＲＡＭのビット線及
びその周辺部の回路図を示す。
びその周辺部の回路図を示す。
【図５】本発明の実施形態によるＭＲＡＭのワード線及
びその周辺部の回路図を示す。
びその周辺部の回路図を示す。
【図６】本発明の実施形態によるＭＲＡＭの読み出し時
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図７】従来例２のセレクタ回路を示す回路図である。
【図８】本発明の実施形態による、選択ワード線と選択
ビット線に端子が接続された２端子回路とみなしたとき
のセルアレイの等価回路電流に注目した場合のセルアレ
イの等価回路である。
ビット線に端子が接続された２端子回路とみなしたとき
のセルアレイの等価回路電流に注目した場合のセルアレ
イの等価回路である。
【図９】本発明の実施形態によるＭＲＡＭの書き込み時
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図１０】本発明の実施形態によるＭＲＡＭの書込み時
のワード線電流及びビット線電流が流れる向きを示した
図である。
のワード線電流及びビット線電流が流れる向きを示した
図である。
【図１１】本発明の実施形態によるセンスアンプ中の減
算回路及び積分回路の構成例を示す回路図である。
算回路及び積分回路の構成例を示す回路図である。
【図１２】本発明の実施形態によるオフセット電流を生
成するための専用のセルアレイの構成の第１の例を示す
回路図である。
成するための専用のセルアレイの構成の第１の例を示す
回路図である。
【図１３】本発明の実施形態によるオフセット電流を生
成するための専用のセルアレイの構成の第２の例を示す
回路図である。
成するための専用のセルアレイの構成の第２の例を示す
回路図である。
【図１４】本発明の実施形態によるオフセット電流を生
成するための機能も備えた有効データ領域を有するセル
アレイの第１の構成例を示す回路図である。
成するための機能も備えた有効データ領域を有するセル
アレイの第１の構成例を示す回路図である。
【図１５】本発明の実施形態によるオフセット電流を生
成するための機能も備えた有効データ領域を有するセル
アレイの第２の構成例を示す回路図である。
成するための機能も備えた有効データ領域を有するセル
アレイの第２の構成例を示す回路図である。
【図１６】本発明の実施形態によるオフセット電流を生
成するための機能も備えた有効データ領域を有するセル
アレイの第３の構成例を示す回路図である。
成するための機能も備えた有効データ領域を有するセル
アレイの第３の構成例を示す回路図である。
【図１７】本発明の実施形態によるＭＲＡＭにおいて、
読み出しセルアレイから信号電流及びオフセット電流よ
りなる電流を読み出し、参照セルアレイからオフセット
電流を読み出す様子を示す図である。
読み出しセルアレイから信号電流及びオフセット電流よ
りなる電流を読み出し、参照セルアレイからオフセット
電流を読み出す様子を示す図である。
【図１８】本発明の実施形態によるＭＲＡＭの物理的構
成を示す平面図である。
成を示す平面図である。
【図１９】本発明の実施形態によるＭＲＡＭの物理的構
成を示す断面図である。
成を示す断面図である。
【図２０】ＴＭＲ素子の原理を説明するための断面図で
ある。
ある。
【図２１】ＴＭＲ素子を利用したＭＲＡＭの動作原理を
説明するための図である。
説明するための図である。
【図２２】ＴＭＲ素子のアステロイド特性及びＴＭＲ素
子にかかる磁場ベクトルを示す図である。
子にかかる磁場ベクトルを示す図である。
【図２３】従来例１によるＭＲＡＭの構成を示す概念図
である。
である。
【図２４】従来例２によるＭＲＡＭの構成を示す概念図
である。
である。
１０１ 選択セル １０２ 選択ワード線 １０３ 選択ビット線 １０４ 電源 １０５ センスアンプ １０６ 非選択ワード線 １０７ 非選択ビット線 １０８ セルアレイ １０９ 非選択セル １１０ 選択セルを流れる電流 １１１ 非選択セルを流れる電流 １１２ センスアンプに流入する電流 １１３ オフセット電流 １１４ 減算回路 １１５ 減算後の電流 １１６ 積分回路 １１７ 積分後の信号 １１８ Ａ／Ｄ変換器 １１９ 比較器 １２０ 読み出し値レジスタ １２１ 基準値レジスタ
フロントページの続き (72)発明者 本田 雄士 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F083 FZ10 GA09 JA60 KA03 KA06 LA02 LA03 LA28
Claims (25)
- 【請求項１】 複数のワード線と、各々が前記複数のワ
ード線と交差する複数のビット線と、各々が前記複数の
ワード線と前記複数のビット線の交点の各々において各
ワード線と各ビット線との間に接続される複数のトンネ
ル磁気抵抗素子を備える複数のセルアレイと、 読み出し時に、読み出しの対象となるトンネル磁気抵抗
素子が接続されるワード線である読み出しワード線を第
１の電位の電圧源に接続する手段と、 読み出し時に、前記読み出しの対象となるトンネル磁気
抵抗素子が接続されるビット線である読み出しビット線
を前記第１の電位とは異なる第２の電位を入力電位とし
て有するセンスアンプの入力に接続する手段と、 読み出し時に、前記読み出しの対象となるトンネル磁気
抵抗素子が属するセルアレイのワード線であって前記読
み出しワード線以外のものをフローティング状態にする
手段と、 読み出し時に、前記読み出しの対象となるトンネル磁気
抵抗素子が属するセルアレイのビット線であって前記読
み出しビット線以外のものをフローティング状態にする
手段と、 を備えることを特徴とするトンネル磁気抵抗素子を利用
した半導体記憶装置。 - 【請求項２】 請求項１に記載のトンネル磁気抵抗素子
を利用した半導体記憶装置において、 読み出し時に、前記センスアンプに流入又は前記センス
アンプから流出する電流からオフセット電流を差し引く
減算回路を更に備えることを特徴とするトンネル磁気抵
抗素子を利用した半導体記憶装置。 - 【請求項３】 請求項２に記載のトンネル磁気抵抗素子
を利用した半導体記憶装置において、 前記オフセット電流は、前記読み出しの対象となるトン
ネル磁気抵抗素子が属する第１のセルアレイとは異なる
第２のセルアレイで生成されることを特徴とするトンネ
ル磁気抵抗素子を利用した半導体記憶装置。 - 【請求項４】 請求項３に記載のトンネル磁気抵抗素子
を利用した半導体記憶装置において、 前記第２のセルアレイは、前記オフセット電流を生成す
るために設けられた専用のセルアレイであることを特徴
とするトンネル磁気抵抗素子を利用した半導体記憶装
置。 - 【請求項５】 請求項４に記載のトンネル磁気抵抗素子
を利用した半導体記憶装置において、 前記第２のセルアレイにおいて、０が書き込まれている
トンネル磁気抵抗素子及び１が書き込まれているトンネ
ル磁気抵抗素子が市松模様状に並ぶことを特徴とするト
ンネル磁気抵抗素子を利用した半導体記憶装置。 - 【請求項６】 請求項４に記載のトンネル磁気抵抗素子
を利用した半導体記憶装置において、 前記第２のセルアレイにおいて、０が書き込まれている
トンネル磁気抵抗素子と１が書き込まれているトンネル
磁気抵抗素子がストライプ状に並ぶことを特徴とするト
ンネル磁気抵抗素子を利用した半導体記憶装置。 - 【請求項７】 請求項４に記載のトンネル磁気抵抗素子
を利用した半導体記憶装置において、 前記第２のセルアレイにおいて、０が書き込まれている
トンネル磁気抵抗素子の数と１が書き込まれているトン
ネル磁気抵抗素子の数の差が１以下であることを特徴と
するトンネル磁気抵抗素子を利用した半導体記憶装置。 - 【請求項８】 請求項３に記載のトンネル磁気抵抗素子
を利用した半導体記憶装置において、 前記第２のセルアレイは、データが読み書きされるトン
ネル磁気抵抗素子を含むセルアレイであることを特徴と
するトンネル磁気抵抗素子を利用した半導体記憶装置。 - 【請求項９】 請求項８に記載のトンネル磁気抵抗素子
を利用した半導体記憶装置において、 前記第２のセルアレイはダミーワード線及びダミービッ
ト線を有し、 前記ダミーワード線を前記第１の電位の電圧源に接続
し、前記ダミービット線を前記減算回路に接続し、前記
第２のセルアレイのワード線であって前記ダミーワード
線以外のものをフローティング状態にし、前記第２のセ
ルアレイのビット線であって前記ダミービット線以外の
ものをフローティング状態にしたときに、該ダミービッ
ト線を流れる電流を前記オフセット電流として使用する
ことを特徴とするトンネル磁気抵抗素子を利用した半導
体記憶装置。 - 【請求項１０】 請求項９に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 ０が書き込まれ且つ前記ダミーワード線に接続されてい
るトンネル磁気抵抗素子の数と、１が書き込まれ且つ前
記ダミーワード線に接続されているトンネル磁気抵抗素
子の数の差が１以下であることを特徴とするトンネル磁
気抵抗素子を利用した半導体記憶装置。 - 【請求項１１】 請求項９に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 ０が書き込まれ且つ前記ダミービット線に接続されてい
るトンネル磁気抵抗素子の数と、１が書き込まれ且つ前
記ダミービット線に接続されているトンネル磁気抵抗素
子の数の差が１以下であることを特徴とするトンネル磁
気抵抗素子を利用した半導体記憶装置。 - 【請求項１２】 請求項８に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 前記第２のセルアレイはダミーワード線を有し、 前記ダミーワード線を前記第１の電位の電圧源に接続
し、前記第２のセルアレイの任意のビット線を前記減算
回路に接続し、前記第２のセルアレイのワード線であっ
て前記ダミーワード線以外のものをフローティング状態
にし、前記第２のセルアレイのビット線であって前記減
算回路に接続されたビット線以外のものをフローティン
グ状態にしたときに、前記減算回路に接続されたビット
線を流れる電流を前記オフセット電流として使用するこ
とを特徴とするトンネル磁気抵抗素子を利用した半導体
記憶装置。 - 【請求項１３】 請求項１２に記載のトンネル磁気抵抗
素子を利用した半導体記憶装置において、 ０が書き込まれ且つ前記ダミーワード線に接続されてい
るトンネル磁気抵抗素子の数と、１が書き込まれ且つ前
記ダミーワード線に接続されているトンネル磁気抵抗素
子の数の差が１以下であることを特徴とするトンネル磁
気抵抗素子を利用した半導体記憶装置。 - 【請求項１４】 請求項８に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 前記第２のセルアレイはダミービット線を有し、 前記第２のセルアレイの任意のワード線を前記第１の電
位の電圧源に接続し、前記ダミービット線を前記減算回
路に接続し、前記第２のセルアレイのワード線であって
前記第１の電位の電源に接続されたワード線以外のもの
をフローティング状態にし、前記第２のセルアレイのビ
ット線であって前記ダミービット線以外のものをフロー
ティング状態にしたときに、前記ダミービット線を流れ
る電流を前記オフセット電流として使用することを特徴
とするトンネル磁気抵抗素子を利用した半導体記憶装
置。 - 【請求項１５】 請求項１４に記載のトンネル磁気抵抗
素子を利用した半導体記憶装置において、 ０が書き込まれ且つ前記ダミービット線に接続されてい
るトンネル磁気抵抗素子の数と、１が書き込まれ且つ前
記ダミービット線に接続されているトンネル磁気抵抗素
子の数の差が１以下であることを特徴とするトンネル磁
気抵抗素子を利用した半導体記憶装置。 - 【請求項１６】 請求項１に記載のトンネル磁気抵抗阻
止を利用した半導体記憶装置において、 前記センスアンプに流入する又は前記センスアンプから
流出する電流を積分する積分回路を備えることを特徴と
するトンネル磁気抵抗素子を利用した半導体記憶装置。 - 【請求項１７】 請求項１に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 自己レファレンス読み出し方法を行うための手段を備え
ることを特徴とするトンネル磁気抵抗素子を利用した半
導体記憶装置。 - 【請求項１８】 請求項１に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 読み出し前に、各ワード線と各ビット線が前記第１及び
第２の電位とは異なる第３の電位になるようにプリチャ
ージされていることを特徴とするトンネル磁気抵抗素子
を利用した半導体記憶装置。 - 【請求項１９】 請求項１８に記載のトンネル磁気抵抗
素子を利用した半導体記憶装置において、 前記第１の電位をＶ１、前記第２の電位をＶ２、前記セ
ルアレイ当たりの前記ワード線の数をｍ、前記セルアレ
イ当たりの前記ビット線の数をｎとしたときに、前記第
３の電位は （ｎＶ１＋ｍＶ２）／（ｍ＋ｎ） であることを特徴とするトンネル磁気抵抗素子を利用し
た半導体記憶装置。 - 【請求項２０】 請求項１に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 書き込み時に、各ワード線及び各ビット線の電位を前記
第１及び第２の電位とは異なる第３の電位にする手段を
更に備えることを特徴とするトンネル磁気抵抗素子を利
用した半導体記憶装置。 - 【請求項２１】 請求項２０に記載のトンネル磁気抵抗
素子を利用した半導体記憶装置において、 前記第１の電位をＶ１、前記第２の電位をＶ２、前記セ
ルアレイ当たりの前記ワード線の数をｍ、前記セルアレ
イ当たりの前記ビット線の数をｎとしたときに、前記第
３の電位は （ｎＶ１＋ｍＶ２）／（ｍ＋ｎ） であることを特徴とするトンネル磁気抵抗素子を利用し
た半導体記憶装置。 - 【請求項２２】 請求項１に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 １を書き込むときに書き込みの対象となるトンネル磁気
抵抗素子に接続されるワード線を流れる電流の向きが、
０を書き込むときに書き込みの対象となるトンネル磁気
抵抗素子に接続される前記ワード線を流れる電流の向き
の反対の向きであり、１を書き込むときに書き込みの対
象となるトンネル磁気抵抗素子に接続されるビット線を
流れる電流の向きが、０を書き込むときに書き込みの対
象となるトンネル磁気抵抗素子に接続される前記ビット
線を流れる電流の向きの反対の向きであることを特徴と
するトンネル磁気抵抗素子を利用した半導体記憶装置。 - 【請求項２３】 請求項１に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 ワード線又はビット線のセレクタ及び終端回路を前記ト
ンネル磁気抵抗素子と重ねて配置したことを特徴とする
トンネル磁気抵抗素子を利用した半導体記憶装置。 - 【請求項２４】 請求項１に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 センスアンプを複数のセルアレイで共有することを特徴
とするトンネル磁気抵抗素子を利用した半導体記憶装
置。 - 【請求項２５】 請求項１に記載のトンネル磁気抵抗素
子を利用した半導体記憶装置において、 前記第１の電位の電圧源と前記センスアンプが相互に隣
接して配置されることを特徴とするトンネル磁気抵抗素
子を利用した半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP2001007946A JP3812805B2 (ja) | 2001-01-16 | 2001-01-16 | トンネル磁気抵抗素子を利用した半導体記憶装置 |
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|---|---|---|---|
| JP2001007946A JP3812805B2 (ja) | 2001-01-16 | 2001-01-16 | トンネル磁気抵抗素子を利用した半導体記憶装置 |
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|---|---|
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|---|---|---|---|
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|---|---|
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