JP2011054232A - 不揮発性半導体記憶装置とその読み出し方法 - Google Patents

Abstract

【課題】 ＶＲＥＡＤ／２バイアス方式を用いた抵抗変化素子の読み出しマージンの低下を防止することが可能な不揮発性半導体記憶装置とその読み出し方法を提供する。
【解決手段】 メモリセルアレイは、複数のワード線、複数のビット線の交点に、抵抗変化素子とダイオードからなる複数のメモリセルが配置されている。センスアンプは、メモリセルに流れる電流と基準電圧を比較してメモリセルから読み出されたデータを検出する。制御部は、センスアンプから出力される信号の論理値に応じて基準電圧を生成する。制御部は、選択されたメモリセルのデータを検出する前に、センスアンプにより検出された半選択状態とされた複数のメモリセルに接続された複数のビット線のうち１つのビット線に流れる電流に基づき基準電圧を生成する。
【選択図】図１

Description

本発明は、例えば抵抗変化型記憶素子とダイオードを直列接続したセルを用いた不揮発性半導体記憶装置とその読み出し方法に関する。

現在、浮遊ゲートを有するＭＯＳトランジスタを記憶素子とした不揮発性半導体記憶装置、いわゆるフラッシュメモリが情報機器や家電、自動車等に広く使用されている。特に、ＮＡＮＤ型フラッシュメモリは、ＤＲＡＭに代わって大容量化、微細化を先導している。しかし、微細化の進行した現在、浮遊ゲート等のこれ以上の微細加工が困難なこと、隣接セル間の干渉の影響、及びトンネル酸化膜の信頼性の問題といったメモリ動作上の困難が顕在化しており、近い将来における技術的、物理的な限界が見えてきている。

そこで、フラッシュメモリを超える微細化、及び大容量化を実現するため、新規の材料や動作原理を用いた記憶素子、あるいはセルアレイの３次元積層化などの技術を用いた新規なメモリが検討されている。このような新規メモリの１つとして、抵抗変化型メモリがある。

抵抗変化型メモリとしては、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＰＲＡＭ（Phase-change ＲＡＭ）等が提案されている。ＭＲＡＭは、磁気トンネル接合が示すトンネル磁気抵抗効果を用いたメモリであり、ＰＲＡＭは、カルコゲナイド半導体が電流によるジュール熱で結晶相とアモルファス相間で相転移し、それぞれの状態で抵抗値が変化することを用いたメモリである。

また、近年、ＭＲＡＭ、ＰＲＡＭ以外の抵抗変化材料、動作原理を用いた抵抗変化型メモリも開発が盛んになっており、この抵抗変化型メモリをＲｅＲＡＭ（Resistive ＲＡＭ）と呼んでいる。

ＲｅＲＡＭに用いられる抵抗変化材料の１つに金属酸化物がある。金属酸化物を用いた抵抗変化素子には、バイポーラ型と、ノンポーラ型がある。バイポーラ型は、低抵抗状態と高抵抗状態との間を遷移させるのに必要な電圧、電流の極性が異なり、ノンポーラ型は、正負どちらでも可能である。ノンポーラ型の抵抗変化素子は、一方向のみの極性でメモリ動作が可能である。このため、抵抗変化素子とダイオードを直列接続したセルを、ワード線とビット線の交点に配置したクロスポイントセルアレイを構成して動作させることができる。ダイオードを用いたクロスポイントセルは、セル面積を縮小でき、３次元構造とすることも容易であるため、セルアレイを積層し大容量化することに適している。

クロスポイントセルアレイの読み出し方法としては、以下のようなものがある。尚、読み出し時に、メモリセルに印加する電圧をＶＲＥＡＤとする。

メモリ動作を行わない時、ワード線及びビット線は全て０Ｖである。全ワード線をＶＲＥＡＤに上げることにより、読み出し動作が可能なスタンドバイ状態となる。このとき、全セルのダイオードに逆バイアスがかかっている。ダイオードには逆バイアスリークが存在する。このため、各セルには微少な逆方向電流が流れる。セルアレイに含まれるセル数が多い場合、リーク電流の総和はメモリ全体の消費電流の大きな割合を占める。

特定のセルのデータを読み出す時、選択ワード線をＶＲＥＡＤから０Ｖに下げ、選択ビット線をＶＲＥＡＤとする。選択ワード線と選択ビット線の交点にあるセル間にはＶＲＥＡＤの電圧が印加されるため、抵抗素子の抵抗値に応じた電流が流れる。

選択セル以外の選択ワード線上のセルの両端はともに０Ｖになり、選択セル以外のビット線上のセルの両端にはともにＶＲＥＡＤとなる。このため、これら半選択セルの両端の電位差は０Ｖとであり、電流は流れない。読み出し時にも、選択セル、半選択セル以外の非選択セルにはＶＲＥＡＤの逆バイアスがかかっており、逆方向リーク電流が流れ、その総和が消費電流に寄与する。

このようなセルアレイへの電圧印加方法は、選択セルの読み出し時に半選択セルからの影響を無くすことができ、広い読み出し動作マージンを可能にする。しかし、リーク電流が大きくなるという問題がある。その結果、セルアレイのサイズを大きくできない。さらに、読み出し時に、同時に活性化できるセルアレイの数が制限され、バンド幅を上げることができないなどの問題がある。

また、クロスポイントセルを構成するダイオードが欠陥を有し、ワード線とビット線がショートした場合、非選択の逆バイアス状態となって電流を制限することができず、大幅に消費電流が増加する。このようなショートが発生した場合、セルアレイ全体が読み出し不可となる可能性がある。

他のワード線電圧、ビット線電圧の印加方法として以下のようなものがある。メモリ動作を行わない時、ワード線、ビット線を全て０Ｖとする。スタンドバイ状態において、全ワード線、全ビット線にＶＲＥＡＤ／２が印加される。この時、全セルの両端に印加される電圧は０Ｖとなるため、リーク電流は流れない。

特定のセルのデータを読み出す時、選択ワード線を０Ｖとし、選択ビット線をＶＲＥＡＤとする。この時、選択ワード線上の半選択セルには、選択ワード線電圧０Ｖ、非選択ビット線電圧ＶＲＥＡＤ／２の電圧が印加され、選択ビット線上の半選択セルには、非選択ワード線電圧ＶＲＥＡＤ／２、選択ビット線電圧ＶＲＥＡＤの電圧がそれぞれ印加されている。すなわち、半選択セルは、ＶＲＥＡＤ／２の順方向バイアスが印加されることになる。ダイオードの電流特性の非線形性が強く、ＶＲＥＡＤ／２の順方向バイアスおける電流が順方向バイアスＶＲＥＡＤにおける電流より十分に小さければ、選択セルのデータを十分なマージンにより読み出すことができる。また、非選択セルは、ワード線電圧、ビット線電圧がともにＶＲＥＡＤ／２であるため電流は流れない。

このワード線電圧及びビット線電圧の制御方法は、非選択セルに流れるリーク電流が小さく、一度に多くのセルアレイを活性化することできる。このため、バンド幅を上げることが可能となる。

しかし、この方法において、半選択セルのバイアスは０Ｖではない。このため、非選択セルの数が大きくなるとその電流の総和も大きくなり読み出しマージンが低下する。そのため、セルアレイのサイズを大きくすることが困難であり、セル占有率が低下し、チップ面積が増大すると言う問題がある。

尚、関連技術として、クロスポイントセルではないが、プリチャージの時に非選択セルのリーク電流をモニタして容量に一時的に情報を保持し、読み出し時に保持情報に基づき、リーク電流を相殺する記憶装置が開発されている（例えば特許文献１）。

また、クロスポイントセルにおいて、最初に非選択記憶素子のリーク電流を測定して補償し、次に選択記憶素子の電流を測定する記憶装置が開発されている（例えば特許文献２）。

特開２００６−２２８４１４号公報 特許４０４７３１５号公報

本発明は、ＶＲＥＡＤ／２バイアス方式を用いた抵抗変化素子の読み出しマージンの低下を防止することが可能な不揮発性半導体記憶装置とその読み出し方法を提供しようとするものである。

本発明の不揮発性半導体記憶装置の態様は、複数のワード線、複数のビット線の交点に、抵抗変化素子とダイオードからなる複数のメモリセルが配置されたメモリセルアレイと、前記メモリセルに流れる電流と基準電圧を比較してメモリセルから読み出されたデータを検出するセンスアンプと、前記センスアンプから出力される信号の論理値に応じて前記基準電圧を生成する制御部と、を具備し、 前記制御部は、選択されたメモリセルのデータを検出する前に、前記センスアンプにより検出された半選択状態とされた前記複数のメモリセルに接続された前記複数のビット線のうち１つのビット線に流れる電流に基づき前記基準電圧を生成することを特徴とする。

本発明の不揮発性半導体記憶装置の読み出し方法の態様は、全ビット線及び全ワード線に読み出し電圧の半分の電圧を供給して全メモリセルを半選択状態に設定し、データの読み出し前に、前記半選択状態のメモリセルが接続されたビット線に流れる電流に対応した電圧と基準電圧と比較し、これらが一致した電圧より低く、前記メモリセルが高抵抗である場合の第１の電圧と前記メモリセルが低抵抗である場合の第２の電圧の間の第３の電圧を生成し、データの読み出し時に、選択セルに流れる電流に対応する電圧と前記第３の電圧と比較することにより、前記選択セルのデータを読み出すことを特徴とする。

本発明は、ＶＲＥＡＤ／２バイアス方式を用いた抵抗変化素子の読み出しマージンの低下を防止することが可能な不揮発性半導体記憶装置とその読み出し方法を提供できる。

本実施形態を概略的に示す回路構成図。 図１の一部を示す回路構成図。 図２の動作を示す波形図。

以下、本発明の実施の形態について、図面を参照して説明する。

図１において、メモリセルアレイＭＣＡは、マトリクス状に配置された複数のメモリセルＭＣを有している。このメモリセルＭＣは、抵抗変化型記憶素子Ｒと、これに直列接続されたダイオードＤとにより構成されている。これらメモリセルＭＣは、ｎ本のワード線ＷＬ［ｉ］（ｉ＝０、１…ｎ−１）と、ｍ本のビット線ＢＬ［ｊ］（ｊ＝０、１…ｊ−１）との交点に配置され、クロスポイントセルを構成している。ワード線ＷＬ［ｉ］は、ロウ選択回路１１により選択され、ビット線ＢＬ［ｊ］は、カラム選択回路１２により選択される。センスアンプ１３は、ビット線ＢＬ［ｊ］に接続され、選択されたビット線に読み出されたメモリセルのデータを検知する。

図２は、図１に示すメモリセルアレイＭＣと、カラム選択回路１２、センスアンプ１３の一部を取り出して示している。

図２において、メモリセルアレイＭＣＡのビット線ＢＬ［ｊ］は、カラム選択回路１２を構成するＣＭＯＳトランスファーゲートＴＧの一端に接続されている。このトランスファーゲートＴＧは、ＮチャネルＭＯＳトランジスタＭＮ１と、ＰチャネルＭＯＳトランジスタＭＰ１により構成されている。トランジスタＭＮ１、ＭＰ１のゲートには、相補的なレベルを有するカラム選択信号ＣＳＬｎ［ｊ］，ＣＳＬｐ［ｊ］がそれぞれ供給されている。このトランスファーゲートＴＧの他端は、クランプ用のＮチャネルＭＯＳトランジスタＭＮ０を介してセンスアンプＳＡの一方入力端に接続されるとともに、ＰチャネルＭＯＳトランジスタＭＰ０を介して電圧ＶＳＡが供給されるノードに接続されている。トランジスタＭＮ０のゲートには、クランプ電圧ＶＣＬＭＰが供給され、このトランジスタＭＮ０により、ビット線の電圧がＶＲＥＡＤにクランプされる。トランジスタＭＰ０のゲートには信号ＶＰＣが供給され、トランジスタＭＰ０は、信号ＶＰＣに応じてビット線をＶＳＡにプリチャージする。トランジスタＭＰ０に並列に基準電流Ｉｒｅｆを供給する電流源ＣＳが接続されている。

センスアンプＳＡの他方入力端にはアナログデジタル（Ａ／Ｄ）変換器２２の出力端が接続されている。センスアンプＳＡは、Ａ／Ｄ変換器２２から供給される基準電圧としてのリファレンス電圧ＶＲＥＦとビット線ＢＬ［ｊ］に読み出された電圧ＶＩＮとを比較する。センスアンプＳＡの出力端から出力される電圧Ｖｃｏｍｐは制御部２１に供給される。制御部２１は、デジタル信号生成部を構成する例えばアップダウンカウンタ２１ａを有している。このカウンタ２１ａは、クロック信号ＣＬＫをカウントし、例えばｋビットのデジタル信号Ｄ［ｋ−１…０］を出力する。さらに、このカウンタ２１ａは、センスアンプＳＡの出力電圧Ｖｃｏｍｐの論理値に応じてカウンタ１２ａの動作を制御する。すなわち、クロック信号ＣＬＫの立ち上がりエッジで、センスアンプＳＡから出力されるＶｃｏｍｐの論理値が“０”の時、デジタル信号Ｄを“＋１”し、Ｖｃｏｍｐの論理値が“１”の時、デジタル信号Ｄを“−1”する。このデジタル信号Ｄは制御部２１内に内部に記憶するとともに、Ｄ／Ａ変換器２２に供給される。Ａ／Ｄ変換器２２は、カウンタ２１ａから供給されるデジタル信号をアナログの基準電圧ＶＲＥＦに変換する。

本実施形態の記憶装置は、抵抗変化型記憶素子ＲとダイオードＤを直列接続したメモリセルアレイＭＣからデータを読み出す際、選択セルのワード線ＷＬを活性化する前に、ビット線ＢＬを読み出し電圧ＶＲＥＡＤに設定し、非選択セルに流れる電流の影響を検出してセンスアンプのリファレンス電圧を設定し記憶する。この後、記憶されたリファレンス電圧に基づき、選択セルから読み出された電圧を、センスアンプにより検出する。

以下、図３を用いて、図１に示す回路の動作について具体的に説明する。

先ず、図２に示すドライバ回路２３より、全ワード線、全ビット線に非選択バイアスとしての電圧ＶＲＥＡＤ／２が供給される。このため、ワード線、ビット線は、ＶＲＥＡＤ／２にプリチャージされる。このとき、トランジスタＭＰ０のゲートに供給される電圧ＶＰＣはハイレベルとされ、トランジスタＭＮ０のゲートに供給される電圧ＶＣＬＭＰはローレベルとされ、これらトランジスタＭＰ０、ＭＮ０はオフとされている。

この後、時刻Ｔ１において、カラム選択信号ＣＳＬｎ［ｊ］，ＣＳＬｐ［ｊ］がそれぞれＶＤＤ、０Ｖとされ、トランスファーゲートＴＧがオンとされて、ビット線ＢＬ［ｊ］とセンスアンプＳＡが接続される。次いで、ＶＰＣがＶＳＡから０Ｖとされ、センスアンプＳＡの一方入力端の電圧ＶＩＮがＶＳＡにプリチャージされる。すると、センスアンプＳＡからビット線ＢＬ［ｊ］に電流が流れ、ビット線ＢＬ［ｊ］の電圧が上昇する。この時、クランプ電圧ＶＣＬＭＰが設定され、クランプ用トランジスタＭＮ０によりビット線ＢＬ［ｊ］の電圧はＶＲＥＡＤ＝ＶＣＬＭＰ−Ｖｔ（Ｖｔ：ＮチャネルＭＯＳトランジスタの閾値電圧）にクランプされる。また、この時、全ワード線電圧はＶＲＥＡＤ／２に保持されたままである。このため、ビット線ＢＬ［ｊ］上のセルはすべて半選択状態となり、各セルのダイオード特性に応じた電流の総和がビット線ＢＬ［ｊ］に流れる。この時のビット線電流をＩ０とする。

この後、時刻Ｔ２において、信号ＶＰＣがＶＳＡとされると、トランジスタＭＰ０がオフし、プリチャージが解除される。すると、センスアンプＳＡの一方入力端の電圧ＶＩＮがビット線電流Ｉ０により放電され電圧が低下する。また、ことのき、ＶＳＡからＶＩＮに電流減ＣＳを介してリファレンス電流ＩＲＥＦが流れる。リファレンス電流ＩＲＥＦは、ＶＳＡとＶＩＮの電位差（ＶＳＡ−ＶＩＮ）に応じて流れる。

ＶＳＡによるビット線ＢＬ［ｊ］のプリチャージが解除されると同時に、クロック信号ＣＬＫにより制御部２１が動作され、カウンタ２１ａは、クロック信号ＣＬＫをカウントしてデジタル信号Ｄを出力する。Ｄ／Ａ変換器２２は、デジタル信号Ｄをリファレンス電圧ＶＲＥＦに変換する。

センスアンプＳＡは、図３に破線で示すＶＲＥＦと、ＶＩＮとを比較し、出力信号Ｖｃｏｍｐを出力する。カウンタ２２ａは、出力信号Ｖｃｏｍｐの論理値に従って、デジタル信号を“＋１”又は“−１”、すなわち、カウントアップ又はカウントダウンする。このデジタル信号ＤはＤ／Ａ変換器２３によりリファレンス電圧ＶＲＥＦに変換され、センスアンプＳＡにおいてＶＩＮと比較される。

このような動作が繰り返され、時刻Ｔ３において、ＶＩＮとリファレンス電圧ＶＲＥＦが一致した後、カウンタ２２ａは、例えば数サイクル分デジタル信号Ｄの値をＶｃｏｍｐの値によらずカウントダウンして減少し、マージンを確保する（時刻Ｔ４）。すなわち、ＶＩＮは、ビット線上の全セルが半選択状態にあるときの電流の影響を含む電圧であり、そのうちの１つのセルが、選択状態になると、セル電流が増加し、電圧は低下する。選択セルが、高抵抗状態であれば電圧の低下は小さく、低抵抗状態であれば、電圧の低下は大きい。このため、この電圧よりＶＲＥＦを下げ、ＶＲＥＦの値を選択セルに記憶された高抵抗のデータに対応する電圧と、低抵抗のデータに対応する電圧とのほぼ中間となるように、デジタル信号Ｄの値を設定する。この値がカウンタ２２ａに保持される。

次いで、時刻Ｔ５において、再び信号ＶＰＣを０ＶとしてトランジスタＭＰ０がオンとされ、センスアンプＳＡの一方入力端の電圧ＶＩＮがＶＳＡにプリチャージされる。これと同時に、選択ワード線ＷＬ［ｉ］の電圧が０Ｖとされる。

時刻Ｔ６において、信号ＶＰＣがＶＳＡとされ、ビット線ＢＬ［ｊ］のプロチャージが解除されると、選択セルにはＶＲＥＡＤのバイアスが印加され、セル電流Ｉｃｅｌｌが流れる。このときのビット線電流の総和は、次式で表される。

Ｉ０＋Ｉｃｅｌｌ(VREAD)−Iｃｅｌｌ(VREAD/2)
ここで、ＩＯは半選択セルの総電流、Ｉｃｅｌｌ(VREAD)は選択セルの電流、Iｃｅｌｌ(VREAD/2)は半選択セルの電流である。

このため、選択セルが低抵抗状態である場合、ΔＩｃｅｌｌ(＝Ｉｃｅｌｌ(VREAD)−Iｃｅｌｌ(VREAD/2))は大きく、ＶＩＮは大きく低下する。また、選択セルが高抵抗状態である場合、ΔＩｃｅｌｌは小さく、ＶＩＮの低下は小さい。

リファレンス電圧ＶＲＥＦは、Ｉ０の影響を除くように調整されている。このため、センスアンプＳＡは、選択セルの低抵抗状態と高抵抗状態を十分なマージンを持って判別することができ、選択セルの記憶状態を、論理値“０”又は“１”の出力信号Ｖｃｏｍｐとして読み出すことができる。

上記実施形態によれば、データの読み出し前に、全ビット線、全ワード線にＶＲＥＡＤ／２の電圧を印加した半選択の状態で、非選択セルによるビット線電流の影響を検出してセンスアンプＳＡのリファレンス電圧ＶＲＥＦを調整し、この調整されたリファレンス電圧ＶＲＥＦを用いて選択セルの記憶状態（データ）を検出している。このため、リファレンス電圧ＶＲＥＦは、非選択セルによるビット線電流の影響を含んでいないため、十分なマージンを持って選択セルの記憶状態を読み出すことが可能である。したがって、クロスポイントセルアレイの消費電流を抑制できるＶＲＥＡＤ／２バイアス方式を用いて、非選択セルのリーク電流を抑制し、多くのメモリセルアレイを並列動作させることが可能である。

また、選択ビット線毎にセンスアンプＳＡのリファレンス電圧ＶＲＥＦを調整することにより、半選択セルの電流の影響をキャンセルできるため、より大きなアレイサイズを実現できる。したがって、高い読み出しバンド幅と、小さなチップ面積の抵抗変化型メモリを実現することができる。

さらに、制御部２１は、センスアンプＳＡの出力電圧が“０”となった状態より一定時間経過するまでデジタル信号Ｄの値を減少することにより、非選択セルによるビット線電流の影響が除去されたデジタル信号Ｄを生成している。このため、正確且つ確実に非選択セルによるビット線電流の影響が除去されたデジタル信号Ｄを生成できる。

尚、制御部２１は、アップダウンカウンタ２１ａを用いてデジタル信号Ｄを生成したが、これに限定されるものではなく、例えば、メモリ又はレジスタと、加算器を用いて構成することも可能である。

その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは元論である。

ＭＡＣ…メモリセルアレイ、ＭＣ…メモリセル、ＢＬ［０］〜ＢＬ［ｊ−１］…ビット線、ＷＬ［０］〜ＷＬ［ｎ−１］…ワード線、ＳＡ…センスアンプ、２１…制御部、２２…Ｄ／Ａ変換器。

Claims (5)

1. 複数のワード線、複数のビット線の交点に、抵抗変化素子とダイオードからなる複数のメモリセルが配置されたメモリセルアレイと、
   前記メモリセルに流れる電流と基準電圧を比較してメモリセルから読み出されたデータを検出するセンスアンプと、
   前記センスアンプから出力される信号の論理値に応じて前記基準電圧を生成する制御部と、を具備し、
   前記制御部は、選択されたメモリセルのデータを検出する前に、前記センスアンプにより検出された半選択状態とされた前記複数のメモリセルに接続された前記複数のビット線のうち１つのビット線に流れる電流に基づき前記基準電圧を生成することを特徴とする不揮発性半導体記憶装置。
2. 前記制御部は、前記センスアンプから出力される信号の論理値に応じてデジタル信号を生成するデジタル信号生成回路と、
   前記デジタル信号生成回路により生成されたデジタル信号を前記基準電圧に変換する前記デジタル／アナログ変換器と
   を具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. メモリセルからデータを読み出す前に、データ読み出し時における読み出し電圧の半分の電圧に前記ワード線及び前記ビットをプリチャージし、メモリセルからデータを読み出す時、選択ビット線に前記読み出し電圧を供給し、選択ワード線に前記読み出し電圧の半分の電圧より低い電圧を供給する電圧印加手段をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記制御部は、センスアンプから出力される信号の論理値に応じて前記デジタル信号をアップカウント又はダウンカウントするカウンタを具備することを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
5. 全ビット線及び全ワード線に読み出し電圧の半分の電圧を供給して全メモリセルを半選択状態に設定し、
   データの読み出し前に、前記半選択状態のメモリセルが接続されたビット線に流れる電流に対応した電圧と基準電圧と比較し、これらが一致した電圧より低く、前記メモリセルが高抵抗である場合の第１の電圧と前記メモリセルが低抵抗である場合の第２の電圧の間の第３の電圧を生成し、
   データの読み出し時に、選択セルに流れる電流に対応する電圧と前記第３の電圧と比較することにより、前記選択セルのデータを読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法。

Images