KR20140080943A - 비휘발성 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치는 센싱 전압 생성부, 메모리 셀 및 전류 센싱부를 포함한다. 상기 센싱 전압 생성부는 센싱 노드로 센싱 전압을 생성한다. 상기 메모리 셀은 상기 센싱 노드와 일 단이 연결되어 상기 센싱 전압을 수신한다. 상기 전류 센싱부는 상기 메모리 셀의 타 단과 연결되어 상기 메모리 셀을 통해 흐르는 전류를 감지하여 데이터 출력신호를 생성한다.

Description

비휘발성 메모리 장치 {NON-VOLATILE MEMORY APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 비휘발성 메모리 셀을 포함하는 메모리 장치에 관한 것이다.
종래의 DRAM은 캐패시터로 구성된 메모리 셀을 포함하고, 상기 메모리 셀에 전하를 충전하거나 방전하면서 데이터를 저장한다. 그러나, 캐패시터의 특성상 누설전류가 존재하기 때문에, 상기 DRAM은 휘발성 메모리라는 단점을 갖는다. 상기 DRAM의 단점을 개선하기 위해, 비휘발성이며 데이터의 리텐션이 불필요한 메모리들이 개발되고 있다. 특히, 메모리 셀 구조를 변화시켜 비휘발성을 구현하려는 시도가 계속되고 있으며, 그 중 하나가 저항성 메모리 셀을 포함하는 저항성 메모리 장치이다.
도 1은 종래기술에 따른 비휘발성 메모리 장치(10)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 종래기술에 따른 비휘발성 메모리 장치(10)는 메모리 셀(11) 및 제 1 내지 제 4 트랜지스터(N1, N2, N3, N4)를 포함한다. 상기 메모리 셀(11)은 온도 또는 전류에 따라 저항 값이 변하는 저항성 물질로 구성되어 저장된 데이터에 따라 서로 다른 저항 값을 갖는다. 또한, 상기 메모리 셀(11)은 한 방향으로 전류가 흐를 수 있도록 다이오드를 포함한다.
상기 제 1 트랜지스터(N1)는 상기 메모리 셀(11)에 저장된 데이터를 센싱하기 위해 센싱 전류를 제공한다. 상기 제 1 트랜지스터(N1)는 바이어스 전압(VB)을 수신하여 전원전압(VPPSA)을 센싱 노드(SAI)로 인가한다. 상기 제 2 트랜지스터(N3)는 클램핑 신호(VCLAMP)에 응답하여 턴온되며, 메모리 셀(11)에 인가되는 전압이 임계 치를 넘지 않도록 조절해주는 역할을 수행한다. 상기 제 3 트랜지스터(N3)는 데이터 억세스가 이루어지는 비트라인이 선택되면, 비트라인 선택신호(BLS)에 응답하여 턴온된다. 상기 제 4 트랜지스터(N4)는 데이터 억세스가 이루어지는 워드라인이 선택되면, 워드라인 선택신호(WLS)에 응답하여 턴온된다.
종래의 비휘발성 메모리 장치(10)는 센싱 노드(SAI)의 전압을 변화시킴으로써 메모리 셀(11)에 저장된 데이터를 센싱한다. 상기 제 1 트랜지스터(N1)는 바이어스 전압(VB)이 인가되면 턴온되고, 상기 센싱 노드(SAI)로 일정한 양의 전류를 제공하도록 구성된다. 상기 전류는 상기 메모리 셀(11)을 통과하여 흐른다. 따라서, 상기 센싱 노드(SAI)의 전압 레벨은 상기 메모리 셀(11)의 저항 값에 따라 달라진다. 즉, 상기 메모리 셀(11)의 저항 값이 큰 경우 상기 센싱 노드(SAI)의 전압은 높은 레벨을 갖고, 상기 메모리 셀(11)의 저항 값이 작은 경우 상기 센싱 노드(SAI)의 전압은 낮은 레벨을 갖는다. 위와 같이, 종래의 비휘발성 메모리 장치(10)는 상기 센싱 노드(SAI)로 일정한 전류를 제공하고, 메모리 셀(11)의 저항 값에 따른 센싱 노드(SAI)의 전압 레벨의 변화를 메모리 셀(11)에 저장된 데이터를 센싱하였다.
또한, 메모리 셀(11)의 저항 값에 따라 상기 센싱 노드(SAI)의 전압 레벨 변화를 확실하게 감지하기 위해서 전원전압으로 승압전압(VPPSA)을 사용하였다. 상기 승압전압(VPPSA)은 일반적으로 외부에서 인가되는 전원전압 레벨보다 높은 레벨의 전압으로 펌핑 회로 등을 통해 생성될 수 있다.
본 발명의 실시예는 메모리 셀에 저장된 데이터에 따라 변화하는 전류를 감지함으로써 정확한 데이터 센싱을 수행하고, 데이터 센싱을 위해 효율적인 구조를 갖는 저항성 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 센싱 노드로 센싱 전압을 생성하는 센싱 전압 생성부; 상기 센싱 노드와 일 단이 연결되어 상기 센싱 전압을 수신하는 메모리 셀; 및 상기 메모리 셀의 타 단과 연결되어 상기 메모리 셀을 통해 흐르는 전류를 감지하여 데이터 출력신호를 생성하는 전류 센싱부를 포함한다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 메모리 셀; 센싱 노드로 센싱 전압을 제공하는 센싱 전압 생성부; 비트라인 선택신호에 응답하여 상기 메모리 셀의 일 단을 상기 센싱 노드와 연결하는 컬럼 스위치; 및 워드라인 선택신호를 수신하여 상기 메모리 셀의 타 단을 통해 상기 메모리 셀의 통해 흐르는 전류를 수신하고, 상기 전류를 감지하여 데이터 출력신호를 생성하는 전류 센싱부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 각각 복수의 비트라인과 일 단이 연결되고, 복수의 워드라인과 타 단이 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이로 센싱 전압을 제공하는 센싱 전압 생성블록; 및 상기 센싱 전압 생성블록과 다른 위치에 배치되고, 상기 메모리 셀을 통해 흐르는 전류를 수신하며, 상기 수신된 전류를 감지하여 데이터 출력신호를 생성하는 전류 센싱블록을 포함한다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 각각 복수의 비트라인과 일 단이 연결되는 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이로 센싱 전압을 제공하는 센싱 전압 생성블록; 및 수직 방향으로 상기 메모리 셀 어레이 하부에 배치되고, 복수의 워드라인 및 상기 메모리 셀의 타 단과 연결되며, 상기 메모리 셀을 통해 흐르는 전류를 감지하여 데이터 출력신호를 생성하는 전류 센싱블록을 포함한다.
본 발명의 실시예에 의하면, 메모리 셀의 저항 값에 따른 전류량의 변화를 감지하여 센싱 속도를 증가시키고, 높은 레벨의 전원전압을 요구하지 않는다. 따라서, 메모리 장치의 동작 속도를 증가시키면서 전류소모를 감소시킬 수 있다.
또한, 메모리 셀의 저항 값에 따른 전류량의 변화를 워드라인을 통해 센싱할 수 있으므로, 메모리 장치의 전류소모를 감소시키고, 회로면적을 확보할 수 있다.
도 1은 종래기술에 따른 비휘발성 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 3은 도 2의 전류 센싱부의 실시예의 구성을 보여주는 도면,
도 4는 도 2의 비휘발성 메모리 장치의 동작을 보여주는 타이밍도,
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 6은 도 5의 전류 센싱부의 실시예의 구성을 보여주는 도면,
도 7은 도 5의 비휘발성 메모리 장치의 동작을 보여주는 타이밍도,
도 8은 도 2의 비휘발성 메모리 장치가 적용된 비휘발성 메모리 장치의 전체적인 구성을 보여주는 블록도,
도 9는 도 5의 비휘발성 메모리 장치가 적용된 비휘발성 메모리 장치의 전체적인 구성을 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 비휘발성 메모리 장치(1)는 센싱 전압 생성부(110), 메모리 셀(120) 및 전류 센싱부(130)를 포함한다. 상기 센싱 전압 생성부(110)는 센싱 노드(SAI)로 센싱 전압(VSEN)을 제공한다. 상기 센싱 전압 생성부(110)는 기준전압(VREF)과 센싱 노드(SAI)의 전압에 응답하여 상기 센싱 노드(SAI)로 일정한 레벨을 갖는 상기 센싱 전압(VSEN)을 제공할 수 있다.
상기 메모리 셀(120)은 일 단이 상기 센싱 노드(SAI)와 연결된다. 상기 메모리 셀(120)은 상기 센싱 노드(SAI)로부터 상기 센싱 전압(VSEN)을 수신한다. 상기 전류 센싱부(130)는 상기 메모리 셀(120)의 타 단과 연결된다. 상기 전류 센싱부(130)는 상기 메모리 셀(130)을 통해 흐르는 전류(ISEN)를 감지하여 데이터 출력신호(DOUT)를 생성한다.
상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)는 상기 메모리 셀(120)의 저항 값에 따라 변화된다. 상기 메모리 셀(120)의 저항 값이 작을 때 상기 전류 센싱부(130)가 수신하는 전류의 양은 상기 메모리 셀(120)의 저항 값이 클 때의 상기 전류 센싱부(130)가 수신하는 전류의 양보다 크다.
도 1에 도시된 종래기술에 따른 저항성 메모리 장치(10)는 상기 센싱 노드(SAI)에 흐르는 전류를 고정시키고, 상기 메모리 셀(11)의 저항 값에 따라 상기 센싱 노드(SAI)의 전압 레벨을 변화시키며, 상기 전압 레벨의 변화를 감지하여 메모리 셀에 저장된 데이터를 센싱하는 구조를 갖고 있다. 반면, 도 2에 도시된 본 발명의 실시예에서는, 상기 비휘발성 메모리 장치(1)가 상기 센싱 노드(SAI)를 일정한 레벨의 센싱 전압(VSEN)으로 고정시키고, 상기 메모리 셀(120)의 저항 값에 따라 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)의 변화를 감지한다. 또한, 상기 비휘발성 메모리 장치(1)는 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)를 센싱 노드(SAI)와 연결된 상기 메모리 셀(120)의 일 단에서 감지하지 않고, 상기 메모리 셀(120)의 타 단에서 수신하여 감지할 수 있는 구조를 갖고 있다.
전류의 변화를 감지하는 본 발명의 실시예에 따른 상기 비휘발성 메모리 장치(1)는 다양한 이점을 갖는다. 먼저, 상기 비휘발성 메모리 장치(1)는 전류의 변화를 감지하기 때문에 메모리 셀(120)로 넓은 전압 범위를 제공할 필요가 없고, 따라서 높은 레벨의 전압을 제공할 필요성이 없다. 종래의 비휘발성 메모리 장치(10)는 상기 메모리 셀(11)의 저항 값에 따라 센싱 노드(SAI)의 전압을 변화시키고 상기 전압 변화를 감지할 수 있는 임계 치(threshold) 또는 기준치가 필요하다. 따라서, 메모리 셀의 고저항 상태와 저저항 상태를 판별할 수 있도록 넓은 범위의 전압을 제공해야만 한다. 따라서, 종래의 저항성 메모리 장치(10)는 도 1과 같이 전원전압을 펌핑하여 승압전압(VPPSA)을 제공하는 것을 알 수 있다. 그러나, 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)는 위와 같은 전압 임계 치를 필요로 하지 않으므로, 넓은 범위의 전압을 형성할 필요성이 없으며, 도 2와 같이 전원전압으로 외부전압(VDD)을 인가하면 충분하다. 따라서, 승압전압 사용에 따른 전류 소모가 감소하고, 고전압 생성을 위한 회로를 제거할 수 있다.
또한, 전류 변화를 감지하는 특성 상 메모리 셀(120)에 저장된 데이터의 감지 시간이 단축된다. 즉, 빠른 데이터 센싱을 가능하게 한다. 또한, 센싱 노드(SAI)로 일정한 레벨의 센싱 전압(VSEN)을 제공하는 개선된 구조를 채용하여 종래의 클램핑 스위치와 같은 불필요한 소자를 제거할 수 있다.
도 2에서, 상기 비휘발성 메모리 장치(1)는 컬럼 스위치(140) 및/또는 로우 스위치(150)를 더 포함한다. 상기 컬럼 스위치(140)는 비트라인 선택신호(BLS)에 응답하여 상기 메모리 셀(120)의 일 단과 상기 센싱 노드(SAI)를 연결시킨다. 상기 로우 스위치(150)는 워드라인과 연결되며 상기 메모리 셀(120)의 타 단과 접지전압(VSS) 사이에 연결되어 상기 메모리 셀(120)을 관통하는 전류 경로를 형성한다. 즉, 상기 로우 스위치(140)는 워드라인 선택신호(WLS)에 응답하여 상기 메모리 셀(120)과 접지전압(VSS) 단을 연결한다. 본 발명의 실시예에 대한 상세한 설명에서, 상기 워드라인 선택신호(WLS)는 워드라인과 동일한 의미를 가질 수 있고, 워드라인이 인에이블되었다는 것은 워드라인 선택신호(WLS)가 인에이블되었다는 것과 동일한 의미를 갖는다. 따라서, 워드라인 선택신호(WLS)를 수신한다는 것은 워드라인과 연결된다는 것을 의미할 수 있다.
본 발명의 실시예에서, 상기 전류 센싱부(130)는 상기 메모리 셀(120)의 타 단, 즉, 상기 메모리 셀(120)과 상기 워드라인 스위치(150) 사이에 연결된다. 일반적인 비휘발성 메모리 장치는 센싱 노드(SAI)에서 전류 또는 전압 변화를 감지하고, 상기 센싱 노드(SAI)에 흐르는 전류 또는 전압을 복제하여 센싱하는 구조를 갖고 있었다. 그러나, 본 발명의 실시예에서는 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)를 상기 메모리 셀(120)의 타 단에서 수신하여 센싱하는 구조를 갖는다. 따라서, 상기 비휘발성 메모리 장치(1)는 전류 센싱을 위해 복제 전류를 생성하는 등의 추가적인 전류 경로를 형성하지 않는다. 이에 따라, 데이터 센싱에 소모되는 전류를 감소시킬 수 있다. 또한, 후술되는 것과 같이 비휘발성 메모리 장치(1)의 면적 효율을 증가시킬 수 있다.
도 2에서, 상기 센싱 전압 생성부(110)는 비교기(111) 및 드라이버부(112)를 포함한다. 상기 비교기(111)는 기준전압(VREF)의 레벨과 상기 센싱 노드(SAI)의 전압 레벨을 비교하여 비교신호(COM)를 생성한다. 상기 기준전압(VREF)은 예를 들어, 전원전압(VDD)의 절반 레벨을 가질 수 있다. 한편, 상기 센싱 전압 생성부(110)는 센싱 인에이블 신호(SEN)에 응답하여 인에이블될 수 있다. 상기 센싱 인에이블 신호(SEN)는 리드 커맨드로부터 생성될 수 있다. 상기 리드 커맨드는 노멀 리드 커맨드, 검증 리드 커맨드 등과 같이 데이터 출력을 위한 모든 리드 커맨드를 포함한다. 상기 비교기(111)는 일반적인 차동 증폭기로 구성될 수 있다. 상기 차동 증폭기는 센싱 인에이블 신호(SEN)에 응답하여 동작하며, 상기 센싱 전압(VSEN)의 레벨과 상기 기준전압(VREF)의 레벨을 비교하여 상기 비교신호(COM)를 생성하도록 구성된다.
상기 드라이버부(112)는 상기 비교신호(COM)에 응답하여 상기 센싱 전압(VSEN)을 생성한다. 상기 드라이버부(112)는 상기 센싱 노드(SAI)로 상기 일정한 레벨을 갖는 상기 센싱 전압(VSEN)을 제공한다. 상기 드라이버부(112)는 제 1 모스 트랜지스터(M1)를 포함한다. 도 2에서, 상기 제 1 모스 트랜지스터(M1)는 피모스 트랜지스터로 예시되었지만, 이에 한정하는 것은 아니다. 상기 제 1 모스 트랜지스터(M1)는 게이트로 상기 비교신호(COM)를 수신하고, 소스로 상기 전원전압(VDD)을 인가 받으며, 드레인이 상기 센싱 노드(SAI)와 연결된다.
상기 비교기(111)는 상기 센싱 전압(VSEN)의 레벨이 기준전압(VREF)의 레벨과 동일해질 때까지 상기 비교신호(COM)의 레벨을 점차 하강시킨다. 상기 드라이버부(112)는 상기 비교신호(COM)에 응답하여 상기 센싱 노드(SAI)를 상기 전원전압(VDD) 레벨로 점점 강하게 구동한다. 상기 드라이버부(112)는 상기 하강하는 비교신호(COM)에 따라 상기 센싱 노드(SAI)로 제공하는 전압의 크기를 증가시킨다. 상기 기준전압(VREF)의 레벨과 상기 센싱 전압(VSEN)의 레벨이 동일해지면, 상기 드라이버부(112)는 상기 센싱 노드(SAI)의 전압 레벨을 고정시킨다. 따라서, 상기 메모리 셀(120)은 일정한 레벨을 갖는 상기 센싱 전압(VSEN)을 수신하게 되고, 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)의 양은 상기 메모리 셀(120)의 저항 값에 따라 변화될 수 있다.
도 2에서, 상기 비휘발성 메모리 장치(1)는 프리차지부(160)를 더 포함한다. 상기 프리차지부(160)는 프리차지 신호(PCG)에 응답하여 상기 센싱 노드(SAI)로 프리차지 전압(VPCG)을 제공한다. 상기 프리차지 전압(VPCG)은 상기 기준전압(VREF)의 레벨 이하의 그 어떤 전압일 수 있다. 상기 프리차지부(160)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 프리차지 전압(VPCG)을 상기 센싱 노드(SAI)로 제공하여 상기 센싱 노드(SAI)의 전압 레벨을 상승시킨다. 상기 비교기(111)가 상기 기준전압(VREF)과 상기 센싱 전압(VSEN)의 레벨을 비교하는 동작 이전에, 상기 프리차지부(160)에 의해 상기 센싱 노드(SAI)가 프리차지 전압(VPCG) 레벨을 갖는다면, 더욱 빠른 센싱 동작을 지원할 수 있다. 즉, 상기 비교기(111)는 상기 프리차지 전압(VPCG) 레벨만큼 상승된 상기 센싱 노드(SAI)의 전압과 상기 기준전압(VREF)을 비교하므로, 상기 센싱 노드(SAI)의 전압이 기준전압(VREF)의 레벨과 동일해지는 시간이 단축되고, 상기 드라이버부(112)가 일정한 레벨을 갖는 상기 센싱 전압(VSEN)을 제공하는 시점이 빨라질 수 있다.
도 3은 도 2의 전류 센싱부(130)의 실시예의 구성을 보여주는 도면이다. 상기 전류 센싱부(130)는 전류 비교부(131) 및 출력 래치부(132)를 포함한다. 상기 전류 비교부(131)는 상기 메모리 셀을 통해 흐르는 전류(ISEN)와 상기 레퍼런스 셀 전류(IREFC)를 수신하고, 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)와 상기 레퍼런스 셀 전류(IREFC)의 크기를 비교한다. 상기 출력 래치부(132)는 상기 전류 비교부(131)의 비교 결과에 따라 출력신호(OUT)를 생성한다.
도 5에서, 상기 전류 비교부(131)는 제 1 및 제 2 엔모스 트랜지스터(N51, N52)를 포함한다. 상기 제 1 및 제 2 엔모스 트랜지스터(N51, N52)는 크로스 커플드(cross-coupled) 구조로 이룬다. 상기 제 1 엔모스 트랜지스터(N51)는 게이트로 상기 레퍼런스 셀 전류(IREFC)를 수신하고, 드레인으로 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)를 수신하며, 소스가 접지전압(VSS)과 연결된다. 상기 제 2 엔모스 트랜지스터(N52)는 게이트로 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)를 수신하고, 드레인으로 상기 레퍼런스 셀 전류(IREFC)를 수신하며 소스가 상기 접지전압(VSS)과 연결된다. 위와 같은 구조를 통해, 상기 제 1 및 제 2 엔모스 트랜지스터(N31, N32)는 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)와 상기 레퍼런스 셀 전류(IREFC)의 크기에 따라 선택적으로 턴온된다. 상기 전류 비교부(131)는 프리차지 스위치를 더 포함한다. 상기 프리차지 스위치는 제 3 내지 제 5 엔모스 트랜지스터(N33, N34, N35)를 포함한다. 상기 제 3 및 제 4 엔모스 트랜지스터(N33, N34)는 각각 게이트로 프리차지 제어신호를 수신하고, 상기 프리차지 제어신호에 응답하여 상기 제 1 및 제 2 엔모스 트랜지스터(N31, N32)의 드레인을 상기 접지전압(VSS)과 연결한다. 상기 제 5 엔모스 트랜지스터(N35)는 게이트로 상기 프리차지 제어신호를 수신하고, 상기 프리차지 제어신호에 응답하여 상기 제 1 및 제 2 엔모스 트랜지스터(N31, N32)의 드레인을 서로 연결시킨다. 따라서, 상기 프리차지 스위치는 프리차지 신호가 인에이블되었을 때 상기 전류 비교부(131)가 상기 전류(ISEN)와 상기 레퍼런스 셀 전류(IREFC)의 크기를 비교하지 않도록 한다. 상기 프리차지 제어신호는 비교 인에이블 신호(SAEN)로부터 생성될 수 있다. 상기 프리차지 제어신호는 상기 비교 인에이블 신호(SAEN)가 반전된 신호(SAENB)일 수 있다. 상기 비교 인에이블 신호(SAEN)는 앞서 설명된 상기 리드 커맨드로부터 생성될 수 있다.
상기 출력 래치부(132)는 제 1 및 제 2 인버터(IV31, IV32)를 포함한다. 상기 제 1 인버터(IV31)는 제 1 전원 공급 단으로 상기 전원전압(VDD)을 수신하고, 제 2 전원 공급 단이 상기 제 1 엔모스 트랜지스터(N31)의 드레인과 연결된다. 상기 제 1 인버터(IV31)는 입력 단으로 상기 제 2 인버터(IV32)의 출력을 수신하고, 출력 단이 상기 전원전압(VDD)과 연결된다. 상기 제 1 인버터(IV31)의 출력은 상기 출력신호(OUT)로서 제공된다. 상기 제 2 인버터(IV32)는 제 1 전원 공급 단으로 전원전압(VDD)을 수신하고, 제 2 전원 공급 단이 상기 제 2 엔모스 트랜지스터(N32)의 드레인과 연결된다. 상기 제 2 인버터(IV32)는 입력 단으로 상기 제 1 인버터(IV31)의 출력을 수신하고, 상기 제 1 인버터(IV31)의 출력의 레벨을 반전하여 출력한다.
상기 출력 래치부(132)는 인에이블 스위치를 더 포함한다. 상기 인에이블 스위치는 제 6 내지 제 9 엔모스 트랜지스터(N36, N37, N38, N39)를 포함한다. 상기 제 6 엔모스 트랜지스터(N36)는 비교 인에이블 신호(SAEN)를 게이트로 수신하고, 상기 비교 인에이블 신호(SAEN)에 응답하여 상기 제 1 인버터(IV31)의 제 2 전원 공급 단과 상기 제 1 엔모스 트랜지스터(N31)의 드레인을 연결한다. 상기 제 7 엔모스 트랜지스터(N37)는 상기 비교 인에이블 신호(SAEN)를 게이트로 수신하고, 상기 비교 인에이블 신호(SAEN)에 응답하여 상기 제 2 인버터(IV32)의 제 2 전원 공급 단과 상기 제 2 엔모스 트랜지스터(N32)의 드레인을 연결한다. 상기 제 8 엔모스 트랜지스터(N38)는 게이트로 상기 비교 인에이블 신호(SAEN)를 수신하고, 상기 비교 인에이블 신호(SAEN)에 응답하여 상기 전원전압(VDD)을 상기 제 1 인버터(IV31)의 출력 단 및 상기 제 2 인버터(IV32)의 입력 단으로 제공한다. 상기 제 9 엔모스 트랜지스터(N39)는 게이트로 상기 비교 인에이블 신호(SAEN)를 수신하고, 상기 비교 인에이블 신호(SAEN)에 응답하여 상기 전원전압(VDD)을 상기 제 1 인버터(IV31)의 입력 단 및 상기 제 2 인버터(IV32)의 출력 단으로 제공한다.
상기 전류 센싱부(130)는 데이터 래치부(133)를 더 포함한다. 상기 데이터 래치부(133)는 상기 출력 래치부(132)의 출력신호(OUT) 및 리드 인에이블 신호(RLEN)를 수신한다. 상기 데이터 래치부(133)는 상기 리드 인에이블 신호(RLEN)가 인에이블 되었을 때, 상기 출력 래치부(132)의 출력신호(OUT)를 상기 데이터 출력신호(DOUT)로 제공한다. 상기 리드 인에이블 신호(RLEN)는 앞서 설명된 리드 커맨드로부터 생성될 수 있다.
상기 전류 센싱부는 레퍼런스 셀 전류 생성부(134)를 더 포함할 수 있다. 상기 레퍼런스 셀 전류 생성부(134)는 레퍼런스 셀 전압(VREFC)을 수신하여 상기 레퍼런스 셀 전류(IREFC)를 생성할 수 있다. 상기 레퍼런스 셀 전압(VREFC)은 레퍼런스 셀(미도시)로부터 생성될 수 있다. 상기 레퍼런스 셀 전류 생성부(134)는 제 2 모스 트랜지스터(M2)를 포함한다. 상기 제 2 모스 트랜지스터(M2)는 게이트로 상기 레퍼런스 셀 전압(VREFC)을 수신하고 소스로 전원전압(VDD)을 수신하며, 드레인으로 상기 레퍼런스 셀 전류(IREFC)를 생성한다.
상기 전류 센싱부(130)의 동작을 설명하면 다음과 같다. 상기 전류 비교부(131)는 상기 비교 인에이블 신호(SAEN)가 인에이블 되기 전까지 상기 제 3 내지 제 5 엔모스 트랜지스터(N33, N34, N35)를 턴온시켜 상기 전류(ISEN)와 상기 레퍼런스 셀 전류(IREFC)의 크기 비교하지 않는다. 이후, 상기 비교 인에이블 신호(SAEN)가 인에이블되면 상기 제 3 내지 제 5 엔모스 트랜지스터(N33, N34, N35)와 제 8 및 제9 트랜지스터(N38, N39)를 턴오프하고 상기 제 6 및 제 7 트랜지스터(N36, N37)를 턴온시켜 상기 전류(ISEN)와 상기 레퍼런스 셀 전류(IREFC)의 크기를 비교한다. 상기 전류(ISEN)의 크기가 상기 레퍼런스 셀 전류(IREFC)의 크기보다 큰 경우, 상기 제 2 엔모스 트랜지스터(N32)가 턴온되고 상기 제 1 엔모스 트랜지스터(N31)는 턴오프된다. 따라서, 상기 제 2 인버터(IV32)의 제 2 전원 공급 단이 접지전압(VSS)을 수신한다. 상기 제 1 인버터(IV31)는 제 2 전원 공급 단으로 상기 접지전압(VSS)을 수신하지 못하므로, 상기 출력 래치부(132)는 하이 레벨의 출력신호(OUT)를 생성할 수 있다. 따라서, 상기 데이터 래치부(133)는 상기 리드 인에이블 신호(RLEN)가 인에이블 되었을 때 상기 출력 래치부(132)의 출력을 래치하여 하이 레벨의 상기 데이터 출력신호(DOUT)를 생성할 수 있다. 반대로, 상기 전류(ISEN)의 크기가 상기 레퍼런스 셀 전류(IREFC)의 크기보다 작은 경우, 상기 제 1 엔모스 트랜지스터(N31)가 턴온되고 상기 제 2 엔모스 트랜지스터(N32)는 턴오프된다. 따라서, 상기 제 1 인버터(IV31)의 제 1 전원 공급 단이 접지전압(VSS)을 수신한다. 따라서, 상기 출력 래치부(132)는 로우 레벨의 출력신호(OUT)를 생성할 수 있다. 따라서, 상기 데이터 래치부(133)는 상기 리드 인에이블 신호(RLEN)가 인에이블 되었을 때 상기 출력 래치부(132)의 출력신호(OUT)를 래치하여 로우 레벨의 상기 데이터 출력신호(DOUT)를 생성할 수 있다.
도 4는 도 2의 비휘발성 메모리 장치(1)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 4를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)의 동작을 설명하면 다음과 같다. 먼저, 원하는 메모리 셀에 저장된 데이터를 억세스하기 위해서 비트라인 선택신호(BLS) 및 워드라인 선택신호(WLS)가 인에이블된다.
상기 비트라인 선택신호(BLS) 및 워드라인 선택신호(WLS)에 의해 메모리 셀(120)이 선택되면, 상기 메모리 셀(120)에 저장된 데이터를 센싱하기 위해 리드 커맨드로부터 센싱 인에이블 신호(SEN)가 인에이블 된다. 상기 센싱 전압 생성부(100)는 상기 센싱 노드(SAI)로 일정한 레벨을 갖는 상기 센싱 전압(VSEN)을 제공한다. 상기 센싱 전압(VSEN)이 제공되면 상기 메모리 셀(120)의 저항 값에 따라(즉, 메모리 셀에 저장된 데이터 값에 따라) 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)의 크기가 변화된다.
이 때, 상기 전류 비교부(461)는 디스에이블된 상기 비교 인에이블 신호(SAEN)에 응답하여 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)와 상기 레퍼런스 셀 전류(IREFC)의 크기를 비교하지 않는다. 상기 메모리 셀(120)을 통해 흐르는 전류(ISEN)가 상기 메모리 셀(120)의 저항 값에 따라 충분히 변화된 후 상기 비교 인에이블 신호(SAEN)가 인에이블된다. 상기 출력 래치부(132)는 상기 전류(ISEN) 및 상기 레퍼런스 셀 전류(IREFC)의 비교 결과에 따라 하이 레벨 또는 로우 레벨의 출력신호(OUT)를 생성하고, 상기 데이터 래치부(133)는 리드 인에이블 신호(RLEN)에 응답하여 상기 출력 래치부(132)의 출력신호(OUT)를 래치하여 하이 레벨 또는 로우 레벨의 데이터 출력신호(DOUT)를 출력할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(2)의 실시예의 구성을 보여주는 도면이다. 도 5에서, 상기 비휘발성 메모리 장치(2)는 센싱 전압 생성부(210), 메모리 셀(220) 및 전류 센싱부(230)를 포함한다. 상기 비휘발성 메모리 장치(2)는 비트라인 스위치(240) 및 프리차지부(260)를 더 포함할 수 있고, 상기 센싱 전압 생성부(210), 메모리 셀(220), 상기 비트라인 스위치(240) 및 프리차지부(260)는 도 2의 비휘발성 메모리 장치(1)와 동일하다.
도 5에서, 상기 전류 센싱부(230)는 워드라인과 상기 메모리 셀의 타 단과 연결된다. 상기 전류 센싱부(230)는 워드라인 선택신호(WLS)에 응답하여 상기 메모리 셀(220)을 통해 흐르는 전류(ISEN)를 감지한다. 상기 전류 센싱부(230)는 상기 워드라인 선택신호(WLS)가 인에이블되었을 때 또는 워드라인이 인에이블되었을 때 활성화되고, 활성화되었을 때 상기 메모리 셀(220)을 통해 흐르는 전류(ISEN)를 수신한다. 또한, 상기 전류 센싱부(230)는 상기 메모리 셀(220)을 통해 흐르는 전류(ISEN)를 감지하여 데이터 출력신호를 생성한다. 따라서, 상기 비휘발성 메모리 장치(2)는 상기 워드라인 선택신호(WLS)를 직접 수신하는 상기 전류 센싱부(230)를 구비하여 도 2의 비휘발성 메모리 장치(1)와 다르게 로우 스위치를 구비할 필요가 없다. 상기 비휘발성 메모리 장치(2)에서 로우 스위치를 제거할 수 있으므로, 회로 면적을 확보할 수 있다.
또한, 상기 비휘발성 메모리 장치(2)에서 사용되는 상기 워드라인 선택신호(WLS)는 비트라인 선택신호(BLS)보다 먼저 디스에이블되는 것이 바람직하다. 상기 워드라인 선택신호(WLS)는 로우 어드레스 신호에 기초하여 생성되는 일반적인 워드라인 선택신호보다 좁은 펄스 폭을 가질 수 있다. 즉, 상기 워드라인 선택신호(WLS)는 상기 전류 센싱부(230)로 직접 입력되므로, 메모리 셀(220)을 통해 흐르는 전류(ISEN)가 상기 전류 센싱부(230)에서 센싱되기 위해 상기 비트라인 선택신호(BLS)보다 먼저 디스에이블되도록 구성하였다.
도 6은 도 5의 전류 센싱부(230)의 실시예의 구성을 보여주는 도면이다. 도 6에서, 상기 전류 센싱부(230)는 도 3의 전류 센싱부(130)와 동일한 구성을 갖고, 전류 비교부(231)를 구성하는 제 3 내지 제 5 엔모스 트랜지스터(N53, N54, N55)가 프리차지 제어신호 대신에 워드라인 선택신호(WLS)를 수신한다는 점에서 차이가 있다. 상기 제 3 내지 제 5 엔모스 트랜지스터(N3, N4, N5)는 상기 워드라인 선택신호(WLS)에 응답하여 턴온된다. 상기 제 3 내지 제 5 엔모스 트랜지스터(N53, N54, N55)가 턴온되면 상기 센싱 전압 생성부(210)로부터 상기 메모리 셀(220)을 거쳐 접지전압(VSS)까지의 전류 경로가 형성된다. 따라서, 상기 전류 센싱부(230)는 상기 제 3 내지 제 5 엔모스 트랜지스터(N53, N54, N55)가 상기 워드라인 선택신호(WLS)에 응답하여 턴온되면 상기 메모리 셀(220)을 통해 흐르는 전류(ISEN)를 수신할 수 있다. 이 후, 상기 워드라인 선택신호(WLS)가 디스에이블되고, 비교 인에이블 신호(SAEN)가 인에이블되면 상기 전류 센싱부(230)는 상기 메모리 셀(220)을 통해 흐르는 전류(ISEN)와 레퍼런스 셀 전류(IREFC)를 비교하여 상기 데이터 출력신호(DOUT)를 생성할 수 있다.
도 7은 도 5의 비휘발성 메모리 장치(2)의 동작을 보여주는 타이밍도이다. 도 5 내지 도 7을 참조하여 상기 비휘발성 메모리 장치(2)의 동작을 설명하면 다음과 같다. 먼저, 원하는 메모리 셀에 저장된 데이터를 억세스하기 위해서 비트라인 선택신호(BLS) 및 워드라인 선택신호(WLS)가 인에이블된다.
상기 비트라인 선택신호(BLS)가 인에이블되면 상기 메모리 셀(220)에 저장된 데이터를 센싱하기 위해 리드 커맨드로부터 센싱 인에이블 신호(SEN)가 인에이블 된다. 상기 센싱 전압 생성부(210)는 상기 센싱 노드(SAI)로 일정한 레벨을 갖는 상기 센싱 전압(VSEN)을 제공한다.
이 때, 상기 전류 비교부(231)는 상기 워드라인 선택신호(WLS)에 응답하여 활성화된다. 상기 전류 비교부(231)가 활성화되면, 상기 메모리 셀(220)을 통해 전류가 흐를 수 있는 경로가 형성되고, 상기 메모리 셀(220)의 저항 값에 따라(즉, 메모리 셀에 저장된 데이터 값에 따라) 메모리 셀(220)을 통해 흐르는 전류(ISEN)의 크기가 변화된다. 상기 전류 비교부(231)는 상기 워드라인과 연결된 특정 메모리 셀(220)을 통해 흐르는 전류(ISEN)를 수신한다. 이 후, 상기 워드라인 선택신호(WLS)가 디스에이블되고, 상기 비교 인에이블 신호(SAEN)가 인에이블되고, 상기 출력 래치부(232)는 상기 전류(ISEN) 및 상기 레퍼런스 셀 전류(IREFC)의 비교 결과에 따라 하이 레벨 또는 로우 레벨의 출력신호(OUT)를 생성하고, 상기 데이터 래치부(233)는 리드 인에이블 신호(RLEN)에 응답하여 상기 출력 래치부(232)의 출력신호(OUT)를 래치하여 하이 레벨 또는 로우 레벨의 데이터 출력신호(DOUT)를 출력할 수 있다.
도 8은 도 2의 비휘발성 메모리 장치(1)가 적용된 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(3)의 전체적인 구성을 개략적으로 보여주는 블록도이다. 도 8에서, 상기 비휘발성 메모리 장치(3)는 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이는 복수의 메모리 셀(310)을 포함한다. 상기 복수의 메모리 셀(310)은 각각 복수의 비트라인 및 워드라인과 연결될 수 있다.
상기 메모리 셀 어레이의 x 방향으로 양 옆에는 패드가 배치될 수 있다. 상기 패드는 어드레스 패드 및 데이터 패드로 예시하였으나, 이에 한정하는 것은 아니며, 전원 패드, 커맨드 패드, 클럭 패드 등의 모든 종류의 패드들을 포함할 수 있다. 상기 메모리 셀 어레이의 y 방향으로 하부에는 라이트 드라이버, 센싱 전압 생성블록(320) 및 주변 회로부가 배치될 수 있다. 상기 센싱 전압 생성블록(320)은 복수의 센싱 전압 생성부를 포함하여, 메모리 셀 어레이에 포함되는 메모리 셀(310)로 센싱 전압을 제공한다.
x 방향으로 상기 메모리 셀 어레이 사이에는 글로벌 비트라인 디코더 및 전류 센싱블록(330)이 배치된다. y 방향으로 상기 메모리 셀 어레이 사이에는 워드라인 드라이버가 배치될 수 있다. 상기 글로벌 비트라인 디코더는 상기 비트라인 선택신호를 생성할 수 있다. 상기 워드라인 드라이버는 상기 워드라인 선택신호 또는 워드라인을 인에이블시킬 수 있다. 상기 전류 센싱블록(330)은 복수의 전류 센싱부를 포함하여 메모리 셀(310)을 통해 흐르는 전류를 감지할 수 있다. 종래의 비휘발성 메모리 장치에서 반도체 장치의 리드 동작을 위한 리드 센스앰프는 도 8의 센싱 전압 생성블록(320)의 위치에 모두 존재하였다. 본 발명의 실시예에서, 비휘발성 메모리 장치(3)의 리드 동작을 위한 센싱 전압 생성블록(320)과 전류 센싱블록(330)은 서로 분리 배치된다. 상기 전류 센싱블록(330)은 상기 메모리 셀(310)의 타 단과 워드라인 사이에 연결될 수 있으므로, 상기 센싱 전압 생성블록(320)과 분리 배치될 수 있다. 따라서, 비휘발성 메모리 장치(3)의 주변영역의 회로들을 배치하기 위한 면적을 확보할 수 있고, 메모리 셀(310)에 저장된 데이터를 센싱하는 경로가 종래기술보다 짧아져 정확하고 빠르게 데이터를 센싱할 수 있다.
또한, 상기 레퍼런스 셀은 상기 데이터 센싱블록(330) 내에 배치될 수 있다. 상기 레퍼런스 셀은 상기 데이터 센싱블록(330) 내에 배치되어 상기 레퍼런스 셀 전압을 상기 데이터 센싱부로 제공할 수 있다. 도 8에서, 상기 레퍼런스 셀은 상기 데이터 센싱블록(330) 내에 배치되는 것으로 예시하였으나, 이에 한정되는 것은 아니다. 일 실시예에서, 상기 레퍼런스 셀은 상기 메모리 셀 어레이 내에 배치될 수 있다. 상기 레퍼런스 셀이 상기 메모리 셀 어레이 내에 배치되는 경우, 상기 메모리 셀(310)과 동일한 PVT 변화 조건에서 상기 레퍼런스 셀 전압을 제공할 수 있으므로, 보다 정확한 레퍼런스 셀 전압을 생성할 수 있다.
도 9는 도 5의 비휘발성 메모리 장치(2)가 적용된 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(4)의 전체적인 구성을 보여주는 블록도이다. 도 9에서, 메모리 셀 어레이, 어드레스 패드, 데이터 패드, 라이트 드라이버, 센싱 전압 생성블록(420), 주변 회로부, 글로벌 비트라인 디코더 및 워드라인 드라이버의 배치는 도 8에 도시된 비휘발성 메모리 장치와 동일하다. x 방향으로 상기 메모리 셀 어레이 사이에는 레퍼런스 셀이 배치될 수 있다. 다른 실시예에서, 상기 레퍼런스 셀은 상기 메모리 셀 어레이 내에 배치될 수 있다.
도 9에서, 상기 전류 센싱블록(430)은 z 방향으로 상기 메모리 셀 어레이 하부에 배치될 수 있다. 상기 전류 센싱블록(430)에 포함되는 상기 전류 센싱부는 상기 워드라인 및 상기 메모리 셀(410)의 타 단과 연결되므로, 도 9와 같이, 메모리 셀 어레이 하부에 배치될 수 있다. 상기 전류 센싱블록(430)이 상기 메모리 셀 어레이 하부에 배치되는 경우, 상기 메모리 셀 어레이가 배치되는 동일 평면상에서, 상기 전류 센싱블록(430)의 회로를 제거할 수 있어 설계가 용이하고 회로 면적을 확보할 수 있다. 또한, 상기 메모리 셀(410)을 통해 흐르는 전류를 바로 수신하여 센싱할 수 있으므로, 정확하고 빠르게 데이터를 센싱할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1/2/3/4/10: 비휘발성 메모리 장치 11/120/220/310/410: 메모리 셀
110/220: 센싱 전압 생성부 130/230: 전류 센싱부
140/240: 컬럼 스위치 150: 로우 스위치
160/260: 프리차지부 320/420: 센싱 전압 생성블록
330/430: 전류 센싱블록

Claims (20)

  1. 센싱 노드로 센싱 전압을 생성하는 센싱 전압 생성부;
    상기 센싱 노드와 일 단이 연결되어 상기 센싱 전압을 수신하는 메모리 셀; 및
    상기 메모리 셀의 타 단과 연결되어 상기 메모리 셀을 통해 흐르는 전류를 감지하여 데이터 출력신호를 생성하는 전류 센싱부를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 센싱 전압 생성부는 기준전압과 상기 센싱 노드의 전압 레벨을 비교하여 비교신호를 생성하는 비교기; 및
    상기 비교신호에 응답하여 상기 센싱 노드로 전원전압을 제공하여 상기 센싱 전압을 생성하는 드라이버부를 포함하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 드라이버부는 게이트로 상기 비교신호를 수신하고, 드레인 및 소스 중 어느 하나로 전원전압을 수신하며, 상기 드레인 및 소스 중 다른 하나가 상기 센싱 노드와 연결되는 모스 트랜지스터를 포함하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 전류 센싱부는 상기 메모리 셀을 통해 흐르는 전류와 레퍼런스 셀로부터 생성된 레퍼런스 셀 전류의 크기를 비교하여 상기 데이터 출력신호를 생성하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    비트라인 선택신호에 응답하여 상기 센싱 노드와 상기 메모리 셀의 일 단을 연결하는 컬럼 스위치를 더 포함하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    워드라인 선택신호에 응답하여 상기 메모리 셀의 타 단과 접지전압을 연결하는 워드라인 스위치를 더 포함하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전류 센싱부는 상기 메모리 셀의 타 단과 상기 워드라인 스위치 사이에서 상기 메모리 셀을 통해 흐르는 전류를 수신하는 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 전류 센싱부는 워드라인 선택신호에 응답하여 활성화되었을 때 상기 메모리 셀을 통해 흐르는 전류를 감지하여 상기 데이터 출력신호를 생성하는 비휘발성 메모리 장치.
  9. 메모리 셀;
    센싱 노드로 센싱 전압을 제공하는 센싱 전압 생성부;
    비트라인 선택신호에 응답하여 상기 메모리 셀의 일 단을 상기 센싱 노드와 연결하는 컬럼 스위치; 및
    워드라인 선택신호를 수신하여 상기 메모리 셀의 타 단을 통해 상기 메모리 셀의 통해 흐르는 전류를 수신하고, 상기 전류를 감지하여 데이터 출력신호를 생성하는 전류 센싱부를 포함하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 센싱 전압 생성부는 기준전압 및 상기 센싱 노드의 전압을 비교하여 비교신호를 생성하는 비교기; 및
    상기 비교신호에 응답하여 상기 센싱 노드로 전원전압을 제공하는 드라이버부를 포함하는 비휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 드라이버부는 게이트로 상기 비교신호를 수신하고, 드레인 및 소스 중 어느 하나로 상기 전원전압을 수신하며, 상기 드레인 및 소스 중 다른 하나가 상기 센싱 노드와 연결되는 모스 트랜지스터를 포함하는 비휘발성 메모리 장치.
  12. 제 8 항에 있어서,
    상기 전류 센싱부는 상기 워드라인 선택신호에 응답하여 활성화되었을 때 상기 메모리 셀을 통해 흐르는 전류를 수신하고, 상기 메모리 셀을 통해 흐르는 전류와 레퍼런스 셀로부터 생성된 레퍼런스 셀 전류를 비교하여 상기 데이터 출력신호를 생성하는 비휘발성 메모리 장치.
  13. 제 8 항에 있어서,
    상기 워드라인 선택신호는 로우 어드레스 신호에 기초하여 생성되고, 상기 비트라인 선택신호보다 짧은 시간 동안 인에이블되는 비휘발성 메모리 장치.
  14. 각각 복수의 비트라인과 일 단이 연결되고, 복수의 워드라인과 타 단이 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로 센싱 전압을 제공하는 센싱 전압 생성블록; 및
    상기 센싱 전압 생성블록과 다른 위치에 배치되고, 상기 메모리 셀을 통해 흐르는 전류를 수신하며, 상기 수신된 전류를 감지하여 데이터 출력신호를 생성하는 전류 센싱블록을 포함하는 비휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 전류 센싱블록은 상기 복수의 메모리 셀과 각각 연결되는 복수의 전류 센싱부를 포함하고,
    상기 복수의 전류 센싱부는 각각 연결된 메모리 셀을 통해 흐르는 전류와 레퍼런스 셀로부터 생성된 레퍼런스 셀 전류를 비교하여 상기 데이터 출력신호를 생성하는 비휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 레퍼런스 셀은 상기 전류 센싱블록 내에 배치되는 비휘발성 메모리 장치.
  17. 각각 복수의 비트라인과 일 단이 연결되는 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로 센싱 전압을 제공하는 센싱 전압 생성블록; 및
    수직 방향으로 상기 메모리 셀 어레이 하부에 배치되고, 복수의 워드라인 및 상기 메모리 셀의 타 단과 연결되며, 상기 메모리 셀을 통해 흐르는 전류를 감지하여 데이터 출력신호를 생성하는 전류 센싱블록을 포함하는 비휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 전류 센싱블록은 상기 복수의 워드라인 및 상기 복수의 메모리 셀과 각각 연결되는 복수의 전류 센싱부를 포함하고,
    상기 복수의 전류 센싱부는 각각 상기 워드라인이 인에이블되었을 때 상기 메모리 셀을 통해 흐르는 전류를 수신하고, 상기 메모리 셀을 통해 흐르는 전류와 레퍼런스 셀로부터 생성된 기준전류와 비교하여 상기 데이터 출력신호를 생성하는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 레퍼런스 셀은 상기 메모리 셀 어레이 내에 배치되는 비휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 레퍼런스 셀은 상기 센싱 전압 생성블록과 다른 위치에 배치되는 비휘발성 메모리 장치.
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