JP2001297580A - 集積メモリ - Google Patents
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- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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- Semiconductor Memories (AREA)
- Amplifiers (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
(57)【要約】
【課題】 磁気抵抗メモリ効果を有するメモリセルＭ
Ｃ、列線ＢＬ、行線ＷＬを有するマトリクス形状メモリ
セルフィールド１を備え、メモリセルＭＣがそれぞれ、
列線と行線間に介挿され、列線は読み出し増幅器２に接
続され、メモリセルのデータ信号を読み出し、該増幅器
は負帰還結合された、出力信号ＯＵＴが取り出される演
算増幅器３を有し、該増幅器の第１制御入力側が列線に
接続されている集積メモリを、データ信号を一層確実に
検出できるようにする。 【解決手段】 演算増幅器の第２制御入力側３２と給電
電位ＧＮＤ接続端子との間にキャパシタ５が介挿されて
いる。
Ｃ、列線ＢＬ、行線ＷＬを有するマトリクス形状メモリ
セルフィールド１を備え、メモリセルＭＣがそれぞれ、
列線と行線間に介挿され、列線は読み出し増幅器２に接
続され、メモリセルのデータ信号を読み出し、該増幅器
は負帰還結合された、出力信号ＯＵＴが取り出される演
算増幅器３を有し、該増幅器の第１制御入力側が列線に
接続されている集積メモリを、データ信号を一層確実に
検出できるようにする。 【解決手段】 演算増幅器の第２制御入力側３２と給電
電位ＧＮＤ接続端子との間にキャパシタ５が介挿されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積メモリであっ
て、磁気抵抗メモリ効果を有するメモリセルを備え、マ
トリクス形状のメモリセルフィールドを備え、該メモリ
セルフィールドは列線および行線を有しており、メモリ
セルがそれぞれ、列線の１つと行線の１つとの間に介挿
されており、列線はそれぞれ読み出し増幅器に接続され
ていて、相応のメモリセルのデータ信号を読み出すよう
になっており、読み出し増幅器は負帰還結合された演算
増幅器を有しており、該演算増幅器にて出力信号が取り
出され、該演算増幅器の第１の制御入力側が列線の１つ
に接続されている形式のものに関する。
て、磁気抵抗メモリ効果を有するメモリセルを備え、マ
トリクス形状のメモリセルフィールドを備え、該メモリ
セルフィールドは列線および行線を有しており、メモリ
セルがそれぞれ、列線の１つと行線の１つとの間に介挿
されており、列線はそれぞれ読み出し増幅器に接続され
ていて、相応のメモリセルのデータ信号を読み出すよう
になっており、読み出し増幅器は負帰還結合された演算
増幅器を有しており、該演算増幅器にて出力信号が取り
出され、該演算増幅器の第１の制御入力側が列線の１つ
に接続されている形式のものに関する。
【０００２】
【従来の技術】磁気抵抗メモリ効果を有するメモリセル
はデータ信号を記憶するために一般に、状態が変化する
強磁性層を有している。このメモリ効果は一般にいわゆ
るＧＭＲ効果（giant magnetoresistive）またはＴＭＲ
効果（tunneling magnetoresistive）として周知であ
る。その際この形式のメモリセルの電気抵抗は強磁性層
における磁化に依存している。
はデータ信号を記憶するために一般に、状態が変化する
強磁性層を有している。このメモリ効果は一般にいわゆ
るＧＭＲ効果（giant magnetoresistive）またはＴＭＲ
効果（tunneling magnetoresistive）として周知であ
る。その際この形式のメモリセルの電気抵抗は強磁性層
における磁化に依存している。
【０００３】ＤＥ１９７４０９４２．３号には、メモリ
セル装置および磁気ＲＡＭ（いわゆるＭＲＡＭ）として
のその使用が記載されている。メモリセル装置はそれぞ
れが実質的に相互に平行に延在している行線および列線
を有しており、その際行線は列線を横断する方向に延在
している。それぞれ行線の１つと列線の１つとの間に介
挿されておりかつ行線および列線より高抵抗である、磁
気抵抗メモリ効果を有するメモリセルが設けられてい
る。列線はそれぞれ、読み出し増幅器に接続されてい
て、メモリセルの１つのデータ信号を読み出すようにな
っている。データ信号を介してそれぞれの列線における
電位が給電ないし基準電位に調整可能である。読み出し
のために、列線において検出可能な電流が測定される。
セル装置および磁気ＲＡＭ（いわゆるＭＲＡＭ）として
のその使用が記載されている。メモリセル装置はそれぞ
れが実質的に相互に平行に延在している行線および列線
を有しており、その際行線は列線を横断する方向に延在
している。それぞれ行線の１つと列線の１つとの間に介
挿されておりかつ行線および列線より高抵抗である、磁
気抵抗メモリ効果を有するメモリセルが設けられてい
る。列線はそれぞれ、読み出し増幅器に接続されてい
て、メモリセルの１つのデータ信号を読み出すようにな
っている。データ信号を介してそれぞれの列線における
電位が給電ないし基準電位に調整可能である。読み出し
のために、列線において検出可能な電流が測定される。
【０００４】読み出し増幅器は帰還結合された演算増幅
器を有している。ここで出力信号が取り出される。その
際演算増幅器の非反転入力側は基準電位に接続されてい
る。列線の１つは反転入力側に接続されている。基準電
位が例えば集積メモリのアース電位に相応していれば、
演算増幅器は、列線に同様に実質的にアース電位が加わ
ることを保証する。読み出し増幅器はそれ故に、いわゆ
る「バーチャル・グラウンド」読み出し増幅器とも称さ
れる。演算増幅器の出力信号は、選択されたメモリセル
の抵抗に対する基準である。
器を有している。ここで出力信号が取り出される。その
際演算増幅器の非反転入力側は基準電位に接続されてい
る。列線の１つは反転入力側に接続されている。基準電
位が例えば集積メモリのアース電位に相応していれば、
演算増幅器は、列線に同様に実質的にアース電位が加わ
ることを保証する。読み出し増幅器はそれ故に、いわゆ
る「バーチャル・グラウンド」読み出し増幅器とも称さ
れる。演算増幅器の出力信号は、選択されたメモリセル
の抵抗に対する基準である。
【０００５】この形式で配置されているＭＲＡＭメモリ
では、アドレッシングに依存してメモリセルをデータ信
号を読み出すために列線に接続するダイオードまたはト
ランジスタは存在していない。この理由から、すべての
列線は読み出し過程の間、同じ電位に加わっていて、メ
モリセルフィールドの寄生電流が回避されるようにする
ことが重要である。
では、アドレッシングに依存してメモリセルをデータ信
号を読み出すために列線に接続するダイオードまたはト
ランジスタは存在していない。この理由から、すべての
列線は読み出し過程の間、同じ電位に加わっていて、メ
モリセルフィールドの寄生電流が回避されるようにする
ことが重要である。
【０００６】上述した読み出し増幅器に含まれている演
算増幅器回路は一般に、いわゆるオフセット電圧を有し
ている。オフセット電圧は通例、技術上生じるものであ
る。すなわち、入力トランジスタのターンオン電圧およ
びゲート・ソース電圧は正確に同じではない。これによ
り、それぞれの列線の電位は存在している基準電位に正
確に調整されない。既に数ミリボルトのオフセット電圧
で比較的大きなメモリセルフィールド中に寄生電流を引
き起こす可能性がある。このような寄生電流は読み出す
べきデータ信号または測定信号より大きくなることがあ
る。その場合データ信号は大きな歪みを受けて、もはや
検出できなくなることがある。
算増幅器回路は一般に、いわゆるオフセット電圧を有し
ている。オフセット電圧は通例、技術上生じるものであ
る。すなわち、入力トランジスタのターンオン電圧およ
びゲート・ソース電圧は正確に同じではない。これによ
り、それぞれの列線の電位は存在している基準電位に正
確に調整されない。既に数ミリボルトのオフセット電圧
で比較的大きなメモリセルフィールド中に寄生電流を引
き起こす可能性がある。このような寄生電流は読み出す
べきデータ信号または測定信号より大きくなることがあ
る。その場合データ信号は大きな歪みを受けて、もはや
検出できなくなることがある。
【０００７】
【発明が解決しようとする課題】本発明の課題は、読み
出すべきデータ信号の比較的確実な検出が可能であるよ
うにした、冒頭に述べた形式の集積メモリを提供するこ
とである。
出すべきデータ信号の比較的確実な検出が可能であるよ
うにした、冒頭に述べた形式の集積メモリを提供するこ
とである。
【０００８】
【課題を解決するための手段】この課題は、集積メモリ
であって、磁気抵抗メモリ効果を有するメモリセルを備
え、マトリクス形状のメモリセルフィールドを備え、該
メモリセルフィールドは列線および行線を有しており、
メモリセルがそれぞれ、列線の１つと行線の１つとの間
に介挿されており、列線はそれぞれ読み出し増幅器に接
続されていて、相応のメモリセルのデータ信号を読み出
すようになっており、読み出し増幅器は負帰還結合され
た演算増幅器を有しており、該演算増幅器にて出力信号
が取り出され、該演算増幅器の第１の制御入力側が列線
の１つに接続されており、かつ演算増幅器の第２の制御
入力側と給電電位に対する接続端子との間に、キャパシ
タが介挿されているようになっている集積メモリによっ
て解決される。
であって、磁気抵抗メモリ効果を有するメモリセルを備
え、マトリクス形状のメモリセルフィールドを備え、該
メモリセルフィールドは列線および行線を有しており、
メモリセルがそれぞれ、列線の１つと行線の１つとの間
に介挿されており、列線はそれぞれ読み出し増幅器に接
続されていて、相応のメモリセルのデータ信号を読み出
すようになっており、読み出し増幅器は負帰還結合され
た演算増幅器を有しており、該演算増幅器にて出力信号
が取り出され、該演算増幅器の第１の制御入力側が列線
の１つに接続されており、かつ演算増幅器の第２の制御
入力側と給電電位に対する接続端子との間に、キャパシ
タが介挿されているようになっている集積メモリによっ
て解決される。
【０００９】本発明の集積メモリによって、読み出し増
幅器に含まれている演算増幅器の存在しているオフセッ
ト電圧においてメモリセルフィールド中の寄生電流が回
避される。集積メモリは存在しているオフセット電圧を
補償するための回路装置を含んでいる。この回路装置に
よって、演算増幅器の存在しているオフセット電圧を、
演算増幅器の第２の制御入力側とメモリの給電電位、例
えば基準電位に対する接続端子との間に介挿されている
キャパシタに蓄積することが可能である。これにより、
演算増幅器のオフセット電圧の作用をキャパシタにおけ
る大きさの等しい電圧によって相殺することができる。
これにより、演算増幅器の第１の制御入力側におけるそ
れぞれの列線の電位は給電電位ないし基準電位に調整さ
れる。これにより、読み出すべき測定信号を歪ませる可
能性がある寄生電流が生じるおそれはない。
幅器に含まれている演算増幅器の存在しているオフセッ
ト電圧においてメモリセルフィールド中の寄生電流が回
避される。集積メモリは存在しているオフセット電圧を
補償するための回路装置を含んでいる。この回路装置に
よって、演算増幅器の存在しているオフセット電圧を、
演算増幅器の第２の制御入力側とメモリの給電電位、例
えば基準電位に対する接続端子との間に介挿されている
キャパシタに蓄積することが可能である。これにより、
演算増幅器のオフセット電圧の作用をキャパシタにおけ
る大きさの等しい電圧によって相殺することができる。
これにより、演算増幅器の第１の制御入力側におけるそ
れぞれの列線の電位は給電電位ないし基準電位に調整さ
れる。これにより、読み出すべき測定信号を歪ませる可
能性がある寄生電流が生じるおそれはない。
【００１０】キャパシタに加わる電位は例えば、それぞ
れの読み出しサイクルにおいて調整することができる。
メモリセルのデータ信号の読み出しのために、選択され
た行線すべてが給電電位に加えられるのではない。選択
された行線に、これとは異なっている電位を有する信号
が加えられる。これにより、選択された行線からすべて
の列線への電流路が閉じられる。それぞれの読み出し増
幅器における出力信号、読み出し増幅器の電気的な特性
量および給電電位並びに列線抵抗から、行線とそれぞれ
の列線との交差点にあるメモリセルの抵抗が突き止めら
れる。読み出し増幅器の出力信号が別の回路部分によっ
て場合により一時記憶され、評価されまたは別の一般的
な形で更に処理された後、オフセット電圧の調整を再び
行うことができる。しかしその場合、オフセット電圧を
それぞれの評価過程の後に一時記憶するのではなくて、
比較的多くの数の評価過程の後にのみその都度調整を行
うようにすることもできる。
れの読み出しサイクルにおいて調整することができる。
メモリセルのデータ信号の読み出しのために、選択され
た行線すべてが給電電位に加えられるのではない。選択
された行線に、これとは異なっている電位を有する信号
が加えられる。これにより、選択された行線からすべて
の列線への電流路が閉じられる。それぞれの読み出し増
幅器における出力信号、読み出し増幅器の電気的な特性
量および給電電位並びに列線抵抗から、行線とそれぞれ
の列線との交差点にあるメモリセルの抵抗が突き止めら
れる。読み出し増幅器の出力信号が別の回路部分によっ
て場合により一時記憶され、評価されまたは別の一般的
な形で更に処理された後、オフセット電圧の調整を再び
行うことができる。しかしその場合、オフセット電圧を
それぞれの評価過程の後に一時記憶するのではなくて、
比較的多くの数の評価過程の後にのみその都度調整を行
うようにすることもできる。
【００１１】
【発明の実施の形態】有利な実施形態および発展形態は
従属請求項の対象である。
従属請求項の対象である。
【００１２】本発明の実施の形態において、演算増幅器
の第１の制御入力側と給電電位に対する接続端子との間
に、第１のスイッチが介挿されており、演算増幅器の帰
還結合路に、第２のスイッチが介挿されており、演算増
幅器の出力側は第３のスイッチを介して第２の制御入力
側に接続されている。オフセット電圧を調整するための
調整フェーズは、２つの評価過程の間にある。このため
に、調整フェーズにおいて、第２のスイッチが開放され
かつこれにより演算増幅器の負帰還結合が切り離され
る。第１のスイッチおよび第３のスイッチは閉成され
る。これにより、閉成された調整回路が形成されて、演
算増幅器のオフセット電圧をキャパシタに充電する。接
続している評価過程の間、第１のスイッチおよび第３の
スイッチは再び開放され、第２のスイッチは閉成され、
かつ読み出すべきデータ信号は読み出し増幅器に供給さ
れる。
の第１の制御入力側と給電電位に対する接続端子との間
に、第１のスイッチが介挿されており、演算増幅器の帰
還結合路に、第２のスイッチが介挿されており、演算増
幅器の出力側は第３のスイッチを介して第２の制御入力
側に接続されている。オフセット電圧を調整するための
調整フェーズは、２つの評価過程の間にある。このため
に、調整フェーズにおいて、第２のスイッチが開放され
かつこれにより演算増幅器の負帰還結合が切り離され
る。第１のスイッチおよび第３のスイッチは閉成され
る。これにより、閉成された調整回路が形成されて、演
算増幅器のオフセット電圧をキャパシタに充電する。接
続している評価過程の間、第１のスイッチおよび第３の
スイッチは再び開放され、第２のスイッチは閉成され、
かつ読み出すべきデータ信号は読み出し増幅器に供給さ
れる。
【００１３】本発明の実施の形態において、帰還結合さ
れた演算増幅器は反転増幅器として実現されている。す
なわち、それぞれの列線が反転制御入力側に接続されて
いる。その際演算増幅器の出力側と第２の制御入力側と
の間に反転回路が介挿されている。これにより、キャパ
シタに蓄積すべきオフセット電圧の正しい極性が実現さ
れる。
れた演算増幅器は反転増幅器として実現されている。す
なわち、それぞれの列線が反転制御入力側に接続されて
いる。その際演算増幅器の出力側と第２の制御入力側と
の間に反転回路が介挿されている。これにより、キャパ
シタに蓄積すべきオフセット電圧の正しい極性が実現さ
れる。
【００１４】演算増幅器の帰還結合路に、例えば抵抗が
介挿されている。その際帰還結合された演算増幅器は電
流・電圧増幅器として振る舞う。これに対して付加的に
または択一的に、帰還結合路に、別のキャパシタが介挿
されている。その際帰還結合された演算増幅器は積分形
電流・電圧増幅器として作用する。これにより、データ
信号の読み出しの際に効果的な雑音抑圧を実現すること
ができる。
介挿されている。その際帰還結合された演算増幅器は電
流・電圧増幅器として振る舞う。これに対して付加的に
または択一的に、帰還結合路に、別のキャパシタが介挿
されている。その際帰還結合された演算増幅器は積分形
電流・電圧増幅器として作用する。これにより、データ
信号の読み出しの際に効果的な雑音抑圧を実現すること
ができる。
【００１５】調整フェーズの期間にこの別のキャパシタ
を放電するために、演算増幅器の帰還結合路に、別のキ
ャパシタに並列に第４のスイッチが介挿されている。調
整フェーズの期間に、このスイッチは閉成され、評価過
程のために第４のスイッチは開放されている。
を放電するために、演算増幅器の帰還結合路に、別のキ
ャパシタに並列に第４のスイッチが介挿されている。調
整フェーズの期間に、このスイッチは閉成され、評価過
程のために第４のスイッチは開放されている。
【００１６】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１７】図１には、本発明のメモリの実施例が示さ
れている。これは、磁気抵抗メモリ効果を有するメモリ
セルＭＣを備えている。メモリセルとして、それらが列
線ないしビット線ＢＬおよび行線ないしワード線ＷＬよ
り高抵抗でありさえすれば、公知のＧＭＲ素子／ＴＭＲ
素子のいずれでも適している。マトリクス形状のメモリ
セルフィールド１に配置されているメモリセルＭＣはそ
れぞれ、ビット線ＢＬの１つとワード線ＷＬの１つとの
間に介挿されている。メモリセルＭＣの１つのデータ信
号を読み出すために、相応のビット線ＢＬが読み出し増
幅器２に接続されている。その他のビット線ＢＬは同様
に別の読み出し増幅器に接続されているかまたは図１に
示されているように、基準電位ＧＮＤに対する接続端子
に接続されている。読み出し増幅器２は帰還結合された
演算増幅器３を有している。これにて、読み出し信号Ｏ
ＵＴが取り出し可能である。
れている。これは、磁気抵抗メモリ効果を有するメモリ
セルＭＣを備えている。メモリセルとして、それらが列
線ないしビット線ＢＬおよび行線ないしワード線ＷＬよ
り高抵抗でありさえすれば、公知のＧＭＲ素子／ＴＭＲ
素子のいずれでも適している。マトリクス形状のメモリ
セルフィールド１に配置されているメモリセルＭＣはそ
れぞれ、ビット線ＢＬの１つとワード線ＷＬの１つとの
間に介挿されている。メモリセルＭＣの１つのデータ信
号を読み出すために、相応のビット線ＢＬが読み出し増
幅器２に接続されている。その他のビット線ＢＬは同様
に別の読み出し増幅器に接続されているかまたは図１に
示されているように、基準電位ＧＮＤに対する接続端子
に接続されている。読み出し増幅器２は帰還結合された
演算増幅器３を有している。これにて、読み出し信号Ｏ
ＵＴが取り出し可能である。
【００１８】メモリセル装置において記憶されている情
報を読み出すために、当該のワード線ＷＬが制御され
る。このために、ワード線ＷＬは電位ＶＷＬに加えられ
る。すべてのその他のワード線ＷＬは基準電位ＧＮＤに
加えられる。データ信号を読み出すために、当該のビッ
ト線ＢＬは演算増幅器３の反転入力側３１に接続されて
いる。演算増幅器３の非反転側３２と基準電位ＧＮＤに
対する接続端子との間に、キャパシタ５が介挿されてい
る。
報を読み出すために、当該のワード線ＷＬが制御され
る。このために、ワード線ＷＬは電位ＶＷＬに加えられ
る。すべてのその他のワード線ＷＬは基準電位ＧＮＤに
加えられる。データ信号を読み出すために、当該のビッ
ト線ＢＬは演算増幅器３の反転入力側３１に接続されて
いる。演算増幅器３の非反転側３２と基準電位ＧＮＤに
対する接続端子との間に、キャパシタ５が介挿されてい
る。
【００１９】図２には、図１の読み出し増幅器２の実施
例が図示されている。演算増幅器３の反転入力側３１と
基準電位ＧＮＤに対する接続端子との間にスイッチ１１
が介挿されている。別のスイッチ１２が演算増幅器３の
帰還結合路に介挿されている。演算増幅器３の出力側３
３はスイッチ１３を介して演算増幅器３の非反転側３２
に接続されている。更に、演算増幅器３の出力側３３と
非反転側３２との間に反転回路６が介挿されている。演
算増幅器３は帰還結合抵抗４を有している。これは、帰
還結合路に介挿されている。
例が図示されている。演算増幅器３の反転入力側３１と
基準電位ＧＮＤに対する接続端子との間にスイッチ１１
が介挿されている。別のスイッチ１２が演算増幅器３の
帰還結合路に介挿されている。演算増幅器３の出力側３
３はスイッチ１３を介して演算増幅器３の非反転側３２
に接続されている。更に、演算増幅器３の出力側３３と
非反転側３２との間に反転回路６が介挿されている。演
算増幅器３は帰還結合抵抗４を有している。これは、帰
還結合路に介挿されている。
【００２０】演算増幅器３のオフセット電圧を補償する
ために、２つの評価過程の間の調整フェーズにおいてオ
フセット電圧がキャパシタ５に蓄積される。このために
スイッチ１２が開放されかつ従って演算増幅器３の負帰
還結合が開離される。スイッチ１１および１３は閉成さ
れる。反転回路６を介して閉ループ調整回路が形成され
る。この回路は、演算増幅器３の入力側におけるオフセ
ット電圧をキャパシタ５に充電する。
ために、２つの評価過程の間の調整フェーズにおいてオ
フセット電圧がキャパシタ５に蓄積される。このために
スイッチ１２が開放されかつ従って演算増幅器３の負帰
還結合が開離される。スイッチ１１および１３は閉成さ
れる。反転回路６を介して閉ループ調整回路が形成され
る。この回路は、演算増幅器３の入力側におけるオフセ
ット電圧をキャパシタ５に充電する。
【００２１】メモリセルＭＣの１つのデータ信号を読み
出すために、スイッチ１１および１３は再び開放され、
スイッチ１２は閉成される。読み出し過程の終了後、新
たな調整を行うことができるが、比較的大きな数の読み
出し過程の後に、新たな調整を行うようにすることもで
きる。図２の回路装置の利点は、オフセット電圧の補償
が自己調整手法において行われることである。
出すために、スイッチ１１および１３は再び開放され、
スイッチ１２は閉成される。読み出し過程の終了後、新
たな調整を行うことができるが、比較的大きな数の読み
出し過程の後に、新たな調整を行うようにすることもで
きる。図２の回路装置の利点は、オフセット電圧の補償
が自己調整手法において行われることである。
【００２２】図３には、読み出し増幅器２の別の実施例
が示されているが、ここでは抵抗４に代わって、演算増
幅器の帰還結合路に別のキャパシタ７を設けている。帰
還結合路に更に、キャパシタ７に並列にスイッチ１４が
接続されている。帰還結合路にキャパシタ７を設けるこ
とによって、信号強度が比較的小さい場合でもデータ信
号の読み出しの際の一層の雑音抑圧が可能になってい
る。調整フェーズの間、スイッチ１４はキャパシタ７を
放電するために閉成される。読み出し過程の間、スイッ
チ１４は開放されている。
が示されているが、ここでは抵抗４に代わって、演算増
幅器の帰還結合路に別のキャパシタ７を設けている。帰
還結合路に更に、キャパシタ７に並列にスイッチ１４が
接続されている。帰還結合路にキャパシタ７を設けるこ
とによって、信号強度が比較的小さい場合でもデータ信
号の読み出しの際の一層の雑音抑圧が可能になってい
る。調整フェーズの間、スイッチ１４はキャパシタ７を
放電するために閉成される。読み出し過程の間、スイッ
チ１４は開放されている。
【図１】磁気抵抗メモリセルを備えた本発明のメモリの
実施例の略図である。
実施例の略図である。
【図２】読み出し増幅器の実施例の略図である。
【図３】読み出し増幅器の別の実施例の略図である。
１ メモリセルフィールド、 ２ 読み出し増幅器、
３ 演算増幅器（３１反転入力側、 ３２ 非反転入力
側、 ３３ ＯＵＴ 出力側） ４ 抵抗、５，７ キ
ャパシタ、 ６ 反転回路、 １２，１３，１４ スイ
ッチ、 ＭＣ メモリセル、 ＢＬ ビット線、 ＷＬ
ワード線、 ＧＮＤ 基準電位
３ 演算増幅器（３１反転入力側、 ３２ 非反転入力
側、 ３３ ＯＵＴ 出力側） ４ 抵抗、５，７ キ
ャパシタ、 ６ 反転回路、 １２，１３，１４ スイ
ッチ、 ＭＣ メモリセル、 ＢＬ ビット線、 ＷＬ
ワード線、 ＧＮＤ 基準電位
Claims (6)
- 【請求項１】 集積メモリであって、磁気抵抗メモリ効
果を有するメモリセル（ＭＣ）を備え、マトリクス形状
のメモリセルフィールド（１）を備え、該メモリセルフ
ィールドは列線（ＢＬ）および行線（ＷＬ）を有してお
り、メモリセル（ＭＣ）がそれぞれ、列線（ＢＬ）の１
つと行線（ＷＬ）の１つとの間に介挿されており、列線
（ＢＬ）はそれぞれ読み出し増幅器（２）に接続されて
いて、相応のメモリセル（ＭＣ）のデータ信号を読み出
すようになっており、読み出し増幅器（２）は負帰還結
合された演算増幅器（３）を有しており、該演算増幅器
にて出力信号（ＯＵＴ）が取り出され、該演算増幅器
（３）の第１の制御入力側が列線（ＢＬ）の１つに接続
されている形式のものにおいて、演算増幅器（３）の第
２の制御入力側（３２）と給電電位（ＧＮＤ）に対する
接続端子との間に、キャパシタ（５）が介挿されている
ことを特徴とする集積メモリ。 - 【請求項２】 第１の制御入力側（３１）と給電電位
（ＧＮＤ）に対する接続端子との間に、第１のスイッチ
（１１）が介挿されており、演算増幅器（３）の帰還結
合路に、第２のスイッチ（１２）が介挿されており、演
算増幅器（３）の出力側（３３）は第３のスイッチ（１
３）を介して第２の制御入力側（３２）に接続されてい
る請求項１記載の集積メモリ。 - 【請求項３】 帰還結合された演算増幅器（３）は反転
増幅器として実現されておりかつ演算増幅器（３）の出
力側（３３）と第２の制御入力側（３２）との間に、反
転回路（６）が介挿されている請求項２記載の集積メモ
リ。 - 【請求項４】 演算増幅器（３）の帰還結合路に、抵抗
（４）が介挿されている請求項１から３までのいずれか
１項記載の集積メモリ。 - 【請求項５】 演算増幅器（３）の帰還結合路に、別の
キャパシタ（７）が介挿されている請求項１から３まで
のいずれか１項記載の集積メモリ。 - 【請求項６】 演算増幅器（３）の帰還結合路に、別の
キャパシタ（７）に並列に第４のスイッチ（１４）が介
挿されている請求項５記載の集積メモリ。
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