JP2002093147A - 集積メモリおよび集積メモリの作動方法 - Google Patents

集積メモリおよび集積メモリの作動方法

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JP2002093147A
JP2002093147A JP2001202594A JP2001202594A JP2002093147A JP 2002093147 A JP2002093147 A JP 2002093147A JP 2001202594 A JP2001202594 A JP 2001202594A JP 2001202594 A JP2001202594 A JP 2001202594A JP 2002093147 A JP2002093147 A JP 2002093147A
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wlm
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Peter Poechmueller
ペッヒミュラー ペーター
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Abstract

(57)【要約】 【課題】 列線路ＢＬ０〜ＢＬｎと行線路ＷＬ０〜ＷＬ
ｍとの間に介挿されている、磁気抵抗メモリ効果を有す
るメモリセルＭＣを備えた集積メモリを、メモリセルか
ら一層確実な読み出しが行われるようにする。 【解決手段】 行線路は選択回路２に接続されており、
行線路のそれぞれは選択信号に対する接続端子ＧＮＤに
接続されて、行線路に接続されているメモリセルのデー
タ信号ＤＡを読み出すようになっており、データ信号を
読み出すようにメモリセルに接続されていない行線路が
選択回路において電気的に分離されているように該選択
回路は構成され、制御手段４によって制御されるように
なっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、それぞれ複数の列
線路の１つとそれぞれ複数の行線路の１つとの間に接続
されている、磁気抵抗メモリ効果を有するメモリセルを
備えた集積されたメモリ、並びにこの種のメモリの作動
方法に関する。
【０００２】
【従来の技術】磁気抵抗メモリ効果を有するメモリセル
はデータ信号を記憶するために普通、状態が変化する強
磁性層を有している。このメモリ効果は一般にいわゆる
ＧＭＲ（Giant Magnetroresitive）またはＴＭＲ（Tunn
elling Magnetresistive）効果として周知である。その
際この形式のメモリセルの電気抵抗は強磁性層における
磁化に依存している。
【０００３】いわゆるＭＲＡＭメモリとも称される、こ
の形式のメモリセルを有する集積メモリはしばしば例え
ばＤＲＡＭの形式の集積メモリと類似に構成されてい
る。この形式のメモリは普通、相互に実質的に平行に延
在している行線路および列線路を備えたメモリセル装置
を有しており、その際行線路は通例、列線路を横断する
方向に延在している。
【０００４】この形式のＭＲＡＭはＷＯ９９／１４７６
０号から公知である。そこにはメモリセルがそれぞれ、
行線路の１つと列線路の１つとの間に介挿されておりか
つそれぞれの列線路および行線路に電気的に接続されて
いる。その際磁気抵抗効果を備えたメモリセルは行線路
および列線路より高抵抗である。行線路はそれぞれ、選
択信号に対する接続端子に接続されていて、メモリセル
に接続されている列線路を介してメモリセルの１つのデ
ータ信号を読み出す。列線路はメモリセルの１つのデー
タ信号を読み出すために読み出し増幅器に接続されてい
る。読み出しのために、列線路において検出可能な電流
が測定される。
【０００５】この形式のＭＲＡＭメモリでは、データ信
号の読み出しまたは書き込みのためにアドレッシングに
依存してそれぞれの列線路に接続するダイオードまたは
トランジスタは存在していない。これにより殊に、メモ
リセルの幾何学的な配置における利点が得られる。
【０００６】通常の読み出し過程のために、すべての列
線路および行線路が選択された行線路を除いて同じ電位
を有していることが重要である。例えば読み出すべき列
線路と選択されない行線路との間の電位が異なっていれ
ば、検出すべき電流には寄生電流が重畳される。寄生電
流はこの電位差によって読み出すべき列線路において生
じるものである。このために、読み出すべきメモリセル
の誤った読み出し過程を生じる可能性がある。
【０００７】行線路は一般に行線路ドライバに接続され
ているので、行線路は前以て決められている電位を有し
ている。列線路には相応の読み出し増幅器を介して相応
の電位が供給される。集積メモリのメモリセルフィール
ドに沿った行線路ドライバおよび読み出し増幅器が空間
的に分配されて配置されている場合には殊に、相応の列
線路および行線路がそれぞれ正確に同じ電位を有してい
るように、行線路ドライバおよび読み出し増幅器を実現
するもしくは作動させることは比較的困難である。
【０００８】
【発明が解決しようとする課題】本発明の課題は、メモ
リセルの比較的信頼できる読み出しが可能になった、冒
頭に述べた形式の磁気抵抗メモリ効果を有するメモリセ
ルを備えた集積メモリを提供することである。
【０００９】更に本発明の課題は、メモリセルの比較的
信頼できる読み出しが可能になった、冒頭に述べた形式
の集積メモリの作動方法を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】集積メ
モリに関するこの課題は、冒頭に述べた形式の集積メモ
リにおいて、行線路が選択回路に接続されており、行線
路のそれぞれ１つが前記選択回路において選択信号に対
する１つの接続端子に接続されて、前記行線路に接続さ
れているメモリセルのデータ信号を読み出すようになっ
ており、前記データ信号を読み出すように前記メモリセ
ルに接続されていない行線路が前記選択回路において電
気的にアイソレーションされているように該選択回路が
構成されておりかつ制御手段によって制御されるように
なっていることによって解決される。
【００１１】方法に関するこの課題は、冒頭に述べた形
式の集積メモリの作動方法において、読み出し過程の
間、行線路の１つを選択回路において選択信号に対する
１つの接続端子に接続しかつ行線路に接続されているメ
モリセルのデータ信号の読み出しを行い、読み出し過程
の間メモリセルに接続されていない行線路を前記選択回
路において電気的にアイソレーションすることによって
解決される。
【００１２】本発明の集積メモリないし本発明の集積メ
モリの作動方法によって、メモリセルの１つのデータ信
号の読み出しの期間の寄生電流を回避することが可能に
なる。このことは、選択されていない行線路を、選択回
路において読み出しの期間中電気的にアイソレーション
されているように制御することによって実現される。従
ってこれらの行線路は一種の浮遊するないしフローティ
ング状態を有しておりかつ均一な電位にすることができ
る。寄生電流を回避することによって、データ信号の比
較的信頼できる読み出しが可能になる。というのは、メ
モリセルにおいて記憶されている情報を推定することが
できる検出すべき電流に寄生電流が重畳していることは
なくないし寄生電流によって歪みを受けることもないか
らである。
【００１３】
【発明の実施の形態】本発明のメモリの実施形態におい
て、行線路はそれぞれドライバ回路に接続されており、
該ドライバ回路は導通状態または非道通状態に作動可能
である。これらドライバ回路を介して選択されていない
行線路は、それらがデータ信号を読み出すために電気的
にアイソレーションされているように制御可能である。
このためにドライバ回路は、非道通状態において作動さ
れる。それぞれのドライバ回路は、例えばトランジスタ
の形のスイッチング手段を有しており、これらはそのソ
ース−ドレイン間を介してそれぞれの行線路に接続され
ている。これらトランジスタは相応の非道通状態におい
て作動される。
【００１４】本発明の方法の１つの実施形態において、
行線路を共通の予充電電位に予め充電しかつ該予充電後
に、データ信号の読み出しを行う。予充電後に、データ
信号の読み出しが行われる。このことはメモリの適当な
予充電手段を介して行うことができる。このようにし
て、フロートしている行線路がデータ信号のその都度の
読み出しの前に直接共通の電位を確実に有しているよう
にすることができる。その際データ信号の読み出しを有
利には、行線路上でのその都度の電位経過がスタチック
な状態を有するまでの間待つ。
【００１５】本発明の別の実施の形態において、行線路
を列線路の少なくとも１つを介して予充電する。その際
行線路をすべての列線路を介して予充電すると有利であ
る。その際行線路はそれぞれのメモリセルを介してそれ
ぞれの列線路の電位に充電される。メモリセルは抵抗特
性を有しているので、スタチックな状態が実現されると
き、行線路が正確に列線路の電位をとっていることが保
証されている。これにより全体として、選択されていな
いすべての行線路および列線路が読み出しの前に直接同
じ電位を有していることが保証されている。
【００１６】本発明の実施形態において、列線路の１つ
を読み出し増幅器によって予充電し、この読み出し増幅
器は更に、選択されたメモリセルのデータ信号の読み出
しのために用いられる。読み出し増幅器はデータ信号の
読み出しのために相応の列線路に接続されている。列線
路ないし行線路の、１つまたは複数の読み出し増幅器に
よる予充電はそれぞれの読み出しの前に実施される。そ
れぞれの読み出し増幅器はこのために適当な予充電手段
として構成されている。列線路と行線路との間の電位平
衡状態に達するまでの持続時間はさほど重要ではない。
というのは、列線路と行線路の１つとの間の並列回路を
介して迅速な電位補償を実現することができるからであ
る。
【００１７】その他の有利な実施形態および発展形態は
従属請求項に記載されている。
【００１８】
【実施例】次に本発明を図示の実施例に付き図面を用い
て詳細に説明する。
【００１９】図１には、磁気抵抗メモリ効果を有するメ
モリセルＭＣを備えた本発明のメモリの実施例が示され
ている。メモリセルとして、列線路および行線路より高
オーム抵抗である限り、すべての公知のＧＭＲエレメン
ト／ＴＭＲエレメントが適している。列線路はここでは
ビット線ＢＬ０ないしＢＬｎと表され、行線路はワード
線ＷＬ０ないしＷＬｍと表される。メモリはここでは、
例として示した数のワード線およびビット線を有してい
る。マトリクス形状のメモリセルフィールド１に配置さ
れているメモリセルＭＣはそれぞれ、ビット線ＢＬ０な
いしＢＬｎの１つとワード線ＷＬ０ないしＷＬｍの１つ
との間に介挿されている。ワード線ＷＬ０ないしＷＬｍ
は更に、行選択回路２に接続されている。ビット線ＢＬ
０ないしＢＬｎは読み出し増幅器３に接続されており、
該読み出し増幅器によってメモリセルＭＣの１つのデー
タ信号ＤＡが読み出し可能である。データ信号ＤＡを読
み出すために、読み出すべきメモリセルが接続されてい
るビット線が読み出し増幅器３に接続されている。選択
回路２および読み出し増幅器３は制御手段としてのアク
セス制御部４を介して信号Ｓ１およびＳ２を介して適当
な方法で制御可能である。
【００２０】メモリセルに記憶されている情報を読み出
すために、当該のワード線が制御される。これにはこの
ために選択信号ないし前以て決められている選択電位が
加えられるので、読み出されるべきメモリセルを通って
電流が発生する。その際、すべての別のワード線および
ビット線が同じ電位、例えば集積メモリの電位Ｖ２に加
わっていることが重要である。読み出されるべきメモリ
セルに接続されているビット線はデータ信号ＤＡを読み
出すために読み出し増幅器３に接続され、読み出し増幅
器がこの電流を検出する。
【００２１】次に、メモリセルＭＣ２のデータ信号ＤＡ
が読み出されるものと仮定する。読み出しの前に、すべ
てのビット線ＢＬ０ないしＢＬｎおよびワード線ＷＬ０
ないしＷＬｍが同じ電位を有しており、その結果メモリ
セルには電流が生じないことが保証されるべきである。
その際ワード線は、ビット線が読み出し増幅器３により
行われるように、選択回路２によって相応に同じ電位に
接続される。メモリセルＭＣ２のデータ信号ＤＡを読み
出すために、引き続いてワード線ＷＬ２が相応の選択電
位に接続される。これにより、ワード線ＷＬ２とビット
線ＢＬ０との間にメモリセルＭＣ２を流れる電流ＩＳが
発生する。その際メモリセルＭＣ２の抵抗は、メモリセ
ルＭＣ２に記憶されている情報に依存している。そこか
ら結果生じる電流ＩＳは読み出し増幅器３によって検出
されかつそこからメモリセルＭＣ２の相応のデータ信号
ＤＡが生成される。この形式の読み出し過程において例
えばワード線ＷＬ１がビット線ＢＬ０とは異なっている
電位を有しているとすれば、メモリセルＭＣ１によって
ビット線ＢＬ０に寄生電流が生成され、これが読み出し
電流に重畳されるかないし読み出し電流を歪ませる。そ
の際例えばこれにより歪まされるしきい値判定に基づい
て、データ信号ＤＡは正常に読み出されない。
【００２２】ところで本発明の実施例において、このよ
うな場合には、ワード線ＷＬ０，ＷＬ１およびＷＬｍが
データ信号ＤＡをメモリセルＭＣ２から読み出す間選択
回路２において電気的にアイソレーションされるように
なっている。ワード線ＷＬ２はデータ信号ＤＡを読み出
すために例えば選択電位ＧＮＤに接続されている。ワー
ド線ＷＬ０，ＷＬ１およびＷＬｍは一種の浮遊する状態
ないしフローティング状態を有している。すべてのビッ
ト線ＢＬ０ないしＢＬおよびワード線ＷＬ０，ＷＬ１お
よびＷＬｍが読み出し過程の期間中、同じ電位を有して
いることを保証するために、ワード線は共通の予充電電
位Ｖ２に予め充電される。このことは例えば、このため
に相応のビット線に接続されている読み出し増幅器３に
よって実施される。
【００２３】ワード線はメモリセルＭＣを介してビット
線に接続されているので、これにより電位補償が行われ
る。その際引き続く読み出しは、ワード線およびビット
線におけるそれぞれの電位経過がスタチックな状態を有
するまで待たれる。メモリセルＭＣは抵抗特性を有して
いるので、ビット線とワード線との間の完全な電位補償
が生じることが保証されている。これにより、データ信
号ＤＡの読み出しの前および読み出しの期間に、当該の
列線路に寄生電流が発生しないことが保証されている。
読み出し増幅器３による予充電後直ちに、メモリセルＭ
Ｃ２の読み出しが開始される。このために、予め充電さ
れたワード線ＷＬ０，ＷＬ１およびＷＬｍは選択回路２
において電気的にアイソレーションされた状態にとどま
る。
【００２４】図２には、図１の行選択回路２の実施例が
示されている。ここに示されているワード線ＷＬ０，Ｗ
Ｌ１およびＷＬｍはそれぞれドライバ回路１１，１２な
いし１３に接続されている。その際ドライバ回路１１な
いし１３は、例えばドライバ回路１３の例において示さ
れているのと同じに構成されている。ドライバ回路はそ
れぞれ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタを有しており、これらは論理回路５によって制御可
能である。論理回路５はアクセス制御部４の信号Ｓ１に
よって制御される。読み出し過程以外では。ワード線は
相応のトランジスタを介して電位Ｖ１に接続されてい
る。例えばワード線の選択のために、これらは相応のト
ランジスタを介して基準電位ＧＮＤに接続されている。
読み出し過程の間にワード線ＷＬ１およびＷＬ０を分離
するために、ドライバ回路１２および１３は読み出し過
程の間非道通状態にある。それ故にワード線ＷＬ０およ
びＷＬ１は図１の読み出し増幅器３によって予充電電位
Ｖ２に予め充電しておくことができる。それぞれのドラ
イバ回路の非道通状態に対して、そのトランジスタは阻
止状態に移行される。
【図面の簡単な説明】
【図１】磁気抵抗メモリセルを備えた本発明の集積メモ
リの実施例の回路略図である。
【図２】図１の行選択回路の実施例の回路略図である。
【符号の説明】
ＭＣ メモリセル、 ＢＬ０〜ＢＬｎ ビット線、 Ｗ
Ｌ０〜ＷＬｍ ワード線、 ＤＡ データ信号、 ＩＳ
読み出し電流、 １ メモリセルフィールド、 ２
行選択回路、 ３ 読み出し増幅器、 ４ アクセス制
御部、 ５ 論理回路

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ複数の列線路（ＢＬ０ないしＢ
    Ｌｎ）とそれぞれ複数の行線路（ＷＬ０ないしＷＬｍ）
    との間に介挿されている、磁気抵抗メモリ効果を有する
    メモリセル（ＭＣ）を備えた集積メモリにおいて、行線
    路（ＷＬ０ないしＷＬｍ）は選択回路（２）に接続され
    ており、行線路のそれぞれ１つ（ＷＬ２）は前記選択回
    路（２）において選択信号に対する１つの接続端子（Ｇ
    ＮＤ）に接続されて、前記行線路（ＷＬ２）に接続され
    ているメモリセル（ＭＣ２）のデータ信号（ＤＡ）を読
    み出すようになっており、前記データ信号（ＤＡ）を読
    み出すように前記メモリセル（ＭＣ２）に接続されてい
    ない行線路（ＷＬ０，ＷＬ１，ＷＬｍ）が前記選択回路
    （２）において電気的にアイソレーションされているよ
    うに該選択回路（２）は構成されておりかつ制御手段
    （４）によって制御されるようになっていることを特徴
    とする集積メモリ。
  2. 【請求項２】 行線路（ＷＬ０ないしＷＬｍ）はそれぞ
    れドライバ回路（１１ないし１３）に接続されており、
    該ドライバ回路は導通状態または非道通状態に作動可能
    である請求項１記載の集積メモリ。
  3. 【請求項３】 集積メモリは少なくとも１つの予充電手
    段（３）を有していて、行線路（ＷＬ０ないしＷＬｍ）
    が共通の予充電電位（Ｖ２）に予充電されるようになっ
    ている請求項１または２記載の集積メモリ。
  4. 【請求項４】 予充電手段（３）は列線路（ＢＬ０ない
    しＢＬｎ）の少なくとも１つに接続されていて、行線路
    （ＷＬ０ないしＷＬｍ）が予充電されるようになってい
    る請求項３記載の集積メモリ。
  5. 【請求項５】 前記メモリセル（ＭＣ２）に接続されて
    いる列線路（ＢＬ０）はデータ信号（ＤＡ）を読み出す
    ために読み出し増幅器（３）に接続されておりかつ前記
    予充電手段は該読み出し増幅器（３）によって形成され
    ている請求項４記載の集積メモリ。
  6. 【請求項６】 複数の列線路（ＢＬ０ないしＢＬｎ）の
    １つと複数の行線路（ＷＬ０ないしＷＬｍ）の１つとの
    間に介挿されている、磁気抵抗メモリ効果を有するメモ
    リセル（ＭＣ）を備えた集積メモリの作動方法におい
    て、読み出し過程の間、前記行線路の１つ（ＷＬ２）を
    前記選択回路（２）において選択信号に対する１つの接
    続端子（ＧＮＤ）に接続しかつ前記行線路（ＷＬ２）に
    接続されているメモリセル（ＭＣ２）のデータ信号（Ｄ
    Ａ）の読み出しを行い、読み出し過程の間前記メモリセ
    ル（ＭＣ２）に接続されていない行線路（ＷＬ０、ＷＬ
    ２，ＷＬｍ）を前記選択回路（２）において電気的にア
    イソレーションすることを特徴とする集積メモリの作動
    方法。
  7. 【請求項７】 前記行線路（ＷＬ０ないしＷＬｍ）を共
    通の予充電電位（Ｖ２）に予充電しかつ該予充電後に、
    データ信号（ＤＡ）の読み出しを行う請求項６記載の集
    積メモリの作動方法。
  8. 【請求項８】 データ信号（ＤＡ）の読み出しを、前記
    行線路（ＷＬ０ないしＷＬｍ）上でのそれぞれの電位経
    過がスタチックな状態を有するまでの間待つ請求項７記
    載の集積メモリの作動方法。
  9. 【請求項９】 前記行線路（ＷＬ０ないしＷＬｍ）を前
    記列線路（ＢＬ０ないしＢＬｎ）の少なくとも１つを介
    して予充電する請求項７または８記載の集積メモリの作
    動方法。
  10. 【請求項１０】 前記列線路（ＢＬ０ないしＢＬｎ）の
    １つを読み出し増幅器（３）によって予充電する請求項
    ９記載の集積メモリの作動方法。
  11. 【請求項１１】 データ信号（ＤＡ）を読み出すため
    に、前記メモリセル（ＭＣ２）に接続されている列線路
    （ＢＬ０）における電流を検出する請求項６から９まで
    のいずれか１項記載の集積メモリの作動方法。
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DE10032275.1 2000-07-03

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