JP5101084B2 - 磁気メモリセルアレイ素子 - Google Patents
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Description
MRAMに用いられる一タイプの構造は、相互交差するように(または、交差点配列ともいう)相互に直交して延長された伝導性ラインを提供する。データを保存するのに用いられるセルは、直交する伝導性ラインの交差点に位置され、アクセストランジスタを用いてアクセスされる磁気トンネル接合(magnetic tunnel junction:MTJ)素子で構成される。
データは、交差点MRAMのデータセルにて交差する伝導性ラインのそれぞれから電流が発生することで、該データセルに保存できる。特に、交差する伝導性ラインに流れる電流は、それぞれ磁界を発生することができ、前記磁界は組み合わされる際、磁気トンネル接合MTJにより提供される磁気モーメントの配列に影響を与えることができ、これが前記セルの抵抗を変化させる。例えば、交差電流により発生した磁界の第1組合せは、前記セルにより供給される抵抗が「0」の論理データ値に対応するように磁気モーメントを第1方向に指向させる。対照的に、磁界の第2組合せはセルの抵抗が「1」の論理データ値になるように変化させるために反対磁気モーメントを発生させる。よって、アクセス時に、セルにより供給される抵抗を変化させるために交差する伝導性ラインに電流を流すことによって、データはMRAMのセルに記録される。
また、理想的には、残りの交差点BL1、BL3、BL4において電流IWLにより発生する磁界は、単独で残りセルの抵抗を変化させるには不十分なものである。データセルCSへの記録動作が達成できるようにするためには、データセルに及ぼすイージー磁界とハード磁界との組み合わされた影響を利用するのが好ましい。言い替えれば、図1は前記残りのセルがプログラムのために選択されなかったにもかかわらず、電流IWLにより残りのセルにおいて磁界Hhardが発生したことがわかる。選択されないメモリセルに対する磁界Hhardが、選択されないデータセルの状態を変化させるのに十分である場合、内部に保存されているデータは選択されたデータセルCSの記録中に、図らずも修正されることもある。
Hhard磁界及びHeasy磁界は、普通、記録動作を達成するためにデータセルに印加されるが、これらの磁界から1つだけを用いてデータセルをプログラムすることもできる。例えば、図2に示すように、第1アステロイド曲線AC1は対応データセルが、例えば、He’を超えるイージー磁界に記録される場合は、ハード磁界Hh’の寄与なしでも前記データセルの状態が変化する可能性があることを示す。
一旦、データがMRAMにプログラムされると、保存されたデータを決定するためにデータセルそれぞれの抵抗が推定できるように選択されたデータセルのバイアシング(biasing)によって前記データを判読することができる。特に、前記選択されたデータセルに/から電流が流れるようにするために、(それぞれのビットライン及びワードライン/デジットラインを用いて)データセルに相異なるバイアス電圧を印加することができる。データセルの該当抵抗は発生する電流によって決定される。
本発明が解決しようとする他の技術的課題は、判読エラーを防止するのに好適な抵抗型メモリ素子及びその駆動方法を提供することにある。
また、(選択された、または選択されない)抵抗型メモリセルに接続されたビットラインは、選択されないメモリセルそれぞれのための該当ビットライン及びワードラインが実質的に同一印加電圧を有するという事によって前記選択されないメモリセルがバイアスしないように第1印加電圧レベルを有することができる。対照的に、判読のために選択されたメモリセルは、該選択されたメモリセルのビットライン及びワードラインに印加する相異なる電圧によってバイアスされる。前記選択されないメモリセルがバイアスされないと、前記選択されたメモリセルのバイアシングにより発生する電流を増加/減少することのできる寄生電流が生じない。そして、前記寄生電流が処理できない場合、寄生電流は感知増幅器回路の動作に影響を及ぼし、これによって(寄生電流が十分大きい場合)判読動作中にエラーが発生することになる。
前記第2電流源トランジスタは、隣接抵抗型メモリブロックを分離する領域においてプログラムされる抵抗型メモリセルのブロックから離れてプログラム電流を導通することができる。よって、二つの対向する電流源トランジスタを用いてプログラム電流を導通することによって、プログラムされない抵抗型メモリセルの隣接ブロックに含まれたビットラインによるプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルのブロック内のビットラインを介して前記プログラム電流を導通することができる。前記プログラムされない抵抗型メモリセルのビットラインによるプログラム電流の導通を回避することによって、プログラムされない抵抗型メモリセルに保存されたデータの妨害を減少することができ、妨害による抵抗型メモリセルの判読エラーが低減することができる。
また、(選択された、または選択されない)抵抗型メモリセルに接続されたビットラインは、選択されないメモリセルそれぞれのための該当ビットライン及びワードラインは実質的に同一印加電圧を有するという事によって前記選択されないメモリセルがバイアスしないように第1印加電圧レベルを有することができる。対照的に、判読のために選択されたメモリセルは、該選択されたメモリセルのビットライン及びワードラインに印加する相異なる電圧によってバイアスされる。前記選択されないメモリセルがバイアスされないと、前記選択されたメモリセルのバイアシングにより発生する電流を増加/減少することのできる寄生電流が生じない。そして、前記寄生電流が処理できない場合、寄生電流は感知増幅器回路の動作に影響を及ぼし、これによって(寄生電流が十分大きい場合)判読動作中にエラーが発生することになる。
前記第2電流源トランジスタは、隣接抵抗型メモリブロックを分離する領域においてプログラムされる抵抗型メモリセルのブロックから離れてプログラム電流を導通することができる。よって、二つの対向する電流源トランジスタを用いてプログラム電流を導通することによって、プログラムされない抵抗型メモリセルの隣接ブロックに含まれたビットラインによるプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルのブロック内のビットラインを介して前記プログラム電流を導通することができる。前記プログラムされない抵抗型メモリセルのビットラインによるプログラム電流の導通を回避することによって、プログラムされない抵抗型メモリセルに保存されたデータの妨害を減少することができ、妨害による抵抗型メモリセルの判読エラーが低減することができる。
ここで用いられる専門用語は、特別な実施形態のみを説明するためであり、本発明を限定するものではない。ここで用いられる単数表現は文脈に明確に示されていない限り、複数形態も含むものであると解釈されるべきである。用語の“具備”は、引用された構成、定数、段階、動作、要素、及び/または構成要素が存在することを明示するもので、1つ以上の他の構成、定数、段階、動作、要素、構成要素及び/またはそのグループが存在すること、または追加されることを排除するものではないことを理解してほしい。
一要素が他の要素に“連結”または“接続”されていると記載された場合は、一要素が他の要素に直接連結または直接接続するか、または介入要素が存在することもある。対照的に、一要素が他の要素に“直接連結”または“直接接続”されていると記載された場合は、介入要素はないものである。
用語の“第1、第2”などは、各種の要素を記述するために用いられるが、これらの用語によって限定されてはいけないものと理解してほしい。これらの用語は、ただ一要素を他の要素と区別するために用いられる。よって、本発明から逸脱しない範囲で第1要素を第2要素と言えることもできる。
他に定義されてなければ、ここで用いられるすべての用語(技術的であり科学的な用語を含み)は、本発明が属する技術分野において熟練された者によって通常的に理解されている意味を有している。通常的に用いられる辞典に定義された用語と同一の用語は該当技術文脈においてそれらの意味と一致する意味を有するものとして解釈しなければならず、ここで明白に定義されない限り理想的または、あまり形式的な意味で解釈してはいけない。
また、(選択された、または選択されない)抵抗型メモリセルに接続されたビットラインは、選択されないメモリセルそれぞれのための該当ビットライン及びワードラインは実質的に同一印加電圧を有するという事によって前記選択されないメモリセルがバイアスしないように第1印加電圧レベルを有することができる。対照的に、判読のために選択されたメモリセルは、該選択されたメモリセルのビットライン及びワードラインに印加する相異なる電圧によってバイアスされる。前記選択されないメモリセルがバイアスされないと、前記選択されたメモリセルのバイアシングにより発生する電流を増加/減少することのできる寄生電流が生じない。そして、前記寄生電流が処理できない場合、寄生電流は感知増幅器回路の動作に影響を及ぼし、これによって(寄生電流が十分大きい場合)判読動作中にエラーが発生することになる。
前記第2電流源トランジスタは、隣接抵抗型メモリブロックを分離する領域においてプログラムされる抵抗型メモリセルのブロックから離れてプログラム電流を導通することができる。よって、二つの対向する電流源トランジスタを用いてプログラム電流を導通することによって、プログラムされない抵抗型メモリセルの隣接ブロックに含まれたビットラインによるプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルのブロック内のビットラインを介して前記プログラム電流を導通することができる。前記プログラムされない抵抗型メモリセルのビットラインによるプログラム電流の導通を回避することによって、プログラムされない抵抗型メモリセルに保存されたデータの妨害を減少することができ、妨害による抵抗型メモリセルの判読エラーが低減することができる。
動作時に、第1電圧レベルはそれぞれの下部電極信号ラインBE1−mを介して抵抗型メモリセルのロウに印加される。第2電圧レベルは抵抗型メモリセルをアクセスするのに用いられるビットラインBL1−nのそれぞれに提供される。それ故に、電圧は同時判読動作間にアクセスされる抵抗型メモリセルRMのそれぞれに提供される。アクセスされた抵抗型メモリセルRMのバイアシングは、アクセスされた抵抗型メモリセルRMのそれぞれにより提供される抵抗に比例して電圧を提供する。前記抵抗型メモリセルRMのそれぞれに保存された論理データ値はバイアシングに応答して前記抵抗型メモリセルRMのそれぞれと連関された電流/抵抗に基づいて決定される。
特に、判読動作間にアクセスされない抵抗型メモリセルのグループC1は、下部電極信号ラインBE1及びビットラインBL1−nにより実質的に同一バイアシングが提供される。同様に、判読動作間にアクセスされない抵抗型メモリセルCmのグループには下部電極信号ラインBEm及びそれぞれのビットラインBL1−nで実質的に同一電圧レベルが提供される。グループC1−Cm(グループC2は除外)内の選択されない抵抗型メモリセルに提供される実質的に同一電圧レベルは、選択されなかった抵抗型メモリセルにより発生する寄生電流が減少できるように実質的にバイアシングを提供しない。同様に、選択されなかった抵抗型メモリセルのフローティングにより発生した寄生電流は選択された抵抗型メモリセルへのバイアシングによって発生する電流に影響を及ぼすことができ、これは選択された抵抗型メモリセルCPへのバイアシングにより発生する電流に/からの寄生電流の追加/減算によって判読エラーを起こすことになる。
前記判読される抵抗型メモリセルに接続された下部電極信号ラインに提供される電圧レベルは、ビットラインBL1−nにより提供されるバイアシングよりも大きいか、または小さいことが理解できる。下部電極信号ラインBE1−mはワードラインW/L1−mと同等であることが理解できる。
また、前記ブロック500のロウにある抵抗型メモリセルのそれぞれに接続されたビットラインBL1−nにはプログラムのために選択されたグループ内の個別抵抗型メモリセルに保存される論理データ値と関係づけられた方向を有する電流IBL1−nが提供される。下部電極信号ラインBE1−mにより提供される信号は、プログラムされる抵抗型メモリセルRMのグループに電流を導通させるのに用いられるデジットラインDL1−mに接続されることができ、またビットラインBL1−nにより提供される電流もプログラムされる抵抗型メモリセルRMに導通されることが理解できる。
それぞれのデジットラインDL1−mにより提供される電流は、前記デジットラインを介して提供される電流の方向に基づいて抵抗型メモリセルのそれぞれから方向を有するハード磁界を発生する。また、ビットラインBL1−nを介して提供される電流は、それぞれのイージー磁界を発生し、それぞれのイージー磁界は電流IBL1−nの方向に基づいた方向を有する。
図6に示すように、抵抗型メモリセルC2nに発生したイージー磁界は、IBL1と比較して同じ方向の電流IBLnに基づいて抵抗型メモリセルC21から発生する方向と同一方向を有する。抵抗型メモリセルC21−C2nのそれぞれに保存された論理データ値は、電流IDL、IBL1−nにより発生されるイージー磁界とハード磁界との組合せに基づく。プログラムモードは本発明によるいくつかの実施形態において図15に示す信号レベルを用いて実行することができる。
第2バイアス回路59bは、トランジスタTR’’を介してロウデコーダ55に応答して選択されないメモリブロック(すなわち、電流判読動作間に未アクセスのメモリブロック)に第2バイアス電圧を提供することができる。よって、第2バイアス回路59bは、アクセスされる抵抗型メモリセルのバイアシングにより発生する電流に影響を及ぼすことができる寄生電流の発生を減少させるためにバイアシングを選択されない抵抗型メモリセルに印加するのに用いられることができる(したがって、判読エラーの可能性が減少する。)。
メモリブロック805に含まれた抵抗型メモリセルRMをプログラムするのに用いられるプログラム電流が電流源ラインCSL2により提供される。電流源ラインCSL2は、プログラムされない隣接メモリブロック806からメモリブロック805を分離させる空間に位置する。前記ブロック805に含まれた基準セルRMをプログラムするのに用いられる電流は、電流源ラインCSL2によりワードラインWL1、WL2によりイネーブルされる電流源選択トランジスタTC2に提供される。電流源選択トランジスタTC2が活性化されると、プログラム電流が電流源選択ラインCSL2からデジットラインDL1、DL2に接続される。前記プログラム電流はメモリブロック805に含まれた抵抗型メモリセルRMに隣接したビットラインBL1−BLnを介して導通される。
前記電流源選択トランジスタTC3は、また、プログラム電流をデジットラインDL1、DL2から、プログラムされない隣接メモリブロック807から(プログラムされる)メモリブロック805を分離する空間に位置された電流源ラインCSL3に接続するために、ワードラインWL1、WL2を介してイネーブルされる。このとき、前記プログラム電流はメモリブロック807からメモリブロック805を分離させる空間と図7に示す電流シンク(sync)53との間で導通される。
したがって、プログラム電流はプログラムされないメモリブロックに含まれた抵抗型メモリセルの通過を回避しながらプログラムされる抵抗型メモリセルRMに導通される。特に、プログラム電流は、ビットラインに実質的に平行であるプログラムされていないブロックからプログラムされるブロックを分離する空間で導通される。プログラムのために選択されない抵抗型メモリセルの通過を回避させると、選択されない抵抗型メモリセルがプログラム電流により妨害される可能性が減少することになる。
相互接続部18は、セルブルロックスイッチングトランジスタTBのドレイン9dを、セルブルロックスイッチングトランジスタTBを介して下部電極25a(層間絶縁層21によりデジットライン19aから分離される。)に接続することができるデジットライン19aに接続される。下部電極25aは抵抗型メモリセル27に接続され、抵抗型メモリセル27はビットラインBL1−BLnによって接触される。下部電極の構造及び抵抗型メモリセル27は上部層間絶縁層29によって覆われる。
前記第2バイアス回路59bは、判読動作間にアクセスのために選択されなかった抵抗型メモリブロックに第2バイアス電圧を提供する。特に、第2バイアス回路59bは判読イネーブル信号REN、及び第1バイアス回路59aと関係づけられた伝達トランジスタをイネーブルするのに用いられることと類似のロウデコーダの反転出力に応答してイネーブルされるイネーブルゲートTS2に応答してイネーブルされる伝達トランジスタTR”を介して選択されないメモリブロックに提供されるバイアスラインBLN2を介して第2バイアス電圧を提供する。図13に示すように、第1及び第2バイアス回路59a、59bにより提供されるそれぞれの電圧はそれぞれのメモリブロックに接続された単一伝達トランジスタTR’、TR”ないしデジットラインまたはワードラインを介してそれぞれの抵抗型メモリブロックに提供することができる。
BL1−n ビットライン
C1−Cm 抵抗型メモリセルグループ
CP,RM,500 抵抗型メモリセル
Cr 基準回路
SA1−n 感知増幅器回路
Vb バイアス電圧
W/L1−m ワードライン
Claims (6)
- 複数のメモリセルブロックを具備し、
各々のメモリセルブロックは、
同時プログラムのために構成された複数のメモリセルのグループと、
隣接するメモリセルブロックとの間で延長され、前記メモリセルのグループにデータを記録するためのプログラム電流を導通させるように構成された第1電流源ラインと、
前記第1電流源ライン及びデジットラインに接続された第1電流源トランジスタと、
前記メモリセルのグループに接続されたビットラインを横切って延長され、前記プログラム電流を導通させるプログラム導体と、
前記デジットライン及び前記プログラム導体に接続され前記デジットラインから前記プログラム導体に向けて流れる前記プログラム電流をスイッチングするように構成された第2電流源トランジスタと、
を具備し、
判読動作間にアクセスのために選択されたメモリセルのグループのデジットラインに第1バイアス電圧を印加するように構成された第1バイアス回路と、
前記判読動作間にアクセスのために選択されないメモリセルのグループのデジットラインに第2バイアス電圧を印加するように構成された第2バイアス回路と、
をさらに具備し、
前記第1電流源ラインから前記プログラム電流が提供されるとき、該第1電流源ラインに対向する、隣接するメモリセルブロックの第1電流源ラインは前記デジットラインと電流シンクとの間で導通されることを特徴とする磁気メモリセルアレイ素子。 - 前記判読動作間にアクセスのために選択されないメモリセルのグループのビットラインに第3バイアス電圧を提供するように構成されたビットライン駆動回路をさらに具備し、
前記第3バイアス電圧は前記第2バイアス電圧と実質的に同一であることを特徴とする請求項1記載の磁気メモリセルアレイ素子。 - 前記第1及び第2バイアス回路の各出力と前記デジットラインとの間にそれぞれ接続された第1及び第2伝達トランジスタと、
前記第1及び第2伝達トランジスタのゲートに接続された第1及び第2イネーブルゲートとをさらに含み、
前記第1及び第2伝達トランジスタは前記イネーブルゲートの出力に応答して前記バイアス回路における各出力の所定の電圧レベルを前記デジットラインに伝達するように構成されたことを特徴とする請求項2記載の磁気メモリセルアレイ素子。 - 前記第1及び第2伝達トランジスタそれぞれは、前記バイアス回路の出力及び前記デジットラインを横切って単一電圧降下を提供することを特徴とする請求項3記載の磁気メモリセルアレイ素子。
- 前記磁気メモリセルアレイ素子は、個人用メディアプレーヤー、モバイルナビゲーションシステム、家電機器、PDA、パソコン、デジタルカメラ、テレビ、またはゲームコンソールに含まれることを特徴とする請求項1記載の磁気メモリセルアレイ素子。
- 前記第1電流源トランジスタをスイッチングするように構成されたワードラインを具備することを特徴とする請求項1記載の磁気メモリセルアレイ素子。
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