DE102006053744B4

DE102006053744B4 - Lese-, Schreib- und Zugriffsverfahren für ein Widerstandsspeicherbauelement und Widerstandsspeicherbauelement

Info

Publication number: DE102006053744B4
Application number: DE200610053744
Authority: DE
Inventors: Hyun-Jo Kim; Jang-eun Lee; Se-Chung Oh; Kyung-Tae Nam; In-Gyu Baek; Jun-Ho Jeong
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-11-09
Filing date: 2006-11-09
Publication date: 2014-05-15
Anticipated expiration: 2026-11-10
Also published as: JP5101084B2; DE102006053744A1; JP2007134035A

Abstract

Verfahren zum Schreiben von Daten in ein Widerstandsspeicherbauelement, umfassend: – Führen eines Programmierstroms über ein Paar von gegenüberliegenden Stromquellentransistoren (TC1, TCi), die auf ersten und zweiten gegenüberliegenden Enden eines zu programmierenden Blocks (BLK1) von Widerstandsspeicherzellen angeordnet sind, um den Programmierstrom auf eine Digit-Leitung (DL1) zu koppeln und von dem ersten Ende über Bitleitungen (BL), die mit den Widerstandsspeicherzellen gekoppelt sind, zum zweiten Ende zu führen, wobei der Programmierstrom in Bereichen, die den zu programmierenden Block von benachbarten nicht zu programmierenden Blöcken trennen, im Wesentlichen parallel zu den Bitleitungen geführt wird.

Description

Die vorliegende Erfindung bezieht sich auf Lese-, Schreib- und Zugriffserfahren für ein Widerstandsspeicherbauelement (resistive memory device) und auf ein Widerstandsspeicherbauelement.
Es ist bekannt, dass einige nichtflüchtige Speicherbauelemente mit direktem Zugriff Daten durch Verändern des Widerstandswerts von vorhandenen Speicherzellen speichern können. Solche Bauelemente werden allgemein als Widerstandsspeicher mit direktem Zugriff (ReRam) bezeichnet. Während des Betriebs kann eine ReRam-Speicherzelle durch eine Veränderung des Widerstandswerts der Zelle programmiert werden. Ein logischer Datenwert von Null kann beispielsweise durch Verändern des Widerstandswerts der Zelle auf einen relativ niedrigen Wert programmiert werden, wobei ein logischer Datenwert von Eins durch Verändern des Widerstandswerts der Zelle auf einen relativ hohen Wert programmiert werden kann.
Ein Typ eines ReRams ist ein Magnetspeicher mit direktem Zugriff (MRAM), der die Halbleiterelektronik mit dem Magnetismus kombiniert. In MRAMs kann der Spin eines Elektrons anstelle der Ladung verwendet werden, um anzuzeigen, ob die in der Zelle gespeicherten Daten einen logischen Datenwert von Eins oder Null aufweisen.
Ein in MRAMs verwendeter Architekturtyp stellt leitfähige Bahnen zur Verfügung, die senkrecht zueinander stehen, so dass sich die leitfähigen Bahnen überkreuzen, was manchmal als Kreuzungspunktanordnung bezeichnet wird. Die zum Speichern von Daten verwendeten Zellen sind an den Kreuzungen der senkrecht zueinander stehenden leitfähigen Bahnen positioniert und können als Magnetic-Tunnel-Junction(MTJ)-Bauelemente ausgeführt werden, auf die unter Verwendung von Zugriffstransistoren zugegriffen werden kann.
Daten können in einer Zelle des Kreuzungspunkt-MRAMs durch Erzeugen eines Stroms in jeder der leitfähigen Bahnen gespeichert werden, die sich an der Datenzelle kreuzen. Insbesondere kann jeder durch die kreuzenden leitfähigen Bahnen fließende Strom entsprechende Magnetfelder erzeugen, welche, wenn miteinander kombiniert, eine Ausrichtung des von der MTJ bereitgestellten Magnetmoments beeinflussen können, das den Widerstandwert der Zelle verändern kann. Eine erste Kombination von Magnetfeldern, die von den kreuzenden Strömen erzeugt werden, kann beispielsweise das Magnetmoment in eine erste Richtung orientieren, so dass der von der Zelle angebotene Widerstandswert mit einem logischen Datenwert von „Q” korrespondiert. im Gegensatz kann eine zweite Kombination von Magnetfeldern ein entgegengesetztes Magnetmoment erzeugen, so dass der Widerstandswert der Zelle verändert wird, um einen logischen Datenwert von „1” anzuzeigen. Entsprechend können Daten in die Zellen des MRAMs durch Verursachen von Strömen in den kreuzenden leitfähigen Bahnen geschrieben werden, die den von der Zelle angebotenen Widerstandswert bei einem Zugriff verändern.
1 zeigt ein Ersatzschaltbild, das ein herkömmliches Kreuzungspunkt-MRAM darstellt, in dem Datenzellen an Kreuzungen von Wortleitungen (WL1 bis WL3) und Bitleitungen (BL1 bis BL4) angeordnet sind. Gemäß 1 kann eine an der Kreuzung von BL2 und WL2 angeordnete Datenzelle C_S durch Erzeugen von entsprechenden Strömen I_WL und I_BL beschrieben werden. Die Ströme I_WL und I_BL erzeugen in der zu beschreibenden Datenzelle beide entsprechende Magnetfelder, d. h. ein „hartes” oder „starkes” Magnetfeld und ein „weiches” oder „schwaches” Magnetfeld. Die besondere Kombination der Größen und Richtungen der Magnetfelder H_hard und H_easy kann bewirken, dass sich der Widerstandswert der Datenzelle verändert. Die Richtungen der Magnetfelder H_hard und H_easy basieren auf den Richtungen der Ströme I_WL und I_BL.
Des Weiteren sind die Magnetfelder, die durch den Strom I_WL an den verbleibenden Kreuzungen (BL1, BL3 und BL4) erzeugt werden, idealerweise selbst nicht ausreichend, um den Widerstandswert dieser verbleibenden Zellen zu verändern. Es ist wünschenswert, den kombinierten Effekt des weichen und harten Magnetfelds an der Datenzelle zu verwenden, so dass der Schreibvorgang der Datenzelle C_S ausgeführt werden kann. In anderen Warten zeigt 1, dass durch den Strom I_WL ein Magnetfeld H_hard in den verbleibenden Zellen erzeugt wird, auch wenn die verbleibenden Zellen nicht für die Programmierung ausgewählt sind. Wenn das Magnetfeld H_hard für die nicht ausgewählten Speicherzellen ausreichend ist, um den Zustand der nicht ausgewählten Datenzellen zu verändern, können die darin gespeicherten Daten unabsichtlich während des Schreibvorgangs für die ausgewählte Datenzelle C_S modifiziert werden.
2 zeigt einen Bereich von Astroidkennlinien, die Variationen von Magnetfeldern anzeigen, die den Widerstandswert von verschiedenen MRAM-Zellen aufgrund von Prozessvariationen während der Herstellung des MRAMs beeinflussen können. insbesondere zeigt 2 die verschiedenen Möglichkeiten von kombinierten Magnetfeldern, die zum Programmieren einer bestimmten MRAM-Datenzelle erforderlich sind. Wie aus 2 ersichtlich ist, zeigt eine erste Astroidkennlinie AC1 an, dass eine erste MRAM-Datenzelle durch eine beliebige Kombination von Magnetfeldern H_hard und H_easy programmiert werden kann, die auf der Kurve liegen. Selbstverständlich beziehen sich die Begriffe H_hard und H_easy auf Magnetfelder, die jeweils auf der langen bzw. kurzen Richtung der Datenzelle erzeugt werden können. Eine Astroidkennlinie AC2 ist im Bezug auf die Astroidkennlinie AC1 nach rechts verschoben und repräsentiert eine zweite MRAM-Datenzelle, die aufgrund von Prozessvariationen entsprechend anderer Magnetfelder H_hard und H_easy programmiert werden kann. Entsprechend sollten die angelegten Magnetfelder H_hard und H_easy in einem in 2 als „Schreibspielraum” oder „Schreibtoleranz” bezeichneten Bereich liegen, um sicherzustellen, dass die Daten in jede Zelle des in 2 repräsentierten MRAMs programmiert werden können. In anderen Worten wird aufgrund der Prozessvariationen bezüglich der Magnetfelder H_hard und H_easy eine Annahme für den ungünstigsten Fall getroffen, der zum Programmieren der Daten erforderlich ist. Daher arbeitet der MRAM, wie aus 2 ersichtlich ist, in einem relativ schmalen Schreibspielraum, wenn die Astroidkennlinie AC2 den Betrieb einer Datenzelle im MRAM für den ungünstigsten Fall reflektiert.
Obwohl normalerweise die Magnetfelder H_hard und H_easy beide an die Datenzelle angelegt werden, um einen Schreibvorgang auszuführen, ist es möglich, eine Datenzelle unter Verwendung von nur einem dieser Magnetfelder zu programmieren. Wie beispielsweise aus 2 ersichtlich ist, zeigt die erste Astroidkennlinie AC1, dass der Zustand der Datenzelle ohne einen Beitrag des harten Magnetfelds Hh' geändert werden kann, wenn die korrespondierende Datenzelle beispielsweise mit einem weichen Magnetfeld beschrieben wird, das einen Wert He' übersteigt.
3 zeigt ein Ersatzschaltbild, das einen als gleichzeitigen Schreibvorgang bezeichneten Vorgang darstellt. Insbesondere kann eine Gruppe von Datenzelle C_S durch Anlegen eines Stroms I_WL an WL2 und von Strömen I_BL1 bis I_BL4 an die Bitleitungen BL1 bis BL4 programmiert werden. Wie aus 3 ersichtlich ist, arbeiten die entsprechenden Kombinationen der weichen und harten Magnetfelder, die für jede der in C_S enthaltenen zu programmierenden Datenzellen erzeugt werden, um den Widerstandswert der Datenzellen C_S zu verändern. Wie aus 4 ersichtlich ist, kann diese Art von gleichzeitigem Schreibvorgang einen zusätzlichen Schreibspielraum bereitstellen, wenn das gleiche harte Magnetfeld an jede der gemeinsam ausgewählten in C_S enthaltenen Datenzellen angelegt wird.
Wenn Daten in den MRAM programmiert sind, können diese Daten durch Vorspannen der ausgewählten Datenzellen gelesen werden, so dass entsprechende Widerstandswerte von solchen Datenzellen ermittelt werden können, um die darin gespeicherten Daten zu bestimmen. Insbesondere können unter Verwendung der entsprechenden Bitleitungen und Wortleitungen/Digit-Leitungen verschiedene Vorspannungen über die Datenzellen angelegt werden, um einen Stromfluss zu bewirken, der in die/aus der ausgewählten Zelle fließt. Der assoziierte Widerstandswert der Datenzelle kann basierend auf dem erzeugten Strom bestimmt werden.
Die Struktur und Funktionsweise von Magnetspeichern mit direktem Zugriff werden beispielsweise auch im US-Patent 6,839,269 B2 und US-Patent 6,504,751 B2 beschrieben.
Die DE 103 04 453 A1 zeigt eine magnetische Dünnfilmspeichervorrichtung mit einem Paar von gegenüberliegenden Stromquellentransistoren, die innerhalb eines Blocks von Speicherzellen angeordnet sind.
Der Erfindung liegt das technische Problem zugrunde, ein Verfahren zum Schreiben von Daten in ein Widerstandsspeicherbauelement und ein Widerstandsspeicherbauelement bereitzustellen, die einen sicheren Betrieb eines Widerstandsspeicherbauelements ermöglichen.
Die Erfindung löst dieses Problem durch Bereitstellung eines Verfahrens zum Schreiben von Daten in ein Widerstandsspeicherbauelement mit den Merkmalen des Patentanspruchs 1 und eines Widerstandsspeicherbauelements mit den Merkmalen des Patentanspruchs 3.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
In Ausgestaltung der Erfindung kann ein Widerstandsspeicherbauelement durch Anlegen eines vorbestimmten Spannungspegels an eine erste Wortleitung, die mit einer ersten Widerstandsspeicherzelle gekoppelt ist, während eines Lesevorgangs einer zweiten mit einer zweiten Wortleitung gekoppelten Widerstandsspeicherzelle gelesen werden. Während eines Betriebs, durch den beispielsweise eine erste Gruppe von Speicherzellen in einem Block gleichzeitig gelesen werden soll, kann beispielsweise ein erster Spannungspegel an Wortleitungen der Speicherzellen angelegt werden, die nicht für den Lesevorgang ausgewählt sind, wobei ein zweiter Spannungspegel an die Wortleitung angelegt werden kann, die mit Speicherzellen gekoppelt ist, die für den Lesevorgang ausgewählt sind.
Des Weiteren können die Bitleitungen, die sowohl mit den ausgewählten als auch mit den nicht ausgewählten Widerstandsspeicherzellen gekoppelt sind, den ersten angelegten Spannungspegel aufweisen, so dass die nicht ausgewählten Speicherzellen durch die Tatsache, dass die assoziierten Bitleitungen und Wortleitungen für jede der nicht ausgewählten Speicherzellen im Wesentlichen die gleiche angelegte Spannung aufweisen, nicht vorgespannt werden. Im Gegensatz sind die für den Lesevorgang ausgewählten Speicherzellen durch die verschiedenen an die Bitleitungen und Wortleitungen der ausgewählten Speicherzellen angelegten Spannungen vorgespannt. Da die nicht ausgewählten Speicherzellen nicht vorgespannt sind, kann die Erzeugung von parasitären Strömen verhindert werden, die sonst den durch die Vorspannung der ausgewählten Speicherzellen erzeugten Strom erhöhen/absenken können. Die parasitären Ströme können daher, wenn sie nicht berücksichtigt werden und wenn sie groß genug sind, den Betrieb von Abtastverstärkerschaltkreisen beeinflussen und während des Lesevorgangs Fehler verursachen.
In weiterer Ausgestaltung der Erfindung kann ein Strom, der zur Programmierung von Widerstandsspeicherzellen in einem Block des Bauelements verwendet wird, über einen einzelnen Block von zu programmierenden Widerstandsspeicherzellen geleitet werden. Entsprechend kann der Programmierstrom durch Leiten des Programmierstroms zwischen benachbarten Blöcken von Widerstandsspeicherzellen zu einem ersten Stromquellentransistor, der an einer ersten entgegengesetzten bzw. gegenüberliegenden Seite des zu programmierenden Blocks von Widerstandsspeicherzellen angeordnet ist, zu dem zu programmierenden Block geleitet werden. Der erste Stromquellentransistor wird verwendet, um den Programmierstrom von dem Bereich zwischen den benachbarten Blöcken von Widerstandsspeicherzellen über den zu programmierenden Block von Widerstandsspeicherzellen zu übertragen. Zudem ist ein zweiter Stromquellentransistor entgegengesetzt bzw. gegenüberliegend zum ersten Stromquellentransistor und zwischen dem zu programmierenden Block von Widerstandsspeicherzellen und einem weiteren benachbarten nicht zu programmierenden Block von Widerstandsspeicherzellen angeordnet.
Der zweite Stromquellentransistor kann den Programmierstrom weg von dem zu programmierenden Block von Widerstandsspeicherzellen in einen Bereich leiten, der die benachbarten Widerstandsspeicherblöcke trennt. Entsprechend ermöglicht das Leiten der Programmierströme unter Verwendung der beiden entgegengesetzten Stromquellentransistoren, dass der Programmierstrom über Bitleitungen in dem zu programmierenden Block von Widerstandsspeicherzellen geleitet wird, während ein Leiten des Programmierstroms über Bitleitungen vermieden wird, die in benachbarten nicht zu programmierenden Blöcken von Widerstandsspeicherzellen angeordnet sind. Da das Leiten des Programmierstroms über Bitleitungen von nicht zu programmierenden Widerstandsspeicherzellen vermieden wird, kann die Wahrscheinlichkeit reduziert werden, dass die in den nicht zu programmierenden Widerstandsspeicherzellen gespeicherten Daten gestört werden, wodurch die Fehlerwahrscheinlichkeit für ein Lesen von gestörten Widerstandsspeicherzellen reduziert wird.
In weiterer Ausgestaltung der Erfindung kann ein Widerstandsspeicherbauelement einen ersten und einen zweiten Vorspannungsschaltkreis umfassen, die konfiguriert sind, während eines Lesevorgangs Spannungspegel sowohl an ausgewählte als auch an nicht ausgewählte Wortleitungen anzulegen. In einigen Ausführungsformen der Erfindung kann beispielsweise ein erster Vorspannungsschaltkreis verwendet werden, um einen Spannungspegel zu erzeugen, der an die Wortleitungen angelegt wird, die mit zu lesenden Widerstandsspeicherzellen verbunden sind, während ein zweiter Vorspannungsschaltkreis verwendet werden kann, um einen zweiten Spannungspegel zu erzeugen, der an die Wortleitungen angelegt wird, die mit nicht zu lesenden Speicherzellen gekoppelt sind.
In weiterer Ausgestaltung der Erfindung umfasst ein Widerstandsspeicherbauelement eine Mehrzahl von Zellenblöcken. Jeder Zellenblock kann eine Mehrzahl von Bitleitungen und eine Mehrzahl von Bottom-Elektroden umfassen, welche die Bitleitungen überkreuzen. Eine Mehrzahl von Widerstandszellen ist an Kreuzungspunkten zwischen den Bottom-Elektroden und den Bitleitungen angeordnet. Jede Widerstandszelle weist eine erste Elektrode, die mit einer der Bitleitungen gekoppelt ist, und eine zweite Elektrode auf, die mit einer der Bottom-Elektroden gekoppelt ist. Eine Mehrzahl von Digit-Leitungen korrespondiert mit jeder der Bottom-Elektroden und eine Mehrzahl von Schalttransistoren ist mit den Digit-Leitungen und den Bottom-Elektroden gekoppelt. Eine Zellenblockauswahlleitung ist mit einem Eingabeknoten der Schalttransistoren gekoppelt, wobei wenigstens eine Digit-Leitung gemeinsam mit jedem Zellenblock gekoppelt ist.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Ersatzschaltbild einer Kreuzungspunktkonfiguration eines herkömmlichen MRAMs,
2 eine grafische Darstellung von Astroidkennlinien für Datenzellen in eisern herkömmlichen MRAM,
3 ein Ersatzschaltbild eines herkömmlichen MRAMs, der unter Verwendung eines gleichzeitigen Schreibvorgangs programmiert,
4 eine grafische Darstellung von Astroidkennlinien für Datenzellen in einem herkömmlichen MRAM und eines assoziierten Schreibspielraums, die unter Verwendung eines gleichzeitigen Schreibvorgangs programmiert werden,
5 ein Ersatzschaltbild einer Kreuzungspunktkonfiguration von Datenzellen in einem MRAM, auf die durch einen Lesevorgang gemäß einigen Ausführungsformen der Erfindung zugegriffen wird,
6 ein Ersatzschaltbild einer Kreuzungspunktkonfiguration von Datenzellen in einem MRAM, die unter Verwendung eines gleichzeitigen Schreibvorgangs gemäß einigen Ausführungsformen der Erfindung programmiert werden,
7 eine schematische Darstellung eines MRAMs, der erste und zweite Vorspannungsschaltkreise und Stromquellentransistoren gemäß einigen Ausführungsformen der Erfindung umfasst,
8 ein vereinfachtes Schaltbild, das schematisch Stromquellentransistoren gemäß einigen Ausführungsformen der Erfindung darstellt,
9 ein Querschnitt des in 7 und 8 dargestellten vereinfachten Schaltkreises,
10 und 11 Draufsichten auf die in 7 bis 9 dargestellten Schaltkreise,
12 ein Layoutdiagramm für den in 7 bis 11 schematisch dargestellten vereinfachten Schaltkreis,
13 ein Blockdiagramm eines MRAMs, der erste und zweite Vorspannungsschaltkreise und Stromquellentransistoren gemäß einigen Ausführungsformen der Erfindung umfasst,
14 ein übergeordnetes Blockdiagramm eines Systems, das MRAMs gemäß einigen Ausführungsformen der Erfindung umfasst, und
15 ein Zeitablaufdiagramm von Lese- und Programmiervorgängen eines MRAMs gemäß einigen Ausführungsformen der Erfindung.
Es versteht sich, dass ein Element direkt mit einem anderen Element oder über Zwischenelemente mit dem anderen Element „gekoppelt” oder „verbunden” sein kann, wenn in der Beschreibung angegeben wird, dass ein Element mit einem anderen Element verbunden oder gekoppelt ist. Im Gegensatz dazu beschreiben die Ausdrücke „direkt verbunden” bzw. „direkt gekoppelt” jeweils Zustände, bei welchen ein Element ohne Zwischenelemente mit einem anderen Element verbunden bzw. gekoppelt ist.
In einigen Ausführungsformen der Erfindung kann ein Widerstandsspeicherbauelement durch Anlegen eines vorbestimmten Spannungspegels an eine erste Wortleitung, die mit einer ersten Widerstandsspeicherzelle gekoppelt ist, während eines Lesevorgangs einer zweiten, mit einer zweiten Wortleitung gekoppelten Widerstandsspeicherzelle gelesen werden. Während eines Betriebs, durch den eine erste Gruppe von Speicherzellen in einem Block gleichzeitig gelesen werden soll, kann beispielsweise ein erster Spannungspegel an Wortleitungen der Speicherzellen angelegt werden, die nicht für den Lesevorgang ausgewählt sind, wobei ein zweiter Spannungspegel an die Wortleitung angelegt wird, die mit Speicherzellen gekoppelt ist, die für den Lesevorgang ausgewählt sind.
Des Weiteren können die Bitleitungen, die sowohl mit den ausgewählten als auch mit den nicht ausgewählten Widerstandsspeicherzellen gekoppelt sind, den ersten angelegten Spannungspegel aufweisen, so dass die nicht ausgewählten Speicherzellen durch die Tatsache, dass die assoziierten Bitleitungen und Wortleitungen für jede der nicht ausgewählten Speicherzellen im Wesentlichen die gleiche angelegte Spannung aufweisen, nicht vorgespannt werden. Im Gegensatz sind die für den Lesevorgang ausgewählten Speicherzellen durch die verschiedenen, an die Bitleitungen und Wortleitungen der ausgewählten Speicherzellen angelegten Spannungen vorgespannt. Da die nicht ausgewählten Speicherzellen nicht vorgespannt sind, kann die Erzeugung von parasitären Strömen verhindert werden, die sonst den durch die Vorspannung der ausgewählten Speicherzellen erzeugten Strom erhöhen/absenken können. Die parasitären Ströme können daher, wenn sie nicht berücksichtigt werden und wenn sie groß genug sind, den Betrieb von Abtastverstärkerschaltkreisen beeinflussen und während des Lesevorgangs Fehler verursachen.
In weiteren Ausführungsformen der Erfindung kann ein Strom, der zur Programmierung von Widerstandsspeicherzellen in einem Block des Bauelements verwendet wird, über einen einzelnen Block von zu programmierenden Widerstandsspeicherzellen geleitet werden. Der Programmierstrom kann durch Leiten des Programmierstroms zwischen benachbarten Blöcken von Widerstandsspeicherzellen zu einem ersten Stromquellentransistor, der an einer ersten entgegengesetzten Seite des zu programmierenden Blocks von Widerstandsspeicherzellen angeordnet ist, dem zu programmierenden Block zur Verfügung gestellt werden. Der erste Stromquellentransistor wird verwendet, um den Programmierstrom von dem Bereich zwischen den benachbarten Blöcken von Widerstandsspeicherzellen über den zu programmierenden Block von Widerstandsspeicherzellen zu übertragen. Zudem ist ein zweiter Stromquellentransistor entgegengesetzt zum ersten Stromquellentransistor und zwischen dem zu programmierenden Block von Widerstandsspeicherzellen und einem weiteren benachbarten nicht zu programmierenden Block von Widerstandsspeicherzellen angeordnet.
Der zweite Stromquellentransistor kann den Programmierstrom weg von dem zu programmierenden Block von Widerstandsspeicherzellen in einen Bereich leiten, der die benachbarten Widerstandsspeicherblöcke trennt. Entsprechend ermöglicht das Leiten der Programmierströme unter Verwendung der beiden entgegengesetzten Stromquellentransistoren, dass der Programmierstrom über Bitleitungen in dem zu programmierenden Block von Widerstandsspeicherzellen geleitet wird, während ein Leiten des Programmierstroms über Bitleitungen vermieden wird, die in benachbarten nicht zu programmierenden Blöcken von Widerstandsspeicherzellen angeordnet sind. Da das Leiten des Programmierstroms über Bitleitungen von nicht zu programmierenden Widerstandsspeicherzellen vermieden wird, kann die Wahrscheinlichkeit reduziert werden, dass die in den nicht zu programmierenden Widerstandsspeicherzellen gespeicherten Daten gestört werden, wodurch die Fehlerwahrscheinlichkeit für ein Lesen von gestörten Widerstandsspeicherzellen reduziert wird.
In anderen Ausführungsformen der Erfindung, kann ein Wderstandsspeicherbauelement erste und zweite Vorspannungsschaltkreise umfassen, die konfiguriert sind, während eines Lesevorgangs Spannungspegel sowohl an ausgewählte als auch an nicht ausgewählte Wortleitungen anzulegen. In einigen Ausführungsformen der Erfindung kann beispielsweise ein erster Vorspannungsschaltkreis verwendet werden, um einen Spannungspegel zu erzeugen, der an die Wortleitungen angelegt wird, die mit zu lesenden Widerstandsspeicherzellen verbunden sind, während ein zweiter Vorspannungsschaltkreis verwendet werden kann, um einen zweiten Spannungspegel zu erzeugen, der an die Wortleitungen angelegt wird, die mit nicht zu lesenden Speicherzellen gekoppelt sind. Obwohl hier viele Ausführungsformen unter Bezugnahme auf MRAM-Bauelemente beschrieben werden, können erfindungsgemäße Ausführungsformen auch für andere Arten von Widerstandsspeicherbauelementen wie PRAMs und OxRAMs zur Verfügung gestellt werden.
5 ist ein Ersatzschaltbild, das einen Block von Widerstandsspeicherzellen darstellt, an die gemäß einigen Ausführungsformen der Erfindung während eines gleichzeitigen Lesevorgangs Vorspannungen angelegt werden. Insbesondere kann ein Widerstandsspeicherzellenblock 500 Widerstandsspeicherzellen R_m umfassen, die in Zeilen und Spalten angeordnet sind. Die Zeilen von Widerstandsspeicherzellen R_m sind mit entsprechenden Bottom-Elektrodensignalleitungen (BE1 bis BEm) gekoppelt, die zudem mit Wortleitungen korrespondieren, die verwendet werden, um auf die Zeilen der Widerstandsspeicherzellen R_m zuzugreifen. Die Spalten der Widerstandsspeicherzellen R_m sind mit entsprechenden Bitleitungen (BL1 bis BLn) gekoppelt, die zudem mit entsprechenden Abtastverstärkerschaltkreisen SA1 bis SAn gekoppelt sind. Gemäß 5 stellen die Abtastverstärkerschaltkreise SA1 bis SAn Ausgabedaten zur Verfügung, die auf einem Vergleich einer Vorspannung (V_b) mit einer Referenzspannung basieren, die von einem Referenzschaltkreis C_r zur Verfügung gestellt wird. Ein Lesevorgang kann in einigen Ausführungsformen der Erfindung unter Verwendung der in 15 dargestellten Signalpegel ausgeführt werden.
Während des Betriebs wird ein erster Spannungspegel über die entsprechende Bottom-Elektrodensignalleitung BE1 bis BEm an eine Zeile der Widerstandsspeicherzellen angelegt. Ein zweiter Spannungspegel wird einer jeden der Bitleitungen BL1 bis BLn zur Verfügung gestellt, für die auf eine Widerstandsspeicherzelle zugegriffen werden soll. Daher wird eine Spannung über bzw. an jede der Widerstandsspeicherzellen R_m angelegt, auf die während eines gleichzeitigen Lesevorgangs zugegriffen werden soll. Die Vorspannung über den ausgewählten Widerstandsspeicherzellen R_m stellt proportional zu dem Widerstandswert, der von jeder der zugegriffenen Widerstandsspeicherzellen R_m bereitgestellt wird, einen Strom zur Verfügung. Der in jeder der Widerstandsspeicherzellen R_m gespeicherte logische Datenwert kann in Reaktion auf die Vorspannung basierend auf dem Strom/Widerstandswert bestimmt werden, der mit einer jeweiligen Widerstandsspeicherzelle R_m assoziiert ist.
In einigen erfindungsgemäßen Ausführungsformen wird die Vorspannung, die an die Bitleitungen BL1 bis BLn angelegt wird, auch an die Bottom-Elektrodensignalleitungen der Zellen angelegt, die während des Lesevorgangs nicht für einen Zugriff ausgewählt sind. Wie beispielsweise aus 5 ersichtlich ist, wird während des gleichzeitigen Lesevorgangs durch Anlegen einer Vorspannung an die Bottom-Elektrodensignalleitung BE2 und an jede der verbleibenden Bottom-Elektrodensignalleitungen BE auf eine Gruppe von Widerstandsspeicherzellen C₂ zugegriffen. Selbstverständlich unterscheiden sich die an die Bottom-Elektrodensignalleitung BE2 und an die Bitleitungen BL1 bis BLn angelegten Spannungspegel voneinander, so dass eine Vorspannung über jede der Widerstandsspeicherzellen in der Gruppe C₂ angelegt ist. Wie weiter aus 5 ersichtlich ist, werden die Gruppen von Widerstandsspeicherzellen C₁ bis C_m, außer der Gruppe C₂, über die Bottom-Elektrodensignalleitungen und die mit den Gruppen verbundenen Bitleitungen mit den gleichen Spannungspegeln versorgt.
Insbesondere wird die Gruppe C1 von Widerstandsspeicherzellen, auf die während des Lesevorgangs nicht zugegriffen wird, durch die Bottom-Elektrodensignalleitung BE1 und die Bitleitungen BL1 bis BLn mit einer im Wesentlichen gleichen Vorspannung versorgt. Analog wird die Gruppe Cm von Widerstandsspeicherzellen, auf die während des Lesevorgangs nicht zugegriffen wird, mit im Wesentlichen gleichen Spannungspegeln versorgt, die an die Bottom-Elektrodensignalleitung BE1 und an die entsprechende Bitleitung BL1 bis BLn angelegt werden. Die im Wesentlichen gleichen Spannungspegel, die über die nicht ausgewählten Widerstandsspeicherzellen in den Gruppen C₁ bis C_m, außer der Gruppe C₂, angelegt sind, stellen im Wesentlichen keine Vorspannung zur Verfügung, so dass irgendwelche parasitären Ströme reduziert werden können, die durch nicht ausgewählte Widerstandsspeicherzellen erzeugt werden. Andererseits können irgendwelche parasitären Ströme, die durch Floaten der nicht ausgewählten Widerstandsspeicherzellen erzeugt werden, die durch die Vorspannung über den ausgewählten Widerstandsspeicherzellen erzeugten Ströme beeinflussen, wodurch wiederum Lesefehler durch die Addition/Subtraktion der parasitären Ströme zu/von den durch die Vorspannung über den ausgewählten Widerstandsspeicherzellen C_p erzeugten Ströme verursacht werden können.
Selbstverständlich kann der Spannungspegel, der an die Bottom-Elektrodensignalleitung angelegt wird, die mit den zu lesenden Widerstandsspeicherzellen gekoppelt ist, größer oder kleiner als die an die Bitleitungen BL1 bis BLn angelegte Vorspannung sein. Selbstverständlich können die Bottom-Elektrodensignalleitungen BE1 bis BEm den Wortleitungen W/L1 bis W/Lm entsprechen.
6 zeigt das Ersatzschaltbild gemäß 5 während eines gleichzeitigen Schreibvorgangs gemäß einigen Ausführungsformen der Erfindung. Insbesondere kann der gleichzeitige Schreibvorgang in den Widerstandsspeicherzellenblock 500 durch Aktivieren von Zellenblockschalttransistoren TB unter Verwendung eines Speicherzellenblockauswahlsignals BSL ausgeführt werden. Die Zellenblockschalttransistoren TB geben eine Zeile von zu aktivierenden Widerstandsspeicherzellen R_m durch ein Signal frei, das über die entsprechende Bottom-Elektrodensignalleitung BE1 bis BEm angelegt wird.
Des Weiteren werden die Bitleitungen BL1 bis BLn, die jeweils mit einer der Widerstandsspeicherzellen in der Zeile des Blocks 500 verbunden sind, mit Strömen IBL1 bis IBLn versorgt, die Richtungen aufweisen, die mit logischen Datenwerten assoziiert sind, die in den individuellen Widerstandsspeicherzellen der zur Programmierung ausgewählten Gruppe zu speichern sind. Selbstverständlich können die durch die Bottom-Elektrodensignalleitungen BE1 bis BEm bereitgestellten Signale auf Digit-Leitungen DL1 bis DLm gekoppelt werden, die zum Leiten eines Stroms über die zu programmierende Gruppe von Widerstandsspeicherzellen Rm verwendet werden, und zudem können die durch die Bitleitungen BL1 bis BLn bereitgestellten Ströme ebenfalls über die zu programmierenden Widerstandsspeicherzellen Rm geleitet werden.
Der durch die entsprechende Digit-Leitung DL1 bis DLm bereitgestellte Strom erzeugt ein hartes Magnetfeld, das in jeder der Widerstandsspeicherzellen eine Richtung aufweist, die auf der Richtung des über die Digit-Leitung bereitgestellten Stroms basiert. Des Weiteren erzeugen die über die Bitleitungen BL1 bis BLn bereitgestellten Ströme entsprechende weiche Magnetfelder, die jeweils eine Richtung aufweisen, die auf den Richtungen der Ströme IBL1 bis IBLn basieren.
In einem beispielhaft in 6 dargestellten Schreibvorgang kann ein gleichzeitiger Schreibvorgang in eine Gruppe von Widerstandsspeicherzellen C₂ ausgeführt werden, die im Block 500 enthalten sind. Insbesondere wird ein Strom I_DL der Digit-Leitung DL2 zur Verfügung gestellt, um die harten Magnetfelder bereitzustellen, die eine dargestellte Orientierung aufweisen, wobei die individuellen über die entsprechenden Bitleitungen BL1 bis BLn bereitgestellten Ströme IBL1 bis IBLn die entsprechenden weichen Magnetfelder erzeugen, die jeweils eine Richtung aufweisen, die auf der Richtung des entsprechenden Stroms IBL1 bis IBLn basiert. Beispielsweise weist das weiche in der Widerstandsspeicherzelle C21 erzeugte Magnetfeld basierend auf der Richtung des Stroms IBL1 die dargestellte Richtung auf, wobei das weiche in der Widerstandsspeicherzelle C22 erzeugte Magnetfeld dem in der Widerstandsspeicherzelle C21 erzeugten Magnetfeld basierend auf der entgegengesetzten Richtung des Stroms IBL2 entgegengesetzt ist.
Wie weiter aus 6 ersichtlich ist, weist das weiche in der Widerstandsspeicherzelle C2n erzeugte Magnetfeld basierend auf der gleichen Richtung des Stroms IBLn im Vergleich mit dem Strom IBL1 die gleiche Richtung wie das in der Widerstandsspeicherzelle C21 erzeugte Magnetfeld auf. Selbstverständlich basiert der in jeder der Widerstandsspeicherzellen C21 bis C2n gespeicherte logische Datenwert auf der Kombination der entsprechenden weichen und harten Magnetfelder, die durch die Ströme IDL und IBL1 bis IBLn erzeugt werden. Ein Programmiermodus kann gemäß einiger Ausführungsformen der Erfindung unter Verwendung der in 15 dargestellten Signalpegel ausgeführt werden.
7 zeigt ein Blockdiagramm eines MRAMs, der erste und zweite Vorspannungsschaltkreise 59a/b und Stromquellentransistoren TC1 bis TCi gemäß einigen Ausführungsformen der Erfindung umfasst. Insbesondere stellt der erste Vorspannungsschaltkreis 59a den Digit-Leitungen DL1 bis DLm in Reaktion auf eine Aktivierung von Transistoren TR' durch einen Zeilendecoder 55 eine erste Vorspannung zur Verfügung. Die erste vom Vorspannungsschaltkreis 59a bereitgestellte Vorspannung kann durch Aktivieren der Schalttransistoren TB, um die Vorspannung an die Bottom-Elektrode der für einen Zugriff ausgewählten Widerstandsspeicherzelle zu koppeln, an den ausgewählten Widerstandsspeicherzellenblock BLK1 bis BLKi angelegt werden. Eine zweite Vorspannung kann den für einen Zugriff ausgewählten Widerstandsspeicherzellen durch einen Bitleitungstreiber 57a/b zur Verfügung gestellt werden, der in Reaktion auf einen Stromquellen/Spaltendecoder 51 und einen Stromsenken/Spaltendecoder 53 die mit den Widerstandsspeicherzellen gekoppelten Bitleitungen treibt.
Ein zweiter Vorspannungsschaltkreis 59b kann in Reaktion auf einen Zeilendecoder 55 über die Transistoren TR' den nicht ausgewählten Speicherblöcken eine zweite Vorspannung zur Verfügung stellen, d. h. den Speicherblöcken, auf die während eines aktuellen Lesevorgangs nicht zugegriffen wird. Entsprechend kann der zweite Vorspannungsschaltkreis 59b verwendet werden, um eine Vorspannung an die ansonsten nicht ausgewählten Widerstandsspeicherzellen anzulegen, um die Erzeugung von parasitären Strömen zu reduzieren, die sonst die durch die Vorspannung der zugegriffenen Widerstandsspeicherzellen erzeugten Ströme stören können, wodurch die Wahrscheinlichkeit von Lesefehlern reduziert wird.
8 ist eine vereinfachte schematische Darstellung eines Teils 800 des in 7 dargestellten MRAMs 500, das Stromquellentransistoren TC gemäß einigen Ausführungsformen der Erfindung einschließt. Während des Betriebs werden über Leiterbahnen CSL2 und CSL3 bereitgestellte Programmierströme über zu programmierende Widerstandsspeicherzellen geleitet, während das Leiten des Programmierstroms über nicht zu programmierende Widerstandsspeicherzellen vermieden wird.
Ein zum Programmieren von Widerstandsspeicherzellen Rm, die in einem Speicherblock 805 enthalten sind, verwendeter Programmierstrom wird von einer Stromquellenleitung CSL2 bereitgestellt. Die Stromquellenleitung CSL2 ist in einem Bereich angeordnet, der den Speicherblock 805 von einem benachbarten Speicherblock 806 trennt, der nicht programmiert wird. Der zum Programmieren der im Speicherblock 805 enthaltenen Widerstandsspeicherzellen R_m verwendete Programmierstrom wird von der Stromquellenleitung CSL2 dem Stromquellenauswahltransistor TC2 zur Verfügung gestellt, der von den Wortleitungen WL1 und WL2 freigegeben wird. Die Aktivierung des Stromquellenauswahltransistors TC2 koppelt den Programmierstrom von der Stromquellenauswahlleitung CSL2 auf die Digit-Leitungen DL1 und DL2. Der Programmierstrom wird über die Bitleitungen BL1 bis BLn geleitet, die benachbart zu den im Speicherblock 805 enthaltenen Widerstandsspeicherzellen R_m angeordnet sind.
Die Stromquellenauswahltransistoren TC3 werden auch über die Wortleitungen WL1 und WL2 freigegeben, um den Programmierstrom von den Digit-Leitungen DL1 und DL2 auf die Stromquellenleitung CSL3 zu koppeln, die in einem Bereich angeordnet ist, der den zu programmierenden Speicherblock 805 von einem benachbarten nicht zu programmierenden Speicherblock 807 trennt. Der Programmierstrom wird dann vom Bereich, der den Speicherblock 805 vom Speicherblock 807 trennt, zu der in 7 dargestellten Stromsenke 53 geleitet.
Entsprechend wird der Programmierstrom über die zu programmierenden Widerstandsspeicherzellen R_m geleitet, während das Kreuzen von Widerstandsspeicherzellen vermieden wird, die in nicht zu programmierenden Speicherblöcken angeordnet sind. Insbesondere werden die Programmierströme in den Bereichen, die den zu programmierenden Block von benachbarten nicht zu programmierenden Blöcken trennt, im Wesentlichen parallel zu den Bitleitungen geführt. Das Vermeiden des Kreuzens von Widerstandsspeicherzellen, die nicht zur Programmierung ausgewählt sind, kann die Wahrscheinlichkeit reduzieren, dass die nicht ausgewählten Widerstandsspeicherzellen vom Programmierstrom gestört werden.
9 ist ein Querschnitt der Schichten, die in einem Teil eines MRAMs angeordnet sind, das mit dem Teil 800 aus 8 und dem Querschnitt entlang der Linie I-I' in 10 bis 12 korrespondiert, die jeweils Draufsichten bzw. ein Layout von einigen Ausführungsformen der Erfindung repräsentieren. Bezugnehmend auf 9 umfasst der mit dem in 8 dargestellten Teil 800 korrespondierende Querschnitt ein Substrat 1, das eine Oxidschicht 5 und Isolierschichten 3 umfasst, die zum Isolieren des Zellenblockschalttransistors TB verwendet werden, der Source- und Drainbereiche 9s/9d aufweist, die in einem aktiven Bereich 3a ausgebildet sind. Zudem umfasst der Zellenblockschalttransistor eine Zellenblockauswahlleitung 7c, die mit einem Gate des Zellenblockschalttransistors verbunden ist.
Eine Zwischenverbindung 18 koppelt das Drain 9d des Zellenblockschalttransistors TB mit einer Digit-Leitung 19a, die über den Zellenblockschalttransistor TB mit einer Bottom-Elektrode 25a gekoppelt sein kann, die durch eine dielektrische Zwischenschicht 21 von der Digit-Leitung 19a getrennt ist. Die Bottom-Elektrode 25a ist mit den Widerstandsspeicherzellen 27 gekoppelt, die wiederum mit den Bitleitungen BL1 bis BLn kontaktiert sind. Die Struktur der Bottom-Elektrode und der Widerstandsspeicherzellen 27 wird durch eine obere dielektrische Zwischenschicht 29 bedeckt.
Weiter bezugnehmend auf 9 bis 12 sind eine erste Sub-Wortleitung 7a' und eine zweite Sub-Wortleitung 7a'' mit ersten und zweiten lokalen Zwischenverbindungsleitungen 13a verbunden, die durch eine dielektrische Zwischenschicht 11 von den darunter liegenden Subwortleitungen 7a und 7a'' getrennt sind. Die erste und zweite Stromquellenleitung CSL2 und CSL3 sind jeweils als Schicht 13c und d auf der dielektrischen Zwischenschicht 11 dargestellt, die ebenfalls durch eine dielektrische Zwischenschicht 15 bedeckt ist.
13 ist eine vereinfachte Schaltung, die schematisch den ersten und zweiten Vorspannungsschaltkreis 59a und 59b darstellt, die verwendet werden, um verschiedene Vorspannungen an die Widerstandsspeicherblöcke BLK1 bis BLki gemäß einigen Ausführungsformen der Erfindung anzulegen. Insbesondere stellt der erste Vorspannungsschaltkreis 59a eine erste Vorspannung einer Vorspannungsleitung BLN1 zur Verfügung, die mit Passiertransistoren TR' gekoppelt ist. Die Passiertransistoren TR' werden in Reaktion auf eine Ausgabe eines Freigabegatters ND1 freigegeben, das durch ein Lesefreigabesignal REN und Ausgaben des Zeilendecoderschaltkreises 55 freigegeben wird.
Der zweite Vorspannungsschaltkreis 59b stellt den Widerstandsspeicherblöcken, die nicht für einen Zugriff während eines Lesevorgangs ausgewählt sind, eine zweite Vorspannung zur Verfügung. Insbesondere stellt der zweite Vorspannungsschaltkreis 59b eine zweite Vorspannung über eine Vorspannungsleitung BLN2 zur Verfügung, die nicht ausgewählten Speicherblöcken über Passiertransistoren TR'' zur Verfügung gestellt wird, die in Reaktion auf Freigabegatter ND2 freigegeben werden, die in Reaktion auf das Lesefreigabesignal und invertierten Ausgaben des Zeilendecoders freigegeben werden, die analog zu denen sind, die zur Freigabe der mit dem ersten Vorspannungsschaltkreis 59a assoziierten Passiertransistoren verwendet werden. Wie aus 13 ersichtlich ist, können die entsprechenden vom ersten und zweiten Vorspannungsschaltkreis 59a und 59b bereitgestellten Spannungen den entsprechenden Widerstandsspeicherblöcken nur über den einzelnen Passiertransistor TR'/TR'' der Digit-Leitung oder Wortleitung zur Verfügung gestellten werden, der mit dem entsprechenden Speicherblock gekoppelt ist.
14 ist ein übergeordnetes Blockdiagramm, das ein System 1400 darstellt, das MRAM-Bauelemente gemäß einigen Ausführungsformen der Erfindung umfasst. Insbesondere können die MRAMs in einer breiten Variation von Systemen verwertet werden, die im Wesentlichen eine Prozessorschaltung 1001, I/O-Bauelemente 1005 und einen Bus umfassen, der sowohl diese Komponenten als auch andere im System 1400 enthaltene Komponenten sowie angekoppelte externe Komponenten miteinander verbindet. Diese Systemtypen, die das System 1400 umfasst, können persönliche Medienabspielgeräte, mobile Navigationssysteme, Heimanwendungen, persönliche digitale Assistenten, Personal-Computer, digitale Kameras, Fernsehgeräte, Spielkonsolen oder ähnliches sein.
Wie hier beschrieben ist, kann in einigen Ausführungsformen der Erfindung ein Widerstandsspeicherbauelement durch Anlegen eines vorbestimmten Spannungspegels an eine erste Wortleitung, die mit einer ersten Widerstandsspeicherzelle gekoppelt ist, während eines Lesevorgangs einer zweiten mit einer zweiten Wortleitung gekoppelten Widerstandsspeicherzelle gelesen werden. Während eines Betriebs, durch den beispielsweise eine erste Gruppe von Speicherzellen in einem Block gleichzeitig gelesen werden soll, kann beispielsweise ein erster Spannungspegel an Wortleitungen der Speicherzellen angelegt werden, die nicht für den Lesevorgang ausgewählt sind, wobei eine zweite Spannung an die Wortleitung angelegt werden kann, die mit Speicherzellen gekoppelt ist, die für den Lesevorgang ausgewählt sind.
Des Weiteren können die Bitleitungen, die sowohl mit den ausgewählten als auch mit den nicht ausgewählten Widerstandsspeicherzellen gekoppelt sind, den ersten angelegten Spannungspegel aufweisen, so dass die nicht ausgewählten Speicherzellen durch die Tatsache, dass die assoziierten Bitleitungen und Wortleitungen für jede der nicht ausgewählten Speicherzellen im Wesentlichen die gleiche angelegte Spannung aufweisen, nicht vorgespannt werden. Im Gegensatz sind die für den Lesevorgang ausgewählten Speicherzellen durch die verschiedenen an die Bitleitungen und Wortleitungen der ausgewählten Speicherzellen angelegten Spannungen vorgespannt. Da die nicht ausgewählten Speicherzellen nicht vorgespannt sind, kann die Erzeugung von parasitären Strömen vermieden werden, die sonst den durch die Vorspannung der ausgewählten Speicherzellen erzeugten Strom erhöhen/absenken können. Die parasitären Ströme können daher, wenn sie nicht berücksichtigt werden und wenn sie groß genug sind, den Betrieb von Abtastverstärkerschaltkreisen beeinflussen und während des Lesevorgangs Fehler verursachen.
In weiteren Ausführungsformen der Erfindung kann ein Strom, der zur Programmierung von Widerstandsspeicherzellen in einem Block des Bauelements verwendet wird, über einen einzelnen Block von zu programmierenden Widerstandsspeicherzellen geleitet werden. Entsprechend kann der Programmierstrom durch Leiten des Programmierstroms zwischen benachbarten Blöcken von Widerstandsspeicherzellen zu einem ersten Stromquellentransistor, der an einer ersten entgegengesetzten Seite des zu programmierenden Blocks von Widerstandsspeicherzellen angeordnet ist, zu dem zu programmierenden Block geleitet werden. Der erste Stromquellentransistor wird verwendet, um den Programmierstrom von dem Bereich zwischen den benachbarten Blöcken von Widerstandsspeicherzellen über den zu programmierenden Block von Widerstandsspeicherzellen zu übertragen. Zudem ist ein zweiter Stromquellentransistor entgegengesetzt zum ersten Stromquellentransistor und zwischen dem zu programmierenden Block von Widerstandsspeicherzellen und einem weiteren benachbarten nicht zu programmierenden Block von Widerstandsspeicherzellen angeordnet.
Der zweite Stromquellentransistor kann den Programmierstrom weg von dem zu programmierenden Block von Widerstandsspeicherzellen in einen Bereich leiten, der die benachbarten Widerstandsspeicherblöcke trennt. Entsprechend ermöglicht das Leiten der Programmierströme unter Verwendung der beiden entgegengesetzten Stromquellentransistoren, dass der Programmierstrom über Bitleitungen in dem zu programmierenden Block von Widerstandsspeicherzellen geleitet wird, während ein Leiten des Programmierstroms über Bitleitungen vermieden wird, die in benachbarten nicht zu programmierenden Blöcken von Widerstandsspeicherzellen angeordnet sind. Da das Leiten des Programmierstroms über Bitleitungen von nicht zu programmierenden Widerstandsspeicherzellen vermieden wird, kann die Wahrscheinlichkeit reduziert werden, dass die in den nicht zu programmierenden Widerstandsspeicherzellen gespeicherten Daten gestört werden, wodurch die Fehlerwahrscheinlichkeit für ein Lesen von gestörten Widerstandsspeicherzellen reduziert wird.
In anderen Ausführungsformen der Erfindung kann ein Widerstandsspeicherbauelement erste und zweite Vorspannungsschaltkreise umfassen, die konfiguriert sind, während eines Lesevorgangs Spannungspegel sowohl an ausgewählte als auch an nicht ausgewählte Wortleitungen anzulegen. In einigen Ausführungsformen der Erfindung kann beispielsweise ein erster Vorspannungsschaltkreis verwendet werden, um einen Spannungspegel zu erzeugen, der an die Wortleitungen angelegt wird, die mit zu lesenden Widerstandsspeicherzellen verbunden sind, während ein zweiter Vorspannungsschaltkreis verwendet werden kann, um einen zweiten Spannungspegel zu erzeugen, der an die Wortleitungen angelegt wird, die mit nicht zu lesenden Speicherzellen gekoppelt sind.

Claims

Verfahren zum Schreiben von Daten in ein Widerstandsspeicherbauelement, umfassend: – Führen eines Programmierstroms über ein Paar von gegenüberliegenden Stromquellentransistoren (TC1, TCi), die auf ersten und zweiten gegenüberliegenden Enden eines zu programmierenden Blocks (BLK1) von Widerstandsspeicherzellen angeordnet sind, um den Programmierstrom auf eine Digit-Leitung (DL1) zu koppeln und von dem ersten Ende über Bitleitungen (BL), die mit den Widerstandsspeicherzellen gekoppelt sind, zum zweiten Ende zu führen, wobei der Programmierstrom in Bereichen, die den zu programmierenden Block von benachbarten nicht zu programmierenden Blöcken trennen, im Wesentlichen parallel zu den Bitleitungen geführt wird.
Verfahren nach Anspruch 1, wobei die Widerstandsspeicherzellen Magnetspeicherzellen, PRAM-Zellen oder OxRAM-Zellen umfassen.
Widerstandsspeicherbauelement mit – einem Paar von gegenüberliegenden Stromquellentransistoren (TC1, TCi), die an entsprechenden ersten und zweiten Enden eines zu programmierenden Blocks (BLK1) von Speicherzellen angeordnet sind und die dazu konfiguriert sind, einen Programmierstrom auf eine Digit-Leitung (DL1) zu koppeln und vom ersten Ende über Bitleitungen (BL), die mit den Speicherzellen gekoppelt sind, zum zweiten Ende zu führen, wobei der Programmierstrom in Bereichen, die den zu programmierenden Block von benachbarten nicht zu programmierenden Blöcken trennen, im Wesentlichen parallel zu den Bitleitungen geführt wird.
Widerstandsspeicherbauelement nach Anspruch 3, wobei die Widerstandsspeicherzellen Magnetspeicherzellen, PRAM-Zellen oder OxRAM-Zellen umfassen.
Widerstandsspeicherbauelement nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass das Paar von gegenüberliegenden Stromquellentransistoren umfasst: – einen ersten Stromquellentransistor (TC1), der mit dem ersten Ende gekoppelt ist, und – einen zweiten Stromquellentransistor (TCi), der mit dem zweiten Ende gekoppelt ist.
Widerstandsspeicherbauelement nach Anspruch 5, mit – einer ersten Stromquellenleitung (CSL1), die mit dem ersten Stromquellentransistor (TC1) gekoppelt ist, – einer Wortleitung (WLm), die mit dem ersten Stromquellentransistor (TC1) gekoppelt ist, – der Digit-Leitung als Programmierleiter (DLm), der mit dem ersten Stromquellentransistor (TC1) gekoppelt ist, sich über Bitleitungen (BL) erstreckt, die mit den Speicherzellen gekoppelt sind, und der dazu konfiguriert ist, den Programmierstrom über die Bitleitungen zu leiten, – einer zweiten Stromquellenleitung (CSLi), die mit dem zweiten Stromquellentransistor (TCi) gekoppelt ist, wobei der zweite Stromquellentransistor (TCi) mit der Wortleitung (WLm) und dem Programmierleiter (DLm) gekoppelt ist, – einem ersten Vorspannungsschaltkreis (59a), der mit dem Programmierleiter (DLm) gekoppelt ist, und – einem zweiten Vorspannungsschaltkreis (59b), der mit dem Programmierleiter (DLm) gekoppelt ist.
Widerstandsspeicherbauelement nach einem der Ansprüche 3 bis 6, weiter umfassend: – einen Bitleitungstreiberschaltkreis, der mit den Bitleitungen gekoppelt ist.
Widerstandsspeicherbauelement nach Anspruch 6 oder 7, weiter umfassend: – einen ersten und einen zweiten Passiertransistor, die zwischen entsprechenden Ausgängen des ersten und des zweiten Vorspannungsschaltkreises und der Wortleitung eingeschleift sind, und – ein erstes und ein zweites Freigabegatter, die mit Gate-Elektroden des ersten und des zweiten Passiertransistors gekoppelt sind.
Widerstandsspeicherbauelement nach Anspruch 8, wobei der erste und der zweite Passiertransistor jeweils einen einzelnen Spannungsabfall über entsprechenden Bauelementen zwischen den Ausgängen und der Wortleitung zur Verfügung stellen.
Widerstandsspeicherbauelement nach einem der Ansprüche 6 bis 9, weiter umfassend: – einen Stromquellen/Spaltendecoder (51), der mit der ersten Stromquellenleitung (CSL1) gekoppelt ist, und – einen Stromsenken/Spaltendecoder (53), der mit der zweiten Stromquellenleitung (CSLi) gekoppelt ist.