DE10220897A1 - Dünnfilmmagnetspeicher - Google Patents

Abstract

In einer Dünnfilmmagnetspeicheranordnung werden Bitleitungen (BL) und Quellenleitungen (SL) auf eine Stromversorgungsspannung (VDD) vor einer Datenlesetätigkeit vorgeladen. Bei der Datenlesetätigkeit wird eine entsprechende Bitleitung (BL) mit einem Datenbus (DB) verbunden. Eine entsprechende Quellenleitung (SL) wird auf eine Massespannung (VSS) nur in der ausgewählten Speicherzellenspalte getrieben. In den nicht ausgewählten Speicherzellenspalten werden die Bitleitungen (BL) und die Quellenleitungen (SL) auf der Vorladespannung gehalten, d. h. der Stromversorungsspannung (VDD). Kein Lade/Entladestrom wird in den Bitleitungen (BL) der nichtausgewählten Speicherzellenzeilen erzeugt, das heißt ein Lade/Entladestrom, der nicht direkt zu der Datenlesetätigkeit beträgt, wird nicht erzeugt, wodurch eine Verringerung des Leistungsverbrauches bei der Datenlesetätigkeit ermöglicht wird.

Description

Die vorliegende Erfindung bezieht sich auf eine Dünnfilmma­ gnetspeichervorrichtung. Insbesondere bezieht sich auf die Er­ findung auf eine Dünnfilmmagnetspeichervorrichtung, bei der ein Direktzugriff/wahlfreier Zugriff möglich ist und die Spei­ cherzellen mit einem magnetischen Tunnelübergang (MTJ-Magnetic Tunnel Junction) aufweist.

Eine MRAM-(Magnetic Random Access Memory - Magnetischer Di­ rektzugriffsspeicher)Vorrichtung hat als Speichervorrichtung Aufmerksamkeit erregt, die nichtflüchtige Datenspeicherung mit niedrigem Leistungsverbrauch ermöglicht. Die MRAM-Vorrichtung ist eine Speichervorrichtung, die eine nichtflüchtige Daten­ speicherung unter Benutzung einer Mehrzahl von Dünnfilmmagne­ telementen durchführen kann, die in einer integrierten Halb­ leiterschaltung gebildet sind, und die auf einen Direktzugriff auf jedes Dünnfilmmagnetelement durchführen kann.

Insbesondere zeigt eine kürzliche Anordnung, daß die Leistung der MRAM-Vorrichtung deutlich verbessert wird durch Benutzen eines magnetischen Tunnelwiderstandselementes mit einem magne­ tischen Tunnelübergang (MTJ) als Speicherzelle. Die MRAM-Vor­ richtung, die Speicherzellen mit einem magnetischen Tunnel­ übergang enthält, ist in technischen Druckschriften wie "A 10 ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000 und "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000 offenbart.

Fig. 39 ist ein schematisches Schaltbild, das den Aufbau ei­ ner Speicherzelle mit einem magnetischen Tunnelübergang (hier im folgenden einfach als "MTJ-Speicherzelle" bezeichnet) zeigt.

Es wird Bezug genommen auf Fig. 39, die MTJ-Speicherzelle enthält einen magnetischen Tunnelübergang MTJ, dessen elektri­ scher Widerstandswert in Abhängigkeit von dem Speicherdatenpe­ gel variiert, und einen Zugriffstransistor ATR. Der Zugriffs­ transistor ATR ist aus einem Feldeffekttransistor gebildet und in Reihe mit dem magnetischen Tunnelübergang MTJ zwischen der Bitleitung BL und der Massespannung VSS geschaltet. Eine Schreibwortleitung WWL zum Anweisen einer Datenschreibtätig­ keit und eine Lesewortleitung RWL zum Anweisen einer Datenle­ setätigkeit und eine Bitleitung BL, die als eine Datenleitung zum Übertragen eines elektrischen Signales entsprechend dem Speicherdatenpegel bei der Datenlese- und Datenschreibtätig­ keit dient, sind vorgesehen.

Fig. 40 ist ein logisches Schaltbild, das die Datenlesetätig­ keit aus der MTJ-Speicherzelle darstellt.

Es wird Bezug genommen auf Fig. 40, der magnetische Tunnel­ übergang MTJ weist eine Magnetschicht FL mit einer festen Ma­ gnetisierungsrichtung (hier im folgenden auch einfach als "fe­ ste Magnetschicht" bezeichnet) und eine Magnetschicht VL mit einer freien Magnetisierungsrichtung (hier im folgenden ein­ fach auch als "freie Magnetschicht" bezeichnet) auf. Eine Tun­ nelbarriere TB aus einem Isolatorfilm ist zwischen der festen Magnetschicht FL und der freien Magnetschicht VL gebildet. Die freie Magnetschicht VL ist in die Richtung entsprechend dem Speicherdatenpegel magnetisiert, d. h. entweder in die gleiche Richtung wie der festen Magnetschicht FL oder in eine andere Richtung.

Bei der Datenlesetätigkeit wird der Zugriffstransistor ATR eingeschaltet als Reaktion auf die Aktivierung der Lesewort­ leitung RWL. Als Resultat fließt ein Lesestrom Is durch einen Strompfad, der aus der Bitleitung BL, den magnetischen Tunne­ lübergang MTJ und der Massespannung VSS gebildet ist. Der Le­ sestrom Is wird als Konstantstrom von einer nichtgezeigten Steuerschaltung geliefert.

Der elektrische Widerstandswert des magnetischen Tunnelüber­ ganges MTJ variiert gemäß der relativen Beziehung der Magneti­ sierungsrichtung zwischen der festen Magnetschicht FL und der freien Magnetschicht VL. Genauer, wenn die feste Magnetschicht FL und die freie Magnetschicht VL die gleiche Magnetisierungs­ richtung aufweisen, weist der magnetische Tunnelübergang MTJ einen kleineren elektrischen Widerstandswert im Vergleich mit dem Fall auf, in dem die beiden Magnetschichten unterschiedli­ che Magnetisierungsrichtungen aufweisen.

Bei der Datenlesetätigkeit variiert eine Spannungsänderung, die an dem magnetischen Tunnelübergang MTJ durch den Lesestrom Is erzeugt wird, in Abhängigkeit von der Magnetisierungsrich­ tung, die in der freien Magnetschicht gespeichert ist. Daher kann durch Starten der Lieferung des Lesestromes Is nach Vor­ laden der Bitleitung BL auf eine hohe Spannung der Speicherda­ tenpegel in der MTJ-Speicherzelle gelesen werden durch Erfas­ sen einer Änderung des Spannungspegels auf der Bitleitung BL.

Fig. 41 ist ein logisches Schaltbild, das die Datenschreibtä­ tigkeit in die MTJ-Speicherzelle darstellt.

Es wird Bezug genommen auf Fig. 41, bei der Datenschreibtä­ tigkeit ist die Lesewortleitung RWL inaktiviert, wodurch der Zugriffstransistor ATR ausgeschaltet ist. In diesem Zustand wird ein Datenschreibstrom zum Erzeugen eines Datenschreibma­ gnetfeldes zum Magnetisieren der freien Magnetschicht VL in die Richtung entsprechend dem Speicherdatenpegel an die Schreibwortleitung WWL und an die Bitleitung BL angelegt. Die Magnetisierungsrichtung der freien Magnetschicht VL wird durch Kombination der entsprechenden Richtungen der Datenschreib­ ströme bestimmt, die durch die Schreibwortleitung WWL und die Bitleitung BL (Iw) fließen.

Fig. 42 ist ein logisches Schaltbild, das die Beziehung zwi­ schen der Richtung des Datenschreibstromes und der Richtung des Datenschreibmagnetfeldes bei der Datenschreibtätigkeit darstellt.

Es wird Bezug genommen auf Fig. 42, ein Magnetfeld Hx der Ab­ szisse bezeichnet die Richtung eines Datenschreibmagnetfeldes H(WWL), das von dem Datenschreibstrom erzeugt wird, der durch die Schreibwortleitung WWL fließt. Ein Magnetfeld Hy der Ordi­ nate bezeichnet die Richtung eines Datenschreibmagnetfeldes H(BL), das von dem Datenschreibstrom erzeugt wird, der durch die Bitleitung BL fließt.

Die Magnetisierungsrichtung der freien Magnetschicht VL wird nur aktualisiert, wenn die Summe der Datenschreibmagnetfelder H(WWL) und H(BL) den Bereich außerhalb der in der Figur ge­ zeigten sternartigen Kennlinie erreicht. Mit andern Worten, die Magnetisierungsrichtung der freien Magnetschicht VL wird nicht aktualisiert, wenn ein Datenschreibmagnetfeld entspre­ chend dem Bereich innerhalb der sternartigen Kennlinie ange­ legt wird.

Folglich muß zum Schreiben der Speicherdaten in die MTJ-Spei­ cherzelle ein Datenschreibstrom sowohl an die Schreibwortlei­ tung WWL als auch an die Bitleitung BL angelegt werden. Sobald sie in dem magnetischen Tunnelübergang MTJ gespeichert ist, wird die Magnetisierungsrichtung, d. h. der Speicherdatenpegel darin in nichtflüchtiger Weise gehalten, bis eine andere Da­ tenschreibtätigkeit durchgeführt wird.

Ein Lesestrom Is fließt durch die Bitleitung BL bei der Daten­ lesetätigkeit. Der Lesestrom Is wird im allgemeinen auf einen Wert gesetzt, der ungefähr ein bis zwei Größenordnungen klei­ ner als der Datenschreibstrom ist. Daher ist es weniger wahr­ scheinlich, daß die Speicherdaten in der MTJ-Speicherzelle fehlerhafterweise durch den Lesestrom Is während der Datenle­ setätigkeit überschrieben werden.

Die oben erwähnten technischen Druckschriften offenbaren die Technologie des Bildens einer MRAM-Vorrichtung, eines Direkt­ zugriffsspeichers mit solchen MTJ-Speicherzellen, die auf ei­ nem Halbleitersubstrat integriert sind.

Fig. 43 ist ein logisches Schaltbild, das die MTJ-Speicher­ zellen zeigt, die in einer Matrix in einer integrierten Weise angeordnet sind.

Es wird Bezug genommen auf Fig. 43, mit den in einer Matrix auf dem Halbleitersubstrat angeordneten MTJ-Speicherzelle kann eine hochintegrierte MRAM-Vorrichtung realisiert werden. Fig. 43 zeigt den Fall, in dem die MTJ-Speicherzelle in n Zeilen und m Spalten angeordnet sind (worin n, m natürliche Zahlen sind). Hierin sind n Schreibwortleitungen WWL1 bis WWLn, n Le­ sewortleitungen RWL1 bis RWLn und n Bitleitungen BL1 bis BLm für die n × m MTJ-Speicherzellen angeordnet.

Bei der Datenlesetätigkeit wird eine der Lesewortleitungen RWL1 bis RWLn selektiv aktiviert, so daß die Speicherzellen in der ausgewählten Speicherzellenzeile (hier im folgenden ein­ fach als "ausgewählte Zeile" bezeichnet) elektrisch zwischen die Bitleitungen BL1 bis BLm und die Massespannung VSS ge­ schaltet werden. Als Resultat ändert sich die Spannung auf je­ der Bitleitung BL1 bis BLm entsprechend dem Speicherdatenpegel in einer entsprechenden Speicherzelle.

Somit kann der Speicherdatenpegel der ausgewählten Speicher­ zelle gelesen werden durch Vergleichen der Spannung auf der Bitleitung der ausgewählten Speicherzellenspalte (hier im fol­ genden einfach als "ausgewählte Spalte" bezeichnet) mit einer vorbestimmten Referenzspannung, in dem ein Leseverstärker oder ähnliches benutzt wird.

Bei solch eine Datenlesetätigkeit ist jedoch ein Pfad des Le­ sestromes Is in jeder Speicherzelle der ausgewählten Zeile ge­ bildet. Daher wird ein vergeudeter Lade/Entladestrom, der nicht direkt zu der Ladetätigkeit beiträgt, in den Bitleitun­ gen der nichtausgewählten Speicherzellenspalten (hier im fol­ genden einfach als "nichtausgewählte Spalten" bezeichnet) er­ zeugt, wodurch der Leistungsverbrauch bei der Datenlesetätig­ keit vergrößert wird.

Wie in den zuvor erwähnten technischen Druckschriften be­ schrieben ist, ist es weniger wahrscheinlich, daß die relative Beziehung der Magnetisierungsrichtung zwischen der festen Ma­ gnetschicht FL und der freien Magnetschicht VL, d. h. eine Än­ derung des elektrischen Widerstandswertes aufgrund des Spei­ cherdatenpegels erscheint, da die an die beiden Enden des ma­ gnetischen Tunnelüberganges angelegte Spannung zunimmt. Daher ändert sich die Spannung auf der Bitleitung nicht bemerkens­ wert gemäß dem Speicherdatenpegel, wenn die an die beiden En­ den der magnetischen Speicherzelle angelegte Spannung erhöht wird. Dieses kann möglicherweise die Geschwindigkeit und die Stabilität der Datenlesetätigkeit behindern.

Weiterhin wird allgemein eine Blind-Speicherzelle zum Erzeugen einer Referenzspannung benutzt, die mit einer Spannung auf der mit der ausgewählten Speicherzelle verbundenen Bitleitung ver­ glichen wird. Zum Beispiel kann ein Widerstandselement mit ei­ nem elektrischen Widerstandswert Rd entsprechend einem mittle­ ren Wert von elektrischen Widerstandswerten R1 und R0 als eine Blind-Zelle zur Benutzung bei der Datenlesetätigkeit der MTJ- Speicherzelle benutzt werden. Die elektrischen Widerstandswer­ te R1 und R0 entsprechen dem Fall, in dem der Wert "1 (H-Pe­ gel)" und "0 (L-Pegel)" in der MTJ-Speicherzelle gespeichert sind. Die Referenzspannung kann durch Beliefern solch eines Widerstandselementes mit dem gleichen Lesestrom Is erzeugt werden, der an die MTJ-Speicherzelle geliefert wird.

Im allgemeinen sind die Blind-Speicherzellen in einer Blind- Zeile oder Blind-Spalte angeordnet.

Wenn die Blind-Speicherzellen in einer Blind-Zeile angeordnet sind, kann die Datenlesetätigkeit auf der Grundlage einer so­ genannten gefalteten Bitleitungsstruktur unter Benutzung eines Bitleitungspaares von benachbarten zwei Bitleitungen durchge­ führt werden. Bei dieser Struktur können die ausgewählte MTJ- Speicherzelle und die Blind-Speicherzelle entsprechend mit den benachbarten zwei Bitleitungen verbunden werden. Folglich wei­ sen die entsprechenden RC-(Widerstand-Kapazität)Zeitkonstanten zwischen der ausgewählten MTJ-Speicherzelle und der Blind- Speicherzelle und dem Leseverstärker den gleichen Wert auf, wodurch ein Lesebetriebsspielraum sichergestellt werden kann.

In diesem Fall muß jedoch der Lesestrom auch an die Blind- Zellen auf den nichtausgewählten Speicherzellenspalten gelie­ fert werden, wodurch der Leistungsverbrauch bei der Datenlese­ tätigkeit erhöht wird.

Wenn dagegen die Blind-Speicherzellen in einer Blind-Spalte angeordnet sind, braucht der Leseverstärker nicht an eine Mehrzahl von Blind-Speicherzellen geliefert zu werden. Eine mit der ausgewählten MTJ-Speicherzelle zu verbindende Bitlei­ tung kann nicht notwendigerweise nahe einer Blind-Bitleitung der Blind-Spalte angeordnet sein, die mit der Blind-Speicher­ zelle zu verbinden ist. Dieses kann den Lesebetriebsspielraum verschlechtern oder die Datenlesetätigkeit verringern, da die entsprechenden RC-Zeitkonstanten zwischen der ausgewählten MTJ-Speicherzelle und der Blind-Speicherzelle und dem Lesever­ stärker verschiedene Werte aufweisen.

Wie zuvor beschrieben wurde wird die Datenschreibtätigkeit in die MTJ-Speicherzelle durchgeführt mit einer Kombination der Datenschreibmagnetfelder, die entsprechend aus den Daten­ schreibströmen erzeugt werden, die durch die Schreibwortlei­ tung WWL und die Bitleitung BL fließen. Folglich muß der Da­ tenschreibstrom zum effektiven und stabilen Magnetisieren der freien Magnetschicht VL in den magnetischen Tunnelübergang MTJ geliefert werden. Das Datenschreibmagnetfeld, das an die aus­ gewählte MTJ-Speicherzelle angelegt wird, wirkt als magneti­ sches Rauschen auf benachbarte MTJ-Speicherzellen. Daher muß eine fehlerhafte Datenschreibtätigkeit in eine Speicherzelle ungleich der ausgewählten Speicherzelle verhindert werden. Insbesondere würde das Verringern eines Datenschreibstromes, der zum Erzeugen eines vorgeschriebenen Magnetfeldes für die Datenschreibtätigkeit benötigt wird, einen verringerten Lei­ stungsverbrauch als auch einen stabilisierten Betrieb aufgrund des unterdrückten magnetischen Rauschens realisieren.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Dünn­ filmmagnetspeichervorrichtung vorzusehen, die rasch die Daten mit einem niedrigen Leistungsverbrauch lesen kann und effektiv und stabil die Daten schreiben kann.

Diese Aufgabe wird gelöst durch eine Dünnfilmmagnetspeicher­ vorrichtung nach Anspruch 1.

Zusammengefaßt, die Dünnfilmmagnetspeichervorrichtung enthält eine Mehrzahl von Speicherzellen, eine Mehrzahl von ersten Da­ tenleitungen, eine Mehrzahl von Quellenleitungen, eine Mehr­ zahl von ersten Datenleitungsauswahlabschnitten und eine Mehr­ zahl von Quellenleitungsauswahlabschnitten. Die Mehrzahl von Speicherzellen weist jeweils einen elektrischen Widerstand auf, der gemäß einem Speicherdatenpegel variiert, der dahinein durch ein angelegtes Magnetfeld geschrieben ist. Eine Mehrzahl von ersten Datenleitungen ist entsprechend für feste Gruppie­ rungen der Mehrzahl von Speicherzellen vorgesehen, zum Lesen des Speicherdatenpegels bei dem Datenlesebetrieb. Die Mehrzahl von Quellenleitung ist entsprechend zu der Mehrzahl von ersten Datenleitungen vorgesehen und jeweils elektrisch mit einer entsprechenden der Mehrzahl von ersten Datenleitungen durch eine ausgewählte der Speicherzellen in einer entsprechenden festen Gruppierung bei dem Datenlesebetrieb verbunden. Die Mehrzahl von ersten Datenleitungsauswahlabschnitten ist ent­ sprechend zu der Mehrzahl von ersten Datenleitungen vorgese­ hen. Jeder der ersten Datenleitungsauswahlabschnitte lädt eine entsprechende der Mehrzahl von ersten Datenleitungen auf eine erste Spannung vor dem Datenlesebetrieb auf. Er trennt elek­ trisch die erste Datenleitung von der ersten Spannung während des Datenlesebetriebes. Die Mehrzahl von Quellenleitungsaus­ wahlabschnitten ist entsprechend der Mehrzahl von Quellenlei­ tungen vorgesehen. Jeder der Mehrzahl von Quellenleitungsaus­ wahlabschnitten enthält einen Quellenleitungsvorladeabschnitt zum Vorladen einer entsprechenden der Mehrzahl von Quellenlei­ tungen auf eine zweite Spannung vor dem Datenlesebetrieb. Ein Quellenleitungstreiberabschnitt ist vorgesehen zum elektri­ schen Verbinden der entsprechenden Quellenleitung mit einer dritten Spannung während des Datenlesebetriebes.

Folglich ist ein primärer Vorteil der vorliegenden Erfindung die Fähigkeit zum Ändern einer Spannung auf den Quellenleitun­ gen zwischen der Vorladetätigkeit und der Datenlesetätigkeit. Dieses verhindert, daß ein unnötiger Lade/Entladestrom durch die ersten Datenleitungen fließt, die nicht direkt mit der Da­ tenlesetätigkeit in Verbindung stehen, wodurch der Stromver­ brauch bei der Datenlesetätigkeit verringert wird.

Die Aufgabe wird auch gelöst durch eine Dünnfilmmagnetspei­ chervorrichtung nach Anspruch 9.

Die Dünnfilmmagnetspeichervorrichtung enthält eine Speicher­ zelle, eine erste Signalleitung und eine zweite Signalleitung. Die Speicherzelle ist zum Speichern von Daten vorgesehen und enthält einen magnetischen Speicherabschnitt, dessen elektri­ scher Widerstandswert gemäß einem Speicherdatenpegel variiert. Der magnetische Speicherabschnitt enthält eine erste Magnet­ schicht, die eine vorgeschriebene feste Magnetisierungsrich­ tung hält, und eine zweite Magnetschicht, die eine Magnetisie­ rungsschicht hält, die gemäß einer Kombination eines ersten Datenschreibmagnetfeldes zum Anlegen eines Magnetfeldes in ei­ ner harten Magnetisierungsrichtung und eines zweiten Daten­ schreibmagnetfeldes zum Anlegen eines Magnetfeldes in einer leichten Magnetisierungsrichtung geschrieben wird. Die erste Signalleitung läßt einen ersten Datenschreibstrom durch, der das erste Datenschreibmagnetfeld erzeugt. Die zweite Signal­ leitung läßt einen zweiten Datenschreibstrom durch, der das zweite Datenschreibmagnetfeld erzeugt. Bei der Datenschreibtä­ tigkeit wird das Liefern des ersten Datenschreibstromes vor dem Liefern des zweiten Datenschreibstromes gestartet.

Somit wird bei der Datenschreibtätigkeit in den Magnetspei­ cherabschnitt das Magnetfeld in der leichten Achsenrichtung erzeugt, nach der Erzeugung des Magnetfeldes in der harten Achsenrichtung, wodurch der stabile Datenschreibbetrieb in Hinblick auf die Magneteigenschaften der Speicherzelle ermög­ licht werden.

Die Aufgabe wird auch gelöst durch eine Dünnfilmmagnetspei­ chervorrichtung nach Anspruch 12.

Die Dünnfilmmagnetspeichervorrichtung enthält eine Mehrzahl von Speicherzellen, eine Mehrzahl von Schreibwortleitungen, eine Mehrzahl von Bitleitungen, eine Mehrzahl von Quellenlei­ tungen und eine Mehrzahl von Verbindungsschalterdatenschreib­ schaltungen. Die Mehrzahl von Speicherzellen ist in einer Ma­ trix angeordnet. Jede der Mehrzahl von Speicherzellen enthält einen Magnetspeicherabschnitt mit einem elektrischen Wider­ standswert, der gemäß einem Speicherdatenpegel variiert, der darin durch Kombination von einem ersten und einem zweiten Da­ tenschreibmagnetfeld geschrieben ist. Die Mehrzahl von Schreibwortleitungen sind entsprechend zu den entsprechenden Speicherzellenzeilen vorgesehen und werden selektiv in dem Da­ tenschreibbetrieb aktiviert zum Durchlassen eines ersten Da­ tenschreibstromes zum Erzeugen des ersten Datenschreibmagnet­ feldes. Die Mehrzahl von Bitleitungen ist entsprechend zu den Speicherzellenspalten vorgesehen. Die Mehrzahl von Quellenlei­ tungen ist entsprechend zu den Speicherzellenspalten vorgese­ hen. Jede der Mehrzahl von Quellenleitungen ist zwischen die Speicherzellen auf einer entsprechenden Speicherzellenspalte zwischen sich selbst und einer entsprechenden der Mehrzahl von Bitleitungen eingefügt. Die Mehrzahl von Verbindungsschaltern ist entsprechend zu den Speicherzellenspalten vorgesehen zum elektrischen Verbinden einer der Mehrzahl von Quellenleitungen und einer der Mehrzahl von Bitleitungen miteinander an ihren entsprechenden Enden bei der Datenschreibtätigkeit gemäß eines Spaltenauswahlresultates. Zum Liefern eines zweiten Daten­ schreibstromes zum Erzeugen des zweiten Datenschreibmagnetfel­ des bei der Datenschreibtätigkeit verbindet die Datenschreib­ schaltung gemäß dem Spaltenauswahlsignal eine der Mehrzahl von Quellenleitungen mit einer einer ersten und einer zweiten Spannung und einer der Mehrzahl von Bitleitungen mit der ande­ ren Spannung an den anderen Enden gemäß dem Speicherdatenpe­ gel.

Somit werden die Magnetfelder, die entsprechend durch den Strom erzeugt werden, der durch die Bitleitung und die Quel­ lenleitung der ausgewählten Spalte fließt, d. h. die Magnetfel­ der, die miteinander in konstruktiver Weise in der ausgewähl­ ten Speicherzelle wechselwirken, als Datenschreibmagnetfelder bei der Datenschreibtätigkeit benutzt. Als Resultat kann der Datenschreibstrom, der durch die Bitleitung fließt, verringert werden, was einen verringerten Leistungsverbrauch und eine verringerte Bitleitungsstromdichte bei der Datenschreibtätig­ keit ermöglicht. Solch eine verringerte Bitleitungsstromdichte ermöglicht es, die Zuverlässigkeit zu verbessern und das ma­ gnetische Rauschen zu benachbarten Zellen zu unterdrücken.

Die Aufgabe wird auch gelöst durch eine Dünnfilmspeichervor­ richtung nach Anspruch 14.

Die Dünnfilmspeichervorrichtung enthält eine Mehrzahl von Speicherzellen, eine Mehrzahl von Schreibwortleitungen, eine Mehrzahl von Quellenleitungen, eine Mehrzahl von Bitleitungen und einen Worttreiber. Die Mehrzahl von Speicherzellen ist in einer Matrix angeordnet. Jede der Mehrzahl von Speicherzellen enthält einen Magnetspeicherabschnitt, dessen elektrischer Wi­ derstandswert gemäß einem Speicherdatenpegel variiert, der durch eine Kombination eines ersten und eines zweiten Daten­ schreibmagnetfeldes geschrieben ist. Die Mehrzahl von Schreib­ wortleitungen ist entsprechend zu den Speicherzellenzeilen vorgesehen, und sie werden selektiv bei der Datenschreibtätig­ keit aktiviert zum Durchlassen eines ersten Datenschreibstro­ mes zum Erzeugen des ersten Datenschreibmagnetfeldes. Die Mehrzahl von Quellenleitungen ist entsprechend zu den Spei­ cherzellenzeilen vorgesehen und mit einer ersten Spannung an ihren entsprechenden einen Enden verbunden. Die Mehrzahl von Bitleitungen ist entsprechend zu den Speicherzellenspalten vorgesehen, und sie empfangen selektiv einen zweiten Daten­ schreibstrom zum Erzeugen des zweiten Datenschreibmagnet­ feldes bei der Datenschreibtätigkeit gemäß eines Spaltenaus­ wahlresultates. Der Wortleitungstreiber verbindet die akti­ vierte Schreibwortleitung mit einer zweiten Spannung an ihrem einen Ende bei der Datenschreibtätigkeit. Der zweite Daten­ schreibstrom fließt durch einen Strompfad, der aus der akti­ vierten Schreibwortleitung und mindestens einer der Mehrzahl von Quellenleitungen gebildet ist, die elektrisch mit der ak­ tivierten Schreibwortleitung an dem anderen Ende verbunden ist.

Somit kann ein Rückkehrpfad des Datenschreibstromes, der durch die Schreibwortleitung und die ausgewählte Zeile fließt, unter Benutzung einer einzelnen Quellenleitung gebildet werden. Da­ her werden die Magnetfelder, die entsprechend durch den durch die Schreibwortleitung und die Quellenleitung fließenden Strom erzeugt werden, d. h. die Magnetfelder, die miteinander in kon­ struktiver Weise in der ausgewählten Speicherzelle wechselwir­ ken, als das erste Schreibmagnetfeld bei der Datenschreibtä­ tigkeit benutzt. Als Resultat kann der Datenschreibstrom, der durch die Schreibwortleitung fließt, verringert werden, was einen verringerten Leistungsverbrauch und eine verringerte Schreibwortleitungsstromdichte bei der Datenschreibtätigkeit ermöglicht. Solch eine verringerte Schreibwortleitungsstrom­ dichte ermöglicht die Verbesserung der Zuverlässigkeit und Un­ terdrückung von Magnetrauschen zu benachbarten Zeilen.

Die Aufgabe wird auch gelöst durch eine Dünnfilmmagnetspei­ chervorrichtung nach Anspruch 17.

Die Dünnfilmmagnetspeichervorrichtung enthält eine Mehrzahl von Speicherzellen, eine Mehrzahl von Lesewortleitungen, eine Mehrzahl von Schreibwortleitungen, eine Mehrzahl von Bitlei­ tungen, einen Wortleitungstreiber, Verbindungsschalter und ei­ ne Datenleseschaltung. Die Mehrzahl von Speicherzellen ist in einer Matrix angeordnet. Jede der Mehrzahl von Speicherzellen enthält einen Magnetspeicherabschnitt, dessen elektrischer Wi­ derstandswert gemäß einem Speicherdatenpegel variiert, der da­ hinein durch die Kombination eines ersten und eines zweiten Datenschreibmagnetfeldes geschrieben ist, einen Zugriffsab­ schnitt, der in Reihe mit dem Magnetspeicherabschnitt geschal­ tet ist und selektiv ein bei der Datenlesetätigkeit schaltet zum Durchlassen eines Datenlesestromes dadurch und der aus bei der Datenschreibtätigkeit schaltet. Die Mehrzahl von Lesewort­ leitungen ist entsprechend zu den Speicherzellenzeilen vorge­ sehen zum Einschalten des Zugriffes bei der Datenlesetätigkeit gemäß eines Zeilenauswahlresultates. Die Mehrzahl von Schreib­ wortleitungen ist entsprechend zu den Speicherzellenzeilen vorgesehen, und sie werden selektiv zum Durchlassen eines Da­ tenschreibstromes aktiviert, der das erste Datenschreibmagnet­ feld bei der Datenschreibtätigkeit erzeugt. Die Mehrzahl von Bitleitungen ist entsprechend zu den Speicherzellenspalten vorgesehen. Jede der Mehrzahl von Bitleitungen ist elektrisch mit der Mehrzahl von Schreibwortleitungen durch die Speicher­ zellen verbunden. Der Wortleitungstreiber verbindet die akti­ vierte Schreibwortleitung mit einer ersten Spannung an ihrem einen Ende und versetzt die verbleibenden Wortleitungen auf eine zweite Spannung zum Liefern eines zweiten Datenschreib­ stromes zum Erzeugen des zweiten Datenschreibmagnetfeldes bei der Datenschreibtätigkeit. Die Verbindungsschalter sind ent­ sprechend zwischen jede Schreibwortleitung und eine Mehrzahl von Schreibwortleitungen von anderen Speicherzellenzeilen ge­ schaltet. Jeder der Verbindungsschalter schaltet ein, wenn ei­ ne der zweite Schreibwortleitungen, die mit ihm verbunden sind, aktiviert wird. Die Datenleseschaltung liefert den Da­ tenlesestrom zu einer der Mehrzahl von Bitleitungen bei der Datenlesetätigkeit gemäß einem Spaltenauswahlresultat und lei­ tet den Datenlesebetrieb auf der Grundlage einer Spannungsän­ derung auf der Bitleitung entsprechend dem Spaltenauswahlre­ sultat. Der Wortleitungstreiber setzt jede der Mehrzahl von Schreibwortleitungen auf eine Lesereferenzspannung bei der Da­ tenlesetätigkeit.

Somit kann bei dem Speicherfeldaufbau ohne Quellenleitung ein Rückkehrpfad des Datenschreibstromes, der durch die Schreib­ wortleitung der ausgewählten Zeile fließt, unter Benutzung ei­ ner Mehrzahl von Schreibwortleitungen anderer Zeilen gebildet werden. Als Resultat können die Magnetfelder, die entsprechend von dem Strom erzeugt werden, der durch die Schreibwortleitung der ausgewählten Zeile und eine Mehrzahl von Schreibwortlei­ tungen nicht ausgewählter Zeilen fließt, d. h. die Magnetfel­ der, die miteinander in einer konstruktiven Weise in der aus­ gewählten Speicherzelle wechselwirken, als Datenschreibmagnet­ felder bei der Datenschreibtätigkeit benutzt werden. Somit kann der durch die Schreibwortleitung fließende Datenschreib­ strom verringert werden, was einen verringerten Leistungsver­ brauch und eine verringerte Schreibwortleitungsstromdichte bei der Datenschreibtätigkeit ermöglicht. Solch eine verringerte Schreibwortleitungsstromdichte ermöglicht es, die Zuverlässig­ keit zu verbessern und das Magnetrauschen zu benachbarten Zel­ len zu unterdrücken.

Die Aufgabe wird auch gelöst durch eine Dünnfilmmagnetspei­ chervorrichtung nach Anspruch 18.

Die Dünnfilmmagnetspeichervorrichtung enthält eine Mehrzahl von Speicherzellen, eine Mehrzahl von Datenleitungen und eine Mehrzahl von Referenzspannungserzeugerabschnitten. Die Mehr­ zahl von Speicherzellen ist in einer Matrix angeordnet. Jede der Mehrzahl von Speicherzellen enthält einen Magnetspeicher­ abschnitt, dessen elektrischer Widerstandswert gemäß dem Spei­ cherdatenpegel variiert, der darin eingeschrieben ist, und ei­ nen Zugriffsabschnitt, der selektiv bei der Datenlesetätigkeit eingeschaltet wird zum Durchlassen eines Datenlesestromes da­ durch. Die Mehrzahl von Datenleitungen ist entsprechend zu entsprechenden Speicherzellenspalten vorgesehen zum selektiven Empfangen des Datenlesestromes bei dem Datenlesebetrieb. Die Mehrzahl von Referenzspannungserzeugerabschnitten ist entspre­ chend zu den Speicherzellenspalten vorgesehen. Jeder der Mehr­ zahl von Referenzspannungserzeugerabschnitten wird selektiv bei der Datenlesetätigkeit gemäß eines Spaltenauswahlresulta­ tes zum Erzeugen einer Referenzspannung aktiviert, die mit ei­ ner Spannung auf einer entsprechenden der Mehrzahl von Daten­ leitungen zu vergleichen ist. Jede der Mehrzahl von Speicher­ zellen ist zwischen eine entsprechende der Mehrzahl von Daten­ leitungen und eine vorgeschrieben Spannung geschaltet.

Somit kann der Datenlesebetrieb durchgeführt werden, während die Referenzspannungserzeugerabschnitt der nichtausgewählten Spalten inaktiv gehalten wird. Als Resultat kann die Datenle­ setätigkeit mit einem großen Signalspielraum durchgeführt wer­ den, während der Leistungsverbrauch in den Referenzspannungs­ erzeugerabschnitten unterdrückt wird.

Weitere Ausgestaltungen der Erfindung sind in den jeweiligen Unteransprüchen angegeben.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Blockschaltbild, das den Gesamtaufbau einer MRAM-Vorrichtung 1 gemäß einer Ausführungsform der vorliegenden Er­ findung zeigt;

Fig. 2 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß der ersten Ausfüh­ rungsform zeigt;

Fig. 3 ein Schaltbild, das den Aufbau einer Daten­ leseschaltung von Fig. 2 zeigt;

Fig. 4 ein Zeitablaufdiagramm, das die Datenlesetä­ tigkeit gemäß der ersten Ausführungsform darstellt;

Fig. 5 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer ersten Modifika­ tion der ersten Ausführungsform zeigt;

Fig. 6 ein Schaltbild, das den Aufbau einer Daten­ leseschaltung von Fig. 5 zeigt;

Fig. 7 ein Zeitablaufdiagramm, das die Datenlesetä­ tigkeit gemäß der ersten Modifikation der ersten Ausführungsform zeigt;

Fig. 8 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer zweiten Modifi­ kation der ersten Ausführungsform zeigt;

Fig. 9 ein Schaltbild, das den Aufbau einer Daten­ leseschaltung von Fig. 8 zeigt;

Fig. 10 ein Zeitablaufdiagramm, das die Datenlesetä­ tigkeit gemäß der zweiten Modifikation der ersten Ausführungsform zeigt;

Fig. 11 ein konzeptionelles Diagramm, das den Aufbau eines Speicherfeldes 10 und seiner Periphe­ rieschaltung gemäß einer dritten Modifikati­ on der ersten Ausführungsform zeigt;

Fig. 12 ein Zeitablaufdiagramm, das die Datenlesetä­ tigkeit gemäß der dritten Modifikation der ersten Ausführungsform zeigt;

Fig. 13 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer vierten Modifi­ kation der ersten Ausführungsform zeigt;

Fig. 14 ein Zeitablaufdiagramm, das die Datenlesetä­ tigkeit gemäß der vierten Modifikation der ersten Ausführungsform darstellt;

Fig. 15 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer zweiten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 16 ein Schaltbild, das den Aufbau einer Daten­ leseschaltung von Fig. 15 zeigt;

Fig. 17 ein Schaltbild, das den Aufbau einer Spal­ tenauswahltakterzeugungsschaltung zeigt;

Fig. 18 ein Zeitablaufdiagramm, das eine Phasenände­ rung eines Spaltenauswahltaktes darstellt;

Fig. 19 ein Zeitablaufdiagramm, das die Datenlese- und Datenschreibtätigkeiten gemäß der zwei­ ten Ausführungsform darstellt;

Fig. 20 eine Querschnittsansicht, die den Aufbau ei­ nes Tunnelmagnetwiderstandselementes in ei­ ner Speicherzelle zeigt;

Fig. 21 ein konzeptionelles Schaltbild, das die Ma­ gnetisierungsrichtung in einer freien Ma­ gnetschicht des Tunnelmagnetwiderstandsele­ mentes zeigt;

Fig. 22 eine Hysteresiskurve, die Magnetisierungsei­ genschaften in einem Leichtachsenbereich darstellt;

Fig. 23 eine Hysteresiskurve, die Magnetisierungsei­ genschaften in einem Hartachsenbereich dar­ stellt;

Fig. 24A-24E konzeptionelle Schaltbilder, die die Magne­ tisierung der freien Magnetschicht bei der Datenschreibtätigkeit darstellen;

Fig. 25 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer dritten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 26 ein strukturelles Bild, das die Anordnung einer Bitleitung und einer Quellenleitung von Fig. 25 zeigt;

Fig. 27 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer ersten Modifika­ tion der dritten Ausführungsform zeigt;

Fig. 28 ein strukturelles Bild, das die Anordnung einer Schreibwortleitung und einer Quellen­ leitung von Fig. 27 zeigt;

Fig. 29 ein Schaltbild, das den Aufbau einer Daten­ leseschaltung von Fig. 27 zeigt;

Fig. 30 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer zweiten Modifi­ kation der dritten Ausführungsform zeigt;

Fig. 31 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer dritten Modifi­ kation der dritten Ausführungsform zeigt;

Fig. 32 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer vierten Modifi­ kation der dritten Ausführungsform zeigt;

Fig. 33 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer vierten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 34 ein Schaltbild, das den Aufbau einer Daten­ leseschaltung von Fig. 33 zeigt;

Fig. 35 ein Zeitablaufdiagramm, das die Datenlesetä­ tigkeit gemäß der vierten Ausführungsform darstellt;

Fig. 36 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer ersten Modifika­ tion der vierten Ausführungsform zeigt;

Fig. 37 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer zweiten Modifi­ kation der vierten Ausführungsform zeigt;

Fig. 38 ein konzeptionelles Schaltbild, das den Auf­ bau eines Speicherfeldes 10 und seiner Peri­ pherieschaltung gemäß einer dritten Modifi­ kation der vierten Ausführungsform zeigt;

Fig. 39 ein schematisches Schaltbild, das den Aufbau einer MTJ-Speicherzelle zeigt;

Fig. 40 ein konzeptionelles Schaltbild, das die Da­ tenlesetätigkeit aus der MTJ-Speicherzelle darstellt;

Fig. 41 ein konzeptionelles Schaltbild, das die Da­ tenschreibtätigkeit in die MTJ-Speicherzelle zeigt;

Fig. 42 ein konzeptionelles Schaltbild, das die Be­ ziehung zwischen der Richtung des Daten­ schreibstromes und der Richtung des Daten­ schreibmagnetfeldes bei der Datenschreibtä­ tigkeit darstellt; und

Fig. 43 ein konzeptionelles Schaltbild, das die MTJ- Speicherzellen in integrierter Weise zeigt, die in einer Matrix angeordnet sind.

Im folgenden werden Ausführungsformen der vorliegenden Erfin­ dung im einzelnen unter Bezugnahme auf die begleitenden Zeich­ nungen beschrieben. Es sei angemerkt, daß die gleichen Bezugs­ zeichen die gleichen oder entsprechende Abschnitte in der fol­ genden Beschreibung bezeichnen.

Erste Ausführungsform

Es wird Bezug genommen auf Fig. 1, eine MRAM-Vorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Erfindung führt einen Direktzugriff als Reaktion auf ein externes Steu­ ersignal CMD und Adreßsignal ADD aus, wodurch Schreibdaten DIN empfangen und Lesedaten DOUT ausgegeben werden.

Die MRAM-Vorrichtung 1 enthält eine Steuerschaltung 5 zum Steuern des Gesamtbetriebes der MRAM-Vorrichtung 1 als Reak­ tion auf das Steuersignal CMD und ein Speicherfeld 10 mit ei­ ner Mehrzahl von MTJ-Speicherzellen, die in einer Matrix ange­ ordnet sind. Obwohl der Aufbau des Speicherfeldes 10 speziell unten beschrieben wird, sind eine Mehrzahl von Schreibwortlei­ tungen WWL und eine Mehrzahl von Lesewortleitungen RWL ent­ sprechend zu den MTJ-Speicherzellenzeilen vorgesehen. Bitlei­ tungen BL und Quellenleitungen SL sind entsprechend zu den MTJ-Speicherzellenspalten vorgesehen.

Die MRAM-Vorrichtung 1 enthält weiter einen Zeilendekoder 20, einen Spaltendekoder 25, einen Wortleitungstreiber 30, eine Wortleitungsstromsteuerschaltung 40 und Lese/Schreibsteuer­ schaltungen 50, 60.

Der Zeilendekoder 20 führt die Zeilenauswahl in dem Speicher­ feld 10 gemäß einer Zeilenadresse RA aus, die durch das Adreß­ signal ADD bezeichnet ist. Der Spaltendekoder 25 führt die Spaltenauswahl in dem Speicherfeld 10 gemäß einer Spalten­ adresse CA aus, die durch das Adreßsignal ADD bezeichnet ist. Der Wortleitungstreiber 30 aktiviert selektiv eine Lesewort­ leitung RWL oder eine Schreibwortleitung WWL gemäß dem Zeilen­ auswahlresultat des Zeilendekoders 20. Die Zeilenadresse RA und die Spaltenadresse CA bezeichnen eine Speicherzelle, die für die Datenlese- oder Datenschreibtätigkeit ausgewählt ist.

Die Wortleitungsstromsteuerschaltung 40 legt einen Daten­ schreibstrom an die Schreibwortleitung WWL bei der Daten­ schreibtätigkeit an. Zum Beispiel verbindet die Wortleitungs­ stromsteuerschaltung 40 jede Schreibwortleitung WWL mit der Massespannung VSS, so daß der Datenschreibstrom an die Schreibwortleitung WWL angelegt werden kann, die selektiv mit der Stromversorgungsspannung VDD durch den Wortleitungstreiber 30 verbunden ist. Die Lese/Schreibsteuerschaltung 50, 60 be­ zieht sich korrigierend auf die Schaltung, die in einem Be­ reich benachbart zu dem Speicherfeld 10 vorgesehen ist, zum Anlegen eines Datenschreibstromes und eines Lesestromes (Da­ tenlesestrom) an eine Bitleitung bei den Datenlese- und Daten­ schreibtätigkeiten.

Fig. 2 ist ein konzeptionelles Schaltbild, das den Aufbau des Speicherfeldes 10 und die zugehörige Peripherieschaltung gemäß der ersten Ausführungsform zeigt. Fig. 2 zeigt primär den Aufbau, der mit der Datenlesetätigkeit verknüpft ist.

Es wird Bezug genommen auf Fig. 2, das Speicherfeld 10 ent­ hält die MTJ-Speicherzellen MC (hier im folgenden auch einfach als "Speicherzellen MC" bezeichnet), die in n Zeilen und m Spalten angeordnet sind. Jede Speicherzelle weist den gleichen Aufbau wie jene von Fig. 39 auf. Lesewortleitungen RWL1 bis RWLn und Schreibwortleitungen WWL1 bis WWLn sind entsprechend zu den MTJ-Speicherzellenzeilen (hier im folgenden auch ein­ fach als "Speicherzellenzeilen" bezeichnet) vorgesehen. Bit­ leitungen BL1 bis BLm und Quellenleitungen SL1 bis SLn sind entsprechend zu den MTJ-Speicherzellenspalten (hier im folgen­ den auch einfach als "Speicherzellenspalten" bezeichnet) vor­ gesehen.

Fig. 2 zeigt beispielhaft die Schreibwortleitungen WWL1, WWL2, die Lesewortleitungen RWL1, RWL2, die Bitleitungen BL1, BL2, BLm, die Quellenleitungen SL1, SL2, SLm und einige Spei­ cherzellen entsprechend der ersten und der zweiten Zeile und der ersten und der zweiten und der mten Spalte.

Hier im folgenden werden die Schreibwortleitungen, die Lese­ wortleitungen, die Bitleitungen und die Quellenleitungen auch allgemein mit WWL, RWL, BL und SL bezeichnet. Eine spezielle Schreibwortleitung, Lesewortleitung, Bitleitung und Quellen­ leitung sind zum Beispiel mit RWL1, WWL1, BL1 und SL1 bezeich­ net. Der Zustand hoher Spannung (Stromversorgungsspannung VDD) und der Zustand niedriger Spannung (Massespannung VSS) eines Signales oder einer Signalleitung wird ebenfalls als H-Pegel bzw. L-Pegel bezeichnet.

Bei der Datenlesetätigkeit aktiviert der Wortleitungstreiber 30 eine der Lesewortleitungen RWL1 bis RWLn auf den H-Pegel gemäß dem Dekodierresultat der Zeilenadresse RA, d. h. des Zei­ lenauswahlresultates. Als Reaktion darauf werden die entspre­ chenden Zugriffstransistoren ATR der Speicherzelle auf der ausgewählten Speicherzellenzeile eingeschaltet, wodurch die entsprechenden Magnettunnelübergänge MTJ elektrisch zwischen die entsprechenden Bitleitungen BL und Quellenleitungen SL ge­ schaltet werden.

Ein Datenbus DB ist in einem Bereich benachbart zu dem Spei­ cherfeld 10 so vorgesehen, daß er sich in die gleiche Richtung wie die der Lesewortleitung RWL und der Schreibwortleitung WWL erstreckt. Spaltenauswahlleitungen CSL1 bis CSLm zum Ausführen einer Spaltenauswahl sind entsprechend zu den Speicherzellen­ spalten vorgesehen. Bei der Datenlesetätigkeit aktiviert der Spaltendekoder 25 eine der Spaltenauswahlleitungen CSL1 bis CSLm auf den H-Pegel gemäß dem Dekodierresultat der Spaltena­ dresse CA, d. h. des Spaltenauswahlresultates.

Bitleitungsauswahlgatter BCSGa1 bis BCSGam sind entsprechend zu den Bitleitungen BL1 bis BLm vorgesehen. Das Bitleitungs­ auswahlgatter BCSGa1 enthält einen Bitleitungsvorladetransi­ stor Ta1, der elektrisch zwischen die Stromversorgungsspannung VDD und die Bitleitung BL1 geschaltet ist, und einen Bitlei­ tungstreibertransistor Ta2, der elektrisch zwischen den Daten­ bus DB und die Bitleitung BL1 geschaltet ist.

Der Bitleitungsvorladetransistor Ta1 ist ein P-MOS-(Metall­ oxidhalbleiter)Transistor, und der Bitleitungstreibertransi­ stor Ta2 ist ein N-MOS-Transistor, ein MOS-Transistor des ent­ gegengesetzten Leitungstypes zu dem von dem Bitleitungsvorla­ detransistor Ta1. Der Bitleitungsvorladetransistor Ta1 und der Bitleitungstreibertransistor Ta2 weisen jeweils ein Gate auf, das mit der Spaltenauswahlleitung CSL1 verbunden ist.

Da die Bitleitungsauswahlgatter BCSGa2 bis BCSGam entsprechend den anderen Speicherzellenspalten den gleichen Aufbau aufwei­ sen, wird die detaillierte Beschreibung davon nicht wieder­ holt.

Quellenleitungsauswahlgatter SCSGa1 bis SCSGam sind entspre­ chend zu den Quellenleitungen SL1 bis SLm vorgesehen. Das Quellenleitungsauswahlgatter SCSGa1 enthält einen Quellenlei­ tungstreibertransistor Ta3, der elektrisch zwischen die Masse­ spannung VSS und die Quellenleitung SL1 geschaltet ist, und einen Quellenleitungsvorladetransistor Ta4, der elektrisch zwischen die Stromversorgungsspannung VDD und die Quellenlei­ tung SL1 geschaltet ist.

Der Quellenleitungstreibertransistor Ta3 ist ein N-MOS-Transi­ stor, und der Quellenleitungsvorladetransistor Ta4 ist ein P- MOS-Transistor, ein MOS-Transistor des entgegengesetzten Lei­ tungstypes zu dem des Quellenleitungstreibertransistors Ta3. Der Quellenleitungstreibertransistor Ta3 und der Quellenlei­ tungsvorladetransistor Ta4 weisen jeweils ein Gate auf, das mit der Spaltenauswahlleitung CSL1 verbunden ist.

Da die Quellenleitungsauswahlgatter SCSGa2 bis SCSGam entspre­ chend den anderen Speicherzellenspalten den gleichen Aufbau aufweisen, wird die detaillierte Beschreibung davon nicht wie­ derholt.

Hierin werden im folgenden die Spaltenauswahlleitungen CSL1 bis CSLm, die Bitleitungsauswahlgatter BCSGa1 bis BCSGam und die Quellenleitungsauswahlgatter SCSGa1 bis SCSGam auch allge­ mein als Spaltenauswahlleitung SCL, Bitleitungsauswahlgatter BCSGa und Quellenleitungsauswahlgatter SCSGa bezeichnet.

Eine Datenleseschaltung 51r gibt Lesedaten DOUT gemäß einer Spannung auf dem Datenbus DB aus.

Es wird Bezug genommen auf Fig. 3, die Datenleseschaltung 51r enthält einen Differentialverstärker 57, Übertragungsgatter TGa, TGb, eine Verriegelungsschaltung 58 und einen Vorlade­ transistor PTa.

Der Differentialverstärker 57 verstärkt die Spannungsdifferenz zwischen zwei Eingangsknoten zum Erzeugen von Lesedaten DOUT.

Das Übertragungsgatter TGa ist als Reaktion auf einen Trig­ gerimpuls ϕr tätig. Als Reaktion auf eine aktive Periode des Triggerimpulses ϕr verbindet das Übertragungsgatter Ta elek­ trisch den Datenbus DB mit einem Eingangsknoten des Differen­ tialverstärkers 57. Eine vorgeschriebene Referenzspannung VREF ist an den anderen Eingangsknoten des Differentialverstärkers 57 angelegt.

Wie das Übertragungsgatter TGa ist das Übertragungsgatter TGb als Reaktion auf einen Triggerimpuls ϕr tätig. Als Reaktion auf eine aktive Periode des Triggerimpulses ϕr überträgt das Übertragungsgatter TGb die Ausgabe des Differentialverstärkers 57 auf die Verriegelungsschaltung 58. Die Verriegelungsschal­ tung 58 gibt die verriegelte Ausgangsspannung des Differen­ tialverstärkers 57 als Lesedaten DOUT aus.

Folglich verstärkt während der aktiven Periode des Triggerim­ pulses ϕr die Datenleseschaltung 51r die Differenz zwischen der Spannung auf dem Datenbus DB und der Referenzspannung VREF zum Einstellen des Pegels der Lesedaten DOUT. In der inaktiven Periode des Triggerimpulses ϕr wird der Pegel der Lesedaten DOUT in der Verriegelungsschaltung 58 gehalten.

Der Vorladetransistor PTa ist elektrisch zwischen die Strom­ versorgungsspannung VDD und den Datenbus DB geschaltet und wird gemäß einem Steuersignal /PR einausgeschaltet. Das Steu­ ersignal /PR wird aktiv (L-Pegel) in der Vorladeperiode des Datenbusses DB gemacht. In der aktiven Periode der MRAM-Vor­ richtung 1 wird das Steuersignal /PR auf den L-Pegel minde­ stens in eine vorgeschriebenen Periode vor der Datenlesetätig­ keit aktiviert. Während der Datenlesetätigkeit in der aktiven Periode der MRAM-Vorrichtung 1 wird das Steuersignal /PR auf den H-Pegel inaktiviert.

Als Resultat wird während der Vorladeperiode, während der das Steuersignal /PR auf den L-Pegel aktiviert wird, der Datenbus DB auf die Stromversorgungsspannung VDD wie die Bitleitungen BL vorgeladen. Bei der Datenlesetätigkeit ist das Steuersignal /PR auf den H-Pegel inaktiviert, so daß der Datenbus DB von der Stromversorgungsspannung VDD getrennt ist.

Fig. 4 zeigt die Datenlesetätigkeit des Falles, in dem die jte Speicherzellenspalte für die Datenlesetätigkeit ausgewählt ist (worin j eine natürliche Zahl von 1 bis m ist).

Es wird Bezug genommen auf Fig. 4, vor der Zeit t0, wenn die Datenlesetätigkeit gestartet wird, ist jede Lesewortleitung RWL und Spaltenauswahlleitung CSL inaktiv (L-Pegel).

Als Reaktion darauf sind der Bitleitungsvorladetransistor Ta1 in jedem Bitleitungsauswahlgatter BCSGa als auch der Quellen­ leitungsvorladetransistor Ta4 in jedem Quellenleitungsauswahl­ gatter SCSGa eingeschaltet. Daher wird jede Bitleitung BL und jede Quellenleitung SL auf die Stromversorgungsspannung VDD vorgeladen.

Der Datenbus DB wird auf die Stromversorgungsspannung VDD als Reaktion auf das Steuersignal /PR vorgeladen, das vor der Da­ tenlesetätigkeit aktiv gemacht ist.

Zu der Zeit t0 wird die Datenlesetätigkeit gestartet, und das Steuersignal /PR wird auf den H-Pegel inaktiviert. Als Reak­ tion darauf wird der Vorladetransistor PTa ausgeschaltet, wo­ durch der Datenbus DB von der Stromversorgungsspannung VDD während der Datenlesetätigkeit getrennt wird.

Der Wortleitungstreiber 30 aktiviert die Lesewortleitung der ausgewählten Zeile auf den H-Pegel. Als Resultat werden die Speicherzellen auf der ausgewählten Zeile elektrisch zwischen jede Bitleitung BL und jede Quellenleitung SL geschaltet. Die verbleibenden Lesewortleitungen der nichtausgewählten Zeilen werden auf dem L-Pegel gehalten.

Die Spaltenauswahlleitung CLSj der ausgewählten Spalte wird selektiv auf dem H-Pegel aktiviert. Als Reaktion darauf werden das Bitleitungsauswahlgatter BCSGaj und das Quellenleitungs­ auswahlgatter SCSGaj der ausgewählten Spalte, der Bitlei­ tungstreibertransistor Ta2 und der Quellenleitungstreibertran­ sistor Ta3 eingeschaltet, der Bitleitungsvorladetransistor Ta1 und der Quellenleitungsvorladetransistor Ta4 werden ausge­ schaltet.

Als Resultat trennt das Bitleitungsauswahlgatter BCSGaj die Bitleitung BLj der ausgewählten Spalte von der Vorladungsspan­ nung, d. h. der Stromversorgungsspannung VDD und verbindet die Bitleitung BLj mit dem Datenbus DB. Das Quellenleitungsaus­ wahlgatter SCSGaj verbindet elektrisch die Quellenleitung SLj der ausgewählten Spalte mit der Massespannung VSS. Mit andern Worten, nur die Quellenleitung SLj der ausgewählten Spalte wird selektiv auf die Massespannung VSS getrieben.

Folglich wird ein Strompfad durch den Datenbus DB (auf die Stromversorgungsspannung VDD vorgeladen), den Bitleitungstrei­ bertransistor Ta2, die Bitleitung BLj, die ausgewählte Spei­ cherzelle und die Quellenleitung SLj (auf die Massespannung VSS getrieben) gebildet, wodurch die Spannung auf dem Datenbus DB mit einer Rate fällt, die dem elektrischen Widerstandswert der ausgewählten Speicherzelle entspricht.

Mit andern Worten, die Rate, mit der die Spannung auf dem Da­ tenbus DB sich von der Vorladespannung ändert, variiert in Ab­ hängigkeit des Speicherdatenpegels der ausgewählten Speicher­ zelle. Daher kann der Speicherdatenpegel der ausgewählten Speicherzelle gelesen werden, in dem die Spannung auf den Da­ tenbus DB zu einem festen Zeitpunkt bei der Datenlesetätigkeit gelesen wird.

Obwohl es in der Figur nicht gezeigt ist, werden die verblei­ benden Spaltenauswahlleitungen der nichtausgewählten Spalten auf dem L-Pegel gehalten. Daher werden die Bitleitungen BL und die Quellenleitungen SL der nichtausgewählten Spalten auf der Vorladespannung gehalten.

Folglich fließt ein Strom entsprechend der Differenz der Vor­ ladespannung zwischen der Bitleitung BL und der Quellenleitung SL durch die Bitleitungen BL und die Quellenleitungen SL der nichtausgewählten Spalten. Durch Vorladen der Quellenleitungen SL und der Bitleitungen BL auf die gleiche Vorladespannung kann ein unnötiger Lade/Entladestrom daran gehindert werden, durch die Bitleitungen BL der nichtausgewählten Spalten zu fließen.

Zu der Zeit t1, d. h. nachdem eine vorbeschriebene Zeit vom Starten der Datenlesetätigkeit abgelaufen ist, wird der Trig­ gerimpuls ϕr aktiviert (H-Pegel) in einer Einmalpulsform. Als Reaktion darauf erfaßt die Datenleseschaltung 51r die Spannung auf dem Datenbus DB und verstärkt die Differenz zwischen der erfaßten Spannung und der vorgeschriebenen Referenzspannung VREF zum Erzeugen der Lesedaten DOUT. Die Referenzspannung VREF ist auf einen mittleren Wert der Spannung auf dem Daten­ bus DB zu der Zeit t1 gesetzt, die entsprechend dem Fall ent­ spricht, in dem die Speicherdaten auf dem H-Pegel und dem L- Pegel sind.

Somit ist die Spannung auf der Quellenleitung SL nicht auf die Massespannung VSS fixiert, auf die die Quellenleitung SL bei der Datenlesetätigkeit zu treiben ist, sondern sie ist wie Bitleitung BL vor der Datenlesetätigkeit vorgeladen. Folglich verbraucht nur die Bitleitung BLj der ausgewählten Spalte, die direkt für die Datenlesetätigkeit benötigt wird, einen Lade/Entladestrom zum Ermöglichen der Datenlesetätigkeit mit ver­ ringertem Leistungsverbrauch.

Weiter kann die Spannung der Quellenleitung SLj der ausgewähl­ ten Spalte zum Ändern mit einer reduzierten Rate an dem Start der Datenlesetätigkeit eingestellt werden, so daß eine Vor­ spannung, die an beide Enden des magnetischen Tunnelüberganges MTJ in der ausgewählten Speicherzelle angelegt ist, unter­ drückt werden kann. Die Änderungsrate der Spannung auf der Quellenleitung SLj kann mit dem Betrag des Stromes eingestellt werden, der dadurch geht, der von der Größe des Quellenlei­ tungstreibertransistors Ta3 abhängt. Mindestens der Quellen­ leitungstreibertransistor Ta3 ist so ausgelegt, daß er eine kleinere Größe als die des Quellenleitungsvorladungstransistor Ta4 aufweist, durch den der Vorladestrom geht.

Als Resultat ist es wahrscheinlicher, daß eine Änderung im elektrischen Widerstandswert gemäß dem Speicherdatenpegel in jeder Speicherzelle erscheint. Folglich weist zu der Zeit des Erfassens der Spannung auf dem Datenbus DB (Zeit t1) der Da­ tenbus DB eine vergrößerte Spannungsdifferenz auf, die aus der Differenz in dem Speicherdatenpegel resultiert, wodurch ein Datenlesespielraum sichergestellt werden kann.

Nach der Datenlesetätigkeit wird jede Lesewortleitung RWL und Spaltenauswahlleitung CSL inaktiviert (L-Pegel) wie vor der Zeit t0. Das Steuersignal /PR wird wieder aktiviert, so daß jede der Bitleitungen BL, Quellenleitungen SL und der Datenbus DB auf die Stromversorgungsspannung VDD vorgeladen werden. Es sei angemerkt, daß bei der ersten Ausführungsform die Bitlei­ tungen BL, die Quellenleitungen SL und der Datenbus DB auf die Stromversorgungsspannung VDD vorgeladen werden. Es kann jedoch ein unterschiedlicher Spannungspegel wie VDD/2 alternativ als die Vorladespannung benutzt werden.

Erste Modifikation der ersten Ausführungsform

Es wird Bezug genommen auf Fig. 5, der Aufbau der ersten Mo­ difikation der ersten Ausführungsform unterscheidet sich von dem der in Fig. 2 gezeigten ersten Ausführungsform dadurch, daß die Bitleitungsauswahlgatter BCSGa1 bis BCSGam und die Quellenleitungsauswahlgatter SCSGa1 bis SCSGam durch Bitlei­ tungsauswahlgatter BCSGb1 bis BCSGbm bzw. durch Quellenlei­ tungsauswahlgatter SCSGb1 bis SCSGbm ersetzt sind und daß die Datenleseschaltung 51r durch eine Datenleseschaltung 52r er­ setzt ist. Da der Aufbau ansonsten der gleiche wie jener der ersten Ausführungsform ist, wird die detaillierte Beschreibung davon nicht wiederholt.

Bei der ersten Modifikation der ersten Ausführungsform werden die Bitleitungen BL und die Quellenleitungen SL auf die Masse­ spannung VSS vorgeladen, und die Quellenleitung SL wird auf die Stromversorgungsspannung VDD während der Datenlesetätig­ keit getrieben. Mit andern Worten, die Vorladespannung und die Treiberspannung bei der Datenlesetätigkeit sind in der Polari­ tät von jenen der ersten Ausführungsform umgekehrt.

Das Bitleitungsauswahlgatter BCSGb enthält einen Bitleitungs­ vorladetransistor Tb1, der elektrisch zwischen die Massespan­ nung VSS und die Bitleitung BL1 geschaltet ist, und einen Bit­ leitungstreibertransistor Tb2, der elektrisch zwischen den Da­ tenbus und die Bitleitung BL1 geschaltet ist. Sowohl der Bit­ leitungsvorladetransistor Tb1 als auch der Bitleitungstreiber­ transistor Tb2 ist ein N-MOS-Transistor. Der Bitleitungsvorla­ detransistor Tb1 empfängt eine invertierte Spannung der Spal­ tenauswahlleitung CSL1 an seinem Gate. Das Gate des Bitlei­ tungstreibertransistors Tb2 ist mit der Spaltenauswahlleitung CSL1 verbunden.

Da die Bitleitungsauswahlgatter BCSG2b bis BCSGbm der anderen Speicherzellenspalten den gleichen Aufbau aufweisen, wird die detaillierte Beschreibung nicht wiederholt.

Das Quellenleitungsauswahlgatter SCSGb1 enthält einen Quellen­ leitungstreibertransistor Tb3, der elektrisch zwischen die Stromversorgungsspannung VDD und die Quellenleitung SL1 ge­ schaltet ist, und einen Quellenleitungsvorladetransistor Tb4, der elektrisch zwischen die Massespannung VSS und die Quellen­ leitung SL1 geschaltet ist.

Der Sourceleitungstreibertransistor Tb3 ist ein P-MOS-Transi­ stor, und der Quellenleitungsvorladetransistor Tb4 ist ein N- MOS-Transistor. Der Quellenleitungstreibertransistor Tb3 und der Quellenleitungsvorladetransistor Tb4 empfangen eine inver­ tierte Spannung der Spaltenauswahlleitung CSL1 an ihrem jewei­ ligen Gate.

Da die Sourceleitungsauswahlgatter SCSGa2 bis SCSGam der ande­ ren Speicherzellenspalten den gleichen Aufbau aufweisen, wird die detaillierte Beschreibung nicht wiederholt.

Es sei angemerkt, daß hier im folgenden die Bitleitungsaus­ wahlgatter BCSGb1 bis BCSGbm und die Quellenleitungsauswahl­ gatter SCSGb1 bis SCSGbm auch allgemein als Bitleitungsaus­ wahlgatter BCSGb und Quellenleitungsauswahlgatter SCSGb be­ zeichnet werden.

Jedes Bitleitungsauswahlgatter BCSGb verbindet elektrisch eine entsprechende Bitleitung mit der Massespannung VSS, d. h. der Vorladespannung, wenn eine entsprechende Spaltenauswahlleitung CSL inaktiv ist (L-Pegel), es verbindet jedoch elektrisch die entsprechende Bitleitung BL mit dem Datenbus DB, wenn die ent­ sprechende Spaltenauswahlleitung CSL aktiv ist (H-Pegel).

Jedes Quellenleitungsauswahlgatter SCSGb verbindet elektrisch eine entsprechende Quellenleitung SL mit der Massespannung VSS, d. h. der Vorladespannung, wenn eine entsprechende Spal­ tenauswahlleitung CSL inaktiv ist (L-Pegel), sie verbindet je­ doch die entsprechende Quellenleitung mit der Stromversor­ gungsspannung VDD, wenn die entsprechende Spaltenauswahllei­ tung CSL aktiv ist (H-Pegel).

Es wird Bezug genommen auf Fig. 5, die Datenleseschaltung 52r unterscheidet sich von der Datenleseschaltung 51r darin, daß der Vorladetransistor PTa durch einen Vorladetransistor PTb ersetzt ist. Da der Aufbau sonst der gleiche wie der der Da­ tenleseschaltung 51r ist, wird die detaillierte Beschreibung davon nicht wiederholt.

Der Vorladetransistor PTb ist elektrisch zwischen die Masse­ spannung VSS und den Datenbus DB geschaltet und wird gemäß ei­ nem Steuersignal PR ein- und ausgeschaltet. Das Steuersignal PR wird aktiv (H-Pegel) in der Vorladeperiode des Datenbusses DB gemacht. Die Steuersignale PR und /PR weisen verschiedene Signalpegel in dem aktiven Zustand auf, aber sie sind in der gleichen Periode aktiv.

Als Resultat wird in der Vorladeperiode, während der das Steu­ ersignal PR aktiv ist auf dem H-Pegel, der Datenbus DB auf die Massespannung VSS wie die Bitleitungen BL vorgeladen. Bei der Datenlesetätigkeit ist jedoch das Steuersignal PR auf dem L- Pegel inaktiv, so daß der Datenbus DB von der Massespannung VSS getrennt ist.

Hier im folgenden wird die Datenlesetätigkeit der ersten Modi­ fikation der ersten Ausführungsform unter Bezugnahme auf Fig. 7 beschrieben.

Es wird Bezug genommen auf Fig. 7, vor der Zeit t0 ist jede Bitleitung BL und jede Quellenleitung SL auf die Massespannung VSS vorgeladen. Der Datenbus DB ist auf die Massespannung VSS vorgeladen.

Zu der Zeit t0 wird die Datenlesetätigkeit gestartet, und die Lesewortleitung RWL der ausgewählten Zeile wird aktiviert, wo­ durch die Speicherzellen auf der ausgewählten Zeile elektrisch zwischen jede Bitleitung BL und jede Quellenleitung SL ge­ schaltet werden.

Bei der Datenlesetätigkeit wird der Vorladetransistor PTb aus­ geschaltet, so daß der Datenbus DB von der Massespannung VSS getrennt ist.

Die Spaltenauswahlleitung CSLj der ausgewählten Spalte wird selektiv auf den H-Pegel aktiviert. Als Reaktion darauf werden die Bitleitung BLj und die Quellenleitung SLj der ausgewählten Spalte elektrisch mit den Datenbus DB bzw. der Stromversor­ gungsspannung VDD verbunden. Mit andern Worten, nur die Quel­ lenleitung SLj der ausgewählten Spalte wird selektiv auf die Stromversorgungsspannung VDD getrieben.

Wie bei der ersten Ausführungsform kann die Änderungsrate der Spannung auf der Quellenleitung SLj der ausgewählten Spalte mit der Größe des Quellenleitungstreibertransistors Tb3 einge­ stellt werden. Somit wird eine Vorspannung, die an beide Enden des magnetischen Tunnelüberganges MTJ in der ausgewählten Speicherzelle angelegt wird, unterdrückt, wodurch ein Signal­ spielraum der Datenlesetätigkeit sichergestellt werden kann. Der Quellenleitungstreibertransistor Tb3 und der Quellenlei­ tungsvorladetransistor Tb4 sind so ausgelegt, daß sie die gleiche Größe wie der Quellenleitungstreibertransistor Ta3 bzw. der Quellenleitungsvorladetransistor Ta4 aufweisen.

Als Reaktion auf die Aktivierung der Spaltenauswahlleitung CSLj wird ein Strompfad von dem Datenbus DB (auf die Masse­ spannung VSS vorgeladen), dem Bitleitungstreibertransistor Tb2, der Bitleitung BLj, der ausgewählten Speicherzelle und der Quellenleitung SLj (auf die Stromversorgungsspannung VDD getrieben) gebildet, wodurch die Spannung auf dem Datenbus DB mit einer Rate entsprechend dem elektrischen Widerstandswert der ausgewählten Speicherzelle ansteigt.

Folglich wird wie bei der ersten Ausführungsform der Trig­ gerimpuls ϕr aktiviert (H-Pegel) in einer Einpulsform zu einer vorgeschriebenen Zeit t1, so daß die Datenleseschaltung 52r die Spannung auf dem Datenbus DB erfaßt und die Differenz zwi­ schen der erfaßten Spannung und der Referenzspannung VREF ver­ stärkt wird zum Erzeugen von Lesedaten DOUT.

Die Bitleitungen BL und die Quellenleitungen SL der nichtaus­ gewählten Spalten werden auf der Vorladespannung gehalten. Dieses kann einen unnötigen Lade/Entladestrom daran hindern, durch die Bitleitungen BL der nichtausgewählten Spalten zu fließen, wodurch eine Verringerung des Leistungsverbrauches wie bei der ersten Ausführungsform ermöglicht wird.

Bei der ersten Modifikation der ersten Ausführungsform wird die Vorladespannung auf die Massespannung VSS gesetzt. Folg­ lich kann der Betrag des Ladestromes, der zum Vorladen der Bitleitung BL und der Quellenleitung SL verbraucht wird, wei­ ter verringert werden. Als Resultat kann eine weitere Verrin­ gerung des Leistungsverbrauches im Vergleich mit der ersten Ausführungsform realisiert werden.

Zweite Modifikation der ersten Ausführungsform

Es wird Bezug genommen auf Fig. 8, bei dem Aufbau der zweiten Modifikation der ersten Ausführungsform sind eine Blind-Spei­ cherzelle DMC zum Erzeugen einer Referenzspannung VREF, eine Blind-Bitleitung DBL, eine Blind-Quellenleitung DSL, ein Blind-Bitleitungsauswahlgatter BCSGb und ein Blind-Quellenlei­ tungsauswahlgatter SCSGbd entsprechend der Blind-Speicherzelle zu dem Aufbau der ersten Modifikation der ersten Ausführungs­ form hinzugefügt, die in Fig. 5 gezeigt wurden.

Zusätzlich ist ein Datenbus /DB zum Übertragen der Referenz­ spannung VREF so vorgesehen, daß ein Datenbuspaar DBP mit dem Datenbus DB gebildet wird. Die Datenleseschaltung 52r wird durch eine Datenleseschaltung 53r ersetzt. Da der Aufbau sonst der gleiche ist wie bei der ersten Ausführungsform, wird die detaillierte Beschreibung davon nicht wiederholt.

Die Blind-Speicherzelle DMC enthält einen Blind-Widerstand MTJd und einen Blind-Zugriffstransistor ATRd, die in Reihe zwischen der Blind-Bitleitung DBL und der Blind-Quellenleitung DSL geschaltet sind. Der Blind-Widerstand MTJd weist einen elektrischen Widerstandswert Rd entsprechend einem Mittelwert zwischen den elektrischen Widerstandswerten R1 und R2 der Speicherzelle MC auf. Die Speicherzelle MC weist den elektri­ schen Widerstandswert R1 auf, wenn H-Pegeldaten darin gespei­ chert sind, und sie weisen den elektrischen Widerstandswert R2 auf, wenn L-Pegeldaten darin gespeichert sind. Da die Strom­ versorgungsspannung VDD an das Gate des Blind-Zugriffstransi­ stors ATRd angelegt wird, ist der Blind-Widerstand MTJd elek­ trisch zwischen die Blind-Bitleitung DBL und die Blind-Quel­ lenleitung DSL geschaltet.

Bei der Datenlesetätigkeit ist eine Blind-Auswahlleitung CSLd immer aktiv gemacht (H-Pegel), unabhängig von dem Spaltenaus­ wahlresultat.

Das Blind-Bitleitungsauswahlgatter BCSGd enthält einen Transi­ storschalter, der elektrisch zwischen die Massespannung VSS und die Blind-Bitleitung DBL geschaltet ist und als Reaktion auf eine invertierte Spannung der Blind-Auswahlleitung CSLd ein- und ausgeschaltet wird. Folglich lädt das Blind-Bitlei­ tungsauswahlgatter BCSGd die Blind-Bitleitung DBL auf die Ma­ ssespannung VSS vor vor der Datenlesetätigkeit, bei der die Blind-Auswahlleitung CSLd inaktiv (L-Pegel) gemacht ist, und sie trennt die Blind-Bitleitung DBL von der Massespannung VSS bei der Datenlesetätigkeit, bei der die Blind-Auswahlleitung CSLd aktiv gemacht ist (H-Pegel). Die Blind-Bitleitung DBL ist elektrisch mit dem Datenbus /DB verbunden.

Das Blind-Quellenleitungsauswahlgatter SCSGbd mit dem gleichen Aufbau wie das Quellenleitungsauswahlgatter SCSGb lädt die Blind-Quellenleitung DSL auf die Massespannung VSS vor der Da­ tenlesetätigkeit auf und treibt die Blind-Quellenleitung DSL auf die Stromversorgungsspannung VDD bei der Datenlesetätig­ keit. Mit andern Worten, die Spannung auf der Blind-Quellen­ leitung DSL wird auf die gleiche Weise wie die der Quellenlei­ tung SL der ausgewählten Spalte gesetzt.

Mit solch einem Aufbau sind die Blind-Bitleitung DBL und der Datenbus /DB mit der Blind-Speicherzelle DMC verbunden, und der Datenbus DB ist mit der ausgewählten Speicherzelle in der Datenlesetätigkeit verbunden.

Es wird Bezug genommen auf Fig. 9, die Datenleseschaltung 53r unterscheidet sich von der Datenleseschaltung 52r darin, daß die Datenleseschaltung 53r weiter einen Vorladetransistor PTc und ein Übertragungsgatter TGc aufweist, beide entsprechend dem Datenbus /DB. Da der Aufbau sonst der gleiche wie der der Datenleseschaltung 51r ist, wird die detaillierte Beschreibung davon nicht wiederholt.

Der Vorladetransistor PTc ist elektrisch zwischen die Masse­ spannung VSS und den Datenbus /DB geschaltet und wird als Re­ aktion auf das Steuersignal PR wie der Vorladetransistor PTb ein- und ausgeschaltet. Folglich werden die Datenbusse DB und /DB auf die Massespannung VSS vor der Datenlesetätigkeit vor­ geladen. Bei der Datenlesetätigkeit sind die Datenbusse DB und /DB von der Massespannung VSS getrennt.

Das Übertragungsgatter TGc ist zwischen den Datenbus /DB und einen Eingangsknoten des Differentialverstärkers 57 geschaltet und ist als Reaktion auf einen Triggerimpuls ϕr wie das Über­ tragungsgatter TGa tätig. Folglich verbinden in der aktiven Periode des Triggerimpulses ϕr die Übertragungsgatter TGa und TGc elektrisch die Datenbusse DB und /DB mit den Eingangskno­ ten des Differentialverstärkers 57.

Der Differentialverstärker 57 erzeugt Lesedaten DOUT gemäß der Spannungsdifferenz zwischen den Datenbussen DB und /DB.

Hier im folgenden wird die Datenlesetätigkeit der zweiten Mo­ difikation der ersten Ausführungsform unter Bezugnahme auf Fig. 10 beschrieben.

Es wird Bezug genommen auf Fig. 10, die entsprechenden Span­ nungen auf der Blind-Auswahlleitung CSLd und der Blind-Quel­ lenleitung DSL werden auf die gleiche Weise wie jene der Spal­ tenauswahlleitung CSLj und der Quellenleitung SLj der ausge­ wählten Spannung gesetzt.

Zusätzlich zu dem Zeitablaufdiagramm von Fig. 4 zeigt Fig. 10 die Spannungswellenformen der Blind-Bitleitung DBL und des Datenbusses /DB.

Die Blind-Bitleitung DBL und der Datenbus /DB sind elektrisch durch die Blind-Speicherzelle DMC mit der Blind-Quellenleitung DSL verbunden, die auf die Stromversorgungsspannung VDD ge­ trieben ist. Die Spannung auf der Blind-Bitleitung DBL und dem Datenbus /DB ändert sich mit einer Rate entsprechend des mitt­ leren elektrischen Widerstandswertes Rd des Blind-Widerstandes MTJd. Mit andern Worten, die Spannung auf dem Datenbus /DB än­ dert sich mit einer mittleren Rate der entsprechenden Span­ nungsänderungsraten auf dem Datenbus /DB, wenn die Speicherda­ ten auf einem H-Pegel bzw. auf einem L-Pegel sind.

Folglich wird bei der ersten Modifikation der ersten Ausfüh­ rungsform ein Triggerimpuls ϕr aktiviert (H-Pegel) in einer Einmalpulsform zu einer vorbestimmten Zeit t1, so daß die Da­ tenleseschaltung 53r die Spannungsdifferenz zwischen den Da­ tenbussen DB und /DB erfaßt und verstärkt zum Erzeugen der Le­ sedaten DOUT.

Es sei angemerkt, damit genau die Referenzspannung VREF unter Benutzung der Blind-Speicherzelle DMC erzeugt wird, müssen die Datenbusse DB, /DB, die Bitleitungen BL und die Blind-Bitlei­ tung DBL so ausgelegt sein, daß ein erster und ein zweiter Strompfad, der zwischen der Datenleseschaltung 53r und der Ma­ ssespannung VSS gebildet sind, d. h. ein erster und ein zweiter Pfad, der entsprechend die ausgewählte Speicherzelle bzw. die Blind-Speicherzelle DMC enthält, den gleichen elektrischen Wi­ derstandswert aufweisen. Zum Beispiel kann der Widerstandswert pro Einheitslänge der Verdrahtung in Hinblick auf die obigen Bedingungen ausgelegt werden.

Die Referenzspannung VREF zum Vergleich wird somit unter Be­ nutzung der Blind-Speicherzelle erzeugt. Daher kann die Daten­ lesetätigkeit genau innerhalb eines Spielraumes des Spannungs­ erfassungszeitpunktes der Datenleseschaltung 53r durchgeführt werden, d. h. dem Aktivierungszeitpunkt des Triggerimpulses ϕr. Mit andern Worten, ein Lesebetriebsspielraum kann sicherge­ stellt werden, selbst wenn der Spannungserfassungszeitpunkt der Datenleseschaltung 53r variiert.

Dritte Modifikation der ersten Ausführungsform

Die Anordnung der Blind-Speicherzellen in der offenen Bitlei­ tungsstruktur ist in der dritten Modifikation der dritten Aus­ führungsform gezeigt.

Es wird Bezug genommen auf Fig. 11, bei dem Aufbau der drit­ ten Modifikation der ersten Ausführungsform ist das Speicher­ feld 10 in zwei Speichermatten (Speicheruntergebiete) MTa und MTb in der Zeilenrichtung unterteilt. Jede Speichermatte MTa, MTb, Lesewortleitungen RWL und Schreibwortleitungen WWL sind entsprechend den Speicherzellenzeilen vorgesehen, und Bitlei­ tungen BL und Quellenleitungen SL sind entsprechend den Spei­ cherzellenspalten vorgesehen.

In jeder Speichermatte MTa, MTb sind m Bitleitungen gemäß der sogenannten offenen Bitleitungsstruktur vorgesehen. In Fig. 11 sind die Bitleitungen und die Quellenleitungen einer Spei­ chermatte MTa mit BL1 bis BLm und SL1 bis SLm bezeichnet, wäh­ rend die Bitleitungen und die Quellenleitungen in der anderen Speichermatte MTb mit /BL1 bis /BLm und /SL1 bis /SLm bezeich­ net sind. In jeder Speicherzellenzeile sind Speicherzellen MC zwischen jeder Bitleitung BL und jeder Quellenleitung SL vor­ gesehen. Die Bitleitungen /BL1 bis /BLm und die Quellenleitun­ gen /SL1 bis /SLm werden auch als Bitleitungen /BL und Quel­ lenleitungen /SL bezeichnet.

Bitleitungsauswahlgatter BCSGb1a bis BCSGbma sind entsprechend zu den entsprechenden Bitleitungen BL1 bis BLm der Speicher­ matte MTa vorgesehen. Ähnlich sind Bitleitungsauswahlgatter BCSGb1b bis BCSGbmb entsprechend für die entsprechenden Bit­ leitungen /BL1 bis /BLm der Speichermatte MTb vorgesehen.

Jedes Bitleitungsauswahlgatter BCSGb1a bis BCSGbma mit dem gleichen Aufbau wie der des Bitleitungsauswahlgatters BCSGb lädt eine entsprechende Bitleitung BL auf die Massespannung VSS vor der Datenlesetätigkeit auf und verbindet elektrisch die entsprechende Bitleitung BL mit dem Datenbus DB, wenn eine entsprechende Speicherzellenspalte für die Datenlesetätigkeit ausgewählt ist.

Jedes Bitleitungsauswahlgatter BCSGb1b bis BCSGbmb mit dem gleichen Aufbau wie der des Bitleitungsauswahlgatters BCSGb lädt eine entsprechende Bitleitung /BL auf die Massespannung VSS vor der Datenlesetätigkeit auf und verbindet elektrisch die entsprechende Bitleitung /BL mit dem Datenbus /DB, wenn eine entsprechende Speicherzellenspalte für die Datenlesetä­ tigkeit ausgewählt ist.

Quellenleitungsauswahlgatter SCSGb1a bis SCSGbma sind entspre­ chend für die entsprechenden Quellenleitungen SL1 bis SLm der Speichermatte MTa vorgesehen. Ähnlich sind Quellenleitungsaus­ wahlgatter SCSGb1b bis SCSGbmb entsprechend für die entspre­ chende Quellenleitungen /SL1 bis /SLm der Speichermatte MTb vorgesehen.

Jedes Quellenleitungsauswahlgatter SCSGb1a bis SCSGbma, SCSGb1b bis SCSGbmb mit dem gleichen Aufbau wie der des Quel­ lenleitungsauswahlgatters SCSGb lädt eine entsprechende Quel­ lenleitung SL oder /SL auf die Massespannung VSS vor der Lade­ tätigkeit auf und treibt die entsprechende Quellenleitung SL oder /SL auf die Stromversorgungsspannung VDD, wenn eine ent­ sprechende Speicherzellenspalte für die Datenlesetätigkeit ausgewählt ist.

Die Datenleseschaltung 53r mit dem gleichen Aufbau wie Fig. 9 liest und verstärkt die Vorladedatenspannungen auf den Daten­ bussen DB und /DB, die ein Datenbuspaar DBP bilden.

In jeder Speichermatte MTa, MTb ist eine Mehrzahl von Blind- Speicherzellen DMC in einer einzelnen Blind-Zeile angeordnet. Eine Mehrzahl von Blind-Speicherzellen DMC in der Speichermat­ te MTa ist zwischen den Bitleitungen BL1 bis BLm und den Quel­ lenleitungen SL1 bis SLm vorgesehen. Mit andern Worten, eine Mehrzahl von Speicherzellen MC und Blind-Speicherzellen DMC auf der gleichen Speicherzellenspalte sind effektiv so ange­ ordnet, daß sie eine entsprechende Bitleitung BL, Quellenlei­ tung SL, Bitleitungsauswahlgatter BCSGb und Quellenleitungs­ auswahlgatter SCSGb gemeinsam aufweisen.

Ähnlich ist eine Mehrzahl von Blind-Speicherzellen DMC in der Speichermatte MTb zwischen den Bitleitungen /BL1 bis /BLm und den Quellenleitungen /SL1 bis /SLm vorgesehen. Mit andern Wor­ ten, eine Mehrzahl von Speicherzellen MC und Blind-Speicher­ zellen DMC auf der gleichen Speicherzellenspalte sind so ange­ ordnet, daß sie eine entsprechende Bitleitung /BL, Quellenlei­ tung /SL, Bitleitungsauswahlgatter BCSGb und Quellenleitungs­ auswahlgatter SCSGb gemeinsam aufweisen.

In der Speichermatte MTa sind Lesewortleitungen RWL1a, RWL2a, und Schreibwortleitungen WWL1a, WWL2a, . . . entsprechend den entsprechenden Speicherzellenzeilen vorgesehen. Eine Blind-Lesewortleitung DRWLa und eine Blind-Schreibwortleitung DWWLa sind ebenfalls entsprechend der Blind-Zeile vorgesehen. Es sei angemerkt, daß, obwohl die Magnetdatenschreibtätigkeit nicht notwendig für die Blind-Speicherzelle DMC ist, ist es wünschenswert, die Blind-Schreibwortleitung DWWLa zum Sicher­ stellen der Kontinuität der Form mit dem Speicherzellenbereich vorzusehen.

Ähnlich sind in der Speichermatte MCb Lesewortleitungen RWL1b, RWL2b, . . . und Schreibwortleitungen WWL1b, WWL2b, . . . entspre­ chend den entsprechenden Speicherzellenzeilen vorgesehen. Eine Blind-Lesewortleitung DRWLb und eine Blind-Schreibwortleitung DWWLb sind ebenfalls entsprechend der Blind-Zeile vorgesehen.

Hier im folgenden wird die Datenlesetätigkeit für die dritte Modifikation der ersten Ausführungsform unter Bezugnahme auf Fig. 12 beschrieben.

Es wird Bezug genommen auf Fig. 12, die Blind-Lesewortleitung DRWLa, DRWLb wird in einem nichtausgewählten Speicherblock ak­ tiviert, der keine zu lesende ausgewählte Speicherzelle ent­ hält. In dem ausgewählten Speicherblock, der die ausgewählte Speicherzelle enthält, wird eine Lesewortleitung RWL gemäß dem Zeilenauswahlresultat aktiviert.

Wenn zum Beispiel die ausgewählte Speicherzelle auf der iten Zeile (wobei i eine natürliche Zahl ist) der Speichermatte MTa angeordnet ist, wird die Lesewortleitung RWLia aktiviert (H- Pegel), und die Blind-Lesewortleitung DRWLa wird inaktiv (L- Pegel) in der ausgewählten Speichermatte MTa gehalten. In der nichtausgewählten Speichermatte MTb wird die Blind-Lesewort­ leitung DRWLb aktiviert, wohingegen jede Lesewortleitung RWL1 82633 00070 552 001000280000000200012000285918252200040 0002010220897 00004 82514b bis RWLnb inaktiv gehalten wird (L-Pegel).

Wenn dagegen die ausgewählte Speicherzelle auf der iten Zeile (wobei i eine natürliche Zahl ist) der Speichermatte MTb ange­ ordnet ist, wird die Lesewortleitung RWLib aktiviert (H-Pe­ gel), und die Blind-Lesewortleitung DRWLb wird inaktiv (L- Pegel) in der ausgewählten Speichermatte MTb gehalten. In der nichtausgewählten Speichermatte MTa wird die Blind-Lesewort­ leitung DRWLa aktiviert, wohingegen jede Lesewortleitung RWL1a bis RWLna inaktiv gehalten wird (L-Pegel).

Als Resultat werden die Speicherzellen MC elektrisch zwischen die Bitleitungen und die Quellenleitungen in der ausgewählten Speichermatte geschaltet, wohingegen die Blind-Speicherzellen DMC elektrisch zwischen die Bitleitungen und die Quellenlei­ tungen in der nichtausgewählten Speichermatte geschaltet wer­ den.

Unter den Bitleitungen BL, /BL und den Quellenleitungen SL, /SL, die auf die Massespannung VSS vorgeladen worden sind, werden die Bitleitungen BLj und /BLj der ausgewählten Spalte entsprechend mit den Datenbussen DB und /DB verbunden, und die Quellenleitungen SLj und /SLj der ausgewählten Spalte werden auf die Stromversorgungsspannung VDD getrieben.

Fig. 12 zeigt die Spannungswellenformen des Falles, bei dem die Speichermatte MTa ausgewählt ist, d. h. die ausgewählte Speicherzelle ist mit der Bitleitung BLj und den Datenbus DB verbunden, während die Blind-Speicherzelle DMC mit der Bitlei­ tung /BLj und dem Datenbus /DB verbunden ist.

Da die Spannungen auf den Bitleitungen BLj, /BLj und den Quel­ lenleitungen SLj, /SLj der ausgewählten Spalte als auch die Spannungen auf den Datenbussen DB, /DB auf die gleiche Weise wie die von Fig. 10 sich ändern, wird die detaillierte Be­ schreibung davon nicht wiederholt.

Somit kann wie bei der zweiten Modifikation der ersten Ausfüh­ rungsform ein Lesebetriebsspielraum sichergestellt werden, selbst wenn der Spannungsabtastzeitpunkt der Datenleseschal­ tung 53r, d. h. der Aktivierungszeitpunkt des Triggerimpulses ϕr variiert.

Weiterhin sind die Blind-Bitleitungen DBL, die Blind-Quellen­ leitung DSL und ihre entsprechenden Auswahlgatter exklusiv für die Blind-Speicherzellen nicht notwendig, was eine Verkleine­ rung der Vorrichtungsgröße ermöglicht, im Vergleich mit dem Aufbau der zweiten Modifikation der ersten Ausführungsform.

Wenn gegeben ist, daß die Bitleitungen BL, /BL, die Quellen­ leitungen SL, /SL und die Datenbusse DB, /DB, die in Paaren in den Speichermatten MTa, MTb gebildet sind, mit dem gleichen Material, der gleichen Querschnittsform, der gleichen Quer­ schnittsfläche und so weiter so ausgelegt sind, daß sie den gleichen elektrischen Widerstandswert pro Einheitslänge auf­ weisen, haben ein erster und ein zweiter Strompfad, die zwi­ schen der Datenleseschaltung 53r und der Massespannung VSS ge­ bildet sind, d. h. erster und zweiter Strompfad bezüglich der ausgewählten Speicherzelle und der Blind-Speicherzelle, alle den gleichen elektrischen Widerstandswert ohne besondere Über­ legungen. Dieses ermöglicht eine genaue Erzeugung der Refe­ renzspannung VREF.

Vierte Modifikation der ersten Ausführungsform

Die Anordnung der Blind-Speicherzellen in der gefalteten Bit­ leitungsstruktur ist in der vierten Modifikation der ersten Ausführungsform gezeigt.

Es wird Bezug genommen auf Fig. 13, bei dem Aufbau der vier­ ten Modifikation der ersten Ausführungsform sind Bitleitungs­ paare BLP und Quellenleitungen SL entsprechend für die ent­ sprechenden Speicherzellenspalten vorgesehen. Jedes Bitlei­ tungspaar BLP ist aus komplementären Bitleitungen BL und /BL gebildet.

Fig. 13 zeigt beispielsweise ein Bitleitungspaar BLP1 von Bitleitungen BL1 und /BL1 und eine Quellenleitung SL1 der er­ sten Speicherzellenspalte.

Bitleitungsauswahlgatter BCSGb1 und /BCSGb1 sind entsprechend zu den Bitleitungen BL1 und /BL1 vorgesehen. Das Bitleitungs­ auswahlgatter BCSGb1 mit dem gleichen Aufbau wie der des Bit­ leitungsauswahlgatters BCSGb lädt die Bitleitung BL1 auf die Massespannung VSS vor der Datenlesetätigkeit auf und verbindet elektrisch die Bitleitung BL1 mit dem Datenbus DB, wenn die entsprechende Speicherzellenspalte für die Datenlesetätigkeit ausgewählt ist.

Das Bitleitungsauswahlgatter /BCSGb1 mit dem gleichen Aufbau wie der des Bitleitungsauswahlgatters BCSGb lädt die Bitlei­ tung /BL1 auf die Massespannung VSS vor der Datenlesetätigkeit auf und verbindet elektrisch die Bitleitung /BL1 mit dem Da­ tenbus /DB, wenn die entsprechenden Speicherzellenspalte für die Datenlesetätigkeit ausgewählt ist.

Ein Quellenleitungsauswahlgatter SCSGb1 ist entsprechend der Quellenleitung SL1 vorgesehen. Das Quellenleitungsauswahlgat­ ter SCSGb1 mit dem gleichen Aufbau wie der des Quellenlei­ tungsauswahlgatters SCSGb lädt die Quellenleitung SL1 auf die Massespannung VSS vor der Datenlesetätigkeit auf und treibt die Quellenleitung SSL1 auf die Stromversorgungsspannung VDD, wenn die entsprechende Speicherzellenspalte für die Datenlese­ tätigkeit ausgewählt ist.

Bitleitungspaare, Bitleitungsauswahlgatter entsprechend den komplementären Bitleitungen eines jeden Bitleitungspaares, Quellenleitungen und Quellenleitungsauswahlgatter sind ähnlich in den folgenden Speicherzellenspalten vorgesehen.

Die Datenleseschaltung 53r mit dem Aufbau von Fig. 9 erfaßt und verstärkt die Vorladung und Datenspannungen auf den Daten­ bussen DB und /DB, die ein Datenbuspaar DBP bilden.

Lesewortleitungen RWL1, RWL2, . . . und Schreibwortleitungen WWL1, WWL2, . . . sind entsprechend den Speicherzellenzeilen vorgesehen. Die Speicherzellen MC auf jeder Spalte sind ab­ wechselnd mit den Bitleitungen BL und /BL und der Quellenlei­ tung SL verbunden. Zum Beispiel bezüglich den Speicherzellen MC auf der ersten Spalte, die Speicherzelle MC auf der ersten Zeile ist zwischen der Bitleitung BL1 und der Quellenleitung SL vorgesehen, und die Speicherzelle MC auf der zweiten Zeile ist zwischen der Bitleitung /BL1 und der Quellenleitung SL1 vorgesehen. Ähnlich sind die Speicherzellen MC auf jeder unge­ raden Zeile zwischen den Bitleitungen BL und den Quellenlei­ tungen SL vorgesehen, und die Speicherzellen MC auf jeder ge­ raden Zeile sind zwischen den Bitleitungen /BL und den Quel­ lenleitungen SL vorgesehen.

Wenn somit eine Lesewortleitung RWL selektiv gemäß dem Zeilen­ auswahlresultat aktiviert wird, wird die Speicherzelle MC zwi­ schen die Bitleitung BL und die Quellenleitung SL oder zwi­ schen die Bitleitung /BL und die Quellenleitung SL in jeder Speicherzellenspalte geschaltet.

Blind-Speicherzellen DMC sind in zwei Blind-Zeilen angeordnet. Blind-Lesewortleitungen DRWL0, DRWL1 und Blind-Schreibwortlei­ tungen DWWL0, DWWL1 sind entsprechend für die Blind-Zeilen vorgesehen. Wie zuvor beschrieben wurde, sind die Blind- Schreibwortleitungen DWWL0, DWWL1 in Hinblick auf die Konti­ nuität der Form mit dem Speicherzellenbereich vorgesehen.

In jeder Speicherzellenspalte sind die Blind-Speicherzellen DMC zwischen den Bitleitungen BL, /BL und der Quellenleitung SL vorgesehen. Mit andern Worten, eine Mehrzahl von Speicher­ zellen MC und eine Mehrzahl von Blind-Speicherzellen DMC auf der gleichen Speicherzellenspalte sind effektiv so angeordnet, daß sie die entsprechende Bitleitung BL, /BL, Quellenleitung SL, Bitleitungsauswahlgatter BCSGb, /BCSGb und Quellenlei­ tungsauswahlgatter SCSGb gemeinsam miteinander teilen.

Hierin wird die Datenlesetätigkeit der vierten Modifikation der ersten Ausführungsform unter Bezugnahme auf Fig. 14 be­ schrieben.

Es wird Bezug genommen auf Fig. 14, die Blind-Lesewortleitung DRWL0, DRWL1 wird selektiv so aktiviert, daß sie entweder die Bitleitung BL oder /BL eines jeden Bitleitungspaares, d. h. die Bitleitung, die nicht mit der Speicherzelle MC verbunden ist, mit der Blind-Speicherzelle DMC verbindet.

Genauer, die Blind-Lesewortleitung DRWL1 wird aktiviert, wenn eine ungerade Zeile ausgewählt wird, wohingegen die Blind- Lesewortleitung DRWL0 aktiviert wird, wenn eine gerade Zeile ausgewählt ist. Als Resultat wird in jeder Speicherzellenspal­ te eine der Speicherzellen MC und der Blind-Speicherzelle DMC zwischen die Bitleitung BL und die Quellenleitung SL geschal­ tet, und die andere wird zwischen die Bitleitung /BL und die Quellenleitung SL geschaltet.

In Fig. 14 wird beispielsweise angenommen, daß die ite Zeile (worin i eine ungerade Zahl ist) ausgewählt ist. In diesem Fall ist in jeder Speicherzellenspalte die Speicherzelle MC elektrisch zwischen die Bitleitung BL und die Quellenleitung SL geschaltet, während die Blind-Speicherzelle DMC elektrisch zwischen die Bitleitung /BL und die Quellenleitung SL geschal­ tet ist.

Aus den Bitleitungen BL, /BL und den Quellenleitungen SL, die auf die Massespannung VSS vorgeladen sind, werden die Bitlei­ tungen BLj und /BLj der ausgewählten Spalte entsprechend mit den Datenbussen DB und /DB verbunden, und die Quellenleitung SLj der ausgewählten Spalte wird auf die Stromversorgungsspan­ nung VDD getrieben.

Da die Spannungen auf den Bitleitungen BLj, /BLj und die Quel­ lenleitungen SLj, /SLj der ausgewählten Spalte als auch die Spannungen auf den Datenbussen DB, /DB sich auf die Weise wie die von Fig. 10 und 12 ändern, wird die detaillierte Be­ schreibung davon nicht wiederholt.

Folglich kann wie bei der dritten Modifikation der ersten Aus­ führungsform ein Lesebetriebsspielraum sichergestellt werden, selbst wenn der Spannungserfassungszeitpunkt der Datenlese­ schaltung 53r variiert. Auch die Speicherzellen MC und die Blind-Speicherzellen DMC teilen die Quellenleitungen, die Bit­ leitungspaare und ihre entsprechenden Auswahlgatter, wodurch die Vorrichtungsgröße verringert werden kann. Weiter können ein erster und ein zweiter Strompfad, die zwischen der Daten­ leseschaltung 53r und der Massespannung VSS gebildet sind, d. h. der erste und der zweite Strompfad, der die ausgewählte Speicherzelle bzw. die Blind-Speicherzelle DMC enthält, leicht mit dem gleichen elektrischen Widerstandswert hergestellt wer­ den, ohne daß spezielle Überlegungen notwendig sind, wodurch eine genaue Erzeugung der Referenzspannung VREF ermöglicht wird.

Weiterhin kann bei dem Aufbau der vierten Modifikation der er­ sten Ausführungsform die Datenlesetätigkeit auf der Grundlage der gefalteten Bitleitungsstruktur durchgeführt werden, wo­ durch der Widerstand der Bitleitungspaare BLP und des Daten­ buspaares DBP gegen elektrisches Rauschen verbessert wird.

Zweite Ausführungsform

Der Aufbau zum Liefern eines Datenschreibstromes so, daß die Datenschreibtätigkeit in die Speicherzelle stabilisiert wird, wird bei der zweiten Ausführungsform beschrieben.

Es wird Bezug genommen auf Fig. 15, bei der zweiten Ausfüh­ rungsform weisen die Speicherzellen MC, die Lesewortleitungen RWL, die Bitleitungspaare BLP, die Quellenleitungen SL und ähnliches in dem Speicherfeld 10 und die mit der Datenlesetä­ tigkeit verknüpften Schaltungen den gleichen Aufbau wie jenen von Fig. 13 auf. Daher wird die detaillierte Beschreibung da­ von nicht wiederholt.

Fig. 15 zeigt zusätzlich eine Wortleitungsstromsteuerschal­ tung 40 zum Liefern eines Datenschreibstromes und eine Daten­ schreibschaltung 51w. Bitleitungsverbindungstransistoren 62 sind entsprechend für die Bitleitungspaare vorgesehen. Die Bitleitungsverbindungstransistoren 62 sind in dem Bereich vor­ gesehen, der gegenüber den Bitleitungsauswahlgattern BCGSb und den Quellenleitungsauswahlgattern SCSGb angeordnet ist, wobei das Speicherfeld 10 dazwischen vorgesehen ist. Fig. 15 zeigt beispielhaft eine Bitleitungsverbindungstransistor 62-1 ent­ sprechend den Bitleitungspaar BLP1.

Bei der Datenschreibtätigkeit verbindet der Bitleitungsverbin­ dungstransistor 62 elektrisch komplementäre Bitleitungen eines entsprechenden Bitleitungspaares an einem Ende miteinander. Zum Beispiel verbindet der Bitleitungsverbindungstransistor 62-1 elektrisch die Bitleitungen BL1 und /BL1 als Reaktion auf ein Steuersignal WE, das auf den H-Pegel bei der Datenschreib­ tätigkeit aktiviert wird.

Die Wortleitungsstromsteuerschaltung 40 verbindet jede Schreibwortleitung WWL mit der Massespannung VSS in dem Be­ reich, der gegenüber dem Wortleitungstreiber 30 angeordnet ist, wobei das Speicherfeld 10 dazwischen vorgesehen ist. Der Wortleitungstreiber 30 verbindet elektrisch die Schreibwort­ leitung WWL der ausgewählten Zeile mit der Stromversorgungs­ spannung VDD gemäß dem Zeilenauswahlresultat, wodurch diese Schreibwortleitung WWL aktiviert wird. Ein Datenschreibstrom Ip kann in der Richtung von dem Wortleitungstreiber 30 zu der Wortleitungsstromsteuerschaltung 40 als Reaktion auf die Akti­ vierung der Schreibwortleitung WWL durch den Wortleitungstrei­ ber 30 geliefert werden.

Es wird Bezug genommen auf Fig. 16, die Datenschreibschaltung 51w ist als Reaktion auf das Steuersignal WE tätig. Die Daten­ schreibschaltung 51w enthält einen P-MOS-Transistor 151 zum Liefern eines Konstantstromes an einen internen Knoten Nw0 und einen P-MOS-Transistor 152 und eine Stromquelle 153, die eine Stromspiegelschaltung zum Steuern eines Stromes bilden, der durch den Transistor 151 geht.

Die Datenschreibschaltung 51w enthält weiter Inverter 154, 155 und 156, die mit einem Betriebsstrom tätig sind, der von dem internen Knoten Nw0 geliefert wird. Der Inverter 154 inver­ tiert den Spannungspegel der Schreibdaten DIN zum Übertragen auf den Datenbus DB. Der Inverter 155 invertiert den Span­ nungspegel der Schreibdaten DIN zum Übertragen zu dem Ein­ gangsknoten des Inverters 156. Der Inverter 156 invertiert die Ausgabe des Inverters 154 zum Übertragen auf den Datenbus /DB.

Somit setzt die Datenschreibschaltung 51w die Spannung auf den Datenbus DB auf eine der Stromversorgungsspannung VDD und der Massespannung VSS und die Spannung auf den Datenbus /DB auf die andere gemäß dem Spannungspegel der Schreibdaten DIN.

Es wird wieder Bezug genommen auf Fig. 15, die Spaltenaus­ wahlleitung CSL der ausgewählten Spalte wird auf den H-Pegel auch bei der Datenschreibtätigkeit aktiviert. Als Reaktion darauf werden die Bitleitungen BL und /BL der ausgewählten Spalte elektrisch mit den Datenbussen DB bzw. /DB verbunden, die entsprechend auf die Spannungen gesetzt sind, die dem Schreibdatenpegel DIN entspricht, durch die Datenschreibschal­ tung 51w.

Wie zuvor beschrieben wurde, sind in jeder Speicherzellenspal­ te die Bitleitungen BL und /BL miteinander an ihrem entspre­ chenden einen Ende durch einen entsprechenden Bitleitungsver­ bindungstransistor 62 verbunden. Folglich wird in der ausge­ wählten Spalte ein hin- und hergehender Strompfad aus der Da­ tenschreibschaltung 51w, dem Datenbus DB (/DB), dem Bitlei­ tungsauswahlgatter BCSGb (/BCSGb), der Bitleitung /BL (BL), dem Bitleitungsverbindungstransistor 62, der Bitleitung BL (/BL), dem Bitleitungsauswahlgatter /BCSGb (BCSGb), dem Daten­ bus /DB (DB) und der Datenschreibschaltung 51w als Reaktion auf die Aktivierung (H-Pegel) einer entsprechenden Spaltenaus­ wahlleitung CSL gebildet. Somit kann ein Datenschreibstrom ±Iw durch den hin- und hergehenden Strompfad in der Richtung ent­ sprechend dem Schreibdatenpegel DIN geliefert werden.

Die Wortleitung 30 aktiviert selektiv eine Lesewortleitung RWL oder eine Schreibwortleitung WWL als Reaktion auf einen inter­ nen Takt CLK gemäß dem Zeilenauswahlresultat. Der Spaltendeko­ der 25 aktiviert selektiv eine Spaltenauswahlleitung CSL als Reaktion auf einen Spaltenauswahltakt /CS gemäß dem Spalten­ auswahlresultat.

Es wird Bezug genommen auf Fig. 17, eine Spaltenauswahltak­ terzeugerschaltung 200 enthält eine Verzögerungsstufe 202 mit einer Mehrzahl von Invertern und Logikgatter 203, 204.

Die Verzögerungsstufe 202 verzögert den internen Takt CLK um eine vorbestimmte Verzögerungszeit ΔTW. Das Logikgatter 203 gibt das OR-Logikbetriebsresultat des internen Taktes, der in der Verzögerungsstufe 202 verzögert ist, und des Steuersigna­ les /WE aus. Das Steuersignal /WE wird aktiv (L-Pegel) bei der Datenschreibtätigkeit gemacht und inaktiv (H-Pegel) bei der Startlesetätigkeit. Das Logikgatter 204 gibt das NAND-Logikbe­ triebsresultat der Ausgabe des Logikgatters 203 und des inter­ nen Taktes CLK als ein Spaltenauswahltakt /CS aus.

Es wird Bezug genommen auf Fig. 18, bei der Datenlesetätig­ keit wird das Steuersignal /WE auf den H-Pegel gesetzt, und daher gibt das Logikgatter 203 immer den H-Pegel aus. Somit entspricht der Spaltenauswahltakt /CS einem invertierten Si­ gnal des internen Taktes CLK. Folglich sind der interne Takt CLK und der Spaltenauswahltakt /CS zu dem gleichen Zeitpunkt aktiviert.

Bei der Datenschreibtätigkeit wird das Steuersignal /WE auf den L-Pegel gesetzt, und daher gibt das Logikgatter 203 den in der Verzögerungsstufe 202 verzögerten internen Takt aus. Als Resultat wird der Spaltenauswahltakt /CS zu einem Zeitpunkt aktiviert, der um die Verzögerungszeit MW der Verzögerungs­ stufe 202 in Bezug auf den Aktivierungszeitpunkt des internen Taktes CLK aktiviert.

Hier im folgenden werden die Datenlese- und Datenschreibtätig­ keiten der zweiten Ausführungsform unter Bezugnahme auf Fig. 19 beschrieben.

Es wird Bezug genommen auf Fig. 19, die Datenschreibtätigkeit wird zu der Zeit ts gestartet. Dann aktiviert der Wortlei­ tungstreiber 30 die Lesewortleitung RWL1 der ausgewählten Zei­ le zu der Zeit t0 als Reaktion auf den internen Takt CLK. Ähn­ lich aktiviert der Spaltendekoder 25 die Spaltenauswahlleitung CSLj der ausgewählten Spalte ungefähr zu der Zeit t0 als Reak­ tion auf den Spaltenauswahltakt /CS, der ungefähr zu dem glei­ chen Zeitpunkt wie der interne Takt CLK aktiviert wird.

Als Reaktion auf die Aktivierung der Lesewortleitung RWL und der Spaltenauswahlleitung CSL wird ein Lesestrom (Datenle­ sestrom) an die Speicherzelle angelegt. Somit ändern sich die Spannungen auf den Bitleitungen BLj, /BLj und der Quellenlei­ tung SLj der ausgewählten Spalte in der gleichen Weise wie je­ ne von Fig. 14, wodurch die Datenlesetätigkeit auf die glei­ che Weise wie bei der vierten Modifikation der ersten Ausfüh­ rungsform durchgeführt wird.

Mit andern Worten, bei der Datenlesetätigkeit wird die Akti­ vierung der Lesewortleitung RWL und der Spaltenauswahlleitung CSL auf der Grundlage des gleichen Zeitpunktes bestimmt. Ge­ nauer, die Reihenfolge des Aktivierens der Lesewortleitung RWL und der Spaltenauswahlleitung CSL ist nicht besonders be­ schränkt, die Lesewortleitung RWL und die Spaltenauswahllei­ tung CSL werden jeweils zu dem frühestmöglichen Zeitpunkt für einen schnellen Zugriff aktiviert.

Bei der Datenschreibtätigkeit ist ebenfalls der Wortlei­ tungstreiber 30 als Reaktion auf den internen Takt CLK wie bei der Datenlesetätigkeit tätig. Folglich aktiviert, nachdem die Datenschreibtätigkeit zu der Zeit ts gestartet ist, der Wort­ leitungstreiber 30 die Schreibwortleitung WWLi der ausgewähl­ ten Zeile zu der Zeit t0 wie bei der Datenlesetätigkeit. Als Reaktion darauf startet ein Datenschreibstrom, an die Schreib­ wortleitung WBLi geliefert zu werden.

Der Spaltendekoder 25 aktiviert die Spaltenauswahlleitung CSLj der ausgewählten Spalte zu einer Zeit t3, die später als die Zeit t0 ist, auf der Grundlage des Spaltenauswahltaktes /CS, das zu dem Zeitpunkt aktiviert wird, der um ΔTW in Bezug auf den internen Takt CLK verzögert ist. Als Reaktion darauf wird eine der Bitleitungen BLj und /BLj der ausgewählten Spalte auf die Stromversorgungsspannung VDD gesetzt, und die andere wird auf die Massespannung VSS gesetzt durch die Datenbusse DB bzw. /DB, wodurch ein Datenschreibstrom startet, an die Bitleitun­ gen geliefert zu werden.

Somit ist bei der Datenschreibtätigkeit der Zeitpunkt des Startens des Lieferns des Datenschreibstromes zu den Bitlei­ tungen der ausgewählten Spalte absichtlich in Bezug auf den Zeitpunkt des Startens des Lieferns des Datenschreibstromes zu der Schreibwortleitung verzögert. Mit andern Worten, das Lie­ fern des Datenschreibstromes wird in einer stufenweise durch­ geführt.

Als Resultat wird die ausgewählte Speicherzelle zuerst einem Datenschreibmagnetfeld unterworfen, das von dem Datenschreib­ strom Ip resultiert, der durch die Schreibwortleitung WWL fließt, und dann einem Datenschreibmagnetfeld, das von dem Da­ tenschreibstrom ±Iw resultiert, der durch die Bitleitung BL fließt.

Hier wird im folgenden die Beziehung zwischen der schrittwei­ sen Lieferung des Datenschreibstromes und den Eigenschaften der Magnetdatenschreibtätigkeit zu der Speicherzelle beschrie­ ben.

Es wird Bezug genommen auf Fig. 20, ein Tunnelmagnetwider­ standselement TMR entsprechend dem magnetischen Tunnelübergang MTJ enthält eine antiferromagnetische Schicht 101, einen Teil­ bereich einer festen Magnetschicht 102, die auf der antiferro­ magnetische Schicht 101 gebildet ist und ein festes Magnetfeld einer festen Richtung aufweist, eine freie Magnetschicht 103, die durch ein angelegtes Magnetfeld magnetisiert wird, eine Tunnelbarriere 104, d. h. ein Isolatorfilm, der zwischen der festen Magnetschicht 102 und der freien Magnetschicht 103 ge­ bildet ist, und eine Kontaktelektrode 105.

Die antiferromagnetische Schicht 101, die feste Magnetschicht 102 und die freie Magnetschicht 103 sind aus einem geeigneten Magnetmaterial wie FeMn oder NiFe gebildet. Die Tunnelbarriere 104 ist aus Al₂O₃ oder ähnlichem gebildet.

Das Tunnelmagnetwiderstandselement TMR ist elektrisch mit ei­ ner oberen Verdrahtung durch ein Barrierenmetall 106 verbun­ den, das wie notwendig vorgesehen ist. Das Barrierenmetall 106 dient als Puffermaterial zum elektrischen Verbinden mit einer Metallverdrahtung. Die Kontaktelektrode 105 ist elektrisch mit einer unteren Verdrahtung (nicht gezeigt) verbunden. Zum Bei­ spiel entspricht die obere Verdrahtung einer Bitleitung BL, und die untere Verdrahtung entspricht einer Metallverdrahtung, die mit dem Zugriffstransistor ATR verbunden ist.

Somit kann das Tunnelmagnetwiderstandselement TMR mit einem magnetischen Tunnelübergang elektrisch zwischen die obere und untere Verdrahtung geschaltet werden.

Fig. 21 zeigt beispielhafterweise eine Draufsicht der freien Magnetschicht 103 in dem Fall, in dem das Tunnelmagnetwider­ standselement TMR eine rechteckige Form aufweist.

Es wird Bezug genommen auf Fig. 21, die rechteckige freie Ma­ gnetschicht 103 weist eine leichte/weiche Achse (EA) in der Längsrichtung (der horizontalen Richtung in Fig. 21) und eine harte Achse (HA) in der Breitenrichtung (die vertikale Rich­ tung in Fig. 21) auf.

Ein Datenschreibmagnetfeld, das von dem Datenschreibstrom her­ rührt, der durch die Bitleitung BL fließt, weist eine Richtung entlang der weichen Achse (EA) auf. Ein Datenschreibmagnet­ feld, das von dem Datenschreibstrom herrührt, der durch die Wortleitung WWL fließt, weist eine Richtung entlang der harten Achse (HA) auf. In dem Fall der rechteckigen Speicherzelle ist die Schreibwortleitung WWL in der Richtung entlang der länge­ ren Seite der Speicherzelle vorgesehen, und die Bitleitung BL ist in der Richtung entlang der kürzeren Seite davon vorgese­ hen, damit die oben erwähnten Richtungen des Datenschreibma­ gnetfeldes erhalten werden.

In einem Weichachsenbereich 107, der in der Mitte der freien Magnetschicht 103 angeordnet ist, wird die Magnetisierungs­ richtung leicht als Reaktion auf ein externes Magnetfeld der Leichtachsenrichtung/Weichachsenrichtung invertiert. In Hartachsenbereichen 108 und 109, die rechts und links von der freien Magnetschicht 103 angeordnet sind, wird die Magnetisie­ rungsrichtung jedoch nicht leicht invertiert, selbst wenn ein externes Magnetfeld der Weichachsenrichtung angelegt wird.

Fig. 22 und 23 zeigen eine Hysteresiskurve, die die Magne­ tisierungseigenschaften in dem Weichachsen- bzw. Hartachsenbe­ reich darstellen.

Es wird Bezug genommen auf Fig. 22, der Weichachsenbereich 107 wird auf +Mc als Reaktion auf ein Magnetfeld der positiven Richtung magnetisiert, das größer als ein vorgeschriebenes Ma­ gnetfeld +Hc der Weichachsenrichtung ist, und er wird auf -Mc als Reaktion auf ein Magnetfeld der negativen Richtung magne­ tisiert, das größer als ein vorgeschriebenes Magnetfeld -Hc ist. Somit wird die Magnetisierungsrichtung des Weichachsenbe­ reiches 107 nicht geändert, wenn ein Magnetfeld eines vorge­ schriebenen Pegels oder weniger, d. h. in dem Bereich von -Hc bis +Hc angelegt wird. Daher weist der Weichachsenbereich 107 Eigenschaften auf, die als eine Speicherzelle wünschenswert sind.

Es wird Bezug genommen auf Fig. 23, die Hartachsenbereiche 108, 109 werden nicht leicht als Reaktion auf ein Magnetfeld der Weichachsenrichtung magnetisiert, und die Magnetisierungs­ richtung und der Betrag variieren allmählich in den Hartach­ senbereichen 108, 109. Folglich weisen ungleich dem Weichach­ senbereich, bei dem die Magnetisierungsrichtung und der Betrag als auf einer Binärbasis als Reaktion auf das Magnetfeld der Weichachsenrichtung eingestellt wird, weisen die Hartachsenbe­ reiche Eigenschaften auf, die als eine Speicherzelle uner­ wünscht sind.

Fig. 24A bis 24E sind konzeptionelle Bilder, die die Magne­ tisierung der freien Magnetschicht bei der Datenschreibtätig­ keit darstellen.

Für die stabile Datenschreibtätigkeit zu der Speicherzelle müssen der Weichachsenbereich 107 und die Hartachsenbereiche 108, 109 in der freien Magnetschicht gleichförmig in einer Richtung entlang der weichen Achse bzw. der harten Achse ma­ gnetisiert sein, wie in Fig. 24A oder 24B gezeigt ist.

Wie oben beschrieben wurde, wird durch Verzögern des Aktivie­ rungszeitpunktes der Spaltenauswahlleitung CSL in Bezug auf die der Schreibwortleitung WWL ein Datenschreibstrom, der ein Datenschreibmagnetfeld in der Hartachsenrichtung erzeugt, zu­ erst an die Schreibwortleitung BWL geliefert, so daß die Hartachsenbereiche 108, 109 gleichförmig in einer Richtung ma­ gnetisiert werden (in die obere Richtung in Fig. 24A, 24B). Danach wird ein Datenschreibstrom, der ein Datenschreibmagnet­ feld in der Weichachsenrichtung erzeugt, an die Bitleitung BL geliefert. Als Resultat wird, wie in Fig. 24A, 24B gezeigt ist, der Weichachsenbereich 107 gleichförmig in einer Richtung entlang der weichen Achse gemäß dem Schreibdatenpegel magneti­ siert, wodurch ein wünschenswerter Magnetisierungszustand zum Datenspeichern erhalten werden kann.

In dem Fall, in dem die Schreibwortleitung WWL und die Spal­ tenauswahlleitung CSL ungefähr zu dem gleichen Zeitpunkt akti­ viert werden, oder wenn die Spaltenauswahlleitung CSL vor der Schreibwortleitung WWL aktiviert wird, wird die freie Magnet­ schicht in einen mehrstabilen Zustand gebracht. Folglich wird die freie Magnetschicht in einen ungleichförmigen Zwischenzu­ stand anstatt des gewünschten stabilen Zustandes in Hinblick auf die Magnetisierungsrichtung gebracht, wie in Fig. 24C, 24D und 24E gezeigt ist. Als Resultat wird die freie Magnet­ schicht nicht in die Richtung, wie in Fig. 24A oder 24B ge­ zeigt ist, als Resultat der Datenschreibtätigkeit magneti­ siert. Folglich kann eine gewünschte elektrische Widerstands­ differenz entsprechend der Differenz in dem Speicherdatenpegel nicht in der beschriebenen Speicherzelle sichergestellt wer­ den, was in einer Fehlfunktion resultiert und somit die Be­ triebsstabilität der MRAM-Vorrichtung verschlechtert.

Somit wird bei der zweiten Ausführungsform das Liefern des Da­ tenschreibstromes in schrittweise derart gestartet, daß der Datenschreibstrom, der ein Magnetfeld in der Hartachsenrich­ tung erzeugt, angelegt wird, bevor der Datenschreibstrom, der ein Magnetfeld in der Weichachsenrichtung erzeugt, angelegt wird. Als Resultat kann eine stabile Datenschreibtätigkeit in Hinblick auf die magnetischen Eigenschaften der Speicherzelle realisiert werden.

In Hinblick auf die Bitleitung der ausgewählten Spalte, der Aktivierungszeitpunkt des Spaltenauswahltaktes /CS wird zwi­ schen der Datenlese- und Datenschreibtätigkeit variiert. Als Resultat wird die Zeit von dem Start der Datenschreibtätigkeit zum Liefern des Datenschreibstromes (von der Zeit ts bis zu der Zeit t3 in Fig. 19) länger eingestellt als die Zeit von dem Start der Datenlesetätigkeit zum Liefern des Lesestromes (von der Zeit ts zu der Zeit t0 in Fig. 19). Mit andern Wor­ ten, der Zeitpunkt des Lieferns des Datenschreibstromes in der Datenschreibtätigkeit wird absichtlich verzögert, wohingegen die Lieferung des Lesestromes zu dem frühestmöglichen Zeit­ punkt bei der Datenlesetätigkeit gestartet wird. Somit kann sowohl ein stabiler Datenschreibbetrieb als auch ein schneller Datenlesebetrieb erzielt werden.

Es sei angemerkt, daß der Aufbau zum Liefern eines Daten­ schreibstromes gemäß der zweiten Ausführungsform in Zusammen­ hang mit Fig. 16 auf der Grundlage der vierten Modifikation der ersten Ausführungsform beschrieben worden ist, die in Fig. 14 gezeigt ist. Der Aufbau der zweiten Ausführungsform ist unabhängig auf den Aufbau des Speicherfeldes und seiner Peri­ pherieschaltung anwendbar, die mit der Datenlesetätigkeit ver­ knüpft ist.

Dritte Ausführungsform

Der Aufbau zum effektiven Liefern eines Datenschreibstromes wird in der dritten Ausführungsform beschrieben.

Es wird Bezug genommen auf Fig. 25, bei dem Aufbau der drit­ ten Ausführungsform enthält ein Speicherfeld 10 Speicherzellen MC, die in n Zeilen und m Spalten angeordnet sind. In dem Speicherfeld 10 sind Lesewortleitungen RWL1, RWL2, . . . und Schreibwortleitungen WWL1, WWL2, . . . entsprechend zu den Spei­ cherzellenzeilen vorgesehen. Bitleitungen BL1 bis BLm und Quellenleitungen SL1 bis SLm sind entsprechend zu den Spei­ cherzellenspalten vorgesehen.

Die Wortleitungsstromsteuerschaltung 40 verbindet jede Schreibwortleitung WWL mit der Massespannung VSS in dem Be­ reich, der dem Wortleitungstreiber 30 gegenüber angeordnet ist, wobei das Speicherfeld dazwischen vorgesehen ist.

Ein Datenbuspaar DBP von Datenbussen DB, /DB ist in einem Be­ reich benachbart zu dem Speicherfeld 10 so vorgesehen, daß es sich in die gleiche Richtung wie die der Lesewortleitungen RWL und der Schreibwortleitungen WWL erstreckt.

Spaltenauswahlleitungen CSL1 bis CSLm, Schreibspaltenauswahl­ leitungen WCSL1 bis WCSLm, Spaltenauswahlgatter CSG1 bis CSGm und Schreibspaltenauswahlgatter WCSG1 bis WCSGm zum Durchfüh­ ren einer Spaltenauswahl sind entsprechend zu den entsprechen­ den Speicherzellenspalten vorgesehen.

Die Spaltenauswahlgatter CSG1 bis CSGm und die Schreibspalten­ auswahlgatter WCSG1 bis WCSGm sind entsprechend in den Berei­ chen einander gegenüberliegend angeordnet, wobei das Speicher­ feld 10 dazwischen vorgesehen ist.

Hier im folgenden werden die Schreibspaltenauswahlleitungen, Spaltenauswahlgatter und Schreibspaltenauswahlgatter auch all­ gemein als WCSL, CSG bzw. WCSG bezeichnet. Eine spezielle Schreibspaltenauswahlleitung, spezielles Spaltenauswahlgatter und Schreibspaltenauswahlgatter werden zum Beispiel WCSL1, CSG1 bzw. WCSG1 bezeichnet.

Bei dem Datenschreibbetrieb aktiviert der Spaltendekoder 25 eine der Spaltenauswahlleitungen CSL1 bis CSLm und eine der Schreibspaltenauswahlleitungen WCSL1 bis WCSLm auf den H-Pegel gemäß dem Dekodierresultat der Spaltenadresse CA, d. h. des Spaltenauswahlresultates. Bei der Datenlesetätigkeit aktiviert der Spaltendekoder 25 eine der Spaltenauswahlleitungen CSL1 bis CSLm gemäß dem Spaltenauswahlresultat. Mit andern Worten, bei der Datenlesetätigkeit wird jede Schreibspaltenauswahllei­ tung WCSL1 bis WCSLm inaktiv gehalten (L-Pegel) unabhängig von dem Spaltenauswahlsignal.

Das Spaltenauswahlgatter CSG verbindet eine entsprechende Bit­ leitung BL und eine Quellenleitung SL mit dem Datenbus DB bzw. /DB als Reaktion auf die Aktivierung einer entsprechenden Spaltenauswahlleitung CSL. Die Datenbusse DB und /DB sind so­ mit elektrisch mit der Bitleitung BL und der Quellenleitung SL der ausgewählten Spalte verbunden.

Das Schreibspaltenauswahlgatter WCSG verbindet elektrisch eine entsprechende Bitleitung BL und Quellenleitung SL zusammen miteinander jeweils an ihrem einen Ende zum Aktivieren einer entsprechenden Schreibspaltenauswahlleitung WCSL.

Bei dem Datenschreibbetrieb aktiviert der Wortleitungstreiber 30 die Schreibwortleitung WWL der ausgewählten Zeile zum Lie­ fern eines Datenschreibstromes daran. Die Datenschreibschal­ tung 51w setzt einen der Datenbusse DB, /DB auf die Massespan­ nung VSS und den anderen auf die Stromversorgungsspannung VDD zum Liefern eines Datenschreibstromes.

In der ausgewählten Spalte sind die Bitleitung BL und die Quellenleitung SL entsprechend mit den Datenbussen DB, /DB durch das Spaltenauswahlgatter CSG verbunden und ebenfalls an ihrem jeweiligen einen Ende miteinander durch das Schreibspal­ tenauswahlgatter WCSG.

Als Resultat wird ein hin- und hergehender Strompfad von der Datenschreibschaltung 51w, dem Datenbus DB, der Bitleitung BL, dem Schreibspaltenauswahlgatter WCSG, der Quellenleitung SL, dem Datenbus /DB und der Datenschreibschaltung 51w gebildet. Somit kann ein Datenschreibstrom ±Iw der Richtung entsprechend dem Schreibdatenpegel an die Bitleitung der ausgewählten Spal­ te geliefert werden.

Bei der Datenschreibtätigkeit wird ein Strom der entgegenge­ setzten Richtungen somit an die Bitleitung BL und die Quellen­ leitung SL der ausgewählten Spalte angelegt. Die Bitleitungen BL und die Quellenleitungen SL sind derart angeordnet, daß die Magnetfelder, die aus dem Strom resultieren, der durch die Bitleitung BL und die Quellenleitung SL fließt, die Gleichen­ richtung in den magnetischen Tunnelübergang MTJ aufweisen.

Es wird Bezug genommen auf Fig. 26, ein Zugriffstransistor ATR ist in einem p-Bereich PAR eines Halbleiterhauptsubstrates SUB gebildet. Der Zugriffstransistor ATR weist Source/Drain­ bereiche (n-Bereiche) 110, 120 und ein Gate 130 auf. Der Sour­ ce/Drainbereich 110 ist mit der Quellenleitung SL verbunden, der in einer ersten Metallverdrahtungsschicht M1 gebildet ist.

Die Bitleitung BL ist in einer zweiten Metallverdrahtungs­ schicht M2 gebildet und mit dem magnetischen Tunnelübergang MTJ verbunden. Die Schreibwortleitung WWL ist in einer dritten Metallverdrahtungsschicht M3 gebildet. Bei der Datenschreibtä­ tigkeit muß ein Datenschreibstrom zum Erzeugen eines Magnet­ feldes einer vorgeschriebenen Stärke oder mehr an die Schreib­ wortleitung WWL und die Bitleitung BL angelegt werden. Folg­ lich sind die Bitleitung BL und die Schreibwortleitung WWL aus einer Metallverdrahtung hergestellt.

Da die Lesewortleitung RWL zum Steuern der Gatespannung des Zugriffstransistors ATR vorgesehen ist, braucht ein Strom nicht aktiv an die Lesewortleitung RWL angelegt zu werden. Folglich kann von dem Standpunkt der verbesserten Integration die Lesewortleitung RWL aus einer Polysiliziumschicht, einer Polyzidstruktur oder ähnliches in der gleichen Verdrahtungs­ schicht wie des Gates 130 ohne Vorsehen einer zusätzlichen un­ abhängigen Metallverdrahtungsschicht gebildet sein.

Der Source/Drainbereich 120 des Zugriffstransistors ATR ist elektrisch mit dem magnetischen Tunnelübergang MTJ durch einen Metallfilm 150, der in einem Kontaktloch gebildet ist, die er­ ste Metallverdrahtungsschicht M1 und ein Barrierenmetall 140 verbunden. Das Barrierenmetall 140 dient als Puffermaterial zum elektrischen Verbinden des magnetischen Tunnelüberganges MTJ und der Verdrahtungsschicht miteinander.

Somit sind die Bitleitung BL und die Quellenleitung SL in ver­ schiedenen Metallverdrahtungsschichten gebildet, so daß der magnetische Tunnelübergang MTJ dazwischen in der vertikalen Richtung eingefügt ist. Bei der Datenschreibtätigkeit wechsel­ wirken die Magnetfelder, die in dem magnetischen Tunnelüber­ gang MTJ erzeugt werden aus den Strömen entgegengesetzter Richtungen, die durch die Bitleitung BL und die Quellenleitung SL fließen, miteinander in konstruktiver Weise. Als Resultat kann der Datenschreibstrom, der durch die Bitleitung BL bei der Datenschreibtätigkeit fließt, verringert werden, was einen verringerten Leistungsverbrauch und eine verringerte Bitlei­ tungsstromdichte bei der Datenschreibtätigkeit ermöglicht. Solch eine verringerte Bitleitungsstromdichte ermöglicht eine verbesserte Zuverlässigkeit und das Unterdrücken von magneti­ schen Rauschen zu benachbarten Zellen.

Rückkehrend zu Fig. 25, eine Datenleseschaltung 54r enthält einen Vorladetransistor 59a und einen Treibertransistor 59b, die beide dem Datenbus /DB entsprechen, zusätzlich zu der Da­ tenleseschaltung 51r, die dem Datenbus DB entspricht.

Da die Datenleseschaltung 51r den gleichen Aufbau wie jene in Fig. 3 gezeigte aufweist, wird die detaillierte Beschreibung davon nicht wiederholt. Die Datenleseschaltung 51r legt den Datenbus DB auf die Stromversorgungsspannung VDD vor der Da­ tenlesetätigkeit auf. Der Datenbus /DB wird ebenfalls auf die Stromversorgungsspannung VDD durch den Vorladetransistor 59a zu dem gleichen Zeitpunkt wie der des Datenbusses DB vorgela­ den. Ähnlich wird jede Bitleitung BL auf die Stromversorgungs­ spannung VDD vor der Datenlesetätigkeit vorgeladen.

Bei der Datenlesetätigkeit wird der Vorladetransistor 59a aus­ geschaltet, wohingegen der Treibertransistor 59b als Reaktion auf ein Steuersignal RE eingeschaltet wird. Die Schreibsteuer­ auswahlgatter WCSG werden ausgeschaltet.

Die Datenbusse DB, /DB sind entsprechend mit der Bitleitung BL und der Quellenleitung SL der ausgewählten Spalte durch das Spaltenauswahlgatter CSG der ausgewählten Spalte verbunden. Die Quellenleitung SL wird als Reaktion auf die Massespannung VSS getrieben, wodurch die Spannung auf dem Datenbus DB, der mit der ausgewählten Speicherzelle verbunden ist, sich auf die gleiche Weise wie in Fig. 4 gezeigt ist ändert. Somit kann die Datenlesetätigkeit auf die gleiche Weise wie bei der er­ sten Ausführungsform durchgeführt werden.

Es sei angemerkt, daß es auch möglich ist, den Datenbus DB auf die Massespannung VSS vorzuladen und die Bitleitung BL und die Quellenleitung SL der ausgewählten Spalte auf die Stromversor­ gungsspannung VDD bei der Datenschreibtätigkeit zu treiben. In diesem Fall wird die in der Datenleseschaltung 54r enthaltene Datenleseschaltung 51r durch die Datenleseschaltung 52r von Fig. 6 ersetzt, und der Vorladetransistor 59a wird zwischen der Massespannung VSS und dem Datenbus /DB vorgesehen, und der Treibertransistor 59b wird zwischen der Stromversorgungsspan­ nung VDD und dem Datenbus /DB vorgesehen. Zu dieser Zeit ist es wünschenswert, N- und P-MOS-Transistoren als den Vorlade­ transistor 59a bzw. den Treibertransistor 59b zu benutzen.

Erste Modifikation der dritten Ausführungsform

Es wird Bezug genommen auf Fig. 27, bei dem Aufbau der ersten Modifikation der dritten Ausführungsform enthält das Speicher­ feld 10 Speicherzellen MC, die in n Zeilen und m Spalten ange­ ordnet sind. In dem Speicherfeld sind Lesewortleitungen RWL, Schreibwortleitungen WWL und Quellenleitungen SL entsprechend für die Speicherzellenzeilen vorgesehen. Bitleitungen BL sind entsprechend zu den Speicherzellenspalten vorgesehen.

Fig. 27 zeigt beispielshafterweise die Schreibwortleitung WWL1, die Lesewortleitung RWL1, die Quellenleitung SL1, die Bitleitungen BL1, BL2, BLm und einige Speicherzellen entspre­ chend der ersten Zeile und der ersten, zweiten und mten Spal­ te.

Jede Quellenleitung SL ist mit der Massespannung VSS an ihrem einen Ende verbunden, an dem der Wortleitungstreiber 30 vorge­ sehen ist. Das andere Ende einer jeden Quellenleitung SL ist elektrisch mit der Schreibwortleitung WWL der gleichen Zeile in dem Bereich verbunden, der dem Wortleitungstreiber 30 ge­ genüberliegt, wobei das Speicherfeld 10 dazwischen vorgesehen ist. Die Wortleitungsstromsteuerschaltung 40 zum Verbinden der Schreibwortleitungen WWL mit der Massespannung VSS ist aus dem Bereich entfernt, der dem Wortleitungstreiber 30 gegenüber­ liegt, wobei das Speicherfeld 10 dazwischen vorgesehen ist.

Bei der Datenschreibtätigkeit aktiviert der Wortleitungstrei­ ber 30 die Schreibwortleitung WWL der ausgewählten Zeile auf den H-Pegel (Stromversorgungsspannung VDD). Somit ist in der ausgewählten Zeile ein hin- und hergehender Strompfad aus dem Wortleitungstreiber 30, der Schreibwortleitung WWL, dem Über­ gang (der gegenüber dem Wortleitungstreiber 30 angeordnet ist), der Quellenleitung SL und der Masseleitung VSS (an den Wortleitungstreiber 30) gebildet, und ein Datenschreibstrom Ip einer festen Richtung wird an die Schreibwortleitung WWL ange­ legt.

Somit wird bei der Datenschreibtätigkeit ein Strom der entge­ gengesetzten Richtungen an die Schreibwortleitung WWL und die Quellenleitung SL der ausgewählten Zeile angelegt. Die Schreibwortleitungen WWL und die Quellenleitungen SL sind der­ art angeordnet, daß die Magnetfelder, die von dem Strom her­ rühren, der durch die Schreibwortleitung WWL und die Quellen­ leitung fließt, die Gleichenrichtung in dem magnetischen Tun­ nelübergang MTJ aufweisen.

Es wird Bezug genommen auf Fig. 28, der Zugriffstransistor ATR, der magnetische Tunnelübergang MTJ, die Quellenleitung SL, die Bitleitung BL, die Schreibwortleitung WWL und die Le­ sewortleitung RWL sind auf die gleiche Weise wie die von Fig. 26 angeordnet. Folglich sind die Schreibwortleitung WWL und die Quellenleitung SL in verschiedenen Metallverdrahtungs­ schichten so gebildet, daß der magnetische Tunnelübergang MTJ dazwischen in der vertikalen Richtung vorgesehen ist.

Als Resultat wechselwirken bei der Datenschreibtätigkeit die Magnetfelder, die in dem magnetischen Tunnelübergang MTJ durch die Ströme entgegengesetzte Richtungen, die durch die Schreib­ wortleitung WWL und die Quellenleitung SL fließen, miteinander auf konstruktive Weise. Als Resultat kann der Datenschreib­ strom, der durch die Schreibwortleitung WWL bei der Daten­ schreibtätigkeit fließt, verringert werden, was einen verrin­ gerten Leistungsverbrauch und eine verringerte Schreibwortlei­ tungsstromdichte bei der Datenschreibtätigkeit ermöglicht. Solch eine verringerte Schreibwortleitungsstromdichte ermög­ licht eine verbesserte Zuverlässigkeit und unterdrücktes Ma­ gnetrauschen zu benachbarten Zellen.

Es wird wieder Bezug genommen auf Fig. 27, die Datenbusse DB und /DB, die sich in die gleiche Richtung wie die der Lese­ wortleitung RWL und der Schreibwortleitung WWL erstrecken, sind entsprechend in gegenüberliegenden Gebieten vorgesehen, wobei das Speicherfeld 10 dazwischen eingefügt ist.

Die Spaltenauswahlgatter CSG sind entsprechend zwischen dem Datenbus DB und den Bitleitungen BL vorgesehen. Die Schreib­ spaltenauswahlgatter WCSG sind entsprechend zwischen dem Da­ tenbus /DB und den Bitleitung BL vorgesehen. Das Spaltenaus­ wahlgatter CSG und das Schreibspaltenauswahlgatter WCSG werden als Reaktion auf die Aktivierung einer entsprechenden Spalten­ auswahlleitung CSL bzw. der Schreibspaltenauswahlleitung WCSL eingeschaltet.

Bei dem Datenschreibbetrieb wird die Bitleitung BL der ausge­ wählten Spalte elektrisch mit den Datenbussen DB, /DB verbun­ den. Die Datenschreibschaltung 51w setzt einen der Datenbusse DB, /DB auf die Massespannung VSS und den anderen auf die Stromversorgungsspannung VDD zum Liefern eines Datenschreib­ stromes. Somit kann ein Datenschreibstrom ±Iw der Richtung entsprechend dem Datenschreibpegel an die Bitleitung der aus­ gewählten Spalte geliefert werden.

Eine Datenleseschaltung 55r erzeugt Lesedaten DOUT auf der Grundlage einer Änderung der Spannung auf dem Datenbus DB.

Es wird Bezug genommen auf Fig. 29, die Datenleseschaltung 55r ist als Reaktion auf ein Steuersignal RE tätig, das bei der Datenlesetätigkeit aktiviert wird.

Die Datenleseschaltung 55r enthält Stromquellen 61, 62 zum Empfangen der Stromversorgungsspannung VDD und Liefern eines Konstantstromes an Knoten Ns1, Ns2, einen N-MOS-Transistor 162, der elektrisch zwischen den Knoten Ns1 und den Datenbus DB geschaltet ist, einen N-MOS-Transistor 164 und einen Wider­ stand 168, die in Reihe zwischen den Knoten Ns2 und die Masse­ spannung VSS geschaltet sind, und einen Verstärker 165 zum Verstärken der Differenz des Spannungspegels zwischen den Kno­ ten Ns1, Ns2 und zum Ausgeben der Lesedaten DOUT.

Die Transistoren 163, 164 empfangen eine vorgeschriebene Span­ nung Vr an ihren jeweiligem Gate. Der Stromlieferbetrag der Stromquellen 161, 162 und die vorgeschriebene Spannung Vr sind gemäß dem Entwurfswert des Lesestromes Is eingestellt. Wider­ stände 166, 167 sind zum Herabziehen der Knoten Ns1, Ns2 auf die Massespannung VSS vorgesehen.

Mit solch einem Aufbau liefert die Datenleseschaltung 55r ei­ nen konstanten Lesestrom Is an den Datenbus DB bei der Daten­ lesetätigkeit. Die Schreibspaltenauswahlgatter WCSG sind aus­ geschaltet bei der Datenlesetätigkeit. Daher wird der Lese­ strom Is an einen Strompfad geliefert, der zwischen der Daten­ leseschaltung 55r und der Massespannung VSS gebildet ist, d. h. ein Strompfad, der von der Datenleseschaltung 55r, dem Daten­ bus DB, dem Spaltenauswahlgatter CSG, der Bitleitung BL, der ausgewählten Speicherzelle, der Quellenleitung SL und der Ma­ ssespannung VSS gebildet wird.

Somit kann eine Änderung in der Spannung auf der Bitleitung gemäß den Speicherdatenpegel in der ausgewählten Speicherzelle zu dem Knoten Ns1 übertragen werden. Durch Auslegen des Wider­ standes 168 mit den gleichen Widerstandswert Rref wie der des Blind-Widerstandes MTJd von Fig. 8 kann die Referenzspannung VREF an dem Knoten Ns2 erzeugt werden.

Die Datenleseschaltung 55r kann den Speicherdatenpegel der ausgewählten Speicherzelle durch Verstärken der Spannungsdif­ ferenz zwischen den Knoten Ns1, Ns2 lesen.

Zweite Modifikation der dritten Ausführungsform

Es wird Bezug genommen auf Fig. 30, bei dem Aufbau der zwei­ ten Modifikation der dritten Ausführungsform dient die Schreibwortleitung WWL auch als eine Quellenleitung bei der Datenlesetätigkeit. Die Wortleitungsstromsteuerschaltung 40 verbindet jede Schreibwortleitung WWL mit der Massespannung VSS. Bei der Datenlesetätigkeit verbindet der Wortleitungs­ treiber 30 ein Ende einer jeden Wortleitung WWL mit der Masse­ spannung VSS, so daß die Schreibwortleitungen WWL inaktiv (L- Pegel) gehalten werden.

Obwohl die Quellenleitungen SL beseitigt sind, kann folglich die Datenlesetätigkeit auf die gleiche Weise wie bei der von Fig. 27 durchgeführt werden, bei der die Speicherzellen auf einer ausgewählten Zeile elektrisch zwischen die entsprechen­ den Bitleitungen BL1 bis BLm und die Massespannung VSS ge­ schaltet werden. Als Resultat wird die Zahl der Verdrahtungen verringert, was eine verkleinerte Vorrichtungsgröße und einen vereinfachten Herstellungsvorgang erzielt.

Bei der Datenschreibtätigkeit verbindet der Wortleitungstrei­ ber 30 ein Ende der Schreibwortleitung WWL mit der Stromver­ sorgungsspannung VDD, wodurch die Schreibwortleitung WWL akti­ viert wird, wie in dem Fall von Fig. 25. Ein Datenschreib­ strom wird an die aktivierte Schreibwortleitung WWL in der Richtung von dem Wortleitungstreiber 30 zu der Wortleitungs­ stromsteuerschaltung 40 angelegt.

In dem die Datenschreibschaltung 51w, das Spaltenauswahlgatter CSG, das Schreibspaltenauswahlgatter WCSG und die Datenbusse DB, /DB benutzt werden, die auf die gleiche Weise wie die von Fig. 27 angeordnet sind, wird ein Datenschreibstrom zu der Bitleitung BL auf die gleiche Weise wie bei der ersten Modifi­ kation der dritten Ausführungsform geliefert.

Dritte Modifikation der dritten Ausführungsform

Es wird Bezug genommen auf Fig. 30, bei der dritten Modifika­ tion der dritten Ausführungsform sind Schreibwortleitungsver­ bindungsschalter zu dem Aufbau von Fig. 30 hinzugefügt. Jede Schreibwortleitung WWL ist mit Schreibwortleitungsverbindungs­ schaltern versehen, die entsprechend zwischen diese Schreib­ wortleitung WWL und einer Mehrzahl von anderen Schreibwortlei­ tungen WWL geschaltet sind.

In Fig. 31 ist ein Schreibwortleitungsverbindungsschalter beispielhaft zwischen jeder benachbarten von zwei Schreibwort­ leitungen WWL vorgesehen. Genauer, für die jte Schreibwortlei­ tung WWLj sind die Schreibwortleitungverbindungsschalter 210-j und 210-(j + 1) zwischen der jten Schreibwortleitung WWLj und ihrer benachbarten Schreibwortleitungen WWLj - 1 bzw. WWLj + 1 vorgesehen.

Die Schreibwortleitungsstromsteuerschaltung 40 zum Verbinden der Schreibwortleitungen WWL mit der Massespannung VSS ist aus dem Bereich beseitigt, der gegenüber dem Wortleitungstreiber 40 angeordnet ist, wobei das Speicherfeld 10 dazwischen vorge­ sehen ist.

Jeder Schreibwortleitungsverbindungsschalter wird eingeschal­ tet, wenn eine der zwei Schreibwortleitungen, die damit ver­ bunden sind, ausgewählt ist. Zum Beispiel wird der Schreib­ wortleitungsverbindungsschalter 210-j eingeschaltet, wenn der Ausgang eines Logikgatters 212-j auf dem H-Pegel ist. Das Lo­ gikgatter 212-j gibt das OR-Logikbetriebsresultat der Schreib­ zeilendekodiersignale WRDj - 1 und WRDj aus, die entsprechend aktiviert sind (H-Pegel), wenn die (j - 1)te und jte Zeilen bei der Datenschreibtätigkeit ausgewählt sind.

Somit verbindet der Schreibwortleitungsverbindungsschalter 210-j elektrisch die Schreibwortleitungen WWLj und WWLj - 1 mit­ einander, wenn die (j - 1)te Zeile oder die jte Zeile bei der Datenschreibtätigkeit ausgewählt ist. Der gleiche Schreibwort­ leitungsverbindungsschalter ist zwischen jeweils zwei benach­ barten zwei Schreibwortleitungen vorgesehen.

Wenn zum Beispiel die jte Zeile für die Datenschreibtätigkeit ausgewählt ist, wird die Schreibwortleitung WWLj elektrisch mit den Schreibwortleitungen WWLj - 1 und WWLj + 1 verbunden. Der Wortleitungstreiber 30 aktiviert die Schreibwortleitung WWLj der ausgewählten Zeile, so daß die Schreibwortleitung WWLj mit der Stromversorgungsspannung VDD an ihrem einen Ende verbunden wird. Da die Schreibwortleitungen WWLj - 1 und WWLj + 1 den nicht­ ausgewählten Zeilen entsprechen, verbindet der Wortleitungs­ treiber 30 die Schreibwortleitungen WWLj - 1 und WWLj + 1 mit der Massespannung VSS an ihrem jeweiligen einen Ende.

Somit kann ein Rückkehrpfad des Datenschreibstromes Ip, der durch die Schreibwortleitung WWLj der ausgewählten Zeile fließt, aus den Schreibwortleitungen WWLj - 1 und WWLj + 1 der nichtausgewählten Zeilen gebildet werden. Mit andern Worten, ein Rückkehrstrom von -Ip/2 fließt durch jede der Schreibwort­ leitungen WWLj - 1 und WWLj + 1 der nichtausgewählten Zeilen.

Die Schreibwortleitung der ausgewählten Zeile ist somit elek­ trisch mit einer Mehrzahl von Schreibwortleitungen der nicht­ ausgewählten Zeilen in dem Bereich verbunden, der dem Wortlei­ tungstreiber 30 gegenüberliegt, wobei das Speicherfeld 10 da­ zwischen eingefügt ist, wodurch ein Rückkehrpfad des Daten­ schreibstromes Ip gebildet wird. Wie das von der Quellenlei­ tung SL in Fig. 27 erzeugte Magnetfeld wechselwirken die Ma­ gnetfelder, die entsprechend von den Schreibwortleitungen der ausgewählten und nichtausgewählten Zeilen angelegt werden, miteinander in einer konstruktiven Weise in der ausgewählten Speicherzelle. In der Speicherzelle der nichtausgewählten Zei­ le löschen sich jedoch die Magnetfelder, die entsprechend von den Wortleitungen der ausgewählten und nichtausgewählten Zei­ len angelegt werden, einander aus.

Als Resultat kann der Datenschreibstrom, der durch die Schreibwortleitung WWL bei der Datenschreibtätigkeit fließt, verringert werden, was einen verringerten Leistungsverbrauch und eine verringerte Schreibwortleitungsstromdichte bei der Datenschreibtätigkeit erlaubt. Solch eine verringerte Schreib­ wortleitungsstromdichte ermöglicht eine verbesserte Zuverläs­ sigkeit und ein unterdrücktes Magnetrauschen zu den benachbar­ ten Zellen.

Indem ein Rückkehrpfad des Datenschreibstromes Ip aus einer Mehrzahl von Schreibwortleitungen WWL der nichtausgewählten Zeilen gebildet wird, kann ein Rückkehrstrom, der durch jede der Schreibwortleitungen WWL der nichtausgewählten Zeilen fließt, auf solch einen Pegel unterdrückt werden, daß verhin­ dert wird, daß Daten fehlerhaft in die Speicherzelle einer entsprechenden nichtausgewählten Zeile geschrieben werden.

Es sei angemerkt, daß in Fig. 31 jede Schreibwortleitung WWL mit Schreibwortleitungsverbindungsschaltern versehen ist, die entsprechend zwischen diese Schreibwortleitung WWL und ihren benachbarten zwei Schreibwortleitungen WWL geschaltet sind. Die Schreibwortleitungsverbindungsschalter können jedoch ab­ wechselnd mit irgendeiner anderen Schreibwortleitung verbunden sein.

Vierte Modifikation der dritten Ausführungsform

Es wird Bezug genommen auf Fig. 32, bei der vierten Modifika­ tion der dritten Ausführungsform sind die Schreibwortleitungen WWL und die Quellenleitungen SL unabhängig vorgesehen. Die Quellenleitungen SL sind entsprechend zu den Speicherzellen­ zeilen vorgesehen und mit der Massespannung VSS an jeweils ih­ rem einen Ende verbunden, das bei dem Wortleitungstreiber 40 angeordnet ist.

Für jede Schreibwortleitung WWL ist ein Schreibwortleitungs­ verbindungsschalter zwischen dieser Schreibwortleitung WWL und mindestens einer Quellenleitung SL einer anderen Zeile vorge­ sehen. Die Schreibwortleitungsverbindungsschalter sind in ei­ nem Bereich vorgesehen, der gegenüber dem Wortleitungstreiber 30 angeordnet ist, wobei das Speicherfeld 10 dazwischen vorge­ sehen ist.

In Fig. 32 ist jede Schreibwortleitung WWL beispielhaft mit Schreibwortleitungsverbindungsschaltern versehen, die entspre­ chend zwischen diese Schreibwortleitung WWL und die Quellen­ leitung SL von benachbarten zwei Zeilen geschaltet sind. Ge­ nauer, die Schreibwortleitung WWLj der jten Zeile ist mit den Schreibwortleitungsverbindungsschaltern 220-j und 221-j verse­ hen. Die Schreibwortleitungsverbindungsschalter 220-j und 221-j sind elektrisch zwischen die Schreibwortleitung WWLj und die Quellenleitungen SLj - 1 und SLj + 1 von benachbarten Speicherzel­ lenzeilen geschaltet.

Die Wortleitungsstromsteuerschaltung 40 zum Verbinden der Schreibwortleitungen WWL mit der Massespannung VSS ist aus dem Bereich entfernt, der gegenüber dem Wortleitungstreiber 30 an­ geordnet ist, wobei das Speicherfeld 10 dazwischen vorgesehen ist.

Jeder Schreibwortleitungsverbindungsschalter wird eingeschal­ tet, wenn eine entsprechende Schreibwortleitung WWL ausgewählt ist. Zum Beispiel wäre dann die Schreibwortleitungsverbin­ dungsschalter 220-j und 221-j als Reaktion auf die Aktivierung eines Schreibzeilendekodiersignales WRDj eingeschaltet. Die gleichen Schreibwortleitungsverbindungsschalter sind für die anderen Schreibwortleitungen WWL vorgesehen.

Wenn zum Beispiel die jte Zeile für die Datenschreibtätigkeit ausgewählt ist, wird die Schreibwortleitung WWLj elektrisch mit den Quellenleitungen SLj - 1 und SLj + 1 verbunden. Der Wort­ leitungstreiber 30 aktiviert die Schreibwortleitung WWLj der ausgewählten Zeile, so daß die Schreibwortleitung WWLj mit der Stromversorgungsspannung VDD an ihrem einen Ende verbunden wird. Die Quellenleitungen SLj - 1 und SLj + 1 sind mit der Masse­ spannung VSS an ihren jeweiligem einen Ende verbunden, daß bei dem Wortleitungstreiber 30 angeordnet ist.

Somit kann ein Rückkehrpfad des Datenschreibstromes Ip, der durch die Schreibwortleitung WWLj der ausgewählten Zeile fließt, aus den Quellenleitungen SLj - 1 und SLj + 1 der anderen Zeilen gebildet werden. Mit andern Worten, ein Rückkehrstrom von -Ip/2 fließt durch jede der Quellenleitungen SLj - 1, SLj + 1.

Die Schreibwortleitung der ausgewählten Zeile ist somit elek­ trisch mit einer Mehrzahl von Quellenleitungen der nichtausge­ wählten Zeilen in dem Bereich verbunden, der dem Wortlei­ tungstreiber 30 gegenüberliegt, wobei das Speicherfeld 10 da­ zwischen vorgesehen ist, wodurch ein Rückkehrpfad des Daten­ schreibstromes Ip gebildet wird. In der ausgewählten Speicher­ zelle wechselwirken die Magnetfelder, die entsprechend von der Quellenleitung der nichtausgewählten Zeile und der Schreib­ wortleitung der ausgewählten Zeile angelegt werden, miteinan­ der in einer konstruktiven Weise. In der Speicherzelle der nichtausgewählten Zeile löschen jedoch die Magnetfelder, die von der Schreibwortleitung der ausgewählten Zeile und der Quellenleitung der nichtausgewählten Zeile angelegt werden, einander aus.

Als Resultat werden wie bei der dritten Modifikation der drit­ ten Ausführungsform ein verringerter Leistungsverbrauch und eine verringerte Schreibwortleitungsstromdichte bei der Daten­ schreibtätigkeit erzielt. Solch eine verringerte Schreibwort­ leitungsstromdichte ermöglicht eine verbesserte Zuverlässig­ keit und unterdrückt das Magnetrauschen zu benachbarten Zel­ len.

Indem ein Rückkehrpfad des Datenschreibstromes Ip aus einer Mehrzahl von Quellenleitungen SL der anderen Speicherzellen­ zeilen gebildet wird, kann ein Rückkehrstrom, der durch jede der Quellenleitungen SL fließt, auf solch einen Pegel unter­ drückt werden, daß verhindert wird, daß Daten fehlerhafterwei­ se in die Speicherzelle einer entsprechenden nichtausgewählten Zeile geschrieben werden.

Es sei angemerkt, daß in Fig. 32 jede Schreibwortleitung WWL mit Schreibwortleitungsverbindungsschaltern versehen ist, die entsprechend zwischen diese Schreibwortleitung und die Quel­ lenleitungen SL benachbarter Zeilen geschaltet sind. Die Schreibwortleitungsverbindungsschalter können alternativ mit irgendeiner anderen Quellenleitung WWL verbunden werden.

Vierte Ausführungsform

Der Aufbau zum Verringern des Leistungsverbrauches bei der Da­ tenlesetätigkeit unter Benutzung einer Blind-Speicherzelle wird bei der vierten Ausführungsform beschrieben.

Fig. 33 zeigt den Aufbau eins Speicherfeldes 10 und seiner Peripherieschaltung gemäß der vierten Ausführungsform. Fig. 33 zeigt hauptsächlich den Aufbau, der mit der Datenlesetätig­ keit verknüpft ist.

Es wird Bezug genommen auf Fig. 33, in dem Speicherfeld 10 sind Lesewortleitungen RWL und Schreibwortleitungen WWL ent­ sprechend zu den Speicherzellenzeilen vorgesehen, und Bitlei­ tungen BL und /BL sind entsprechend für die Speicherzellen­ spalten vorgesehen. Wenn eine entsprechende Lesewortleitung RWL aktiviert wird, wird jede Speicherzelle MC elektrisch zwi­ schen eine entsprechende Bitleitung BL und die Massespannung VSS als Reaktion auf das Einschalten des Zugrifftransistors ATR geschaltet.

Fig. 33 zeigt beispielhaft die Schreibwortleitungen WWL1, WWL2, die Lesewortleitungen RWL1, RWL2, die Bitleitungen BL1, BL2, BL3, BLm und einige Speicherzellen entsprechend zu der ersten und zweiten Zeile und der ersten, zweiten, dritten und mten Spalte.

Datenbusse DB, /DB eines Datenbuspaares sind in einem Bereich benachbart zu dem Speicherfeld 10 so vorgesehen, daß sie sich in die gleiche Richtung wie die der Lesewortleitungen RWL und der Schreibwortleitungen WWL erstrecken.

Spaltenauswahlgatter CSG1 bis CSGm sind entsprechend zu den Speicherzellenspalten vorgesehen. Jedes Speicherzellengatter CSG wird als Reaktion auf die Aktivierung einer entsprechenden Spaltenauswahlleitung CSL eingeschaltet und verbindet elek­ trisch die entsprechenden Bitleitungen BL, /BL mit den Daten­ bussen DB, /DB. Bei der Datenlesetätigkeit wird somit die Speicherzelle elektrisch zwischen den Datenbus DB und die Massespannung VSS geschaltet.

Weiterhin sind m Blind-Speicherzellen DMC entsprechend zu den Speicherzellenspalten vorgesehen. Da die Blind-Speicherzellen DMC den gleichen Aufbau wie jene von Fig. 8 aufweisen, wird die detaillierte Beschreibung davon nicht wiederholt. Ein Blind-Zugriffstransistor ATRd wird als Reaktion auf die Akti­ vierung einer entsprechenden Spaltenauswahlleitung CSL einge­ schaltet. Die Blind-Speicherzelle entsprechend dem eingeschal­ teten Blind-Zugriffstransistor ATRd wird so aktiviert, daß sie elektrisch zwischen den Datenbus /DB und die Massespannung VSS geschaltet wird.

Folglich wird nur die Blind-Speicherzelle DMC auf der ausge­ wählten Spalte bei der Datenlesetätigkeit aktiviert. Kein La­ de/Entladestrom wird auf den Bitleitungen /BL der nichtausge­ wählten Spalten erzeugt, was eine Verringerung des Leistungs­ verbrauches bei der Datenlesetätigkeit ermöglicht.

Eine Datenleseschaltung 56r erfaßt die Spannungsdifferenz zwi­ schen dem Datenbus DB, der elektrisch mit der ausgewählten Speicherzelle MC verbunden ist, und den Datenbus /DB, der elektrisch mit der Blind-Speicherzelle DMC verbunden ist, wo­ durch Auslesedaten DOUT erzeugt werden.

Es wird Bezug genommen auf Fig. 34, die Datenleseschaltung 56r enthält weiter Treibertransistoren DTa und DTb zusätzlich zu den Elementen der Datenleseschaltung 46r von Fig. 9. Da der Aufbau der Datenleseschaltung 56r ansonsten der gleiche wie der der Datenleseschaltung 53r ist, wird die detaillierte Beschreibung davon nicht wiederholt.

Die Treibertransistoren DTa, DTb sind elektrisch zwischen die Stromversorgungsspannung VDD und die entsprechenden Datenbusse DB, /DB geschaltet. Die Treibertransistoren DTa, DTb werden als Reaktion auf ein Steuersignal /RE ein/ausgeschaltet, das auf den L-Pegel bei der Datenlesetätigkeit aktiviert wird. Folglich werden die Datenbusse DB, /DB mit der Stromversor­ gungsspannung VDD während der Datenlesetätigkeit beaufschlagt.

Es wird Bezug genommen auf Fig. 35, die Bitleitungen BL, /BL und die Datenbusse DB, /DB werden auf die Massespannung VSS vor der Datenlesetätigkeit vorgeladen. Es sei angemerkt, daß in jeder Speicherzelle die Quellenspannung/Sourcespannung des Zugriffstransistors ATR auf der Massespannung VSS fixiert ist.

Zu der Zeit t0 wird die Datenlesetätigkeit gestartet, wodurch die Lesewortleitung RWLi und die Spaltenauswahlleitung CSLj entsprechend der ausgewählten Speicherzelle aktiviert werden. Als Reaktion darauf werden die ausgewählte Speicherzelle und die Blind-Speicherzelle der ausgewählten Spalte elektrisch zwischen die Datenbusse DB, /DB bzw. die Massespannung VSS ge­ schaltet.

Somit fließt ein Lesestrom (Datenlesestrom) zwischen den Da­ tenbussen DB, /DB, die auf die Stromversorgungsspannung VDD durch die Datenleseschaltung 56r und die Massespannung VSS ge­ trieben sind, mit denen die Datenleitungen DB, /DB durch die ausgewählte Speicherzelle MC bzw. die Blind-Speicherzelle DMC verbunden sind.

Als Resultat ändern sich die Spannung auf den Bitleitungen BL, /BL und den Datenbussen DB, /DB auf den elektrischen Wider­ standswert der Speicherzelle oder der Blind-Speicherzelle, die elektrisch damit verbunden sind. Wie bei der zweiten Modifika­ tion der ersten Ausführungsform wird die Spannungsdifferenz zwischen den Datenbussen DB und /DB erfaßt und verstärkt zu einer vorbestimmten Zeit t1 als Reaktion auf ein Triggerimpuls ϕr. Somit können die gespeicherten Daten aus der ausgewählten Speicherzelle gelesen werden.

Folglich kann die Datenlesetätigkeit mit einem großen Signal­ spielraum durchgeführt werden, während der Leistungsverbrauch in den Blind-Speicherzellen gedrückt wird. Es sei angemerkt, da die Bitleitungen BL, /BL und die Datenbusse DB, /DB mit der Stromversorgungsspannung VDD betrieben werden, werden die Spannungen auf den Datenbussen DB, /DB auf verschiedene Werte gesetzt. Durch Vergleichen der gesetzten Spannungen, d. h. durch Aktivieren des Triggerimpulses ϕr nach dem Setzen der Spannungen auf den Datenbussen DB, /DB kann eine weitere sta­ bilisierte Datenlesetätigkeit verwirklicht werden.

Zum genauen Durchführen der Datenlesetätigkeit unter Benutzung der Blind-Speicherzelle DMC müssen die Datenbusse DB, /DB und die Bitleitungen BL, /BL so ausgelegt werden, daß ein erster und ein zweiter Strompfad, die zwischen der Datenleseschaltung 56r und der Massespannung VSS gebildet sind, d. h. ein erster und ein zweiter Strompfad entsprechend mit der ausgewählten Speicherzelle MC und der Blind-Speicherzelle DMC, den gleichen elektrischen Widerstandswert aufweisen.

Erste Modifikation der vierten Ausführungsform

Die Anordnung der Blind-Speicherzellen in der gefalteten Bit­ leitungsstruktur ist in der ersten Modifikation der vierten Ausführungsform gezeigt.

Es wird Bezug genommen auf Fig. 36, bei dem Aufbau der ersten Modifikation der vierten Ausführungsform sind die Bitleitungen BL, /BL auf der Grundlage einer gefalteten Bitleitungsstruktur angeordnet. Bei jeder Speicherzellenspalte sind die Speicher­ zellen MC abwechselnd zwischen den Bitleitungen BL, /BL und der Massespannung VSS vorgesehen. Genauer, die Speicherzellen sind zwischen der Bitleitung BL und der Massespannung VSS in ungeraden Zeilen vorgesehen und zwischen der Bitleitung /BL und der Massespannung VSS in geraden Zeilen vorgesehen.

Zwei Blind-Speicherzellen DMC sind in jeder Speicherzellen­ spalte vorgesehen. In jeder Speicherzellenspalte sind die zwei Blind-Speicherzellen DMC elektrisch zwischen die Bitleitungen BL, /BL und die Massespannung VSS geschaltet.

Spaltenauswahlgatter CSG sind entsprechend zu den Speicherzel­ lenspalten vorgesehen. Das Spaltenauswahlgatter CSG wird einausgeschaltet als Reaktion auf eine entsprechende Spalten­ auswahlleitung CSL. Die Bitleitungen BL, /BL der ausgewählten Zeile werden elektrisch mit den Datenbussen DB bzw. /DB durch das entsprechende Spaltenauswahlgatter CSG verbunden.

Blind-Spaltenauswahlgatter CSGd1 bis CSGdm sind entsprechend zu den Speicherzellenspalten vorgesehen. Das Blind-Spaltenaus­ wahlgatter CSGd1 enthält ein Logikgatter LG1 zum Ausgeben des AND-Logiktätigkeitsresultates der entsprechenden Spannungspe­ gel eines Steuersignales RA0 und der Spaltenauswahlleitung CSL1 und ein Logikgatter LG2 zum Ausgeben des AND-Logiktätig­ keitsresultates der entsprechenden Spannungspegel eines Steu­ ersignales /RA0 und der Spaltenauswahlsignalleitung CSL1.

Das Steuersignal RA0 wird auf den H-Pegel gesetzt, wenn eine ungerade Zeile ausgewählt wird, und auf den L-Pegel, wenn eine gerade Zeile ausgewählt wird. Das Steuersignal /RA0 wird ent­ gegengesetzt zu dem Signalpegel des Steuersignales RA0 gesetzt und auf den H-Pegel gesetzt, wenn eine gerade Zeile ausgewählt wird.

Der Blind-Zugriffstransistor ATRd der Blind-Speicherzelle ent­ sprechend der Bitleitung /BL1 wird eingeschaltet, wenn die Ausgabe des Logikgatters LG1 auf dem H-Pegel ist. Der Blind- Zugriffstransistor ATRd der Blind-Speicherzelle entsprechend der Bitleitung BL1 wird eingeschaltet, wenn die Ausgabe des Logikgatters LG2 auf dem H-Pegel ist.

Die anderen Blind-Spaltenauswahlgatter CSGd2 bis CSGdm weisen den gleichen Aufbau auf.

Wenn die ausgewählten Speicherzellenspalte eine ungerade Spal­ te ist, aktiviert ein entsprechendes Blind-Spaltenauswahl­ gatter CSGd1 bis CSGdm die Blind-Speicherzelle, die zwischen einer entsprechenden Bitleitung /BL und der Massespannung VSS vorgesehen ist. Wenn die ausgewählte Speicherzellenspalte eine gerade Spalte ist, aktiviert ein entsprechendes Blind-Spalten­ auswahlgatter CSGd1 bis CSGdm die Blind-Speicherzelle, die zwischen einer entsprechenden Bitleitung BL und der Massespan­ nung VSS vorgesehen ist. Somit wird die Blind-Speicherzelle nur in der ausgewählten Speicherzellenspalte aktiviert.

Wenn eine ungerade Zeile ausgewählt wird, wird die ausgewählte Speicherzelle elektrisch zwischen den Datenbus DB und die Ma­ ssespannung VS abgeschaltet, wohingegen die ausgewählte Blind- Speicherzelle DMC elektrisch zwischen den Datenbus /DB und die Massespannung VSS geschaltet wird.

Wenn eine gerade Zeile ausgewählt wird, wird die ausgewählte Speicherzelle elektrisch zwischen den Datenbus /DB und die Massespannung VSS geschaltet, wohingegen die ausgewählte Blind-Speicherzelle DMC elektrisch zwischen den Datenbus DB und die Massespannung VSS geschaltet wird. Die Datenleseschal­ tung 56r erzeugt Lesedaten DOUT auf die gleiche Weise wie bei der vierten Ausführungsform auf der Grundlage der Spannungen auf den Datenbussen DB, /DB.

Somit kann die Datenlesetätigkeit durchgeführt werden auf der Grundlage der gefalteten Bitleitungsstruktur, die hochwider­ standsfähig gegen elektrisches Rauschen ist, während der Lei­ stungsverbrauch in den Blind-Speicherzellen unterdrückt werden kann.

Es sei angemerkt, bei der vierten Ausführungsform und der er­ sten Modifikation davon ist es auch möglich, die Datenbusse DB, /DB auf die Stromversorgungsspannung VDD vor der Datenle­ setätigkeit vorzuladen und die Datenbusse DB, /DB davon bei der Datenlesetätigkeit zu trennen, wie bei der ersten Ausfüh­ rungsform. In diesem Fall kann die Datenleseschaltung 51r von Fig. 3, die für den Datenbus /DB den gleichen Vorladetransi­ stor PTa und das Übertragungsgatter TGa jene für den Datenbus DB enthält, anstelle der Datenleseschaltung 56r von Fig. 33 und 36 benutzt werden. Bei diesem Aufbau ändert sich die Span­ nung auf dem Datenbus /DB, der elektrisch mit der Blind-Spei­ cherzelle DMC verbunden ist, zu einer mittleren Rate der ent­ sprechenden Spannungsänderungsraten auf dem Datenbus DB, wenn die Speicherdaten auf dem H-Pegel und auf dem L-Pegel sind, wie in Fig. 4 gezeigt ist. Folglich kann die Datenlesetätig­ keit auf die gleiche Weise wie die der ersten Ausführungsform durchgeführt werden durch Vergleichen der Spannungen auf den Datenbussen DB, /DB zu dem vorgeschriebenen Zeitpunkt.

Zweite Modifikation der vierten Ausführungsform

Die Anordnung von Blind-Speicherzellen in der offenen Bitlei­ tungsstruktur ist in der zweiten Modifikation der vierten Aus­ führungsform gezeigt.

Es wird Bezug genommen auf Fig. 37, bei der zweiten Modifika­ tion der vierten Ausführungsform ist das Speicherfeld 10 in zwei Speichermatten MTa und MTb auf die gleiche Weise wie die der Fig. 11 unterteilt. In der Speichermatte MTa sind Lese­ wortleitungen RWL1a, RWL2a, . . . und Schreibwortleitungen WWL1a, WWL2a, . . . entsprechend zu den Speicherzellenzeilen vorgesehen. In der Speichermatte MTb sind Lesewortleitungen RWL1b, RWL2b, . . . und Schreibwortleitungen WWL1b, WWL2b, . . . ähnlich zu den entsprechenden Speicherzellenzeilen vorgesehen. Wenn eine entsprechende Lesewortleitung RWL aktiviert wird, wird jede Speicherzelle MC elektrisch zwischen eine entspre­ chende Bitleitung BL und der Masseleitung VSS als Reaktion des Einschaltens des Zugriffstransistors ATR geschaltet.

In beiden Speichermatten MTa oder MTb wird eine einzelne Zeile entsprechend der ausgewählten Speicherzelle bezeichnet, und eine Lesewortleitung RWL der ausgewählten Zeile wird bei der Datenlesetätigkeit aktiviert. Die Speichermatten MTa, MTb tei­ len sich die Spaltenauswahlleitungen CSL. Eine einzelne Spal­ tenauswahlleitung CSL der ausgewählten Spalte wird auf einen H-Pegel aktiviert.

Wenn die ausgewählte Speichermatte in der Speichermatte MTa angeordnet ist, wird ein Steuersignal RAx auf den H-Pegel ge­ setzt, und ein Steuersignal /RAx wird auf den L-Pegel gesetzt. Wenn andererseits die ausgewählte Speichermatte in der Spei­ chermatte MTb angeordnet ist, wird das Steuersignal /RAx auf den H-Pegel gesetzt.

Die gleiche Zahl von Bitleitungen entsprechend den Speicher­ zellenzeilen ist in jeder Speichermatte MTa, MTb auf der Grundlage der sogenannten offenen Bitleitungsstruktur vorgese­ hen. In Fig. 37 sind die Bitleitungen in der Speichermatte MTa mit BL1, BL2, . . . bezeichnet, und die Bitleitungen in der Speichermatte MTb sind mit /BL1, /BL2, . . . bezeichnet.

In jeder Speichermatte MTa, MTb ist eine Mehrzahl von Blind- Speicherzellen DMC in einer einzelnen Blind-Zeile angeordnet. Die Mehrzahl von Blind-Speicherzellen DMC in der Speichermatte MTa ist entsprechend zwischen den Bitleitungen BL1 bis BLm und der Massespannung VSS vorgesehen. Ähnlich ist die Mehrzahl von Blind-Speicherzellen DMC in der Speichermatte MTb zwischen den Bitleitungen /BL1 bis /BLm und der Massespannung VSS vorgese­ hen.

In der Speichermatte MTa sind Spaltenauswahlgatter CSG1a, CSG2a, . . . zwischen den Datenbus DB und den entsprechenden Bitleitungen BL1, BL2, . . . vorgesehen. Jedes Spaltenauswahl­ gatter CSG1a, CSG2a, . . . wird ein/aus als Reaktion auf eine entsprechende Auswahlleitung CSL geschaltet. In der Speicher­ matte MTb sind Spaltenauswahlgatter CSG1b, CSG2b ähnlich zwi­ schen dem Datenbus /DB und den entsprechenden Bitleitungen /BL1, /BL2, . . . vorgesehen. Jedes Spaltenauswahlgatter CSG1b, CSG2b wird als Reaktion auf die entsprechende Auswahlleitung CSL ein/ausgeschaltet.

Somit sind die Bitleitungen BL (in der Speichermatte MTa) und /BL (in der Speichermatte MTb) für die ausgewählte Spalte elektrisch mit den Datenbussen DB bzw. /DB verbunden.

In der Speichermatte MTa sind Blind-Spaltenauswahlgatter CSGd1a, CSGd2a, . . . entsprechend für die Speicherzellenspalten vorgesehen. In der Speichermatte MTb sind Blind-Spaltenaus­ wahlgatter CSGd1b, CSGd2b entsprechend für die entsprechenden Speicherzellenspalten vorgesehen.

Das Blind-Spaltenauswahlgatter CSGd1a ist aus einem Logikgat­ ter zum Ausgeben des AND-Logiktätigkeitsresultates der ent­ sprechenden Spannungspegel der entsprechenden Spaltenauswahl­ leitung CSL1 und des Steuersignal RAx gebildet. Die Blind- Spaltenauswahlgatter CSGd2a, . . . der anderen Speicherzellen weisen den gleichen Aufbau auf.

Das Blind-Spaltenauswahlgatter CSGd1b ist aus einem Logikgat­ ter zum Ausgeben des AND-Logiktätigkeitsresultates der ent­ sprechenden Spannungspegel der entsprechenden Spaltenauswahl­ leitung CSL1 und des Steuersignales /RAx gebildet. Die Blind- Spaltenauswahlgatter CSGd2b, . . . der anderen Speicherzellen­ spalten weisen den gleichen Aufbau auf.

Wenn die Speichermatte MTa ausgewählt ist, aktiviert das Blind-Spaltenauswahlgatter in der Speichermatte MTa die Blind- Speicherzelle, die zwischen einer entsprechenden Bitleitung BL und der Massespannung VSS vorgesehen ist, entsprechend der Auswahl einer entsprechenden Speicherzellenspalte.

Wenn ähnlich die Speichermatte MTb ausgewählt ist, aktiviert das Blind-Spaltenauswahlgatter in der Speichermatte MTb die Blind-Speicherzelle, die zwischen einer entsprechenden Bitlei­ tung /BL und der Massespannung VSS vorgesehen ist, als Reakti­ on auf die Auswahl der entsprechenden Speicherzellenspalte. Somit wird nur die Blind-Speicherzelle entsprechend der ausge­ wählten Speicherzellenspalte in der ausgewählten Speichermatte aktiviert.

Wenn folglich die Speichermatte MTa ausgewählt wird, wird die ausgewählte Speicherzelle elektrisch zwischen den Datenbus DB und die Massespannung VSS geschaltet, wohingegen die ausge­ wählte Blind-Speicherzelle DMC elektrisch zwischen den Daten­ bus /DB und die Massespannung VSS geschaltet wird.

Wenn die Speichermatte MTb ausgewählt wird, wird die ausge­ wählte Speicherzelle elektrisch zwischen den Datenbus /DB und die Massespannung VS geschaltet, wohingegen die ausgewählte Blind-Speicherzelle DMC elektrisch zwischen den Datenbus DB und die Massespannung VSS geschaltet wird. Die Datenleseschal­ tung 56r erzeugt die Lesedaten DOUT auf die gleiche Weise wie bei der vierten Ausführungsform auf der Grundlage der Spannun­ gen auf den Datenbussen DB, /DB.

Dritte Modifikation der vierten Ausführungsform

Die Kombination der zweiten Modifikation der vierten Ausfüh­ rungsform und der ersten Ausführungsform ist in der dritten Modifikation der vierten Ausführungsform gezeigt.

Es wird Bezug genommen auf Fig. 38, der Aufbau der dritten Modifikation der vierten Ausführungsform unterscheidet sich von dem Aufbau von Fig. 37 darin, daß Quellenleitungen SL entsprechend den Speicherzellenspalten in jeder Speichermatte MTa, MTb vorgesehen sind. Jede Speicherzelle MC und jede Blind-Speicherzelle DMC sind zwischen einer entsprechenden Bitleitung BL und Quellenleitung SL vorgesehen.

Die gleichen Bitleitungstreibergatter BCSGb und Quellenlei­ tungstreibergatter SCSGb wie jene der ersten Modifikation der ersten Ausführungsform sind entsprechend zu den Bitleitungen BL und den Quellenleitungen SL vorgesehen. Somit ist die Da­ tenleseschaltung 53r von Fig. 9 anstelle der Datenleseschal­ tung 56r vorgesehen.

Dieser Aufbau ermöglicht einen verringerten Leistungsverbrauch und einen verbesserten Lesetätigkeitsspielraum, wie bei der ersten Ausführungsform beschrieben wurde, zusätzlich zu den Effekten, die durch den Aufbau der zweiten Modifikation der vierten Ausführungsform erzielt werden.

Es sei angemerkt, daß die Bitleitungstreibergatter BCSGb und die Quellenleitungstreibergatter SCSGb durch die Bitleitungs­ treibergatter BCSGa und die Quellenleitungstreibergatter SCSGa von Fig. 2 ersetzt werden können.

Die Quellenleitung SL, die Bitleitungsauswahlgatter BCSGa oder BCSGb und die Quellenleitungsauswahlgatter SCSGa oder SCSGb können für den Aufbau der vierten Ausführungsform und die er­ ste Modifikation davon zum Erzielen der gleichen Effekte wie bei der ersten Ausführungsform vorgesehen werden. Bei dem Auf­ bau, bei dem die Quellenleitung SL auf die Massespannung VSS bei der Datenlesetätigkeit getrieben wird, wie bei der ersten Ausführungsform gezeigt ist, kann die Datenlesetätigkeit al­ ternativ durch Treiben des Datenbusses DB auf die Stromversor­ gungsspannung VDD durchgeführt werden, so daß aktiv ein Le­ sestrom (Datenlesestrom) geliefert wird.

Ähnlich wie bei dem Aufbau, bei dem die Masseleitung SL auf die Stromversorgungsspannung VDD bei der Datenlesetätigkeit getrieben wird, wie bei den Modifikationen der ersten Ausfüh­ rungsform, der zweiten, der dritten und vierten Ausführungs­ form und ihren Modifikationen davon gezeigt wurde, kann die Datenlesetätigkeit alternativ durch Treiben des Datenbusses DB auf die Massespannung VSS durchgeführt werden, so daß aktiv ein Lesestrom (Datenlesestrom) geliefert wird.

Claims (20)

1. Dünnfilmmagnetspeichervorrichtung mit:
einer Mehrzahl von Speicherzellen (MC), von denen jede einen elektrischen Widerstandswert aufweist, der gemäß einem Datenspeicherpegel variiert, der dahinein durch ein angelegtes Magnetfeld geschrieben ist;
einer Mehrzahl von ersten Datenleitungen (BL), die entsprechend für feste Gruppierungen der Mehrzahl von Speicherzellen (MC) vorgesehen sind, zum Lesen der Speicherda­ tenpegel bei der Datenlesetätigkeit;
einer Mehrzahl von Quellenleitungen (SL), die entsprechend der Mehrzahl von ersten Datenleitungen (BL) vorgesehen sind, von denen jede elektrisch mit einer entspre­ chenden der Mehrzahl von ersten Datenleitungen (BL) durch eine ausgewählte Speicherzelle (MC) in einer entsprechenden festen Gruppierung bei der Datenlesetätigkeit verbunden ist;
einer Mehrzahl von ersten Datenleitungsauswahlabschnitten (BCSGa, BCSGb), die entsprechend der Mehrzahl von ersten Datenleitungen (BL) vorgesehen sind, wobei jeder der Mehrzahl von ersten Datenlei­ tungsauswahlabschnitten (BCSGa, BCSGb) eine entsprechende der Mehrzahl von ersten Datenleitungen (BL) auf eine erste Span­ nung (VDD, VSS) vor der Lesetätigkeit vorlädt und elektrisch die entsprechende erste Datenleitung (BL) von der ersten Span­ nung (VDD, VSS) bei der Datenlesetätigkeit trennt; und
einer Mehrzahl von Quellenleitungsauswahlabschnitten (SCSGa, SCSGb), die entsprechend der Mehrzahl von Quellenleitungen (SL) vorge­ sehen sind, wobei jeder der Mehrzahl von Quellenleitungsaus­ wahlabschnitten (SCSGa, SCSGb) aufweist:
einen Quellenleitungsvorladeabschnitt (Ta4) zum Vorladen einer entsprechenden der Mehrzahl von Quellenleitungen (SL) auf eine zweite Spannung (VDD, VSS) vor der Datenlesetätigkeit und einen Quellenleitungstreiberabschnitt (Ta3) zum elektrischen Verbinden der entsprechenden Quellenleitung (SL) mit einer dritten Spannung (VDD, VSS) während der Datenlesetätigkeit.

2. Dünnfilmmagnetspeichervorrichtung nach Anspruch 1, bei der die erste und die zweite Spannung die gleiche Spannung (VDD, VSS) sind.

3. Dünnfilmmagnetspeichervorrichtung nach Anspruch 1, bei der
jede der Speicherzellen (MC) solche Eigenschaften aufweist, daß eine Differenz in dem elektrischen Widerstandswert, die von einer Differenz in dem Speicherdatenpegel herrührt, weni­ ger wahrscheinlich auftritt, wenn eine Spannung, die an beide Enden der Speicherzellen angelegt wird, erhöht wird, die erste und die zweite Spannung die gleiche Spannung (VDD, VSS) sind und
jeder der Quellenleitungstreiberabschnitte einen ersten Strom­ schaltabschnitt (Ta3) zum Bilden eines Pfades eines vorge­ schriebenen Durchgangsstrombetrages zwischen der entsprechen­ den Quellenleitung und der dritten Spannung (VSS, VDD) zum Einstellen einer Änderungsrate einer Spannung auf der entspre­ chenden Quellenleitung (SL) bei der Datenlesetätigkeit auf­ weist.

4. Dünnfilmmagnetspeichervorrichtung nach einem der Ansprü­ che 1 bis 3, bei der
die Mehrzahl von Speicherzellen (MC) in einer Matrix angeord­ net ist,
die Mehrzahl von ersten Datenleitungen (BL) entsprechend den Speicherzellenspalten der Matrix vorgesehen sind,
jeder der ersten Datenleitungsauswahlabschnitte (BCSGa) elek­ trisch die entsprechende erste Datenleitung (BL) von der er­ sten Spannung (VDD, VSS) trennt, wenn eine entsprechende Spei­ cherzellenspalte für die Datenlesetätigkeit ausgewählt ist, und
die verbleibenden ersten Datenleitungen der nichtausgewählten Speicherzellenspalten auf der ersten Spannung (VDD, VSS) ge­ halten werden.

5. Dünnfilmmagnetspeichervorrichtung nach einem der Ansprü­ che 1 bis 4, bei der die Mehrzahl von Speicherzellen (MC) in einer Matrix angeord­ net sind,
die Mehrzahl von Quellenleitungen (SL) entsprechend zu Spei­ cherzellenspalten der Matrix vorgesehen sind,
jeder der Quellenleitungsauswahlabschnitte (SCSGa, SCSGb) die entsprechende Quellenleitung (SL) elektrisch mit der dritten Spannung (VSS, VDD) verbindet, wenn eine entsprechende Spei­ cherzellenspalte für die Datenlesetätigkeit ausgewählt ist, und
die verbleibenden Quellenleitungen (SL) der nichtausgewählten Speicherzellenspalten auf der zweiten Spannung (VDD, VSS) ge­ halten werden.

6. Dünnfilmmagnetspeichervorrichtung nach einem der Ansprü­ che 1 bis 5, mit:
einer zweiten Datenleitung (BL, /BL, DB, /DB) zum Übertragen einer Referenzspannung (VREF), die mit einer Spannung auf ei­ ner ausgewählten der Mehrzahl von ersten Datenleitungen BL entsprechend einer für die Datenlesetätigkeit ausgewählten Speicherzelle zu vergleichen ist;
einer Datenleseschaltung (53r) zum Lesen und Verstärken einer Spannungsdifferenz zwischen der ausgewählten ersten Datenlei­ tung und den zweiten Datenleitungen;
einer Blind-Speicherzelle (DMC) mit einem mittleren elektri­ schen Widerstandswert der elektrischen Widerstandswerte einer jeden Speicherzelle (MC), die den Speicherdatenpegeln entspre­ chen;
einer Blind-Quellenleitung (DSL), die entsprechend der zweiten Datenleitung vorgesehen ist und elektrisch mit der zweiten Da­ tenleitung durch die Blind-Speicherzelle (DMC) während der Da­ tenlesetätigkeit verbunden ist;
einem zweiten Datenleitungsauswahlabschnitt (BCSGb, /BCSGb, BCSGd) entsprechend der zweiten Datenleitung; und
einem Blind-Quellenleitungsauswahlabschnitt (SCSGb, SCSGd) entsprechend der Blind-Quellenleitung (DSL);
worin der zweite Datenleitungsauswahlabschnitt die zweite Da­ tenleitung auf die erste Spannung (VDD, VSS) vor der Datenle­ setätigkeit auflädt und die zweite Datenleitung von der ersten Spannung (VDD, VSS) während der Datenlesetätigkeit elektrisch trennt, und
der Blind-Quellenleitungsauswahlabschnitt aufweist:
einen Blind-Quellenleitungsvorladeabschnitt zum Vorladen der Blind-Quellenleitung auf die zweite Spannung (VDD, VSS) vor der Datenlesetätigkeit und
einen Blind-Quellenleitungstreiberabschnitt zum elektrischen Verbinden der Blind-Quellenleitung mit der dritten Spannung (VSS, VDD) während der Datenlesetätigkeit.

7. Dünnfilmmagnetspeichervorrichtung nach Anspruch 6, bei der ein elektrischer Widerstandswert pro Einheitslänge der Mehrzahl von ersten Datenleitungen (BL, /BL, DB, /DB) und der zweiten Datenleitung (/BL, BL, /DB, DB) so ausgelegt ist, daß die erste Datenleitung in einem ersten Strompfad, der die für die Datenlesetätigkeit ausgewählte Speicherzelle (MC) enthält den gleichen Widerstandswert aufweist wie die zweite Datenlei­ tung in einem zweiten Strompfad, der die Blind-Speicherzelle (DMC) enthält, wobei der erste und der zweite Strompfad zwischen der Datenle­ seschaltung und der dritten Spannung (VSS, VDD) gebildet sind.

8. Dünnfilmmagnetspeichervorrichtung nach Anspruch 6 oder 7, bei der die Mehrzahl von zweiten Datenleitungen (/BL, BL, /DB, DB) entsprechend zu der Mehrzahl von ersten Datenleitungen (BL, /BL, DB, /DB) vorgesehen ist,
jede der Blind-Quellenleitungen (DSL) entsprechend zu der Mehrzahl von zweiten Datenleitungen als eine Verdrahtung ge­ meinsam zu einer entsprechenden der Mehrzahl von Quellenlei­ tungen (SL) vorgesehen ist, und
jeder der Blind-Quellenleitungsauswahlabschnitte (SCSGb, SCSGd) entsprechend zu den Blind-Quellenleitungen (DSL) ge­ meinsam zu einem entsprechenden der Quellenauswahlabschnitte vorgesehen ist.

9. Dünnfilmmagnetspeichervorrichtung mit:
einer Speicherzelle (MC) zum Speichern von Daten;
worin jede der Speicherzellen (MC) einen Magnetspeicherab­ schnitt (MTJ) aufweist, dessen elektrischer Widerstandswert gemäß einem Speicherdatenpegel variiert;
wobei der Magnetspeicherabschnitt (MTJ) aufweist:
eine erste Magnetschicht (FL), die eine vorgeschriebene feste Magnetisierungsrichtung hält, und
eine zweite Magnetschicht (VL), die eine Magnetisierungsrich­ tung hält, die gemäß einer Kombination eines ersten Daten­ schreibmagnetfeldes zum Anlegen eines Magnetfeldes in einer Hartmagnetisierungsachsenrichtung (HA) und einem zweiten Da­ tenschreibmagnetfeld zum Anlegen eines Magnetfeldes in einer Leichtmagnetisierungsachsenrichtung (EA) geschrieben ist;
wobei die Dünnfilmmagnetspeichervorrichtung weiter aufweist:
eine erste Signalleitung (WWL) zum Durchlassen dadurch eines ersten Datenschreibstromes (Ip), der das erste Datenschreibma­ gnetfeld erzeugt, und
eine zweite Signalleitung (BL), zum Durchlassen dadurch eines zweiten Datenschreibstromes (Iw), der das zweite Datenschreib­ magnetfeld erzeugt,
worin die Lieferung des ersten Datenschreibstromes (Ip) ge­ startet wird vor der Lieferung des zweiten Datenschreibstromes (Iw) bei einer Datenschreibtätigkeit.

10. Dünnfilmmagnetspeichervorrichtung nach Anspruch 9, bei der
die zweite Signalleitung (BL) einen Datenlesestrom (Is)durchläßt, der über den Magnetspeicherabschnitt (MTJ) bei der Datenlesetätigkeit angelegt wird, und
eine Zeitdauer von dem Start der Datenlesetätigkeit bis der Datenlesestrom (Is) startet, durch die zweite Signalleitung (BL) zu fließen, kürzer als eine Zeitdauer von dem Start der Datenschreibtätigkeit, bis der zweite Datenschreibstrom (Iw) startet, durch die zweite Signalleitung (BL) zu fließen, ist.

11. Dünnfilmmagnetspeichervorrichtung nach Anspruch 9, mit:
einer dritten Signalleitung (SL), die elektrisch mit der zwei­ ten Signalleitung (BL) durch die Speicherzelle (MC) bei der Datenlesetätigkeit verbunden ist;
einem ersten Signalleitungsauswahlabschnitt (BCSGa, BCSGb) zum Steuern einer Spannung auf der zweiten Signalleitung (BL); und
einem zweiten Signalleitungsauswahlabschnitt (SCSGa, SCSGb) zum Steuern einer Spannung auf der dritten Signalleitung (SL); worin der erste Signalleitungsauswahlabschnitt die zweite Si­ gnalleitung auf eine erste Spannung (VDD, VSS) vor der Daten­ lesetätigkeit vorlädt und elektrisch die zweite Signalleitung (BL) von der ersten Spannung bei der Datenlesetätigkeit trennt;
wobei der zweite Signalleitungsauswahlabschnitt aufweist einen Vorladeabschnitt (Ta4) zum Vorladen der dritten Signal­ leitung (SL) auf eine zweite Spannung (VDD, VSS) vor der Da­ tenlesetätigkeit und
einen Signalleitungstreiberabschnitt (Ta3) zum elektrischen Verbinden der dritten Signalleitung (SL) mit einer dritten Spannung (VSS, VDD) bei der Datenlesetätigkeit.

12. Dünnfilmmagnetspeichervorrichtung mit:
einer Mehrzahl von Speicherzellen (MC), die in einer Matrix angeordnet sind, wobei jede der Mehrzahl von Speicherzellen (MC) einen Magnetspeicherabschnitt (MTJ) aufweist, dessen elektrischer Widerstandswert gemäß einem Speicherdatenpegel variiert, der darin durch eine Kombination eines ersten und eines zweiten Datenschreibmagnetfeldes (H(BL), H(WWL)) geschrieben ist;
einer Mehrzahl von Schreibwortleitungen (WWL), die entsprechend zu den Speicherzellenzeilen der Matrix vorge­ sehen sind und selektiv bei einer Datenschreibtätigkeit akti­ viert werden zum Durchlassen dadurch eines ersten Daten­ schreibstromes (Ip) zum Erzeugen des ersten Datenschreibma­ gnetfeldes (H (WWL));
einer Mehrzahl von Bitleitungen (BL), die entsprechend zu Speicherzellenspalten der Matrix vorgese­ hen sind;
einer Mehrzahl von Quellenleitungen (SL), die entsprechend zu den Speicherzellenspalten vorgesehen sind, wobei jede der Mehrzahl von Quellenleitungen (SL) die Spei­ cherzellen (MC) auf einer entsprechenden Speicherzellenspalte zwischen sich selbst und einer entsprechenden der Mehrzahl von Bitleitungen (BL) einschließt;
einer Mehrzahl von Verbindungsschaltern (WCSG); die entsprechend zu den Speicherzellenspalten vorgesehen sind, zum elektrischen Verbinden einer der Mehrzahl von Quellenlei­ tungen (SL) und einer der Mehrzahl von Bitleitungen (BL) mit­ einander an jeweils ihrem Ende bei der Datenschreibtätigkeit gemäß einem Spaltenauswahlresultat; und
einer Datenschreibschaltung (51w) zum Liefern eines zweiten Datenschreibstromes (Iw) zum Erzeu­ gen des zweiten Datenschreibmagnetfeldes (H(BL)) bei der Da­ tenschreibtätigkeit, wobei die Datenschreibschaltung (51w) ge­ mäß dem Spaltenauswahlresultat eine der Mehrzahl von Quellen­ leitungen (SL) mit einer von einer ersten und einer zweiten Spannung (VDD, VSS) und eine der Mehrzahl von Bitleitungen (BL) mit der anderen Spannung an den anderen Enden gemäß dem Speicherdatenpegel verbindet.

13. Dünnfilmmagnetspeichervorrichtung nach Anspruch 12, bei der jede der Speicherzellen (MC) einen Zugriffsabschnitt (ATR) enthält, der selektiv bei einer Datenlesetätigkeit ein­ schaltet, zum elektrischen Verbinden des Magnetspeicherab­ schnittes (MTJ) zwischen einer entsprechenden der Mehrzahl von Bitleitungen (BL) und einer entsprechenden der Mehrzahl von Quellenleitungen (SL);
wobei die Dünnfilmmagnetspeichervorrichtung weiter aufweist:
eine Datenleseschaltung (54r) zum elektrischen Verbinden einer der Quellenleitungen (SL) und einer der Bitleitungen (BL) mit der ersten bzw. zweiten Spannung (VDD, VSS) an den anderen En­ den bei der Datenlesetätigkeit gemäß dem Spaltenauswahlresul­ tat und die Datenlesetätigkeit auf der Grundlage einer Span­ nungsänderung auf der Bitleitung (BL) entsprechend dem Spal­ tenauswahlresultat durchführt;
wobei die Mehrzahl von Verbindungsschaltern (WCSG) elektrisch jeweils die einen Enden der Quellenleitungen (SL) und einer der Bitleitungen (BL) voneinander während der Datenlesetätig­ keit gemäß dem Spaltenauswahlresultat trennt.

14. Dünnfilmmagnetspeichervorrichtung mit:
einer Mehrzahl von Speicherzellen (MC), die in einer Matrix angeordnet sind, wobei jede der Mehrzahl von Speicherzellen (MC) einen Magnetspeicherabschnitt (MTJ) enthält, dessen elektrischer Widerstandswert variiert gemäß einem Speicherdatenpegel, der durch eine Kombination eines er­ sten und eines zweiten Datenschreibmagnetfeldes (H(WWL), H(BL)) geschrieben ist;
einer Mehrzahl von Schreibwortleitungen (WWL), die entsprechend zu Speicherzellenzeilen der Matrix vorgesehen sind und selektiv bei einer Datenschreibtätigkeit aktiviert werden zum Durchlassen dadurch eines ersten Datenschreibstro­ mes (Ip) zum Erzeugen des ersten Datenschreibmagnetfeldes (H (WWL));
einer Mehrzahl von Quellenleitungen (SL), die entsprechend zu den Speicherzellenzeilen vorgesehen sind und mit einer ersten Spannung (VSS) an ihrem jeweiligen einen Ende verbunden sind;
einer Mehrzahl von Bitleitungen (BL), die entsprechend zu Speicherzellenspalten der Matrix vorgese­ hen sind und selektiv einen zweiten Datenschreibstrom (Iw) zum Erzeugen des zweiten Datenschreibmagnetfeldes (H(BL)) bei der Datenschreibtätigkeit gemäß eines Spaltenauswahlresultates empfangen; und
einem Wortleitungstreiber (30) zum Verbinden der aktivierten Schreibwortleitung (WWL) mit einer zweiten Spannung (VDD) an ihrem einen Ende bei der Datenschreibtätigkeit;
worin der erste Datenschreibstrom (Ip) durch einen Strompfad fließt, der aus der aktivierten Schreibwortleitung (WWL) und mindestens einer der Mehrzahl von Quellenleitungen (SL) fließt, die elektrisch mit der aktivierten Schreibwortleitung (WWL) an den anderen Enden verbunden ist.

15. Dünnfilmmagnetspeichervorrichtung nach Anspruch 14, bei der
jede der Mehrzahl von Schreibwortleitungen (WWL) elektrisch mit einer der Mehrzahl von Quellenleitungen (SL) entsprechend der gleichen Speicherzellenzeile an dem anderen Ende verbunden ist; und
die Schreibwortleitungen (WWL) und die Quellenleitungen (SL) derart angeordnet sind, daß Magnetfelder, die entsprechend in den Magnetspeicherabschnitten (MTJ) von dem Datenschreibstrom erzeugt sind, der durch die Schreibwortleitung (WWL) und die Quellenleitung (SL) fließt, die gleiche Richtung aufweisen.

16. Dünnfilmmagnetspeichervorrichtung nach Anspruch 14 oder 15
mit einer Mehrzahl von Verbindungsschaltern (220, 221), die entsprechend zwischen jeder Schreibwortleitung (WWL) und einer Mehrzahl von Quellenleitungen (SL) von anderen Speicherzellen­ zeilen vorgesehen sind,
worin mindestens ein Verbindungsschalter entsprechend der ak­ tivierten Schreibwortleitung bei der Datenschreibtätigkeit eingeschaltet ist.

17. Dünnfilmmagnetspeichervorrichtung mit:
einer Mehrzahl von Speicherzellen (MC), die in einer Matrix angeordnet sind, wobei jede der Mehrzahl von Speicherzellen (MC) aufweist:
einen Magnetspeicherabschnitt (MTJ), dessen elektrischer Wi­ derstandswert gemäß einem Speicherdatenpegel variiert, der darin durch eine Kombination eines ersten und eines zweiten Datenschreibmagnetfeldes (H(WWL), H(BL)) geschrieben ist, und einen Zugriffsabschnitt (ATR), der in Reihe mit dem Magnet­ speicherabschnitt (MTJ) geschaltet ist und selektiv bei einer Datenlesetätigkeit einschaltet zum Durchlassen eines Datenle­ sestromes (Is) dadurch und bei einer Datenschreibtätigkeit ausschaltet;
wobei die Dünnfilmmagnetspeichervorrichtung weiter aufweist:
eine Mehrzahl von Lesewortleitungen (RWL), die entsprechend zu Speicherzellenzeilen der Matrix vorgesehen sind, zum Einschal­ ten des Zugriffsabschnittes (ART) während der Datenlesetätig­ keit gemäß einem Zeilenauswahlresultat;
eine Mehrzahl von Schreibwortleitungen (WWL), die entsprechend zu den Speicherzellenzeilen vorgesehen sind und selektiv akti­ viert werden zum Durchlassen dadurch eines ersten Daten­ schreibstromes (Ip), der das erste Datenschreibmagnetfeld (H(WWL)) bei der Datenschreibtätigkeit erzeugt;
einer Mehrzahl von Bitleitungen (BL), die entsprechend zu Speicherzellenspalten der Matrix vorgesehen sind, wobei jede der Mehrzahl von Bitleitungen (BL) mit der Mehrzahl von Schreibwortleitungen (WWL) durch die Speicherzellen (MC) ver­ bunden sind;
einen Wortleitungstreiber (30) zum Verbinden der aktivierten Schreibwortleitung (WWL) mit einer ersten Spannung (VDD) an ihrem einen Ende und Setzen der verbleibenden Schreibwortlei­ tungen (WWL) auf eine zweite Spannung (VSS) zum Liefern des ersten Datenschreibstromes (Ip) während der Datenschreibtätig­ keit;
Verbindungsschalter (210), die entsprechend zwischen jede Schreibwortleitung (WWL) und einer Mehrzahl von Schreibwort­ leitungen (WWL) von anderen Speicherzellenzeilen geschaltet sind, wobei jeder der Verbindungsschalter (210) eingeschaltet wird, wenn eine der zwei damit verbundenen Schreibwortleitun­ gen (WWL) aktiviert ist; und
eine Datenleseschaltung (55r) zum Liefern des Datenlesestromes (Is) zu einer der Mehrzahl von Bitleitungen (BL) während der Datenlesetätigkeit gemäß einem Spaltenauswahlresultat und zum Durchführen der Datenlesetätigkeit auf der Grundlage einer Spannungsänderung auf der Bitleitung (BL) entsprechend dem Spaltenauswahlresultat;
worin der Wortleitungstreiber (30) jede der Mehrzahl von Schreibwortleitungen (WWL) auf eine vorgeschriebene Spannung bei der Datenlesetätigkeit setzt.

18. Dünnfilmmagnetspeichervorrichtung mit:
einer Mehrzahl von Speicherzellen (MC), die in einer Matrix angeordnet sind, wobei jede der Mehrzahl von Speicherzellen (MC) aufweist:
einen Magnetspeicherabschnitt (MTJ), dessen elektrischer Wi­ derstandswert gemäß dahinein geschriebenen Speicherdatenpegel variiert, und
einen Zugriffsabschnitt (ATR), der selektiv bei einer Datenle­ setätigkeit einschaltet, zum Durchlassen eines Datenlesestro­ mes (Is) dadurch,
wobei die Dünnfilmmagnetspeichervorrichtung aufweist:
eine Mehrzahl von Datenleitungen (BL), die zu Speicherzellen­ spalten der Matrix vorgesehen sind, zum selektiven Empfangen des Datenlesestromes (Is) bei der Datenlesetätigkeit; und
eine Mehrzahl von Referenzspannungserzeugerabschnitten (CSGd, DMC), die entsprechend zu den Speicherzellenspalten vorgesehen sind, wobei jeder der Mehrzahl von Referenzspannungserzeuger­ abschnitten selektiv bei der Datenlesetätigkeit gemäß einem Spaltenauswahlresultat aktiviert wird zum Erzeugen einer Refe­ renzspannung (VREF), die mit einer Spannung auf einer entspre­ chenden der Mehrzahl von Datenleitungen (BL) zu vergleichen ist;
worin jede der Mehrzahl von Speicherzellen (MC) zwischen eine entsprechende der Mehrzahl von Datenleitungen (BL) und eine vorgeschriebene Spannung (VSS) geschaltet ist.

19. Dünnfilmmagnetspeichervorrichtung nach Anspruch 18, weiter mit Blind-Datenleitungen (/BL), die entsprechend zu den Speicherzellenspalten vorgesehen sind, zum Empfangen des Da­ tenlesestromes (Is), wenn eine entsprechende Speicherzellen­ spalte ausgewählt ist für die Datenlesetätigkeit, worin jeder der Mehrzahl von Referenzspannungserzeugerab­ schnitten (DMC, CSGd) aufweist:
eine Blind-Speicherzelle (DMC), die einen Blind-Widerstand (MTJd) enthält mit einem mittleren elektrischen Widerstands­ wert von den elektrischen Widerstandswerten, die den Speicher­ datenpegeln jeder Speicherzelle (MC) entsprechen, und einen Blind-Zugriffsabschnitt (ATRd), der elektrisch in Reihe mit dem Blind-Widerstand (MTJd) zwischen die entsprechende der Mehrzahl von Datenleitungen (BL) und der vorgeschriebenen Spannung (VSS) geschaltet ist und eingeschaltet ist, wenn eine entsprechende Speicherzellenspalte der Matrix ausgewählt ist, und
einen Blind-Auswahlabschnitt (CSGd) zum Einschalten des Blind- Zugriffsabschnittes (ATRd), wenn eine entsprechende der Spei­ cherzellenspalte für die Datenlesetätigkeit ausgewählt ist.

20. Dünnfilmmagnetspeichervorrichtung nach Anspruch 19, worin zwei Referenzspannungserzeugerabschnitte (DMC, CSGd) in jeder Speicherzellenspalte vorgesehen sind,
jede Datenleitung (BL) und jede Blind-Datenleitung (/BL) unter Benutzung zweier Signalleitungen entsprechend einer Spalte vorgesehen sind, und
eine der zwei Signalleitungen elektrisch mit der Speicherzelle (MC) verbunden ist und die andere elektrisch mit der Blind- Speicherzelle (DMC) verbunden ist, gemäß einem Zeilenauswahl­ resultat.