DE10238307A1

DE10238307A1 - Halbleiterspeichervorrichtung zum Lesen von Daten basierend auf einer Speicherzelle, durch die während eines Zugriffs Strom fließt

Info

Publication number: DE10238307A1
Application number: DE10238307A
Authority: DE
Inventors: Tsukasa Ooishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-12-03
Filing date: 2002-08-21
Publication date: 2003-06-18
Also published as: CN1423279A; KR100492436B1; TW567491B; US20030103395A1; JP2003173700A; KR20030047697A; US6791890B2; CN1258769C

Abstract

Eine Datenleseschaltung (50) erzeugt Lesedaten (DAT) gemäß einer Differenz zwischen Strömen, die durch einen ersten und zweiten Knoten (Nc, Nd) jeweils fließen. In einer Datenleseoperation liefern eine Stromerzeugungsschaltung (50a) und eine Referenzstrom-Erzeugungsschaltung (60) einen Zugriffsstrom (Iac), der einem durch eine ausgewählte Speicherzelle fließenden Strom entspricht, und einen vorbestimmten Referenzstrom (Ir) durch den ersten und zweiten Knoten. In einem Testmodus liefert eine Stromschalt-Schaltung (120, 130) anstelle des Zugriffsstroms und des Referenzstroms gleiche Testströme (It) an den ersten und zweiten Knoten. Somit kann der Offset des Stromleseverstärkers in der Datenleseschaltung evaluiert werden.

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine Halbleiterspeichervorrichtung, die Speicherzellen aufweist, durch die während des Zugriffs ein Strom, der sich in Abhängigkeit von Speicherdaten ändert, fließt.
Für Halbleiterspeichervorrichtungen zur Durchführung einer Datenspeicherung gibt es verschiedene Möglichkeiten Daten in den Speicherzellen zu speichern. Beispielsweise kann eine Halbleiterspeichervorrichtung derart aufgebaut sein, daß ein Strom, der durch jede Speicherzelle fließt, sich in Abhängigkeit von den Speicherdaten während des Zugriffs ändert. In dieser Halbleiterspeichervorrichtung werden während des Zugriffs die Speicherdaten aus einer ausgewählten Speicherzelle (also einem Zugriffsziel) ausgelesen, und zwar in Übereinstimmung mit Ergebnissen eines Vergleichs zwischen dem durch die ausgewählte Speicherzelle fließenden Strom und einem vorher eingestellten Referenzstrom. Als Halbleiterspeichervorrichtung, die derartige Speicherzellen aufweist, ist beispielsweise eine MRAM (Magnetic Random Access Memory)-Vorrichtung bekannt, die mit geringem Leistungsverbrauch Daten nicht flüchtig (permanent) speichern kann.
In der Vergangenheit hat man herausgefunden, daß die Leistungsfähigkeit der MRAM-Vorrichtung erheblich verbessert werden kann, indem als Speicherzellen Dünnfilmmagnetelemente verwendet werden, die MTJs (Magnetic Tunneling Junctions), also Magnettunnelübergänge aufweisen. Eine MRAM-Vorrichtung mit Speicherzellen, die Magnettunnelübergänge aufweisen, ist beispielsweise in "A 10 ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in Each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, "Nonvolatile RAM based an Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000, beschrieben.
Fig. 16 zeigt eine Struktur einer Speicherzelle, die einen Magnettunnelübergang aufweist, und die im folgenden einfach als "MTJ-Speicherzelle" bezeichnet wird.
Wie in Fig. 16 gezeigt, enthält die MTJ-Speicherzelle ein Tunnelmagnetwiderstandselement TMR, das einen elektrischen Widerstand aufweist, der gemäß einem Datenpegel von magnetisch geschriebenen Speicherdaten variabel ist, und einen Zugriffstransistor ATR. Der Zugriffstransistor ATR ist zwischen einer Schreibbitleitung WBL und einer Lesebitleitung RBL angeordnet, und mit dem Tunnelmagnetwiderstandselement TMR in Reihe geschaltet. Der Zugriffstransistor ATR ist typischerweise als ein Feldeffekttransistor gebildet, der auf einem Halbleitersubstrat angeordnet ist.
Für die MTJ-Speicherzelle enthält die Vorrichtung eine Schreibbitleitung WBL und eine Schreibstellenleitung WDL zur Lieferung eines Datenschreibstroms jeweils in unterschiedliche Richtungen während einer Datenschreiboperation, eine Wortleitung WL zur Anweisung eines Datenlesens, und eine Lesebitleitung RBL zum Empfang eines Datenlesestroms. Beim Datenlesen (Datenleseoperation) wird das Tunnelmagnetwiderstandselement TMR in Antwort auf das Einschalten des Zugriffstransistors ATR elektrisch zwischen die Schreibbitleitung WBL, die eine Massespannung GND führt, und die Lesebitleitung RBL geschaltet.
Fig. 17 zeigt das Datenschreiben in die MTJ-Speicherzelle.
Wie in Fig. 17 gezeigt, weist das Tunnelmagnetwiderstandselement TMR eine ferromagnetische Materialschicht FL auf, die eine feste und gleichförmige Magnetisierungsrichtung aufweist, und die im folgenden einfach als "feste Magnetschicht" bezeichnet wird, und eine ferromagnetische Materialschicht VL, die in Abhängigkeit von einem extern angelegten Magnetfeld in eine Richtung magnetisierbar ist, und die im folgenden einfach als "freie Magnetschicht" bezeichnet wird. Eine Tunnelbarriere (Tunnelfilm) TB, der aus einem Isolationsfilm gebildet ist, ist zwischen der festen Magnetschicht FL und der freien Magnetschicht VL angeordnet. Die freie Magnetschicht VL wird gemäß dem Pegel der zu schreibenden Speicherdaten in die gleiche Richtung magnetisiert, wie die feste Magnetschicht FL, oder in eine zu dieser entgegengesetzten Richtung. Die feste Magnetschicht FL, die Tunnelbarriere TB und die freie Magnetschicht VL bilden einen Magnettunnelübergang.
Das Tunnelmagnetwiderstandselement TMR hat einen elektrischen Widerstand, der gemäß der Korrelation der Magnetisierungsrichtungen zwischen der festen Magnetschicht FL und der freien Magnetschicht VL variiert. Speziell ist der elektrische Widerstandswert des Tunnelmagnetwiderstandselements TMR ein minimaler Wert Rmin, wenn die Magnetisierungsrichtungen der festen Magnetschicht FL und der freien Magnetschicht VL gleich sind. Wenn die Magnetisierungsrichtungen dieser Schichten entgegengesetzt zueinander sind, nimmt der oben genannte elektrische Widerstandswert einen maximalen Wert Rmax an.
Beim Datenschreiben ist die Wortleitung WL inaktiv, und der Zugriffstransistor ATR ausgeschaltet. In diesem Zustand werden Datenschreibströme zur Magnetisierung der freien Magnetschicht VL an die Bitleitung BL und die Schreibstellenleitung WDL jeweils in Richtungen, entsprechend dem Pegel der Schreibdaten geliefert.
Fig. 18 zeigt eine Beziehung zwischen dem Datenschreibstrom und der Magnetisierungsrichtung des Tunnelmagnetwiderstandselements beim Datenschreiben.
Wie in Fig. 18 gezeigt, ist auf der Abszisse ein Magnetfeld aufgetragen, das entlang einer einfachen Achse (EA) an die freie Magnetschicht VL des Tunnelmagnetwiderstandselements TMR angelegt wird. Die Ordinate H(HA) kennzeichnet ein Magnetfeld, das entlang einer schwierigen Achse (HA) auf die freie Magnetschicht VL wirkt. Die. Magnetfelder H(EA) und H(HA) entsprechend zwei Magnetfeldern, die durch Ströme erzeugt werden, die jeweils durch die Bitleitung BL und die Schreibstellenleitung WDL fließen.
In der MTJ-Speicherzelle ist die feste Magnetisierungsrichtung der festen Magnetschicht FL parallel zu der einfachen Achse der freien Magnetschicht VL, und die freie Magnetschicht VL wird in der einfachen Magnetisierungsrichtung magnetisiert, und insbesondere in der gleichen parallelen Richtung wie die feste Magnetschicht FL, oder in einer anti-parallelen Richtung, die der oben genannten Richtung entgegengesetzt ist, in Abhängigkeit von dem Pegel ("1" oder "0") der Speicherdaten. Die MTJ- Speicherzelle kann selektiv 1-Bit Daten ("1" und "0") entsprechend der zwei Magnetisierungsrichtungen der freien Magnetschicht VL speichern.
Die Magnetisierungsrichtung der freien Magnetschicht VL kann nur überschrieben werden, wenn die Summe der angelegten Magnetfelder H (EA) und H (HA) innerhalb eines Bereichs außerhalb der in Fig. 18 gezeigten Asteroidkennlinie liegt. Folglich ändert sich die Magnetisierungsrichtung der freien Magnetschicht VL nicht, wenn die daran angelegten Datenschreibmagnetfelder Intensitäten aufweisen, die einem Bereich innerhalb der Asteroidkennlinie entsprechen.
Wie durch die Asteroidkennlinie gezeigt, kann der Magnetisierungsschwellenwert, der zur Änderung der Magnetisierungsrichtung entlang der einfachen Achse erforderlich ist, reduziert werden, indem ein Magnetfeld in Richtung der schwierigen Achse an die freie Magnetschicht VL angelegt wird.
Wenn der Operationspunkt der Datenschreiboperation festgelegt wird, zum' Beispiel wie in Fig. 18 gezeigt, wird das Datenschreibmagnetfeld in der. MTJ-Zelle, die als ein Datenschreibziel ausgewählt ist, derart festgelegt, daß das Datenschreibmagnetfeld in Richtung der einfachen Achse eine Intensität von H_WR aufweist. Der Datenschreibstrom, der durch die Bitleitung BL oder die Schreibstellenleitung WDL fließt, wird folglich derart gewählt, daß er einen Wert annimmt, der das Datenschreibmagnetfeld von H_WR liefert. Im allgemeinen ist das Datenschreibmagnetfeld H_WR durch eine Summe eines Schaltmagnetfeldes H_SW, das zum Schalten der Magnetisierungsrichtung erforderlich ist, und einer Toleranz ΔH repräsentiert, also durch den Ausdruck H_WR = H_SW + ΔH.
Zum Überschreiben der Speicherdaten der MTJ-Speicherzelle, also der Magnetisierungsrichtung des Tunnelmagnetwiderstandselements TMR, ist es erforderlich, die Datenschreibströme mit einem Pegel größer oder gleich einem vorbestimmten Pegel durch die Schreibstellenleitung WDL und die Bitleitung BL zu liefern. Dadurch wird die freie Magnetschicht VL in dem Tunnelmagnetwiderstandselement TMR in die gleiche parallele Richtung magnetisiert, wie die feste Magnetschicht FL oder in entgegengesetzter Richtung gemäß der Richtung des Datenschreibmagnetfeldes entlang der einfachen Achse (EA). Die Magnetisierungsrichtung, die einmal in das Tunnelmagnetwiderstandselement TMR geschrieben ist, und folglich die Speicherdaten der MTJ-Speicherzelle werden nicht flüchtig (permanent) gehalten, bis ein neues Datenschreiben erfolgt.
Fig. 19 zeigt eine Operation des Lesens von Daten aus der MTJ- Speicherzelle.
Wie in Fig. 19 gezeigt, wird der Zugriffstransistor ATR in Antwort auf die Aktivierung der Wortleitung WL beim Datenlesen eingeschaltet. Die Schreibbitleitung WBL führt die Massespannung GND. Folglich ist das Tunnelmagnetwiderstandselement TMR elektrisch mit der Lesebitleitung RBL gekoppelt, während diese auf die Massespannung GND gezogen wird.
In diesem Zustand wird die Lesebitleitung RBL auf eine vorbestimmte Spannung gezogen, wobei ein Strompfad, der die Lesebitleitung RBL und das Tunnelmagnetwiderstandselement TMR aufweist, einen Speicherzellenstrom Icell führt, der Speicherdaten der MTJ-Speicherzelle entspricht. Dieser Speicherzellenstrom Icell wird zum Beispiel mit einem vorbestimmten Referenzstrom verglichen, wodurch die Speicherdaten von der MTJ-Speicherzelle ausgelesen werden können.
Wie oben beschrieben, ist der elektrische Widerstand des Tunnelmagnetwiderstandselements TMR gemäß der Magnetisierungsrichtung variabel, die durch ein daran angelegte Datenschreibmagnetfeld überschrieben werden kann. Folglich kann das nichtflüchtige Datenspeichern durchgeführt werden, indem eine Korrelation der elektrischen Widerstände Rmax und Rmin des Tunnelmagnetwiderstandselements TMR bezüglich der Pegel ("1" und "0") der Speicherdaten bestimmt wird.
Wie oben beschrieben, führt die MRAM-Vorrichtung das Datenspeichern durch, indem eine Differenz ΔR (= Rmax - Rmin) in dem Verbindungswiderstand verwendet wird, die einer Differenz zwischen Speicherdatenpegeln des Tunnelmagnetwiderstandselements TMR entspricht. Diese Widerstandsdifferenz ΔR ist jedoch in einer herkömmlichen MTJ-Speicherzelle nicht groß genug.
Typischerweise ist der elektrische Widerstand Rmin ein zehntel von Rmax. Folglich ändert sich der Speicherzellenstrom Icell nicht signifikant gemäß dem Speicherdatenpegel, sondern nur in der Größenordnung von Mikroampere (µA: 10⁶ A).
Entsprechend ist ein Stromvergleich zwischen den fließenden Strömen der ausgewählten Speicherzelle mit hoher Genauigkeit erforderlich. Wenn lediglich ein Stromspiegelleseverstärker für einen derartigen Stromvergleich verwendet wird, der eine allgemein bekannte Struktur aufweist, kann die Stromdifferenz jedoch nicht mit ausreichender Genauigkeit erfaßt werden, und eine Fehlfunktion ist möglich.
Aufgabe der Erfindung ist die Bereitstellung einer Halbleiterspeichervorrichtung, die das Datenlesen basierend auf einem Stromvergleich oder einem Spannungsvergleich mit hoher Genauigkeit durchführen kann.
Die Lösung der gestellten Aufgabe ist den unabhängigen Ansprüchen zu entnehmen, vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Eine Halbleiterspeichervorrichtung gemäß der Erfindung enthält eine Mehrzahl von Speicherzellen, durch die während des Zugriffs jeweils ein Strom fließt, der sich gemäß Speicherdaten ändert; eine Zugriffstrom-Übertragungsschaltung zur Lieferung eines Zugriffsstroms, der einem Strom einer ausgewählten Speicherzelle entspricht, die aus der Mehrzahl der Speicherzellen als ein Zugriffsziel ausgewählt ist, an einen ersten Knoten; eine Referenzstrom-Erzeugungsschaltung zur Lieferung eines Referenzstroms an einen zweiten Knoten während des Datenlesens; eine Stromvergleichsschaltung zur Erzeugung einer Lesespannung, die einer Differenz zwischen Strömen entspricht, die jeweils durch den ersten und zweiten Knoten fließen; eine Teststrom- Lieferschaltung zur Lieferung eines externen Teststroms an mindestens den ersten Knoten und/oder den zweiten Knoten in einem Testmodus.
Die Halbleiterspeichervorrichtung enthält ferner vorzugsweise eine Offsetdetektionsschaltung zur Evaluierung des Offsets, der in der Stromvergleichsschaltung auftritt, basierend auf der Lesespannung im Testmodus. Im Testmodus liefert die Teststrom- Lieferschaltung ferner Testströme an jeden der ersten und zweiten Knoten.
Die derart aufgebaute Halbleiterspeichervorrichtung weist einen Testmodus auf zur Evaluierung des Offsets, basierend auf Ergebnissen eines Vergleichs, der mit dem gleichen Strom durch die Stromvergleichsschaltung erfolgt, die eine Stromdifferenz zwischen dem fließenden Strom der ausgewählten Speicherzelle und dem Referenzstrom extrahiert. Folglich kann der Offset der Stromvergleichsschaltung mit hoher Genauigkeit eingestellt werden. Als ein Ergebnis kann ein genaues Datenlesen durchgeführt werden, indem eine geringe Stromdifferenz detektiert wird.
Die Halbleiterspeichervorrichtung enthält ferner vorzugsweise eine Stromdetektionsschaltung zum Detektieren einer Beziehung der Größe eines Zugriffsstroms und/oder des Referenzstroms zu dem Teststrom, basierend auf der Lesespannung im Testmodus. Die Teststromlieferschaltung liefert im Testmodus, anstelle des Zugriffsstroms oder des Referenzstroms, Testströme an den ersten und/oder zweiten Knoten.
In der oben beschriebenen Halbleiterspeichervorrichtung können der durch die ausgewählte Speicherzelle fließende Strom und der Referenzstrom bestimmt werden, indem die Größenbeziehung (beispielsweise die Amplitudenbeziehung) bezüglich dem externen Teststrom individuell detektiert wird.
Gemäß einem anderen Aspekt der Erfindung enthält die Halbleiterspeichervorrichtung eine Mehrzahl von Speicherzellen, jeweils zum Halten von Speicherdaten; einen ersten Knoten, der in einer Leseoperation elektrisch mit einer ausgewählten Speicherzelle verbunden ist, die aus der Mehrzahl von Speicherzellen als ein Zugriffsziel ausgewählt ist; einen zweiten Knoten zum Übertragen eines elektrischen Referenzsignals, das mit einem elektrischen Signal verglichen wird, das durch den ersten Knoten übertragen wird, bei der Leseoperation; eine Datenleseschaltung zur Ausgabe einer Lesespannung gemäß einer Differenz zwischen den elektrischen Signalen des ersten und zweiten Knotens in der Datenleseoperation; und eine Offseteinstellschaltung zum Einstellen der Eingangsimpedanz des ersten und zweiten Knotens gemäß der ersten und zweiten Steuerspannung, die durch Rückführung der Lesespannung erhalten wird, so daß die Lesespannung innerhalb eines vorbestimmten Bereichs gehalten wird, wenn die Datenleseoperation inaktiv ist.
Die Datenleseschaltung gibt vorzugsweise die Lesespannung aus, die beim Datenlesen einer Spannungsdifferenz zwischen dem ersten und zweiten Knoten entspricht. Die Halbleiterspeichervorrichtung enthält ferner eine Spannungshalteschaltung zum Halten der ersten und zweiten Steuerspannung; und eine Schalt-Schaltung zur Unterbrechung eines Rückführungspfads der Lesespannung beim Datenlesen.
In der oben beschriebenen Halbleiterspeichervorrichtung kann das Offseteinstellen der Datenleseschaltung, die das Datenlesen gemäß einem Spannungsvergleich durchführt, automatisch erfolgen, wenn die Datenleseoperation inaktiv ist. Folglich kann die Datenleseoperation mit dem Offset durchgeführt werden, der in dem eingestellten Zustand erhalten wird, so daß die Datenleseoperation schnell und präzise durchgeführt werden kann.
Vorzugsweise fließt während des Zugriffs durch jede der Mehrzahl von Speicherzellen ein Strom, der sich gemäß den Speicherdaten ändert. Die Halbleiterspeichervorrichtung enthält ferner eine Zugriffsstrom-Übertragungsschaltung zum Liefern eines Zugriffsstroms an den ersten Knoten, korrespondierend zu dem durch die ausgewählte Speicherzelle fließenden Strom; eine Referenzstrom-Erzeugungsschaltung zur Lieferung eines Referenzstroms an den zweiten Knoten als elektrisches Referenzsignal beim Datenlesen; und eine Stromschalt-Schaltung zur Lieferung des Referenzstroms anstelle des Zugriffsstroms an den ersten Knoten, wenn die Datenleseoperation inaktiv ist. Der Datenschreibstrom gibt die Lesespannung gemäß einer Differenz zwischen den Strömen, die jeweils durch den ersten und zweiten Knoten fließen, aus.
Die Halbleiterspeichervorrichtung enthält ferner vorzugsweise eine Spannungshalteschaltung zum Halten der ersten und zweiten Steuerspannung, und eine Schalt-Schaltung zur Unterbrechung eines Rückführungspfads der Lesespannung bei der Datenleseoperation.
In der oben beschriebenen Halbleiterspeichervorrichtung kann das Offseteinstellen der Datenleseschaltung, die das Datenlesen gemäß einem Stromvergleich durchführt, automatisch durchgeführt werden, wenn die Datenleseoperation inaktiv ist. Folglich kann das Datenlesen mit dem Offset durchgeführt werden, der in dem eingestellten Zustand gehalten wird, so daß die Datenleseoperation schnell und präzise durchgeführt werden kann.
Gemäß einem weiteren anderen Aspekt der Erfindung enthält eine Halbleiterspeichervorrichtung eine Mehrzahl von Speicherzellen, durch die während des Zugriffs Ströme fließen, die sich gemäß Speicherdaten ändern; eine Zugriffsstrom-Übertragungsschaltung zur Lieferung eines Zugriffsstroms in Abhängigkeit von dem durch einen ersten Knoten fließenden Strom, basierend auf einem Vergleich zwischen einer Differenzspannung und einer Spannung an einem internen Knoten, durch den der Strom fließt, und der mit der ausgewählten Speicherzelle verbunden ist, die als ein Zugriffsziel aus der Mehrzahl von Speicherzellen ausgewählt ist; eine Referenzstrom-Erzeugungsschaltung zur Lieferung eines Referenzstroms an einen zweiten Knoten während des Datenlesens; eine Stromvergleichsschaltung zur Erzeugung einer Lesespannung, die einer Differenz zwischen den Strömen entspricht, die durch den ersten und zweiten Knoten jeweils fließen; und eine Referenzstrom-Einstellschaltung zum Einstellen eines Pegels der Referenzspannung gemäß Herstellungsergebnissen jeder Speicherzelle.
Gemäß der oben beschriebenen Halbleiterspeichervorrichtung kann der Pegel der Referenzspannung, die in der Stromübertragungsschaltung verwendet wird, gemäß Herstellungsergebnissen der Speicherzelle eingestellt werden. Folglich kann der Zugriffsstrom gemäß dem Stromfluß in der ausgewählten Speicherzelle detektiert werden, während konstante Eigenschaften in der Stromübertragungsschaltung gehalten werden können, indem Änderungen aufgrund der Herstellung der Speicherzellen berücksichtigt werden.
Gemäß einem weiteren Aspekt der Erfindung enthält die Halbleiterspeichervorrichtung eine Mehrzahl von Speicherzellen, eine Zugriffsstrom-Übertragungsschaltung, eine Referenzstrom- Erzeugungsschaltung und eine Stromvergleichsschaltung. In der Mehrzahl der Speicherzellen ändern sich gelieferte Ströme gemäß den Speicherdaten während des Zugriffs. Die Zugriffsstrom- Übertragungsschaltung liefert über einen ersten Knoten einen Zugriffsstrom, der dem Stromfluß in der ausgewählten Speicherzelle entspricht, die als Zugriffsziel aus der Mehrzahl von Speicherzellen ausgewählt ist. Die Referenzstrom- Erzeugungsschaltung liefert einen Referenzstrom durch einen zweiten Knoten während des Datenlesens. Die Referenzstrom- Erzeugungsschaltung enthält eine Mehrzahl von Dummyspeicherzellen, die auf der Halbleiterspeichervorrichtung gebildet sind, und die jeweils eine ähnliche Struktur aufweisen, wie die Speicherzelle, und eine Strom-Erzeugungsschaltung zur Erzeugung eines Referenzstroms, der auf den gelieferten Strömen von der Mehrzahl der Dummyspeicherzellen basiert. Zumindest eine der Mehrzahl der Dummyspeicherzellen speichert eine von zwei Pegelarten der Speicherdaten, und mindestens eine andere der Speicherzellen speichert die andere der zwei Pegelarten der Speicherdaten. Die Strom-Vergleichsschaltung erzeugt eine Lesespannung, die einer Differenz zwischen den Strömen entsprecht, die jeweils durch den ersten und zweiten Knoten fließen.
Gemäß der oben beschriebenen Halbleiterspeichervorrichtung kann der Pegel der Referenzspannung, die in der Stromübertragungsschaltung verwendet wird, gemäß dem eigentlichen elektrischen Widerstand der Speicherzelle eingestellt werden. Entsprechend können die Eigenschaften der Stromübertragungsschaltung trotz Abweichungen aufgrund der Herstellung der Speicherzellen konstant gehalten werden.
Die vorangegangenen und andere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung werden im folgenden unter Bezugnahme auf die beigefügten Zeichnungen im einzelnen erklärt. Es zeigen:
Fig. 1 ein schematisches Blockdiagramm einer Gesamtstruktur einer MRAM-Vorrichtung gemäß einem ersten Ausführungsbeispiel der Erfindung;
Fig. 2 ein Schaltungsdiagramm einer Struktur eines Schreibtreibers zur Lieferung eines Datenschreibstroms durch eine Bitleitung in einer ausgewählten Spalte;
Fig. 3 ein Schaltungsdiagramm einer Struktur eines Datenleseschaltungssystems gemäß dem ersten Ausführungsbeispiel;
Fig. 4 ein Betriebswellenformdiagramm einer Datenleseoperation einer Datenleseschaltung gemäß Fig. 3;
Fig. 5 ein Schaltungsdiagramm einer Operation des Datenleseschaltungssystems in einem ersten Testzustand eines Testmodus gemäß dem ersten Ausführungsbeispiel;
Fig. 6 ein Schaltungsdiagramm einer Operation des Datenleseschaltungssystems in einem zweiten Testzustand des Testmodus gemäß dem ersten Ausführungsbeispiel;
Fig. 7 ein Schaltungsdiagramm einer Struktur eines Spannungsvergleichers gemäß Fig. 3, und einer Struktur zur Steuerung des Offsets eines Stromleseverstärkers;
Fig. 8 ein Schaltungsdiagramm, das den ersten Testzustand des Testmodus gemäß einem zweiten Ausführungsbeispiel zeigt;
Fig. 9A und 9B ein erstes und zweites Diagramm einer Einstellart im Testmodus gemäß dem zweiten Ausführungsbeispiel;
Fig. 10 ein Schaltungsdiagramm des zweiten Testzustands des Testmodus gemäß dem zweiten Ausführungsbeispiel;
Fig. 11 ein Schaltungsdiagramm eines Spannungsvergleichers und einer Struktur zur Steuerung von dessen interner Impedanz;
Fig. 12 ein Schaltungsdiagramm, das eine Struktur eines Datenleseschaltungssystems gemäß einem dritten Ausführungsbeispiel der Erfindung zeigt;
Fig. 13 ein Schaltungsdiagramm, das einen Zustand des Datenleseschaltungssystems gemäß einem inaktiven Zustand der Datenleseoperation gemäß dem dritten Ausführungsbeispiel zeigt;
Fig. 14 ein Operationswellenformdiagramm, das die Datenleseoperation gemäß dem dritten Ausführungsbeispiel zeigt;
Fig. 15 ein Schaltungsdiagramm einer Referenzspannungserzeugungsschaltung gemäß einem vierten Ausführungsbeispiel;
Fig. 16 eine Konzeptansicht einer Struktur einer MTJ- Speicherzelle;
Fig. 17 ein Konzeptansicht des Datenschreibens in die MTJ-Speicherzelle;
Fig. 18 eine Konzeptansicht einer Beziehung zwischen einem Datenschreibstrom und einer Magnetisierungsrichtung eines Tunnelmagnetwiderstandselements während des Datenschreibens; und
Fig. 19 eine Konzeptansicht des Lesens von Daten aus der MTJ-Speicherzelle.
Im folgenden werden unter Bezugnahme auf die beigefügten Zeichnungen bevorzugte Ausführungsbeispiele der Erfindung beschrieben.

Erstes Ausführungsbeispiel

Wie in Fig. 1 gezeigt, führt eine MRAM-Vorrichtung 1 gemäß einem ersten Ausführungsbeispiel der Erfindung einen zufälligen Zugriff in Antwort auf ein Steuersignal CMD und ein Adressensignal ADD durch, die extern angelegt werden, sowie eine Eingabe von Schreibdaten DIN und eine Ausgabe von Lesedaten DOUT.
Die MRAM-Vorrichtung 1 enthält eine Steuerschaltung 5 zur Steuerung des gesamten Betriebs der MRAM-Vorrichtung 1 in Antwort auf das Steuersignal CMD, und ein Speicherarray 10, das eine Mehrzahl von MTJ-Speicherzellen aufweist, die in Reihen und Spalten angeordnet sind.
In dem Speicherarray 10 sind eine Wortleitung WL und eine Schreibstellenleitung WDL korrespondierend zu jeder Reihe der MTJ-Speicherzellen angeordnet, und eine Bitleitung BL und eine Sourceleitung SL sind korrespondierend zu jeder Spalte der MTJ- Speicherzellen angeordnet. Fig. 1 zeigt eine typische MTJ- Speicherzelle MC sowie eine Anordnung der Wortleitung WL, der Schreibstellenleitung WDL, der Bitleitung BL und der Sourceleitung SL, die für die MTJ-Speicherzelle bereitgestellt sind.
Die MRAM-Vorrichtung 1 enthält ferner einen Reihendekoder 20, der eine Reihenadresse RA dekodiert, die durch ein Adressensignal repräsentiert ist, um eine Reihenauswahl in dem Speicherarray 10 durchzuführen, einen Spaltendekoder 25, der eine Spaltenadresse CA, die durch das Adressensignal ADD repräsentiert ist, dekodiert, um eine Spaltenauswahl in dem Speicherarray 10 durchzuführen, und Lese/Schreib- Steuerschaltungen 30 und 35.
Jede der Lese/Schreib-Steuerschaltungen 30 und 35 ist aus einer Schaltungsansammlung gebildet, wie etwa aus einer Schaltung zur Lieferung eines Datenschreibstroms durch die Bitleitung BL beim Datenschreiben, einer Schaltung zur Lieferung eines Datenlesestroms durch die Bitleitung BL beim Datenlesen, und einer Schaltung zur Erzeugung von Lesedaten DAT beim Datenlesen.
Die Schreibstellenleitung WDL ist in einer Region mit einer festen Spannung (zum Beispiel Massespannung GND) gekoppelt, die von dem Reihendekoder 20, mit dem Speicherarray 10 dazwischenliegend, beabstandet ist. Der Reihendekoder 20 koppelt die Schreibstellenleitung WDL, die gemäß den Ergebnissen der Reihenauswahl ausgewählt worden ist, mit der Leistungsversorgungsspannung Vcc, um diese beim Datenschreiben zu aktivieren. Folglich wird die aktivierte Schreibstellenleitung WDL an ihren gegenüberliegenden Enden jeweils mit der Leistungsversorgungsspannung Vcc und der Massespannung GND verbunden. Folglich kann ein Datenschreibstrom Ip in Reihenrichtung durch die aktivierte Schreibstellenleitung WDL fließen. Der Datenschreibstrom Ip in der Reihenrichtung ist unabhängig von dem Pegel der Schreibdaten konstant.
Der Reihendekoder 20 verbindet nicht ausgewählte Schreibstellenleitungen WDL fest mit der Massespannung GND. Folglich fließt durch die nicht ausgewählte Schreibstellenleitungen WDL kein Datenschreibstrom Ip in Reihenrichtung.
Wie in Fig. 2 gezeigt, hat die Lese/Schreib-Steuerschaltung 30 einen Schreibtreiber 31a, der korrespondierend zu einem Ende der Bitleitung BL bereitgestellt ist. Die Lese/Schreib- Steuerschaltung 35 hat einen Schreibtreiber 31b, der korrespondierend zu dem anderen Ende der Bitleitung BL bereitgestellt ist. Obwohl Fig. 2 eine Anordnung von Schreibtreibern 31a und 31b zeigt, die zu einer Bitleitung BL korrespondieren, sind ähnliche Schreibtreiber korrespondierend zu jeder der Bitleitungen in den jeweiligen Speicherzellenspalten angeordnet.
Der Schreibtreiber 31a enthält ein NAND-Gate 32, das zwei Eingänge aufweist, die jeweils ein Spaltenauswahlsignal CSL, das Ergebnisse der Spaltenauswahl in der entsprechenden Speicherzellenspalte repräsentiert, und Schreibdaten DIN empfangen, einen P-Kanal MOS-Transistor 33, der zwischen ein Ende der entsprechenden Bitleitung BL und der Leistungsversorgungsspannung Vcc geschaltet ist, und einen N- Kanal MOS-Transistor 34, der elektrisch zwischen ein Ende der entsprechenden Bitleitung BL und der Massespannung GND geschaltet ist.
Jeder der Transistoren 33 und 34 empfängt an seinem Gate ein Ausgangssignal von dem NAND-Gate 32. Folglich arbeiten die Transistoren 33 und 34 als Inverter, der ein Ende der Bitleitung BL gemäß einem Pegel von Schreibdaten DIN in der ausgewählten Spalte steuert.
Der Schreibtreiber 31b enthält ein NAND-Gate 37, das zwei Eingänge aufweist, die jeweils ein Spaltenauswahlsignal CSL, das Ergebnisse der Spaltenauswahl in der entsprechenden Speicherzellenspalte repräsentiert, und ein invertiertes Signal /DIN von Schreibdaten empfangen, einen P-Kanal MOS-Transistor 38, der zwischen das andere Ende der entsprechenden Bitleitung BL und der Leistungsversorgungsspannung Vcc geschaltet ist, und einen N-Kanal MOS-Transistor 39, der elektrisch zwischen das andere Ende der entsprechenden Bitleitung BL und der Massespannung GND geschaltet ist.
Jeder der Transistoren 38 und 39 empfängt an seinem Gate ein Ausgangssignal von dem NAND-Gate 37. Folglich arbeiten die Transistoren 38 und 39 als Inverter, der das andere Ende der Bitleitung BL gemäß dem invertierten Pegel (/DIN) der Schreibdaten DIN in der ausgewählten Spalte steuert. Die Treiberspannungen der Schreibtreiber 31a und 31b können Spannungen sein, die von der Massespannung GND und der Leistungsversorgungsspannung Vcc abweichen. In der folgenden Beschreibung wird auf einen binären Spannungszustand, also einen Hochspannungszustand (zum Beispiel Leistungsversorgungsspannung Vcc) und einen Niederspannungszustand (zum Beispiel Massespannung GND) von Signalen, Signalleitungen und Daten und im übrigen, auch jeweils als "H-Pegel" und "L-Pegel" Bezug genommen.
In der nicht ausgewählten Spalte wird jeder der Ausgänge der NAND-Gates 32 und 37 auf H-Pegel gesetzt. Folglich werden gegenüberliegende Enden der Bitleitung BL in jeder ausgewählten Spalten mit der Massespannung GND gekoppelt. In der ausgewählten Spalte sind jedoch die Ausgänge der NAND-Gates 32 und 37 auf den einen und den anderen H- und L-Pegel gemäß dem Pegel von Schreibdaten DIN jeweils gesetzt. Folglich sind die gegenüberliegenden Enden der Bitleitung BL in der ausgewählten Spalte jeweils auf die Leistungsversorgungsspannung Vcc und die Massespannung GND gemäß dem Pegel der Schreibdaten DIN gesetzt.
Als Ergebnis führt die Bitleitung BL in der ausgewählten Spalte entweder einen Datenschreibstrom +Iw in einer Richtung von dem Schreibtreiber 31a zum Schreibtreiber 31b, oder einen Datenschreibstrom -Iw in einer Richtung vom Schreibtreiber 31b zum Schreibtreiber 31a, gemäß dem Pegel der Schreibdaten DIN. Folglich werden Datenschreibströme ±Iw, die durch die Bitleitung BL in der ausgewählten Spalte fließen, gemäß dem Pegel der Schreibdaten DIN gesetzt.
In dem Tunnelmagnetwiderstandselement TMR, das der Schreibstellenleitung WDL und der Bitleitung BL entspricht, die beide die Datenschreibströme führen, werden Daten dementsprechend der Richtung des Datenschreibstroms ±Iw magnetisch geschrieben.
Im folgenden wird das Lesen von Daten aus dem Speicherarray 10 beschrieben.
Wie in Fig. 3 gezeigt, enthält das Speicherarray 10 MTJ- Speicherzellen MC, die in Reihen und Spalten angeordnet sind. Fig. 3 zeigt repräsentativ nur ein Paar von MTJ-Speicherzellen MC, sowie Wortleitungen WL1 und WL2, Schreibstellenleitungen WDL1 und WDL2, Bitleitungen BL1-BL3 und Sourceleitungen SL1-SL3, die den MTJ-Speicherzellen MC gemäß Fig. 1 entsprechen.
Die MTJ-Speicherzelle MC hat die gleiche Struktur wie die bereits unter Bezugnahme auf Fig. 16 beschriebene, und enthält ein Tunnelmagnetwiderstandselement TMR und einen Zugriffstransistor ATR, die in Reihe zwischen eine entsprechende Bitleitung BL und Sourceleitung SL geschaltet sind. Das Tunnelmagnetwiderstandselement TMR wird korrespondierend zu den Speicherdaten in eine Richtung magnetisiert, und speichert Daten entweder bei H-Pegel ("1") oder L-Pegel ("0"). Das Tunnelmagnetwiderstandselement TMR hat einen elektrischen Widerstand, der in Abhängigkeit von den darin gespeicherten Daten entweder auf Rmax oder Rmin gesetzt ist.
Jede Sourceleitung SL ist mit der Massespannung GND gekoppelt. Ferner sind benachbarte Sourceleitungen SL über eine Widerstandskomponente elektrisch gekoppelt. Diese Struktur kann eine Schwebespannung auf jeder Sourceleitung SL unterdrücken, so daß die Sourcespannung des Zugriffstransistors ATR zuverlässig gleich der Massespannung GND sein kann.
Für jede Speicherzellenspalte sind ein Spaltenauswahlgate CSG und eine Spaltenauswahlleitung CSL angeordnet. Fig. 3 zeigt repräsentativ Spaltenauswahlleitungen CSL1-CSL3 und Spaltenauswahlgates CSG1-CSG3, die jeweils zu den Bitleitungen BL1-BL3 korrespondieren. Jede Spaltenauswahlleitung CSL wird aktiviert, um den H-Pegel zu erreichen, wenn die entsprechende Speicherzellenspalte gemäß der Spaltenadresse CA ausgewählt ist. Jedes Spaltenauswahlgate CSG wird eingeschaltet, und koppelt eine entsprechende Bitleitung BL mit einem Knoten Na elektrisch, wenn die entsprechende Spaltenauswahlleitung auf H-Pegel aktiviert ist.
Wenn zum Beispiel die MTJ-Speicherzelle, die in Fig. 3 gestrichelt dargestellt ist, und zu der zweiten Reihe und der zweiten Spalte gehört, als Zugriffsziel ausgewählt ist, werden die entsprechende Wortleitung WL2 und Spaltenauswahlleitung CSL2 auf H-Pegel aktiviert. (Die MTJ-Speicherzelle, die als Zugriffsziel ausgewählt ist, wird im folgenden einfach als "ausgewählte Speicherzelle" bezeichnet). In Antwort auf diese Aktivierung werden das Spaltenauswahlgate CSG2 und der Zugriffstransistor ATR in der ausgewählten Speicherzelle eingeschaltet, so daß ein Speicherzellenstrom Icell durch einen Pfad fließt, der sich vom Knoten Na durch die Bitleitung BL2, das Spaltenauswahlgate CSG2, die Bitleitung BL2, das Tunnelmagnetwiderstandselement TMR und den Zugriffstransistor ATR zu der Sourceleitung SL2 (Massespannung GND) erstreckt. Der Speicherzellenstrom Icell, also der Strom, der während des Zugriffs durch die ausgewählte Speicherzelle fließt, ändert sich in Abhängigkeit von dem elektrischen Widerstand (Rmax oder Rmin) des entsprechenden Tunnelmagnetwiderstandselements TMR, also gemäß den Speicherdaten der ausgewählten Speicherzelle (I1 oder I0).
Als ein Teil der Lese/Schreib-Steuerschaltung 30, wie in Fig. 1 gezeigt, werden eine Datenleseschaltung 50 und eine Referenzstrom-Erzeugungsschaltung 60 verwendet.
Die Datenleseschaltung 50 hat eine Stromübertragungsschaltung 50a zur Übertragung des Speicherzellenstroms Icell durch die ausgewählte Speicherzelle an den Knoten Nc, einen Stromleseverstärker 50b zur Verstärkung einer Differenz zwischen den Strömen, die jeweils durch die Knoten NC und ND fließen, und eine Lesedaten-Erzeugungsschaltung 50c zur Erzeugung von Lesedaten DAT in Übereinstimmung mit dem Ausgang (Ausgangssignal) von dem Stromleseverstärker 50b. Die Referenzstrom-Erzeugungsschaltung 60 erzeugt einen Referenzstrom Ir am Knoten Nd.
Die Stromübertragungsschaltung 50a enthält einen Spannungsvergleicher 51 zum Vergleichen der Spannung am Knoteü Na, der mit der ausgewählten Speicherzelle verbunden ist, mit einer Referenzspannung Vref, und einen Übertragungstransistor 52, der elektrisch zwischen den Knoten Na und Nc geschaltet ist. Der Überttagungstransistor 52 ist aus einem N-Kanal MOS- Transistor gebildet, und weist ein Gate auf, das das Ausgangssignal des Spannungskomparators 51 empfängt.
Der Stromleseverstärker 50b enthält P-Kanal MOS-Transistoren 53, die zwischen den Knoten Nc und die Leistungsversorgungsspannung Vcc geschaltet sind, einen P-Kanal MOS-Transistor 54, der zwischen den Knoten Nd und die Leistungsversorgungsspannung Vcc geschaltet ist, und einen Hauptspannungskomparator 70 zur Verstärkung einer Spannungsdifferenz zwischen den Knoten Nc und Nd zur Erzeugung einer Lesespannung VR. Die P-Kanal MOS- Transistoren 53 und 54 haben Gates, die jeweils mit dem Knoten Nd verbunden sind, und bilden einen Stromspiegel.
Die Lesedaten-Erzeugungsschaltung 50c enthält einen Spannungskomparator 80 zum Vergleichen der Lesespannung VR, die von dem Hauptspannungskomparator 70 ausgegeben wird, mit einer Referenzspannung VrefA, einen Verbindungsschalter 85 zur Steuerung der Verbindung zwischen einem Ausgangsknoten des Spannungskomparators 80 und einem Knoten Nf, einen Spannungskomparator 90 zum Vergleichen der Lesespannung VR mit der Referenzspannung VrefB, einen Verbindungsschalter 95 zur Steuerung der Verbindung zwischen dem Ausgangsknoten des Spannungskomparators 80 und dem Knoten Nf und einen Spannungskomparator 98 zur Erzeugung von Lesedaten DAT an einem Knoten Nh gemäß einer Spannungsdifferenz zwischen dem Knoten Nf und Ng.
Die Spannungsübertragungsschaltung 50a hält die Spannung am Knoten Na, der elektrisch mit der ausgewählten Speicherzelle gekoppelt ist, im wesentlichen auf der Referenzspannung Vref und erzeugt einen Zugriffsstrom Iac, der den Speicherzellenstrom Icell am Knoten Nc reflektiert. Folglich hat der Zugriffsstrom Iac zwei Arten von Pegeln (10 und 11), in Abhängigkeit von dem Speicherdatenpegel der ausgewählten Speicherzelle.
Der Referenzstrom Ir, der durch den Knoten Nd durch die Referenzstrom-Erzeugungsschaltung 60 geliefert wird, wird auf einen Pegel gesetzt, der zwischen diesen zwei Arten von Pegeln des Zugriffsstroms Iac liegt. Folglich tritt eine Spannungsdifferenz zwischen den Knoten Nc und Nd auf, die einer Stromdifferenz zwischen dem Zugriffsstrom Iac und dem Referenzstrom Ir entspricht. Der Hauptspannungskomparator 70 gibt eine Lesespannung VR aus, die durch Verstärkung einer Spannungsdifferenz erhalten wird, die zwischen den Knoten Nc und Nd auftritt, an den Knoten Ne.
Beim Datenlesen verbindet der Verbindungsschalter 85 den Ausgangsknoten des Spannungskomparators 80 mit einem Knoten Nf, und der Verbindungsschalter 95 verbindet den Ausgangsknoten des Spannungskomparators 90 mit einem Knoten Ng. Folglich erzeugt der Spannungskomparator 98 Lesedaten DAT am Knoten Nh gemäß der Ausgabe (Ausgangssignal) von jedem der Spannungskomparatoren 80 und 90.
Im folgenden wird eine Struktur der Referenzstrom- Erzeugungsschaltung 60 beschrieben.
Die Referenzstrom-Erzeugungsschaltung 60 weist Dummyspeicherzellen 61a und 61b auf, und ebenfalls einen Spannungskomparator 62 und einen Übertragungstransistor 63, die eine Spannungsübertragungsschaltung 60b bilden.
Die Dummyspeicherzellen 61a und 61b haben Strukturen, die der Struktur der MTJ-Speicherzelle MC ähnlich sind, und sind parallel zwischen den Knoten Nb und die Massespannung GND geschaltet. Die Dummyspeicherzelle 61a hat ein Tunnelmagnetwiderstandselement TMRd0 und einen Zugriffstransistor ATRd0, die in Reihe zwischen den Knoten Nb und die Massespannung GND geschaltet sind. In ähnlicher Weise hat die Dummyspeicherzelle 61b ein Tunnelmagnetwiderstandselement TMRd1 und einen Zugriffstransistor ATRd1, die in Reihe zwischen den Knoten Nb und die Massespannung GND geschaltet sind.
Die Tunnelmagnetwiderstandselemente TMRd0 und TMRd1 sind ähnlich wie das Tunnelmagnetwiderstandselement TMR in der MTJ- Speicherzelle MC ausgelegt und hergestellt. In ähnlicher Weise ist jeder der Zugriffstransistoren ATRd0 und ATRd1 wie der Zugriffstransistor ATR in der MTJ-Speicherzelle MC ausgelegt und hergestellt, und hat ein Gate, das mit einer Dummywortleitung DRWL verbunden ist. Folglich hat jede der Dummyspeicherzellen 61a und 61b eine ähnliche Struktur wie die MTJ-Speicherzelle MC. Ferner sind Schreibstellenleitungen WDLd0 und WDLd1 angeordnet, um ein Datenschreiben jeweils für die Dummyspeicherzellen 61a und 61b durchzuführen.
Das Datenschreiben, das zu dem einer normalen MTJ-Speicherzelle ähnlich ist, ist bereits für die Dummyspeicherzellen 61a und 61b erfolgt, so daß die elektrischen Widerstände der Tunnelmagnetwiderstandselemente TMRd0 und TMRd1 bereits jeweils auf Rmin und Rmax gesetzt sind.
Der Spannungskomparator 62 gibt ein Ergebnis des Vergleichs zwischen der Spannung am Knoten Nb und der Referenzspannung Vref aus. Der Übertragungstransistor 63 ist aus einem N-Kanal MOS- Transistor gebildet, der elektrisch zwischen die Knoten Nb und N1 geschaltet ist.
In Antwort auf die Aktivierung der Dummywortleitung DRWL fließt eine Summe (I0 + I1) von Strömen, die durch die Dummyspeicherzellen 61a und 61b fließen, durch den Knoten Nb. Die Stromübertragungsschaltung 60a kann die Spannung am Knoten Nb im wesentlichen auf der Referenzspannung Vref halten, ähnlich am Knoten Na, der mit der ausgewählten Speicherzelle gekoppelt ist, und den Übertragungsstrom (I0 + I1), der durch den Knoten Nb zum Knoten N1 fließt, übertragen.
Die Referenzstrom-Erzeugungsschaltung 60 enthält ferner eine Stromerzeugungsschaltung 60b zur Erzeugung eines Referenzstroms Ir gemäß dem Strom, der durch den Knoten N1 fließt. Die Stromerzeugungsschaltung 60b enthält P-Kanal MOS-Transistoren 64 und 65, die parallel zwischen die Leistungsversorgungsspannung Vcc und den Knoten N1 geschaltet sind, einen P-Kanal MOS- Transistor 66, der zwischen die Leistungsversorgungsspannung Vcc und einen Knoten N2 geschaltet ist, einen N-Kanal MOS-Transistor 67, der elektrisch zwischen den Knoten Nd und die Massespannung GND geschaltet ist, und einen N-Kanal MOS-Transistor 68, der zwischen den Knoten N2 und die Massespannung GND geschaltet ist.
Jedes der Gates der P-Kanal MOS-Transistoren 64, 65 und 66 ist mit dem Knoten N1 verbunden, und jedes der Gates der N-Kanal MOS-Transistoren 67 und 68 ist mit dem Knoten N2 gekoppelt. Eine Summe von Stromtreiberleistungen der P-Kanal MOS-Transistoren 64 und 65 ist eingestellt, um die Stromtreiberleistung des P-Kanal MOS-Transistors 66 zu verdoppeln.
Die Stromerzeugungsschaltung 60b, die die oben genannte Stromspiegelstruktur aufweist, erzeugt am Knoten Nd einen Strom, dessen Größe gleich der Hälfte des an den Knoten N1 übertragenen Stroms (I0 + I1) ist. Folglich ist der Referenzstrom Ir auf (I0 + I1)/2 gesetzt, der zu einem Wert korrespondiert, der zwischen den zwei Pegeln des Speicherzellenstroms Icell liegt. Entsprechend kann die Datenleseschaltung 50 die Speicherdaten von der ausgewählten Speicherzelle gemäß einem Vergleich zwischen dem Zugriffsstrom Iac und dem Referenzstrom Ir lesen.
Die Referenzstrom-Erzeugungsschaltung 60 enthält ferner einen N- Kanal MOS-Transistor 69, der elektrisch zwischen den Knoten N2 und die Massespannung GND geschaltet ist, und der an seinem Gate ein Freigabesignal /EN3 empfängt. Das Freigabesignal /EN3 wird auf H-Pegel deaktiviert, wenn die Referenzstrom- Erzeugungsschaltung 60 angehalten werden soll. In diesem Fall ist der Knoten N2 gemäß dem Einschalten des Transistors 69 auf die Massespannung GND gesetzt, und der Transistor 67 wird ausgeschaltet, so daß das Liefern des Referenzstroms Ir gestoppt wird.
Während das Freigabesignal /EN3 aktiv und auf L-Pegel ist, erzeugt die Referenzstrom-Erzeugungsschaltung 60 den obengenannten Referenzstrom Ir am Knoten Nd.
Wenn die Datenleseoperation zum Zeitpunkt t0 beginnt, wie in Fig. 4 gezeigt, werden die Wortleitung WL in der ausgewählten Reihe und die Dummywortleitung DRWL auf H-Pegel aktiviert. Ferner wird die Spaltenauswahlleitung CSL in der ausgewählten Spalten gemäß einem ähnlichen Takt auf H-Pegel aktiviert (nicht gezeigt).
In Übereinstimmung damit, wird die ausgewählte Speicherzelle elektrisch zwischen den Knoten Na und die Massespannung GND geschaltet, so daß der Speicherzellenstrom Icell, der den Speicherdaten der ausgewählten Speicherzelle entspricht, durch den Knoten Na fließt. In ähnlicher Weise werden die Dummyspeicherzellen 61a und 61b parallel zwischen den Knoten Nb und die Massespannung GND geschaltet, so daß eine Summe (I0 + I1) von Strömen durch die Dummyspeicherzellen 61a und 61b durch den Knoten Nb fließt.
Aufgrund der Stromübertragungsschaltungen 50a und 60a ändern sich die Spannungen an dem Knoten Na und Nb im wesentlichen nicht, und bleiben im wesentlichen auf der Referenzspannung Vref. In einer allgemeinen üblichen MRAM-Vorrichtung ist die Referenzspannung Vref zum Beispiel auf ungefähr 0,4 V gesetzt, aus Sicht einer zum Beispiel zuverlässigen Operation eines Tunnelfilms in dem Tunnelmagnetwiderstandselement TMR. Durch Aufrechterhalten von konstanten Spannungen an den Knoten Na und Nb, wie oben beschrieben, wird es möglich, Änderungen des elektrischen Widerstands des Tunnelmagnetwiderstandselements TMR zu unterdrücken, und folglich wird eine zur Stabilisierung eines Stroms erforderliche Zeit reduziert, so daß das Lesen von Daten schnell erfolgen kann.
Durch den Knoten Nc liefert die Stromübertragungsschaltung 50a einen Zugriffsstrom Iac (I0 oder I1), der zu dem Speicherdatenpegel der ausgewählten Speicherzelle korrespondiert. Durch den Knoten Nd liefert die Stromübertragungsschaltung 60a den Referenzstrom Ir (= (I0 + I1)/2). Folglich tritt zwischen den Knoten Nc und Nd eine Spannungsdifferenz auf, die dem Speicherdatenpegel der ausgewählten Speicherzelle entspricht. Wenn zum Beispiel die Speicherdaten der ausgewählten Speicherzelle H-Pegeldaten sind (elektrischer Widerstand Rmax), ist die Spannung am Knoten Nc größer als die am Knoten Nd.
Der Hauptspannungskomparator 70 erzeugt eine Lesespannung VR am Knoten Ne, indem eine Spannungsdifferenz, die folglich zwischen den Knoten Nc und Nd auftritt, verstärkt wird. Die Lesespannung VR, die von dem Hauptspannungskomparator 70 angelegt wird, wird jeweils durch die Spannungskomparatoren 80 und 90 mit den Referenzspannungen VrefA und VrefB verglichen.
Der Spannungskomparator 98 verriegelt die Ausgangssignale der Spannungskomparatoren 80 und 90, die gemäß einem vorbestimmten Takt unvollständige Amplituden aufweisen. Ferner verstärkt der Spannungskomparator 98 die so verriegelten Ausgangssignale zu einem vollen Amplitudenpegel, und setzt die Spannung am Knoten Nh entweder auf die Leistungsversorgungsspannung Vcc oder die Massespannung GND. Der Spannungskomparator 98 setzt folglich die Lesedaten DAT entweder auf H-Pegel oder L-Pegel. Während des Datenlesens zwischen den Zeitpunkten t0 und t1, wie oben beschrieben, werden Lesedaten DAT auf H-Pegel gemäß den Speicherdaten der ausgewählten Speicherzelle erzeugt.
Während einer Zeitperiode zwischen t2 und t3 sind die Speicherdaten der ausgewählten Speicherzelle gemäß der in der Figur gezeigten Impulsübersicht auf L-Pegel. In diesem Fall ändern sich die Polaritäten der Spannungen an den Knoten Na bis Nh entgegengesetzt zu den Polaritäten während des Datenlesens zwischen den Zeitpunkten t0 und t1. Letztendlich werden die Lesedaten DAT am Knoten Nh auf L-Pegel (Massespannung GND) erzeugt.
Im folgenden wird eine Struktur zur Evaluierung und Steuerung des Offsets des Stromleseverstärkers 50b erklärt.
Wenn die Datenleseoperation inaktiv ist, wird die Lesespannung VR auf einem Pegel gehalten, der dem Offset des Stromleseverstärkers 50b entspricht. Folglich kann auf den Pegel der Lesespannung VR während des inaktiven Zustands der Datenleseoperation als "Offsetspannung Vos" Bezug genommen werden.
Wie bereits beschrieben, ist die Stromdifferenz zwischen dem Zugriffsstrom Iac (Speicherzellenstrom Icell) und dem Referenzstrom Ir in der Größenordnung von Mikroampere (µA). Zur Sicherstellung der Datenlesegenauigkeit ist es folglich notwendig, den Offset des Stromleseverstärkers 50b derart zu unterdrücken, daß dieser kleiner ist als ein vorbestimmter Pegel. In einem idealen Zustand, bei dem der Offset nicht vorhanden ist, ist die Offsetspannung Vos auf einen konstanten Zwischenwert fixiert. Die Referenzspannungen VrefA und VrefB in den Spannungskomparatoren 80 und 90 sind jeweils auf Pegel gesetzt, die nahe beieinander liegen, wobei der oben genannte Zwischenwert dazwischenliegt, und entsprechen dem erlaubten Offsetbereich.
Zur Unterscheidung von den Referenzspannungen Vref in den Stromübertragungsspannungen 50a und 60a wird in der folgenden Beschreibung auf diese Referenzspannungen VrefA und VrefB jeweils als "Offsetreferenzspannungen VrefA und VrefB" Bezug genommen.
Mit anderen Worten, wenn der Offset des Stromleseverstärkers 50b innerhalb des erlaubten Bereichs liegt, ist die Datenleseoperation inaktiv (die Wortleitung WL ist inaktiv) und die Offsetspannung Vos liegt zwischen den Offsetreferenzspannungen VrefA und VrefB.
Wie in Fig. 3 gezeigt, enthält die Struktur gemäß dem ersten Ausführungsbeispiel ferner eine Teststrom-Lieferschaltung 100 und Stromschalt-Schaltungen 120 und 130, die in einem Testmodus zur Offseteinstellung verwendet werden.
Die Teststrom-Versorgungsschaltung 100 hat einen externen und elektrisch verbindbaren Anschluß 102, eine Konstantstrom- Erzeugungsschaltung 105 zur Erzeugung eines konstanten Stroms, der zu einer an den Anschluß 102 angelegten Spannung korrespondiert, und einen N-Kanal MOS-Transistor 110, der elektrisch zwischen die Konstantstrom-Erzeugungsschaltung 105 und die Massespannung GND geschaltet ist.
Die Stromschalt-Schaltung 120 hat N-Kanal MOS-Transistoren 122 und 125, die in Reihe zwischen den Knoten Nc und die Massespannung GND geschaltet sind. Die Stromschalt-Schaltung 130 hat N-Kanal MOS-Transistoren 132 und 135, die in Reihe zwischen den Knoten Nd und die Massespannung GND geschaltet sind. Jedes der Gates der Transistoren 110, 122 und 132 ist mit einem Verbindungsknoten gekoppelt, der zwischen dem Transistor 110 und der Konstantstrom-Erzeugungsschaltung 105 liegt. Die Transistoren 125 und 135 empfangen jeweils Freigabesignale EN4 und EN5 an ihren Gates. In der Datenleseoperation werden die Freigabesignale EN4 und EN5 jeweils auf L-Pegel deaktiviert, so daß die Stromschalt-Schaltungen 120 und 130 jeweils die Teststrom-Versorgungsschaltung 100 von den Knoten Nc und Nd isoliert.
Wie in Fig. 5 gezeigt, werden in dem Testmodus gemäß dem ersten Ausführungsbeispiel die Freigabesignale EN4 und EN5 auf H-Pegel aktiviert, und jede r der Transistoren 125 und 135 wird eingeschaltet. Folglich übertragen die Stromschalt-Schaltungen 120 und 130 jeweils einen Teststrom It an die Knoten Nc und Nd, der zu der an den Anschluß 102 angelegten Spannung korrespondiert.
Jedes der Freigabesignale EN1, EN2 und /EN3 ist inaktiv, so daß die Spannungskomparatoren 51 und 62 ihren Betrieb stoppen, wobei die Referenzstrom-Erzeugungsschaltung 60 die Lieferung des Referenzstroms Ir einstellt. In ähnlicher Weise überträgt die Stromübertragungsschaltung 50a keinen Zugriffsstrom Iac an den Knoten Nc. Im Testmodus wird folglich der gleiche Teststrom It an die Knoten Nc und Nd geliefert. In dem Testmodus gemäß dem ersten Ausführungsbeispiel, wie oben beschrieben, wird der Offset des Hauptspannungskomparators 70 in einem derartigen Zustand evaluiert, daß keine Stromdifferenz zwischen dem Knoten Nc und Nd vorhanden ist.
In einem ersten Testzustand des Testmodus gemäß dem ersten Ausführungsbeispiel, wie in Fig. 5 gezeigt, sind die Freigabesignale EN6 und EN7 derart gesetzt, daß der Verbindungsschalter 85 den Ausgangsknoten des Spannungskomparators 80 mit dem Knoten Nf verbindet, und der Verbindungsschalter 95 setzt den Ausgangsknoten des Spannungskomparators 90 in einen offenen Zustand. In dem ersten Testzustand gemäß Fig. 5 ist es folglich möglich zu bestimmen, ob die Spannung am Knoten Ne, also die Offsetspannung Vos die Offsetreferenzspannung VrefA überschreitet oder nicht, basierend auf Lesedaten DAT, die von der Lesedatenerzeugungsschaltung 50c ausgegeben werden.
In einem zweiten Testzustand des Testmodus gemäß dem ersten Ausführungsbeispiel, wie in Fig. 6 gezeigt, werden die Freigabesignale EN6 und EN7 derart geändert, daß der Verbindungsschalter 85 den Ausgangsknoten des Spannungskomparators 80 in einen offenen Zustand setzt, und der Verbindungsschalter 95 verbindet den Ausgangsknoten des Spannungskomparators 90 mit dem Knoten Ng. Andere Bereiche des Datenleseschaltungssystems, also die oben genannten, sind auf Zustände gesetzt, die denen gemäß Fig. 5 ähnlich sind.
In dem zweiten Testzustand wird folglich bestimmt, ob die Offsetspannung Vos kleiner ist als die Referenzspannung VrefB, basierend auf Lesedaten DAT, die von der Lesedatenerzeugungsschaltung 50c ausgegeben werden.
Folglich werden der erste Testzustand gemäß Fig. 5 und der zweite Testzustand gemäß Fig. 6 wiederholt, so daß die Evaluierung durchgeführt werden kann, indem lediglich bestimmt wird, ob die Offsetspannung Vos, die am Knoten Ne erzeugt wird, zwischen den Offsetreferenzspannungen VrefA und VrefB liegt oder nicht, und folglich ob der Offset des Stromleseverstärkers 50b alleine innerhalb eines vorbestimmten Bereichs liegt oder nicht. In dem Testmodus gemäß dem ersten Ausführungsbeispiel hat die Lesedatenerzeugungsschaltung 50c alleine die Funktion der Evaluierung des Offsets des Stromleseverstärkers 50b.
Im Designzustand wird der Offset des Stromleseverstärkers 50b derart bestimmt, daß er innerhalb eines vorbestimmten Bereichs liegt. Aufgrund eines Einflusses, zum Beispiel durch Änderungen im Herstellungsverfahren der MRAM-Vorrichtung, kann ein Offset auftreten, selbst wenn jeweils gleiche Ströme durch die Knoten Nc und Nd fließen. In dem Zustand, bei dem dieser Offset auftritt, wird es schwierig, eine geringe Stromdifferenz zwischen den Knoten Nc und Nd genau zu verstärken, um ein genaues Datenlesen durchzuführen. Der Offset des Stromleseverstärkers 50b kann durch den Offset des Hauptspannungskomparators 70 eingestellt werden, der bereitgestellt ist, um die Spannungen am Knoten Nc und Nd miteinander zu vergleichen.
Im folgenden werden Strukturen zur Einstellung des Offsets des Hauptspannungskomparators 70 beschrieben.
Wie in Fig. 7 gezeigt, enthält der Hauptspannungskomparator 70 einen P-Kanal MOS-Transistor 71, der elektrisch zwischen die Leistungsversorgungsspannung Vcc und den Knoten Ne geschaltet ist, einen P-Kanal MOS-Transistor 72, der elektrisch zwischen die Leistungsversorgungsspannung Vcc und den Knoten N3 geschaltet ist, eine Impedanzeinstellschaltung 70a zum Einstellen der Eingangsimpedanz am Knoten Nd, und eine Impedanzeinstellschaltung 70b zum Einstellen der Eingangsimpedanz am Knoten Nc.
Die Impedanzeinstellschaltung 70a hat N-Kanal MOS-Transistoren 73a, 73b, 73c, 73d und 75, die Gates aufweisen, die mit dem Knoten Nd verbunden sind, und N-Kanal MOS-Transistoren 74a, 74b, 74c und 74d, die Gates aufweisen, die jeweils Steuersignale TS1a-TS1d empfangen. Der Transistor 75 ist elektrisch zwischen den Knoten N3 und die Massespannung GND geschaltet. Die Transistoren 73a und 74a sind in Reihe zwischen den Knoten N3 und die Massespannung GND geschaltet. In ähnlicher Weise sind die Transistoren 73b und 74b in Reihe zwischen den Knoten N3 und die Massespannung GND geschaltet, die Transistoren 73c und 74c sind in Reihe zwischen den Knoten N3 und die Massespannung GND geschaltet, und die Transistoren 73d und 74d sind in Reihe zwischen den Knoten N3 und die Massespannung GND geschaltet.
Die Impedanzeinstellschaltung 70b hat N-Kanal MOS-Transistoren 76a, 76b, 76c, 76d und 78, die Gates aufweisen, die mit dem Knoten Nc verbunden sind, und ebenso N-Kanal MOS-Transistoren 77a, 77b, 77c und 77d, die Gates aufweisen, die jeweils Steuersignale TS2a-TS2d empfangen. Der Transistor 78 ist elektrisch zwischen den Knoten Ne und die Massespannung GND geschaltet. Die Transistoren 76a und 77a sind in Reihe zwischen den Knoten Ne und die Massespannung GND geschaltet. In ähnlicher Weise sind die Transistoren 76b und 77b in Reihe zwischen den Knoten Ne und die Massespannung GND geschaltet, die Transistoren 76c und 77c sind in Reihe zwischen den Knoten Ne und die Massespannung GND geschaltet, und die Transistoren 76d und 77d sind in Reihe zwischen den Knoten Ne und die Massespannung GND geschaltet.
Der Dekoder 150 erzeugt die Steuersignale TS1a-TS1d und TS2a-TS2d gemäß einer Testadresse TA, die extern im Testmodus eingegeben- werden. Die Auswahlschaltung 160 überträgt im Testmodus Steuersignale TS1a-TS1d und TS2a-TS2d, die durch den Dekoder 150 erzeugt werden, an den Hauptspannungskomparator 70.
In dem Hauptspannungskomparator 70 bilden P-Kanal MOS- Transistoren 71 und 72 einen Stromspiegel. Folglich hängt der Strom Ic, der durch den Knoten Ne fließt, von der Spannung am Knoten Nc und der Anzahl von Transistoren (oder nur ein Transistor) ab, die gemäß den Steuersignalen TS2a-TS2d eingeschaltet sind, von den Transistoren 77a-77d. In ähnlicher Weise hängt der Strom Id, der durch den Knoten N3 fließt, von der Spannung am Knoten Nd und der Anzahl von Transistoren (oder nur ein Transistor) ab, die gemäß den Steuersignalen TS1a-TS1d eingeschaltet sind, von den Transistoren 74a-74d.
Speziell kann die Impedanzeinstellschaltung 70a die interne Impedanz des Hauptspannungskomparators 70 entsprechend dem Knoten Nd, gemäß den Steuersignalen TS1a-TS1d einstellen. In ähnlicher Weise kann die Impedanzeinstellschaltung 70b die interne Impedanz des Hauptspannungskomparators 70 entsprechend dem Knoten Nc, gemäß den Steuersignalen TS2a-TS2d einstellen. Speziell hat der Knoten für die eingeschalteten N-Kanal MOS- Transistoren, die in der Anzahl größer sind als die für den anderen Knoten, eine geringere interne Impedanz als der andere Knoten. Als Ergebnis werden die Eingangsimpedanzen der Knoten Nd und Nc gemäß den Steuersignalen TS1a-TS1d und TS2a-TS2d eingestellt.
In dem Testmodus gemäß dem ersten Ausführungsbeispiel werden die Knoten Nc und Nd mit dem gleichen Strom beliefert. In diesem Fall ist ein Gleichgewicht der internen Impedanzen des Hauptspannungskomparators 70 durch die Steuersignale TS1a-TS1d und TS2a-TS2d entsprechend der extern angelegten Testadresse TA gesetzt. Durch Wiederholen des ersten und zweiten Testzustands gemäß den Fig. 5 und 6 erfolgt eine Testoperation zur Evaluierung, ob der Offset des Hauptspannungskomparators 70 innerhalb eines erlaubten Bereichs liegt, basierend auf dem Gleichgewicht der internen Impedanzen des Hauptspannungskomparators 70, korrespondierend zu der Testadresse TA, die in dem Test verwendet wird. Wenn die Spannung am Knoten Ne, also die Offsetspannung Vos nicht innerhalb eines vorbestimmten Bereichs (VrefB < Vos < VrefA) liegt, wird die Testadresse TA geändert, und die Testoperation erneut durchgeführt. Die Testoperation wird für unterschiedliche Testadressen solange wiederholt, bis die Offsetspannung Vos innerhalb des vorbestimmten Bereichs liegt.
Wenn eine Bitkombination der Testadresse TA, die den Offset des Hauptspannungskomparators 70 derart einstellen kann, daß dieser innerhalb des erlaubten Bereichs liegt, als Ergebnis der Testoperation bestimmt wird, und wenn folglich das Einstellen der Steuersignale TS1a-TS1d und TS2a-TS2d als ein Ergebnis der Testoperation beendet ist, werden die eingestellten Steuersignale TS1a-TS1d und TS2a-TS2d in einer Programmschaltung 170 gespeichert. Die Programmschaltung 170 ist zum Beispiel aus einem ROM (Read-Only Memory) gebildet.
Im normalen Betrieb überträgt die Auswahlschaltung 160 die Steuersignale TS1a-TS1d und TS2a-TS2d, die in der Programmschaltung 170 gespeichert sind, an den Hauptspannungskomparator 70. Im normalen Betrieb erfolgt somit das Datenlesen bei derartigen Situationen, bei denen der Offset des Hauptspannungskomparators 70 derart unterdrückt ist, daß er innerhalb des erlaubten Bereichs liegt, in Übereinstimmung mit den eingestellten Steuersignalen TS1a-TS1d und TS2a-TS2d, die in der Programmschaltung 170 gespeichert sind.
Gemäß der Struktur gemäß dem ersten Ausführungsbeispiel wird das Gleichgewicht der internen Impedanzen des Spannungskomparators eingestellt, wodurch es möglich wird, den Offset des Stromleseverstärkers genau einzustellen, der bereitgestellt ist, um eine Stromdifferenz zwischen dem in der ausgewählten Speicherzelle fließenden Strom und dem Referenzstrom zu erfassen. Als Ergebnis kann eine geringe Stromdifferenz detektiert werden, um ein genaues Datenlesen durchzuführen.
Das erste Ausführungsbeispiel ist in Verbindung mit einer Struktur beschrieben worden, bei der ein bestimmter Testmodus verwendet wird, um das Offseteinstellen des Stromleseverstärkers durchzuführen, indem die Impedanzen des Hauptspannungskomparators 70 eingestellt werden. Diese Struktur kann jedoch auch derartig verwendet werden, daß der Testmodus automatisch in selbsttestender Weise gestartet wird, also zum Beispiel beim Einschalten (power-on). In diesem Fall ist die Programmschaltung 170 zum Speichern eingestellter Steuersignale TS1a-TS1d und TS2a-TS2d nicht erforderlich, um ein nichtflüchtiges Datenspeichern durchzuführen, so daß die Programmschaltung 170 aus einem Register, wie etwa einer Verriegelungsschaltung, gebildet werden kann, die die Daten während des Einschaltens hält.
Fig. 7 zeigt die Struktur, bei der das Offseteinstellen mit vier Steuersignalen TS1a-TS1d oder TS2a-TS2d gleichzeitig durchgeführt wird. Diese Anzahl von Steuersignalen ist jedoch nicht einschränkend. Folglich ist es in der Struktur gemäß Fig. 7 lediglich erforderlich, daß die Anzahl von Transistorgruppen, die zu den Transistoren 73a-73d, 74a-74d, 76a-76d und 77a-77d korrespondieren, der Anzahl von Steuersignalen entspricht.

Zweites Ausführungsbeispiel

Fig. 8 zeigt einen ersten Testzustand des Testmodus gemäß dem zweiten Ausführungsbeispiel.
Wie in Fig. 8 gezeigt, sind Strukturen der Datenleseschaltung 50, der Referenzstrom-Erzeugungsschaltung 60, der Teststrom- Lieferschaltung 100 und der Stromschalt-Schaltungen 120 und 130, die das Datenleseschaltungssystem zur Durchführung des Datenlesens bilden, ähnlich zu den in Fig. 2 gezeigten Strukturen, weshalb keine erneute Beschreibung erfolgt.
In dem Testmodus gemäß dem zweiten Ausführungsbeispiel sind die Freigabesignale EN1-EN7 derart eingestellt, daß verschiedene Bereiche Zustände annehmen können, die von denjenigen Zuständen eines normalen Datenlesen abweichen.
In einem ersten Testzustand des Testmodus gemäß dem zweiten Ausführungsbeispiel wird die Testoperation durchgeführt, um eine Verteilung der durch die MTJ-Speicherzellen fließenden Ströme zu bestimmen. Folglich wird das Freigabesignal EN1 aktiviert, und das Freigabesignal EN2 deaktiviert. Folglich arbeitet die Stromübertragungsschaltung 50a, die aus einem Spannungskomparator 51 und einem Übertragungstransistor 52 gebildet wird, in ähnlicher Weise wie beim Datenlesen. Die Stromübertragungsschaltung 60a, die aus dem Spannungskomparator 62 und dem Übertragungstransistor 63 gebildet ist, stellt jedoch ihren Betrieb ein. Ferner wird das Freigabesignal /EN3 auf H- Pegel deaktiviert, so daß der Transistor 69 eingeschaltet, und der Transistor 67 ausgeschaltet wird. Folglich ist die Referenzstrom-Erzeugungsschaltung 60 vom Knoten Nd elektrisch isoliert.
Ferner werden die Freigabesignale EN4 und EN5 jeweils inaktiv (L-Pegel) und aktiv (H-Pegel). Demgemäß wird der Transistor 125 ausgeschaltet und der Transistor 135 eingeschaltet. In dem ersten Testzustand gemäß dem zweiten Ausführungsbeispiel wird somit der Knoten Nc mit einem Zugriffsstrom Iac beliefert, der dem Speicherzellenstrom Icell entspricht, der durch die ausgewählte Speicherzelle fließt, und der Knoten Nd wird mit dem Teststrom It von der Teststrom-Lieferschaltung 100 beliefert.
Als Ergebnis haben die Lesedaten DAT, die durch die Lesedatenschaltung 50 erzeugt werden, einen Pegel, der zu einer Größenbeziehung zwischen dem Zugriffsstrom Iac und dem Teststrom It korrespondiert. Durch schrittweises Ändern des Pegels des Teststroms It wird es somit möglich, den Pegel des durch die ausgewählte Speicherzelle fließenden Stroms (Speicherzellenstrom Icell) zu messen, die die H-Pegel- oder L-Pegeldaten speichert. Durch Wiederholen der oben genannten Testoperation kann in dem ersten Testzustand des Testmodus gemäß dem zweiten Ausführungsbeispiel eine Karte ("map") vorbereitet werden, die eine Verteilung des Speicherzellenstroms Icell zum Zeitpunkt des Zugriffs repräsentiert.
Fig. 9A zeigt Verteilungen des Speicherzellenstroms Icell in den MTJ-Speicherzellen gemäß Speicherdaten. Wie darin gezeigt, sind zwei Arten eines Speicherzellenstroms Icell vorhanden, in Abhängigkeit von dem Pegel der Speicherdaten, jedoch ist der jedem Pegel entsprechende Speicherzellenstrom Icell, in bestimmter Weise gemäß einem Einfluß von Herstellungsabweichungen verteilt.
Wie bereits beschrieben, enthält die Referenzstrom- Erzeugungsschaltung 60 Dummyspeicherzellen 61a und 61b, die in ähnlicher Weise wie die MTJ-Speicherzelle MC designed und hergestellt werden, und eine Stromübertragungsschaltung 60a, die eine ähnliche Struktur aufweist wie die Stromübertragungsschaltug 50a, die zu der ausgewählten Speicherzelle korrespondiert. Beim Design können Herstellungsabweichungen der MTJ-Speicherzelle kompensiert werden, und der Referenzstrom Ir kann auf das Zentrum jeder Verteilung der Speicherzelle gesetzt werden, in der ein zu jedem Speicherdatenpegel korrespondierender Strom fließt.
Falls in der Stromerzeugungsschaltung 60a innerhalb der Referenzstrom-Erzeugungsschaltung 60 ein Offset vorhanden ist, kann es unmöglich sein, den Referenzstrom Ir auf einen korrekten Pegel zu setzen, wie durch die gestrichelte Linie in Fig. 9B gezeigt.
In einem zweiten Testzustand des Testmodus gemäß dem zweiten Ausführungsbeispiel erfolgt das Einstellen durch Setzen des Referenzstroms Ir auf einen entsprechenden Pegel, indem ein derartiger Offset in der Referenzstrom-Erzeugungsschaltung 60 eingestellt wird.
Wie in Fig. 10 gezeigt, unterscheidet sich der zweite Testzustand des Testmodus gemäß dem zweiten Ausführungsbeispiel vom ersten Testzustand des Testmodus dadurch, daß Freigabesignale EN4 und EN5 vertauscht sind. Demgemäß wird der Transistor 125 eingeschaltet und der Transistor 135 ausgeschaltet. Ferner ist das Freigabesignal /EN3 auf L-Pegel aktiviert, so daß der Transistor 69 ausgeschaltet ist. Folglich ist das Gate des Transistors 67 von der Massespannung GND isoliert.
In dem zweiten Testzustand des Testmodus gemäß dem zweiten Ausführungsbeispiel wird der Knoten Nd mit dem Referenzstrom Ir beliefert, der von der Referenzstrom-Erzeugungsschaltung 60 erzeugt wird, und der Knoten Nc wird mit dem Teststrom It von der Teststrom-Lieferschaltung 100 beliefert.
Als ein Ergebnis haben Lesedaten DAT, die durch die Datenleseschaltung 50 erzeugt werden, einen Pegel, der zu der Größenbeziehung zwischen dem Referenzstrom Ir und dem Teststrom It korrespondiert. Durch Wiederholen der Testoperation zur Bestimmung des Pegels der Lesedaten DAT während einer schrittweisen Änderung des Teststroms It kann der Referenzstrom Ir in dem zweiten Testzustand des Testmodus gemäß dem zweiten Ausführungsbeispiel gemessen werden.
In dem Testmodus gemäß dem zweiten Ausführungsbeispiel, wie oben beschrieben, hat die Lesedaten-Erzeugungsschaltung 50c eine Funktion, um die Größenbeziehung jeweils des Zugriffsstroms Iac (also des durch die Speicherzelle fließenden Stroms Icell) und des Referenzstroms Ir in Bezug auf einen extern einstellbaren Teststrom It individuell zu detektieren.
Wie in Fig. 11 gezeigt, hat der Spannungskomparator 62 eine ähnliche Struktur wie der in Fig. 7 gezeigte Hauptspannungskomparator 70, sowie ein internes Impedanzgleichgewicht, das gemäß den Steuersignalen TS3a-TS3d und TS4a-TS4d einstellbar ist.
Der Spannungskomparator 62 hat einen P-Kanal MOS-Transistor 202, der elektrisch zwischen die Leistungsversorgungsspannung Vcc und einen Knoten N4 geschaltet ist, einen P-Kanal MOS-Transistor 204, der elektrisch zwischen die Leistungsversorgungsspannung Vcc und einen Knoten N5 geschaltet ist, N-Kanal MOS-Transistoren 205a, 205b, 205c, 205d und 215, die Gates aufweisen, die mit dem Knoten Nd verbunden sind, und N-Kanal MOS-Transistoren 210a, 210d, die Steuersignale TS3a-TS3d jeweils an ihren Gates empfangen. Der Transistor 215 ist elektrisch zwischen den Knoten N5 und die Massespannung GND geschaltet. Die Transistoren 205a und 210a sind in Reihe zwischen den Knoten N5 und die Massespannung GND geschaltet. In ähnlicher Weise sind die Transistoren 205b und 210b in Reihe zwischen den Knoten N5 und die Massespannung GND geschaltet. Die Transistoren 205c und 210c sind in Reihe zwischen den Knoten N5 und die Massespannung GND geschaltet und die Transistoren 205d und 210d sind in Reihe zwischen den Knoten N5 und die Massespannung GND geschaltet. Der Knoten N4 ist mit einem Gate des Übertragungstransistors 63 verbunden.
Der Spannungskomparator 62 enthält ferner N-Kanal MOS- Transistoren 220a, 220b, 220c, 220d und 225, die jeweils ein Gate aufweisen, das die Referenzspannung Vref empfängt, und N- Kanal MOS-Transistoren 230a-230d, die jeweils Steuersignale TS4a-TS4d an ihren Gates empfangen. Der Transistor 225 ist elektrisch zwischen den Knoten N4 und die Massespannung GND geschaltet. In ähnlicher Weise sind die Transistoren 220b und 230b in Reihe zwischen dem Knoten N4 und der Massespannung GND geschaltet, die Transistoren 220c und 230c sind in Reihe zwischen den Knoten N4 und der Massespannung GND geschaltet, und die Transistoren 220d und 230d sind in Reihe zwischen den Knoten N4 und die Massespannung GND geschaltet.
Der Dekoder 250 erzeugt Steuersignale TS3a-TS3d und TS4a- TS4d gemäß einer Testadresse TA, die extern im Testmodus angelegt wird. Die Auswahlschaltung 260 überträgt im Testmodus Steuersignale TS3a-TS3d und TS4a-TS4d, die durch den Dekoder 250 erzeugt werden, an den Spannungskomparator 62.
Aufgrund der oben genannten Struktur werden die internen Impedanzen des Spannungskomparators 62 in ähnlicher Weise eingestellt, wie die Impedanzen des Hauptspannungskomparators 70 gemäß Fig. 10. Folglich kann die Eingangsimpedanz der Stromübertragungsschaltung 60a zur Erzeugung eines Referenzstroms Ir eingestellt werden, um den Pegel des Referenzstroms Ir zu ändern.
In dem zweiten Testzustand des Testmodus gemäß dem zweiten Ausführungsbeispiel wird der Teststrom (It) schrittweise geändert, so daß der Pegel des Referenzstroms Ir, der zu der Eingangstestadresse TA korrespondiert, bestimmt werden kann. Das Einstellen der internen Impedanz des Spannungskomparators 62 wird fortgesetzt, so daß der Referenzstrom Ir in der Mitte der Verteilung eines bei jedem Speicherdatenpegel fließenden Stroms liegen kann, während die Verteilung des Speicherzellenstroms Icell, der in dem ersten Testzustand bestimmt worden ist, berücksichtigt wird.
Der oben genannte Einstellungstest wird wiederholt, und die Programmschaltung 270 speichert Zustände der Steuersignale TS3a-TS3d und TS4a-TS4d entsprechend dem Referenzstrom Ir, der auf den optimalen Pegel gesetzt ist.
Wie oben beschrieben, kann die Struktur gemäß dem zweiten Ausführungsbeispiel genau den Offset der Referenzstrom- Erzeugungsschaltung einstellen. Folglich kann der Referenzstrom Ir korrekt gesetzt werden, so daß das Datenlesen basierend auf einer geringen Stromdifferenz präzise durchgeführt werden kann.
Das zweite Ausführungsbeispiel ist in Verbindung mit einer Struktur beschrieben worden, bei der der Testmodus zum Einstellen des Referenzstroms Ir verwendet wird, indem die internen Impedanzen des Spannungskomparators 62 eingestellt werden. Eine derartige Struktur kann jedoch auch derart verwendet werden, daß der Testmodus automatisch in einer selbsttestenden Weise gestartet wird, zum Beispiel beim Einschalten (power-on). In diesem Fall ist die Programmschaltung 270 zum Speichern eingestellter Steuersignale TS3a-TS3d und TS4a-TS4d nicht erforderlich, um ein nichtflüchtiges Datenspeichern durchzuführen, so daß die Programmschaltung 270 aus einem Register, wie etwa einer Verriegelungsschaltung, gebildet werden kann, die die Daten während des Einschaltens hält.
Fig. 11 zeigt eine Struktur, bei der das Offseteinstellen mit vier Steuersignalen TS3a-TS3d oder TS4a-TS4d gleichzeitig erfolgt. Die Anzahl der Steuersignale ist jedoch nicht einschränkend. In der in Fig. 11 gezeigten Struktur ist es lediglich erforderlich, daß die Anzahl von Transistorgruppen, die zu Transistoren 205a-205d, 210a-210d, 220a-220d und 230a-230d korrespondieren, der Anzahl von Steuersignalen entspricht.

Drittes Ausführungsbeispiel

Im folgenden wird in Verbindung mit einer Schaltungsstruktur zum automatischen Durchführen der Offseteinstellung des Hauptspannungskomparators 70 beschrieben, der bereits in Verbindung mit dem ersten Ausführungsbeispiel beschrieben worden ist, wenn die Datenleseoperation inaktiv ist (zum Beispiel während einer Vorladeoperation).
Fig. 12 zeigt eine Struktur eines Datenleseschaltungssystems gemäß dem dritten Ausführungsbeispiel.
Wie in Fig. 12 gezeigt, enthält die Struktur gemäß dem dritten Ausführungsbeispiel Offseteinstellungsschaltungen 300 und 310 und eine Stromschalt-Schaltung 320 zusätzlich zu der Struktur des Datenleseschaltungssystems gemäß dem ersten Ausführungsbeispiel nach Fig. 2.
Die Offseteinstellungsschaltung 300 hat einen einen Einstellstrom erzeugenden Transistor 305 zur Lieferung eines zu einer Spannung Vf1 an einem Knoten Nfb korrespondierenden Stroms vom Knoten Nc und einen Kondensator 307 zum Halten der Spannung Vf1 am Knoten Nfb. Der Einstellstrom-Erzeugungstransistor 305 ist aus einem N-Kanal MOS-Transistor gebildet, der elektrisch zwischen den Knoten Nc und die Massespannung GND geschaltet ist.
In ähnlicher Weise hat die Offseteinstellschaltung 310 einen einen Einstellstrom erzeugenden Transistor 315 zur Lieferung eines Stroms, der zu einer Spannung Vf2 am Knoten Ngb von dem Knoten Nd korrespondiert, und einen Kondensator 317 zum Halten der Spannung Vf2 am Knoten Ngb. Der Einstellstrom erzeugende Transistor 315 ist aus einem N-Kanal MOS-Transistor gebildet, der elektrisch zwischen den Knoten Nd und die Massespannung GND geschaltet ist.
Die Stromschalt-Schaltung 320 hat N-Kanal MOS-Transistoren 322 und 324, die in Reihe zwischen den Knoten Na und die Massespannung GND geschaltet sind. Der Transistor 322 empfängt an seinem Gate ein Freigabesignal EN8. Das Gate des Transistors 325 ist mit dem Knoten N2 verbunden.
Fig. 13 zeigt einen Zustand, bei dem das Datenlesen des Datenleseschaltungssystems gemäß dem dritten Ausführungsbeispiel inaktiv ist.
Wie in Fig. 13 gezeigt, ist das Freigabesignal EN8 inaktiv und auf L-Pegel während des Datenlesens, und aktiv und auf H-Pegel, wenn die Datenleseoperation inaktiv ist, zum Beispiel zur Durchführung einer Vorladeoperation. Wenn folglich die Datenleseoperation inaktiv ist, führt die Stromschalt-Schaltung 320 einen Referenzstrom Ir an den Knoten Nd. Als Ergebnis fließt der gleiche Referenzstrom Ir durch jeden der Knoten Nc und Nd.
Wenn das Datenlesen inaktiv ist, verbinden die Verbindungsschalter 85 und 89 die Ausgangsknoten der Spannungskomparatoren 80 und 90 mit den Knoten Nfb und Ngb gemäß den Freigabesignalen EN6 und EN7, so daß eine Rückführungsschleife der Lesespannung VR gebildet wird, die von dem Hauptspannungskomparator 70 ausgegeben wird.
Gemäß der oben genannten Struktur gemäß dem dritten Ausführungsbeispiel wird ein Rückführungspfad der Lesespannung VR gebildet, um die Spannungen Vf1 und Vf2 an den Knoten Nfb und Ngb automatisch einzustellen, so daß die Lesespannung VR, die von dem Hauptspannungskomparator 70 ausgegeben wird, innerhalb eines Bereichs zwischen den Referenzspannungen VrefA und VrefB liegt, und folglich kann der Offset des Hauptspannungskomparators 70 innerhalb eines vorbestimmten Pegelbereichs liegen, während der gleiche Strom durch jeden der Knoten Nc und Nd während des inaktiven Zustands der Datenleseoperation fließt.
Wenn zum Beispiel ein derartiger Offset vorhanden ist, der die Spannung am Knoten Nc (auf der Seite des Zugriffsstroms Iac) anhebt, relativ zu der Spannung am Knoten Nd (auf der Seite des Referenzstroms Ir), ändert sich der Ausgang (das Ausgangssignal) des Hauptspannungskomparators 70 auf die H-Pegelseite und steigt über die Referenzspannung VrefA an. Demgemäß ändert sich der Ausgang von dem Spannungskomparator 80 zur H-Pegelseite, so daß die Spannung Vf1 am Knoten Nfb ansteigt. Folglich erhöht der einen Einstellstrom erzeugende Transistor 305 den Strom durch den Knoten Nc, und eine Rückführungsschleife, die die Spannung am Knoten Nc relativ reduziert, wird gebildet.
Wie oben beschrieben, zwingen die Einstellstrom- Erzeugungstransistoren 305 und 315 die zu den Strömen Vf1 und Vf2 an den Knoten Nfb und Ngb korrespondierenden Ströme dazu, jeweils von den Knoten Nc und Nd zu fließen. Folglich wird das Gleichgewicht der Eingangsimpedanzen der Knoten Nc und Nd derart eingestellt, daß der Offset des Hauptspannungskomparators 70 innerhalb eines vorbestimmten Bereichs liegen kann, und folglich kann der Offset des Stromleseverstärkers 50b innerhalb eines vorbestimmten Bereichs liegen.
Die Einstellstrom-Erzeugungsschaltungen 305 und 315 können durch P-Kanal MOS-Transistoren gebildet werden, die zwischen die Leistungsversorgungsspannung Vcc und den Knoten Nc oder Nd geschaltet werden. In diesem Fall müssen die Polaritäten der Ausgangsspannungen von den Spannungskomparatoren 80 und 90, die die Rückführungsschleife bilden, bezüglich denjenigen in der Struktur gemäß Fig. 13 invertiert werden. In dieser Struktur liefert die Einstellstrom-Erzeugungsschaltung 305 an den Knoten Nc einen Strom, der zu der Spannung Vf1 korrespondiert, und der Einstellstrom-Erzeugungstransistor 325 liefert an den Knoten Nd einen Strom, der zu der Spannung Vf2 korrespondiert.
Wenn die Datenleseoperation aktiv ist, wird das Setzen der Freigabesignale EN6 und EN7 vertauscht, und die Verbindungsschalter 85 und 95 verbinden die Ausgangsknoten der Spannungskomparatoren 80 und 90 jeweils mit den Knoten Nf und Ng. Folglich wird der Rückführungspfad der Lesespannung VR unterbrochen.
Die Kondensatoren 307 und 317 halten jedoch die Endspannungen, die während des inaktiven Zustands der Datenleseoperation an den Knoten Nfb und Ngb angelegt worden sind, und folglich die Spannungen Vf1 und Vf2, die durch die Rückführung der Lesespannung VR eingestellt sind.
Wenn die Datenleseoperation inaktiv ist, wird das Freigabesignal EN8 auf L-Pegel deaktiviert, und der Knoten Na ist von der Referenzstrom-Erzeugungsschaltung 60 isoliert. Folglich fließt der Zugriffsstrom Iac, der zu dem durch die ausgewählte Speicherzelle fließenden Strom korrespondiert, durch den Knoten Nc. In dieser Weise beginnt die Datenleseoperation ähnlich wie bereits unter Bezugnahme auf das erste Ausführungsbeispiel beschrieben. Bei einem Start der Operation zwingen die Offseteinstellschaltungen 300 und 310 die Ströme, die zu den Spannungen Vf1 und Vf2 korrespondieren, die durch die Kondensatoren 307 und 317 gehalten werden, jeweils von den Knoten Nc und Nd zu fließen. Als Ergebnis kann die Datenleseoperation durchgeführt werden, während automatisch der Offset eingestellt wird.
Vor einem Zeitpunkt t0, wie in Fig. 14 gezeigt, ist jede Wortleitung WL und jede Dummywortleitung DRWL inaktiv, und ebenso die Datenleseoperation. Wenn die Datenleseoperation inaktiv ist, sind die Verbindungsschalter 85 und 95 auf die Rückführungsseite gesetzt, und die Knoten Nfb und Ngb sind jeweils mit den Ausgangsknoten der Spannungskomparatoren 80 und 90 verbunden.
In diesem Zustand wird der Offset des Hauptspannungskomparators 70 automatisch eingestellt, wie bereits beschrieben, und Ergebnisse der Einstellung werden in Form von Spannungen Vf1 und Vf2 an den Knoten Nfb und Ngb durch die Kondensatoren 307 und 317 jeweils gehalten. Während des inaktiven Zustands der Datenleseoperation erfolgt somit die Rückführungssteuerung für die Spannung am Knoten Nd, also die Offsetspannung Vos, so daß diese Spannungen innerhalb eines Bereichs zwischen den Spannungen VrefA und VrefB liegen können.
Der Offset des Hauptspannungskomparators 70 wird automatisch eingestellt, wie oben beschrieben, und die Datenleseoperation beginnt in ähnlicher Weise, wie in Fig. 4 gezeigt, zum Zeitpunkt t0. Bei der Datenleseoperation werden die Verbindungsschalter 85 und 95 gesteuert, um die Ausgangsknoten der Spannungskomparatoren 80 und 90 mit den Knoten Nf und Ng zu verbinden, die jeweils die Eingangsknoten des Spannungskomparators 98 sind. Folglich wird somit ein ähnliches Datenlesen durchgeführt, wie in Fig. 4 gezeigt.
Wenn die Datenleseoperation vorübergehend zum Zeitpunkt t1 endet, nimmt die Vorrichtung einen ähnlichen Zustand an, wie vor dem Zeitpunkt t0 und führt das automatische Offseteinstellen für den Hauptspannungskomparator 70 durch.
Wenn die Datenleseoperation zu einem Zeitpunkt t2 durchgeführt wird, werden die Verbindungsschalter 85 und 95 erneut geschaltet, um die Datenleseoperation erneut durchzuführen, in ähnlicher Weise wie in Fig. 4 gezeigt.
Gemäß der Struktur gemäß dem dritten Ausführungsbeispiel, wie oben beschrieben, kann der Offset des Hauptspannungskomparators 70, also der Offset des Stromleseverstärkers 50b automatisch eingestellt werden, indem die Zeitperiode der Vorladeoperation oder eine andere, während der die Datenleseoperation inaktiv ist, verwendet wird. Folglich kann die Datenleseoperation zu einem Zeitpunkt durchgeführt werden, zu dem der Offset des Stromleseverstärkers bereits eingestellt ist. Somit kann die Datenleseoperation (das Datenlesen) schnell und genau durchgeführt werden.
Das dritte Ausführungsbeispiel ist in Verbindung mit einer Struktur zum automatischen Einstellen des Offsets in dem Datenschaltungssystem beschrieben worden, basierend auf einem Stromvergleich. Eine ähnliche Struktur kann jedoch für ein Datenleseschaltungssystem verwendet werden, basierend auf einem Spannungsvergleich. Folglich kann in der in Fig. 12 gezeigten Struktur der Offset des Hauptspannungskomparators 70 zum Vergleich von Spannungsdaten automatisch für den Fall eingestellt werden, daß die Spannungsdaten, die zu vergleichen sind, an die Knoten Nc und Nd übertragen werden.

Viertes Ausführungsbeispiel

Gemäß dem ersten bis dritten Ausführungsbeispiel der Erfindung werden Stromübertragungsschaltungen 50a und 60b verwendet, um den Zugriffsstrom Iac und den Referenzstrom Ir zu erzeugen, um Abweichungen der elektrischen Widerstände von MTJ-Speicherzellen und Dummyspeicherzellen, die eine ähnliche Struktur aufweisen, wie die MTJ-Speicherzellen, zu unterdrücken (kompensieren).
Im folgenden wird das vierte Ausführungsbeispiel in Verbindung mit einer Struktur beschrieben, die Abweichungen bei der Herstellung von MTJ-Speicherzellen und Dummyspeicherzellen berücksichtigt, und somit konstante Übertragungseigenschaften der Stromübertragungsschaltungen 50a und 60a halten kann.
Fig. 15 zeigt ein Schaltungsdiagramm einer Struktur einer Referenzspannungs-Erzeugungsschaltung 400 gemäß dem vierten Ausführungsbeispiel.
Die Referenzspannungs-Erzeugungsschaltung 400 erzeugt eine Referenzspannung Vref, die an jeden der Spannungskomparatoren 51 und 62 geliefert wird, die jeweils Stromübertragungsschaltungen 50a und 60a bilden.
Die Referenzspannungs-Erzeugungsschaltung 400 enthält eine Spannungserzeugungsschaltung 405, eine Dummyspeicherzelle 410 mit einer Struktur, die ähnlich ist wie die der MTJ- Speicherzelle, eine Referenzzelle 415 für einen Designwiderstandswert der MTJ-Speicherzelle, eine Stromdetektionsschaltung 420, die entsprechend der Dummyspeicherzelle 410 bereitgestellt ist, eine Stromdetektionsschaltung 430, die korrespondierend zu der Referenzzelle 415 bereitgestellt ist, Stromdetektionsschaltungen 440 und 450 zur Detektion einer Differenz zwischen den durch die Dummyspeicherzelle 410 und die Referenzzelle 415 fließenden Strömen, eine Spannungserzeugungsschaltung 465 mit einer Struktur, die ähnlich der der Spannungserzeugungsschaltung 405 ist, und eine Referenzspannungs-Einstellschaltung 460, die die Ausgangsspannung der Spannungserzeugungsschaltung 405 einstellt, um eine Referenzspannung Vref gemäß den Ergebnissen der Detektion durch die Stromdetektionsschaltungen 440 und 450 zu erzeugen.
Die Spannungserzeugungsschaltung 405 hat eine Konstantstrom- Erzeugungsschaltung 406, die zwischen die Leistungsversorgungsspannung Vcc und einen Knoten Nr0 geschaltet ist, und Widerstandselemente 407 und 408, die in Reihe zwischen den Knoten Nr0 und die Massespannung GND geschaltet sind. Folglich führt der Knoten Nr0 eine ursprüngliche Referenzspannung Vrr.
Die Dummyspeicherzelle 410 hat ein Dummy- Tunnelmagnetwiderstandselement TMRdr und einen Zugriffstransistor ATRdr. Das Dummy- Tunnelmagnetwiderstandselement TMRdr ist in ähnlicher Weise wie das Tunnelmagnetwiderstandselement TMR designed und hergestellt, und hat eine ähnliche Struktur wie das Tunnelmagnetwiderstandselement TMR. Das Dummy- Tunnelmagnetwiderstandselement TMRdr hat Speicherdaten gespeichert, die einem elektrischen Widerstand Rmin entsprechen.
Die Referenzzelle 415 hat einen festen Widerstand 417, der einen Widerstandswert Rmin aufweist, der gleich dem Designwiderstandswert des Tunnelmagnetwiderstandselements TMR ist, und einen Zugriffstransistor ATRr. Jeder der Zugriffstransistoren ATRr und ATRdr erhält an seinem Gate jeweils ein Freigabesignal EN10. In Antwort auf die Aktivierung (H-Pegel) des Freigabesignals EN10 wird somit das Dummy- Tunnelmagnetwiderstandselement TMRdr elektrisch zwischen den Knoten N6 und die Massespannung GND geschaltet, und der feste Widerstand 417 wird elektrisch zwischen den Knoten N7 und die Massespannung GND geschaltet.
Wie oben beschrieben, ist der elektrische Widerstand des festen Widerstands 417 auf den gleichen Wert gesetzt wie das Dummy- Tunnelmagnetwiderstandselement TMRdr. Folglich, falls das Dummy- Tunnelmagnetwiderstandselement TMRdr, das den elektrischen Widerstandswert des Tunnelmagnetwiderstandselements TMR reflektiert, auf das zugegriffen wird, im wesentlichen die Designwerte erfüllt, nehmen die durch den festen Widerstand 417 und das Dummy-Tunnelmagnetwiderstandselement TMRdr fließende Ströme den gleichen Pegel an. In diesem Fall ist der Pegel der Referenzspannung Vref auf den Pegel der ursprünglichen Referenzspannung Vrr des ursprünglichen Designwerts (zum Beispiel ungefähr 0,4 V) gesetzt.
Im Gegensatz dazu, falls das fertiggestellte Dummy- Tunnelmagnetwiderstandselement TMRdr einen tatsächlichen elektrischen Widerstand aufweist, der sich von dem Designwert unterscheidet, der in der Designstufe bestimmt worden ist, tritt eine Differenz zwischen den durch den festen Widerstand 417 und das Dummy-Tunnelmagnetwiderstandselement TMRdr fließenden Strömen auf. Die Stromdetektionsschaltungen 420 und 437 übertragen die Differenz zwischen diesen Strömen auf die Stromdifferenz zwischen den Knoten N8 und N9.
Die Stromdetektionsschaltung 420 hat einen Spannungskomparator 421 zur Durchführung eines Vergleichs zwischen der Spannung am Knoten N6 und der ursprünglichen Referenzspannung Vrr, einen N- Kanal MOS-Transistor 423, der elektrisch zwischen die Knoten N6 und N8 geschaltet ist, und einen P-Kanal MOS-Transistor 425, der elektrisch zwischen die Leistungsversorgungsspannung Vcc und den Knoten N8 geschaltet ist. Der Ausgang (das Ausgangssignal) des Spannungskomparators 421 wird an das Gate des Transistors 423 angelegt. Der Spannungskomparator 421 arbeitet in Antwort auf ein Freigabesignal EN11.
In ähnlicher Weise hat die Stromdetektionsschaltung 430 einen Spannungskomparator 431 zur Durchführung eines Vergleichs zwischen der Spannung am Knoten N7 und der ursprünglichen Referenzspannung Vrr, einen N-Kanal MOS-Transistor 433, der elektrisch zwischen die Knoten N7 und N9 geschaltet ist, und einen P-Kanal MOS-Transistor 435, der elektrisch zwischen die Leistungsversorgungsspannung Vcc und den Knoten N9 geschaltet ist. Das Ausgangssignal des Spannungskomparators 431 wird an das Gate des Transistors 433 angelegt. Der Spannungskomparator 431 arbeitet in Antwort auf ein Freigabesignal EN12.
Folglich überträgt die Stromübertragungsschaltung, die aus dem Spannungskomparator 421 und dem Übertragungstransistor 423 gebildet ist, den durch die Dummyspeicherzelle 410 fließenden Strom an den Knoten N8. In ähnlicher Weise überträgt die Stromübertragungsschaltung, die durch den Spannungskomparator 431 und den Übertragungstransistor 433 gebildet ist, den durch die Referenzzelle 415 fließenden Strom an den Knoten N9.
Die Stromdetektionsschaltung 440 enthält einen P-Kanal MOS- Transistor 442 und einen N-Kanal MOS-Transistor 448, der in Reihe zwischen die Leistungsversorgungsspannung Vcc und die Massespannung GND geschaltet ist, P-Kanal MOS-Transistoren 444 und 446, die parallel zwischen die Leistungsversorgungsspannung Vcc und den Knoten N10 geschaltet sind, und einen N-Kanal MOS- Transistor 449, der zwischen den Knoten N10 und die Massespannung GND geschaltet ist. Der Verbindungsknoten zwischen den Transistoren 442 und 448 ist mit jedem der Gates der Transistoren 448 und 449 verbunden. Das Gate des Transistors 446 ist mit dem Knoten N10 verbunden. Das Gate des Transistors 442 ist mit dem Knoten N9 verbunden, und das Gate des Transistors 443 ist mit dem Knoten N8 verbunden.
Die Stromdetektionsschaltung 450 enthält einen P-Kanal MOS- Transistor 452 und einen N-Kanal MOS-Transistor 458, die in Reihe zwischen die Leistungsversorgungsspannung Vcc und die Massespannung GND geschaltet sind, einen P-Kanal MOS-Transistor 454, der zwischen die Leistungsversorgungsspannung Vcc und den Knoten N11 geschaltet ist, und N-Kanal MOS-Transistoren 456 und 458, die parallel zwischen den Knoten N11 und die Massespannung GND geschaltet sind. Der Verbindungsknoten zwischen den Transistoren 452 und 458 ist mit jedem der Gates der Transistoren 458 und 459 verbunden. Das Gate des Transistors 456 ist mit dem Knoten N11 verbunden. Das Gate des Transistors 452 ist mit dem Knoten N9 verbunden, und das Gate des Transistors 454 ist mit dem Knoten N8 verbunden.
Wenn der durch den Knoten N8 fließende Strom kleiner ist als der durch den Knoten N9 fließende Strom, und wenn folglich der elektrische Widerstand des Dummy-Tunnelmagnetwiderstandselements TMRdr größer ist als der Widerstandswert des festen Widerstands 417, liefert die Stromdetektionsschaltung 440 einen Strom durch einen Pfad, der die Transistoren 446 und 449 enthält, wie durch einen Pfeil in Fig. 15 angedeutet, und reduziert dadurch die Spannung am Knoten N10.
Wenn der durch den Knoten N8 fließende Strom größer ist als der durch den Knoten N9 fließende Strom und wenn folglich der elektrische Widerstand des Dummy-Tunnelmagnetwiderstandselements TRMdr kleiner ist als der Designwert Rmin, liefert die Stromdetektionsschaltung 450 einen Strom durch einen Pfad, der den Transistor 454 enthält, wie durch einen Pfeil in Fig. 15 angedeutet, und erhöht folglich die Spannung am Knoten N11.
Die Spannungserzeugungsschaltung 465 ist in ähnlicher Weise bestimmt, wie die Spannungserzeugungsschaltung 405, und hat eine Konstantstrom-Erzeugungsschaltung 466 und Widerstandselemente 467 und 468. Die Stromliefermenge der Konstantstrom- Erzeugungsschaltung 466, die ähnlich aufgebaut wie die Konstantstrom-Erzeugungsschaltung 406 in der Spannungserzeugungsschaltung 405, ist ähnlich zu dieser. In ähnlicher Weise sind die Widerstandswerte der Widerstandselemente 467 und 468 designed, ähnlich wie die Widerstandselemente 407 und 408 in der Spannungserzeugungsschaltung 405. Somit arbeitet die Spannungserzeugungsschaltung 465 zur Erzeugung der ursprünglichen Referenzspannung Vrr an einem Knoten Nr2, die ähnlich ist wie die am Knoten Nr0.
Die Referenzspannungs-Einstellschaltung 460 hat einen P-Kanal MOS-Transistor 462, der elektrisch zwischen den Knoten Nr. der die Referenzspannung Vref führt, und die Leistungsversorgungsspannung Vcc geschaltet ist, und einen N- Kanal MOS-Transistor 464, der elektrisch zwischen den Knoten Nr und die Massespannung GND geschaltet ist. Das Gate des Transistors 462 ist mit dem Knoten N10 verbunden, und das Gate des Transistors 464 ist mit dem Knoten N11 verbunden.
Wenn der elektrische Widerstand der Dummyspeicherzelle 410 größer ist als der elektrische Widerstand der Referenzzelle 415 verringert die Stromdetektionsschaltung 440 gemäß dieser Struktur die Gatespannung des Transistors 462, und erhöht die Referenzspannung Vref. Wenn der elektrische Widerstand der Dummyspeicherzelle 410 kleiner ist als der elektrische Widerstand der Referenzzelle 415, erhöht die Stromdetektionsschaltung 440 die Gatespannung des Transistors 462, und verringert die Referenzspannung Vref.
Wenn folglich der Widerstandswert der Dummyspeicherzelle größer oder kleiner ist als der Designwert, wird der Pegel der Referenzspannung Vref automatisch von dem Anfangsdesignwert (ursprüngliche Referenzspannung Vrr), gemäß der Differenz zwischen diesen geändert. Mit anderen Worten, die Referenzspannungs-Erzeugungsschaltung 400 stellt den Pegel der Referenzspannung Vref gemäß den Herstellungsergebnissen der MTJ- Speicherzelle ein.
Der Pegel der Referenzspannung Vref kann folglich eingestellt werden, indem Herstellungsabweichungen der Dummyspeicherzelle berücksichtigt werden, und folglich Herstellungsabweichungen der MTJ-Speicherzelle, so daß konstante Übertragungseigenschaften in der Stromübertragungsschaltung 50a aufrechterhalten werden können, um einen Zugriffsstrom Iac und eine Stromübertragungsschaltung 60a in der Referenzstrom- Erzeugungsschaltung 60 zu erzeugen. Somit können der Zugriffsstrom Iac und der Referenzstrom Ir mit ähnlichen Antwortgeschwindigkeiten erzeugt werden, indem Herstellungsabweichungen in Bezug auf den elektrischen Widerstand nach dem Datenschreiben der MTJ-Speicherzelle berücksichtigt werden. Dadurch wird die Datenlesegeschwindigkeit konstant gehalten, und eine ausreichende Leseoperationstoleranz kann sichergestellt werden.
Die Freigabesignale EN10-EN12 werden in einem Schlafmodus oder dergleichen auf L-Pegel deaktiviert, in dem Operationen mit geringem Leistungsverbrauch erforderlich sind. Folglich wird ein Strom in der Referenzspannungs-Erzeugungsschaltung 400 unterdrückt, und der Leistungsverbrauch kann reduziert werden.
Das oben genannte Ausführungsbeispiel ist in Verbindung mit einer typischen Struktur beschrieben worden, die mit MTJ- Speicherzellen bereitgestellt ist, die in einer Richtung entsprechend den Schreibdaten magnetisiert werden, und die elektrische Widerstände aufweisen, die in Abhängigkeit von der Richtung der Magnetisierung variieren. Die Erfindung kann jedoch allgemein für andere als die oben genannten Strukturen angewendet werden. Die Erfindung kann beispielsweise für Halbleiterspeichervorrichtungen verwendet werden, die Speicherzellen enthalten, in denen sich ein Strom gemäß den Speicherdaten während einer Zugriffsoperation ändert.
Obwohl die Erfindung im vorangegangenen beschrieben und im einzelnen verdeutlicht worden ist, ist es selbstverständlich, daß ein Fachmann auf diesem Gebiet Modifikationen vornehmen kann, ohne den Schutzbereich der Erfindung zu verlassen.

Claims

1. Halbleiterspeichervorrichtung, enthaltend:
eine Mehrzahl von Speicherzellen (MC), durch die während eines Zugriffs jeweils ein Strom fließt, der sich gemäß den Speicherdaten ändert;
eine Zugriffsstrom-Übertragungsschaltung (50a) zur Lieferung eines Zugriffsstroms (Iac), der zu dem durch eine ausgewählte Speicherzelle fließenden Strom korrespondiert, die aus der Mehrzahl der Speicherzellen als ein Zugriffsziel ausgewählt ist, an einen ersten Knoten (Nc);
eine Referenzspannungs-Erzeugungsschaltung (60) zur Lieferung eines Referenzstroms an einen zweiten Knoten (Nd) während des Datenlesens;
eine Stromvergleichsschaltung (50b) zur Erzeugung einer Lesespannung (VR), die einer Differenz zwischen den jeweils durch den ersten und zweiten Knoten fließenden Ströme entspricht; und
eine Teststrom-Lieferschaltung (100) zur Lieferung eines externen Teststroms (It) mindestens an den ersten und/oder zweiten Knoten in einem Testmodus.

2. Halbleiterspeichervorrichtung nach Anspruch 1, ferner enthaltend
eine Offset-Detektionsschaltung (70) zur Evaluierung eines Offsets, der in der Stromvergleichsschaltung (50b) auftritt, basierend auf der gelesenen Spannung in dem Testmodus, wobei
die Teststrom-Lieferschaltung (100) Testströme an den ersten und zweiten Knoten in dem Testmodus liefert.

3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei die Offset-Detektionsschaltung (70) im Testmodus detektiert, ob die Lesespannung innerhalb eines vorbestimmten Bereichs (VrefA-VrefB) liegt.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, wobei jede der Speicherzellen (MC) ausgelegt ist, um einen ersten elektrischen Widerstand (Rmin) oder einen zweiten elektrischen Widerstand (Rmax), der größer ist als der erste elektrische Widerstand, gemäß dem Pegel der Speicherdaten aufzuweisen, und
eine Zugriffsstrom-Übertragungsschaltung (50a) einen Übertragungsschaltbereich (51) aufweist, zur elektrischen Kopplung des ersten Knotens (Nc) an einen dritten Knoten (Na), der mit der ausgewählten Speicherzelle verbunden ist, und zum Liefern des Stroms basierend auf einem Vergleich zwischen der Spannung am dritten Knoten und einer Referenzspannung (Vref).

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, wobei die Stromvergleichsschaltung (50b) aufweist:
eine erste Impedanzeinstellschaltung (70b) zum Einstellen einer Eingangsimpedanz für den ersten Knoten gemäß einem ersten Steuersignal (TS2a-TS2d), und
eine zweite Impedanzeinstellschaltung (70c) zum Einstellen einer Eingangsimpedanz für den zweiten Knoten (Nd) gemäß einem zweiten Steuersignal (TS1a-TS1d), das von dem ersten Steuersignal verschieden ist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, ferner enthaltend:
eine Dekoderschaltung (150) zur Erzeugung des ersten und zweiten Steuersignals gemäß einem extern angelegten Testeingangssignal (TA) im Testmodus;
einen Speicherbereich (170) zum Speichern des ersten und zweiten Steuersignals zur Verwendung in einem normalen Betrieb; und
eine Auswahlschaltung (160) zur selektiven Übertragung des ersten und zweiten Steuersignals von der Dekoderschaltung oder dem Speicherbereich an die Stromvergleichsschaltung, wobei
die ersten und zweiten Steuersignale, die in dem Speicherbereich gespeichert sind, entsprechend dem Testeingangssignal gesetzt werden, das angelegt wird, wenn der Offset der Stromvergleichsschaltung kleiner ist als ein vorbestimmter Wert in dem Testmodus.

7. Halbleiterspeichervorrichtung nach Anspruch 1, ferner enthaltend
eine Stromdetektionsschaltung (50c) zur Detektion einer Görßenbeziehung des Zugriffsstroms (Iac) oder des Referenzstroms (Ir) zu dem Teststrom (Ic), basierend auf der Lesespannung (VR) im Testmodus, wobei
die Teststrom-Lieferschaltung (100) im Testmodus, anstelle des Zugriffsstroms und des Referenzstroms, Testströme an den ersten oder zweiten Knoten (Nc, Nd) liefert.

8. Halbleiterspeichervorrichtung nach Anspruch 7, wobei die Referenzstrom-Erzeugungsschaltung aufweist:
eine Dummyspeicherzelle (61a, 61b), durch die ein Strom fließt, der zwischen den zwei Arten von Strömen liegt, die jeweils den zwei Arten von Pegeln von Speicherdaten in jeder Speicherzelle entsprechen,
eine Stromübertragungsschaltung (62) zur Übertragung des durch die Dummyspeicherzelle fließenden Stroms an einen dritten Knoten (N1) und
eine Stromerzeugungsschaltung (60b) zur Erzeugung des Referenzstroms (Ir) gemäß einem durch den dritten Knoten fließenden Strom; und
wobei die Stromübertragungsschaltung eine Eingangsimpedanz aufweist, die gemäß einem Steuersignal eingestellt ist.

9. Halbleiterspeichervorrichtung, enthaltend:
eine Mehrzahl von Speicherzellen (MC), jeweils zum Halten von Speicherdaten;
einen ersten Knoten (Nc), der in einer Leseoperation mit einer ausgewählten Speicherzelle elektrisch verbunden ist, die als Zugriffsziel aus der Mehrzahl von Speicherzellen ausgewählt ist;
einen zweiten Knoten (Nd) zum Übertragen eines elektrischen Referenzsignals, das bei der Leseoperation mit einem durch den ersten Knoten übertragenen elektrischen Signal verglichen wird;
eine Datenleseschaltung (70) zur Ausgabe einer Lesespannung (VR) gemäß einer Differenz zwischen den elektrischen Signalen des ersten und zweiten Knotens in der Datenleseoperation; und
eine erste Offseteinstellschaltung (300, 310) zum Einstellen der Eingangsimpedanz des ersten und zweiten Knotens gemäß der ersten und zweiten Steuerspannung (Vf1, Vf2), die durch Rückführung der Lesespannung erhalten werden, um die Lesespannung innerhalb eines vorbestimmten Bereichs zu halten, wenn die Datenleseoperation inaktiv ist.

10. Halbleiterspeichervorrichtung nach Anspruch 9, wobei die Datenleseschaltung (70) die Lesespannung (VR) ausgibt, korrespondierend zu einer Spannungsdifferenz zwischen dem ersten und zweiten Knoten (Nc, Nd) in der Datenleseoperation, und
die Halbleiterspeichervorrichtung ferner enthält:
eine Spannungshalteschaltung (307, 317) zum Halten der ersten und zweiten Steuerspannungen (Vf1, Vf2); und
eine Schalt-Schaltung (85, 95) zur Unterbrechung eines Rückführungspfads der Lesespannung (VR) in der Datenleseoperation.

11. Halbleiterspeichervorrichtung nach Anspruch 10, ferner mit einer zweiten Offseteinstellschaltung (120, 130) zum Anlegen von gleichen Spannungen jeweils an den ersten und zweiten Knoten (Nc, Nd) während einer anderen Zeitperiode als der der Datenleseoperation.

12. Halbleiterspeichervorrichtung nach Anspruch 9, wobei während des Zugriffs durch jede der Mehrzahl von Speicherzellen (MC) ein Strom fließt, der sich gemäß den Speicherdaten ändert; und die Halbleiterspeichervorrichtung ferner enthält:
eine Zugriffsstrom-Übertragungsschaltung (50a) zur Lieferung eines Zugriffsstroms (Iac), der dem durch die ausgewählte Speicherzelle fließenden Strom entspricht, an den ersten Knoten (Nc);
eine Referenzstrom-Erzeugungsschaltung (60) zur Lieferung eines Referenzstroms (Ir) an den zweiten Knoten (Nd) als ein elektrisches Referenzsignal in der Datenleseoperation; und
eine Stromschalt-Schaltung (320) zur Lieferung eines Referenzstroms anstelle des Zugriffsstroms an den ersten Knoten, wenn die Datenleseoperation inaktiv ist, wobei die Datenleseschaltung (70) die Lesespannung gemäß einer Differenz zwischen Strömen ausgibt, die jeweils durch den ersten und zweiten Knoten fließen.

13. Halbleiterspeichervorrichtung nach Anspruch 12, ferner mit
einer Spannungshalteschaltung (307, 317) zum Halten der ersten und zweiten Steuerspannung, und
einer Schalt-Schaltung (85, 95) zur Unterbrechung des Rückführungspfads der Lesespannung in der Datenleseoperation.

14. Halbleiterspeichervorrichtung nach Anspruch 12, wobei die erste Offseteinstellschaltung aufweist:
eine erste Einstellstrom-Erzeugungsschaltung (305) zur Lieferung eines Stroms korrespondierend zu der ersten Steuerspannung an den ersten Knoten (Nc) hin und von diesem weg, und
einer zweiten Einstellstrom-Erzeugungsschaltung (315) zur Lieferung eines Stroms, der zu der zweiten Steuerspannung korrespondiert, an den ersten Knoten (Nd) hin und von diesem weg.

15. Halbleiterspeichervorrichtung, enthaltend
eine Mehrzahl von Speicherzellen (MC), durch die während des Zugriffs jeweils ein Strom fließt, der sich gemäß den Speicherdaten ändert;
eine Zugriffsstrom-Übertragungsschaltung (50a) zur Lieferung eines Zugriffsstroms (Iac), der von dem an einen ersten Knoten (Nc) gelieferten Strom abhängt, basierend auf einem Vergleich zwischen einer Referenzspannung (Vref) und einer Spannung an einem internen Knoten (Na), durch den der Strom fließt, und der mit der ausgewählten Speicherzelle verbunden ist, die als Zugriffsziel aus der Mehrzahl von Speicherzellen ausgewählt ist;
eine Referenzstrom-Erzeugungsschaltung (60) zur Lieferung eines Referenzstroms (Ir) an einen zweiten Knoten (Nd) während des Datenlesens;
eine Stromvergleichsschaltung (50b) zur Erzeugung einer Lesespannung, die einer Differenz zwischen den Strömen entspricht, die jeweils durch den ersten und zweiten Knoten fließen; und
eine Referenzstrom-Einstellschaltung (400) zum Einstellen eines Pegels der Referenzspannung gemäß einem Ergebnis der Herstellung jeder der Speicherzellen.

16. Halbleiterspeichervorrichtung nach Anspruch 15, wobei die Referenzstrom-Einstellschaltung (400) aufweist:
eine Dummyspeicherzelle (61a, 61b), die auf der Halbleiterspeichervorrichtung gebildet ist und eine ähnliche Struktur aufweist wie jede der Speicherzellen (MC), und
eine Spannungseinstellschaltung (460) zum Einstellen eines Pegels der Referenzspannung (Vref) gemäß einem durch die Dummyspeicherzelle fließenden Strom.

17. Halbleiterspeichervorrichtung, enthaltend:
eine Mehrzahl von Speicherzellen (MC), durch die während eines Zugriffs jeweils ein Strom fließt, der sich gemäß Speicherdaten ändert;
eine Zugriffsstrom-Übertragungsschaltung (50a) zur Lieferung eines Zugriffsstroms (Iac), der dem durch die ausgewählte Speicherzelle fließenden Strom entspricht, die als ein Zugriffsziel aus der Mehrzahl von Speicherzellen ausgewählt ist, an einen ersten Knoten (Nc); und
eine Referenzstrom-Erzeugungsschaltung (60) zur Lieferung eines Referenzstroms (Ir) an einen zweiten Knoten (Nd) während des Datenlesens, wobei die Referenzstrom-Erzeugungsschaltung aufweist:
eine Mehrzahl von Dummyspeicherzellen (61a, 61b), die auf der Halbleiterspeichervorrichtung gebildet sind, und die jeweils eine ähnliche Struktur aufweisen wie die Speicherzelle, und
eine Stromerzeugungsschaltung (60a) zur Erzeugung des Referenzstroms basierend auf den durch die Mehrzahl von Dummyspeicherzellen fließenden Strömen, wobei
mindestens eine der Mehrzahl von Dummyspeicherzellen eine von zwei Arten von Pegeln der Speicherdaten speichert, und mindestens eine andere von der Mehrzahl von Speicherzellen die andere von den zwei Arten von Pegeln der Speicherdaten speichert; und
die Halbleiterspeichervorrichtung ferner eine Stromvergleichsschaltung (50b) aufweist, zur Erzeugung einer Lesespannung, die einer Differenz zwischen Strömen entspricht, die jeweils durch den ersten und zweiten Knoten fließen.

18. Halbleiterspeichervorrichtung nach Anspruch 17, wobei die Stromerzeugungsschaltung (60a) einen Referenzstrom (Ir) gemäß einem Durchschnittswert von den durch die Dummyspeicherzellen (61a, 61b), die eine der zwei Arten von Pegeln speichern, fließenden Strömen und den durch die Dummyzellen, die den andern von den zwei Arten von Pegeln speichern, fließenden Strömen, erzeugt.