JP2010134994A - 半導体装置及びそのカリブレーション方法 - Google Patents

Abstract

【課題】読み出し回路のカリブレーションを行える半導体装置を提供する。
【解決手段】半導体装置は、入力端子に選択接続される記憶素子１０１の抵抗値をレファレンス用抵抗１０４の抵抗値と比較する比較手段と、複数の抵抗値のうちの一つを選択可能かつ前記入力端子に選択接続可能な基準抵抗部１０とを備える。基準抵抗部は、複数の抵抗素子と、複数の抵抗素子のうちの一つ以上を選択する少なくとも一つの抵抗選択スイッチとを備える。
【選択図】図１

Description

本発明は、半導体装置及びそのカリブレーション方法に関し、特に、相変化メモリ素子のように記憶データに応じて抵抗値が変化する素子をメモリ素子として用いた半導体装置及びそのカリブレーション方法に関する。

従来のこの種のメモリ素子に対するデータ読出しは、選択されたメモリ素子に流れる電流に応じた電圧（セル電圧）を、メモリ素子がデータ１を記憶する場合の抵抗値とデータ０を記憶する場合の抵抗値とほぼ中間に設定された抵抗値を有するレファレンス抵抗に流れる電流に応じた電圧（レファレンス電圧）と比較することにより、データ１または０を検出する構成が一般的である。各メモリ素子の抵抗値は記憶データに応じた抵抗値を示すことが理想であるが、実際には、多数のメモリ素子が存在しており、これらは必ずしも同一の特性を示さない。このため、レファレンス抵抗の抵抗値としては、メモリ素子の記憶データに応じた抵抗値のバラツキを吸収するようなものとすることが要求される。

そこで、本発明者は、レファレンス抵抗の抵抗値を複数に設定できる構成を備えた半導体装置を発明し特許文献１として出願した。

特願２００８−１４２０９８号

かかる特許出願は、レファレンス電圧の発生回路系は設計通りに作り込まれているとして、これをセル電圧の発生回路系を合わせ込むことを基本的な考えとしている。しかしながら、レファレンス回路系そのものが、例えばその回路定数の設定に起因して所望の回路動作をしていない可能性があるという問題があることを発明者は見出した。

本発明の一形態に係る半導体装置は、入力端子に選択接続される記憶素子の抵抗値をレファレンス用抵抗の抵抗値と比較する比較手段、及び複数の選択可能な抵抗値を持つ、前記入力端子に選択接続可能な基準抵抗部を備えることを特徴とする。

また、本発明の他の形態に係る半導体装置のカリブレーション方法は、入力端子に選択接続される記憶素子の抵抗値をレファレンス用抵抗の抵抗値と比較する比較手段を備えた半導体装置に適用され、前記入力端子に複数の選択可能な抵抗値を持つ基準抵抗部を選択接続し、前記複数の選択可能な抵抗値の一つを選択し、選択された抵抗値と前記レファレンス用抵抗の抵抗値とを比較する、ことを特徴とする。

また、本発明のさらに他の形態に係る半導体装置は、選択されたメモリセルに流れる電流に応じたセル電圧とレファレンス抵抗に流れる電流に応じたレファレンス電圧とを比較する読出し回路と、流れる電流を複数設定できるダミーセル回路とを備え、このダミーセル回路に流れる電流に応じた電圧を、前記セル電圧に代えて、前記レファレンス電圧と比較できるようにしたことを特徴とする。

本発明によれば、複数の選択可能な抵抗値を持つ基準抵抗部を比較手段の入力端子に選択接続可能に設けたことで、記憶素子の抵抗値に代えて基準抵抗部の選択された抵抗値をレファレンス用抵抗の抵抗値と比較することができる。これにより、読み出し回路のカリブレーションが可能となる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１に、本発明の第１の実施の形態に係る半導体装置における読み出し系回路の回路構成例を示す。図示の読み出し系回路は、メモリセル（ＭＣ）１０１と、メモリセル１０１にＹスイッチ（ＹＳＷ）１０２を介して接続されるセンスアンプ（ＳＡ）１０３と、レファレンス用抵抗（又はセル、ＲＲＥＦ１）１０４と、レファレンス用抵抗１０４に接続されるレファレンスアンプ（ＲＡ）１０５と、センスアンプ１０３の出力レベルとレファレンスアンプ１０５の出力レベルとを比較する比較器（ＣＭＰ）１０６とを有している。また、この読み出し系回路は、基準抵抗部としてのダミーセル（ＤＣ）１０を有している。

メモリセル１０１は、相変化により抵抗値が変化する相変化材料からなる相変化膜を含む抵抗変化セル（ＰＣ）１０１１と、選択トランジスタ（ＴＲ）１０１２とを有する。抵抗変化セル１０１１は、書き込まれるデータに応じて相変化膜の相状態を変化させ、１ビットデータを抵抗値として記憶する記憶素子である。

センスアンプ１０３及びレファレンスアンプ１０５は、負荷１０３１，１０５１と、トランジスタ１０３２，１０５２と、インバータ１０３３，１０５３とをそれぞれ含む。センスアンプ１０３は、Ｙスイッチ１０２及び選択トランジスタ１０１２がともにオンしているとき、抵抗変化セル１０１１の抵抗値を電位レベルに変換して検出レベル（ＳＡＯＵＴ）を出力する。また、レファレンスアンプ１０５は、レファレンス用抵抗１０４の抵抗値を電位レベルに変換してレファレンスレベル（ＲＬ）を出力する。

なお、センスアンプ１０３と比較器１０６は、比較読み出し回路（ＳＡＣＭＰ）１０７を構成する。また、比較読み出し回路１０７とレファレンスアンプ１０５は、抵抗変化セル１０１１の抵抗値とレファレンス用抵抗１０４の抵抗値とを比較する比較手段として機能する。また、センスアンプ１０３とＹスイッチ１０２との接続点が比較手段の入力端子に相当する。ダミーセル１０は、この比較手段の入力端子に接続されている。

ダミーセル１０は、複数の選択可能な抵抗値を持つように構成されている。図１の例では、ダミーセル１０は、複数（ここではｎ個）の抵抗素子（ダミー抵抗ＤＲ１〜ＤＲｎ）１１と、これら抵抗素子１１にそれぞれ接続された抵抗選択トランジスタ（ＲＴＲＤ１〜ＲＴＲＤｎ）１２と、選択トランジスタ（ＴＲＤ）１３を有している。

ダミー抵抗ＤＲ２〜ＤＲｎは、その抵抗値が所定の値ずつ異なるように設定される。これらのダミー抵抗ＤＲ２〜ＤＲｎは、ダミー抵抗ＤＲ１に直列接続されている。抵抗選択トランジスタ１２は、複数の選択可能な抵抗値のうちの一つを選択する抵抗選択スイッチとして機能する。この構成において、抵抗選択トランジスタ１２を一つずつ選択的にオンさせることにより、ダミーセル１０の抵抗値を所定の値ずつ変化させることができる。ダミー抵抗ＤＲ１〜ＤＲｎの抵抗値は、例えば、レファレンス用抵抗１０４の抵抗値（設計値）に等しい値を中心として所定値ずつ異なる複数の抵抗値を生成できるように設定される。

選択トランジスタ１３は、メモリセル１０１における選択トランジスタ１０１２と同様の働きをする。即ち、選択トランジスタ１３がオンすることにより、（抵抗選択トランジスタ１２のいずれかがオンしているならば）ダミーセル１０はセンスアンプ１０３に選択的に接続される。

なお、ダミーセル１０の内部構成は、図１に示す構成に限られるものではなく、複数の選択可能な抵抗値を持つように構成されていればよい。

次に、図１の読み出し系回路の動作について説明する。

メモリセル１０１へのデータ（“０”又は“１”）の書き込みは、書き込もうとするデータに応じて抵抗変化セル（ＰＣ）１０１１の相変化膜の相状態を変化させることにより行われる。相変化膜の相状態に応じて、抵抗変化セル１０１１の抵抗値は変化する。メモリセル１０１へのデータの書き込みは本発明と直接関係しないので、その詳細な説明は省略する。

また、以下の説明では、半導体装置は、図示しない外部端子に接続される制御装置（又は検査装置）１５からの制御信号（モード信号含む）に基づいて動作するものとする。例えば、選択トランジスタ１３及び１０１２、抵抗選択トランジスタ１２、及びＹスイッチ１０２のオン・オフ制御も、制御装置１５からの制御信号により行われる。また、比較器１０６の出力に基づく読み出しデータの“１”，“０”判定も、図示しない外部接続端子に接続された制御装置１５あるいは他の装置にて行われるものとする。

まず、メモリセル１０１からデータを読み出す場合について説明する。この場合、センスアンプ１０３の負荷１０３１の一端に正電圧が供給され、センスアンプ１０３が活性化される。また、Ｙスイッチ１０２及び選択トランジスタ１０１２がオンされる。このとき、ダミーセル１０の選択トランジスタ１３はオフである。これにより、センスアンプ１０３の入力端子にメモリセル１０１（抵抗変化セル１０１１）が選択的に接続され、抵抗変化セル１０１１に電流（微少電流）が流れる。その結果、負荷１０３１の他端には、抵抗変化セル１０１１の抵抗値に応じた電位が現れる。この電位はセンスアンプ１０３の出力レベルＳＡＯＵＴとして比較器１０６の一方の入力へ供給される。

一方、レファレンスアンプ１０５の負荷の１０５１の一端にも、センスアンプ１０３の負荷１０３１の一端に供給される正電圧と同じ電圧が供給され、レファレンスアンプ１０５が活性化される。これにより、レファレンス用抵抗１０４にも電流（微少電流）が流れる。レファレンスアンプ１０５は、負荷１０５１の他端に現れる、レファレンス用抵抗１０４の抵抗値に応じた電位をレファレンスレベルＲＬとして比較器１０６の他方の入力へ供給する。

比較器１０６は、センスアンプ１０３からの出力レベルＳＡＯＵＴとレファレンスアンプ１０５からのレファレンスレベルＲＬとを比較し、比較結果を出力する。

以上のようにして、メモリセル１０１の抵抗変化セル１０１１の抵抗値とレファレンス用抵抗１０４の抵抗値が、それぞれ電位レベルに変化され比較される。

抵抗変化セル１０１１は、理想的には、書き込まれたデータ“０”又は“１”に応じて２つの抵抗値を取る。レファレンス用抵抗１０４の抵抗値は、抵抗変化セル１０１１の取り得る２つの抵抗値の平均（中間値）に等しくなるよう設定される。これにより、比較器１０６の出力に基づき、抵抗変化セル１０１１が書き込まれたデータ“０”又は“１”を判定する（データを読み出す）ことができる。

さて、読み出されたデータの正誤は、データの読み出しに関係する素子の特性に依存する。例えば、センスアンプ１０３の負荷１０３１とレファレンスアンプ１０５の負荷１０５１とが異なる抵抗値を持つならば、読み出したデータは誤っているおそれがある。そこで、本実施の形態では、データの読み出しに関係する素子（読み出し回路）の特性確認（カリブレーション）を行う。

カリブレーションを行う場合、ダミーセル１０の選択トランジスタ１３をオンさせる。このとき、Ｙスイッチ１０２及び選択トランジスタ１０１２はオフである。また、ダミーセル１０の抵抗選択トランジスタ１２のうちの一つをオンさせる。これにより、複数の選択可能な抵抗値のうちの一つが選択される。具体的には、抵抗素子１１のうちの１つ又は直列接続された２つの抵抗素子が、センスアンプ１０３の入力端子に選択的に接続される。

本実施の形態では、抵抗選択トランジスタ１２を一つずつ順番にオンさせ、ダミー抵抗ＤＲ１のみ、ダミー抵抗ＤＲ１＋ＤＲ２、ダミー抵抗ＤＲ１＋ＤＲ３、・・・、及びダミー抵抗ＤＲ１＋ＤＲｎを、順番に選択する。こうして、ダミーセル１０の持つ抵抗値を段階的に変化させる。そして、選択された各段階の抵抗値とレファレンス用抵抗１０４の抵抗値とを上記データ読み出しの場合と同様にして比較する。即ち、これらの抵抗値を対応する電位に変換し、それらの電位レベルを比較する。

ダミーセル１０の抵抗値を段階的に変化させつつレファレンス用抵抗１０４の抵抗値を比較することで、比較器１０６の出力が変化する前後におけるダミーセル１０の抵抗値を特定することができる。即ち、これらレファレンス用抵抗１０４、レファレンスアンプ１０５及び比較読み出し回路１０７を組み合わせた回路（以下、単に読み出し回路）を用いてメモリセル１０１からの読み出しデータの“１”、“０”判定を行う場合の閾値（範囲）を特定することができる。例えば、ダミーセル１０の抵抗値がａ［ｋΩ］のとき比較器１０６の出力が“１”を示し、ダミーセル１０の抵抗値がａ＋ｘ［ｋΩ］のとき比較器１０６の出力が“０”を示すならば、上記読み出し回路の出力は、メモリセル１０１の抵抗値がａ［ｋΩ］以下のとき“１”を示し、メモリセル１０１の抵抗値がａ＋ｘ［ｋΩ］以上のとき“０”を示すことが確認できる。

なお、カリブレーション動作は、比較器１０６の出力が変化したことを検出したときに終了するようにしてもよい。

かくして、本実施形態による半導体装置は、選択されたメモリセル（１０１）に流れる電流に応じたセル電圧とレファレンス抵抗（１０４）に流れる電流に応じたレファレンス電圧とを比較する読出し回路に対し、流れる電流を複数設定できるダミーセル回路（１０）を設け、このダミーセル回路に流れる電流に応じた電圧を、選択されたメモリセルに流れる電流に応じたセル電圧に代えて、レファレンス電圧と比較できるように構成している。これにより、ダミーセル回路に流れる電流を変化させることにより、レファレンス電圧を超える電圧を発生する電流を検出ことができ、レファレンス回路系が所望の動作範囲で動作しているかどうかの確認を行うことができると共に、メモリセルとして好ましい抵抗値を示すようにデータの書込み条件やセル構造の設定に反映することができる。

以上のように、本実施の形態によれば、半導体装置の読み出し系回路内に基準抵抗部（ダミーセル１０）を設けたことで、読み出し回路の特性確認、信頼性確認を行うことができる。これにより、メモリセルに起因する不良と、メモリセル以外の部分に起因する不良とを識別することが可能になる。また、デバイス評価においても、より正確なセルの抵抗値を知ることができ、その後のデバイス開発、不良対策にフィードバックし有効活用することができる。

さて、図１では、メモリセル１０１を一個だけ示したが、通常、複数のメモリセルが１つのセンスアンプを共用する。その構成例を図２及び図３に示す。

図２に示すように、本実施の形態に係る半導体装置において、複数のメモリセル１０１は複数のＹスイッチ１０２とともにメモリセルアレイ２１を構成する。複数のメモリセル１０１は、行列配置され、行毎にワード線（ＷＬ１〜ＷＬｓ）２２に共通接続され、列毎にビット線２３に共通接続されている。そして、ビット線２３にＹスイッチ１０２がそれぞれ接続されている。各Ｙスイッチ１０２は、いずれかのトランスファースイッチ（ＭＯＳトランジスタ、ＴＲＳＦ）２４に接続されている。こうして、複数のメモリセル１０１は、トランスファースイッチ２４及びＹスイッチ１０２を用いて階層化されている。そして、トランスファースイッチ２４は、ＳＡＣＭＰブロック２５に含まれる比較読み出し回路１０７のいずれかにダミーセル１０とともに接続されている。

ダミーセル１０は、例えば、図３に示すように、１バンクあたり４個、１チップあたり１６個配置される。即ち、バンク１に対してダミーセルＤＣ１〜ＤＣ４が、バンク２に対してダミーセルＤＣ５〜ＤＣ８が、バンク３に対してダミーセルＤＣ９〜ＤＣ１２が、バンク４に対してダミーセルＤＣ１３〜ＤＣ１６が割り当てられる。なお、本実施の形態では、ダミーセル１０とセンスアンプ１０３とは１対１で対応している。

次に、図４及び図５を参照して、本発明の第２の実施の形態に係る半導体装置について説明する。

図４に示すように、本実施の形態に係る半導体装置の読み出し形回路は、図１の構成に加え、ダミーセル１０と比較読み出し回路１０７との間にセンスアンプ選択トランジスタ（ＳＡＴＲＤ）４０が接続されている。このセンスアンプ選択トランジスタ４０は、図５に示すように、一つのダミーセル１０を複数の比較読み出し回路１０７（センスアンプ１０３）に選択的に接続するためのものである。即ち、センスアンプ選択トランジスタ４０は、一つのダミーセル１０に接続される複数の比較読み出し回路１０７のうちの一つを選択する比較手段選択スイッチとして機能する。

センスアンプ選択トランジスタ４０は、通常動作時（ノーマルモード時）にはオフ（非活性状態）とされる。そして、カリブレーションを行う場合（テストモード時）は、カリブレーションの対象となるセンスアンプ１０３に接続されたセンスアンプ選択トランジスタ４０のみをオンさせる（活性化する）。

本実施の形態によれば、同時に活性化されるセンスアンプと同数のダミーセル１０を設けることで、読み出し回路を活性化する読み出し信号活性化信号の論理変更を行うことなく、複数の読み出し回路のカリブレーションを同時に行うことができる。

以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく、種々の変更、変形が可能である。

例えば、上記実施の形態では、ダミーセル１０において、ダミー抵抗ＤＲ１にダミー抵抗ＤＲ２〜ＤＲｎを直列接続するようにしたが、単純に複数の抵抗素子のうち一つを選択するようにしてもよい。あるいは、スイッチを用いて複数の抵抗を並列に接続するようにしてもよい。

本発明の第１の実施の形態に係る半導体装置における読み出し系回路の概略構成を示す回路図である。 本発明の第１の実施の形態に係る半導体装置の要部構成を説明するための図である。 図２の半導体装置におけるダミーセルの配置例を示す図である。 本発明の第２の実施の形態に係る半導体装置における読み出し系回路の概略構成を示す回路図である。 本発明の第２の実施の形態に係る半導体装置の要部構成を説明するための図である。

符号の説明

１０ ダミーセル（ＤＣ）
１１ 抵抗素子（ダミー抵抗ＤＲ１〜ＤＲｎ）
１２ 抵抗選択トランジスタ（ＲＴＲＤ１〜ＲＴＲＤｎ）
１３ 選択トランジスタ（ＴＲＤ）
１５ 制御装置
２１ セルアレイ
２２ ワード線（ＷＬ１〜ＷＬｓ）
２３ ビット線
２４ トランスファースイッチ（ＴＲＳＦ）
２５ ＳＡＣＭＰブロック
４０ センスアンプ選択トランジスタ（ＳＡＴＲＤ）
１０１ メモリセル（ＭＣ）
１０２ Ｙスイッチ（ＹＳＷ）
１０３ センスアンプ（ＳＡ）
１０４ レファレンス用抵抗素子又はセル（ＲＲＥＦ１）
１０５ レファレンスアンプ（ＲＡ）
１０６ 比較器（ＣＭＰ）
１０７ 比較読み出し回路（ＳＡＣＭＰ）
１０１１ 抵抗変化セル（ＰＣ）
１０１２ 選択トランジスタ（ＴＲ）
１０３１，１０５１ 負荷
１０３２，１０５２ トランジスタ
１０３３，１０５３ インバータ

Claims (7)

1. 入力端子に選択接続される記憶素子の抵抗値をレファレンス用抵抗の抵抗値と比較する比較手段、及び
   複数の選択可能な抵抗値を持つ、前記入力端子に選択接続可能な基準抵抗部、
   を備えることを特徴とする半導体装置。
2. 前記基準抵抗部は、複数の抵抗素子と、該複数の抵抗素子のうちの一つ以上を選択する少なくとも一つの抵抗選択スイッチと、を備えていることを特徴とする請求項１に記載の半導体装置。
3. 前記基準抵抗部が、比較手段選択スイッチを介して前記入力端子に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 入力端子に選択接続される記憶素子の抵抗値をレファレンス用抵抗の抵抗値と比較する比較手段を備えた半導体装置のカリブレーション方法において、
   前記入力端子に複数の選択可能な抵抗値を持つ基準抵抗部を選択接続し、
   前記複数の選択可能な抵抗値の一つを選択し、
   選択された抵抗値と前記レファレンス用抵抗の抵抗値とを比較する、
   ことを特徴とする半導体装置のカリブレーション方法。
5. 前記基準抵抗部において前記複数の抵抗値を一つずつ順番に選択し、
   選択された抵抗値と前記レファレンス用抵抗の抵抗値とを順次比較する、
   ことを特徴とする請求項４に記載の半導体装置のカリブレーション方法。
6. 選択されたメモリセルに流れる電流に応じたセル電圧とレファレンス抵抗に流れる電流に応じたレファレンス電圧とを比較する読出し回路と、流れる電流を複数設定できるダミーセル回路とを備え、このダミーセル回路に流れる電流に応じた電圧を、前記セル電圧に代えて、前記レファレンス電圧と比較できるようにしたことを特徴とする半導体装置。
7. 前記ダミーセル回路は複数の抵抗素子を有し、これら抵抗に対する選択状態を変更することにより、前記ダミー回路に流れる電流が複数設定されることを特徴とする請求項６に記載の半導体装置。

Images