JP4261432B2 - 半導体試験装置および半導体試験方法 - Google Patents

Description

この発明は、試験対象装置に欠陥があるか否かを判断する半導体試験装置および半導体試験方法に関する。

半導体試験装置は、集積回路などの半導体装置に対して試験信号を出力し、この試験信号に対する半導体装置の応答信号をもとに半導体装置の欠陥の有無を検査する。半導体試験装置は、複数の半導体試験回路を含み、半導体試験回路はそれぞれが、試験対象となる半導体装置（以下、「試験対象装置」とする。）のノードの一つに電気的に接続されている。半導体試験回路は、試験信号を試験対象装置のノードに印加し、この印加された試験信号に対して試験対象装置から出力された応答信号を検出し、検出された応答信号を所定の基準信号と比較する。一般的に、検出された応答信号が基準信号と一致しない場合、半導体試験装置は、試験対象装置に欠陥があると判断する。

このような半導体試験回路として、半導体試験装置における試験信号出力部および応答信号受信部と試験対象装置とを単一の伝送線で電気的に接続したシングルトランスミッション結線方法を用いたものがある。しかし、このシングルトランスミッション結線方法を用いた場合、信号の方向切り換え時に伝送線における信号の往復時間の間、待機しなければならない、いわゆるラウンドトリップディレイが問題となっていた。これに対し、試験対象装置と半導体試験装置における試験信号出力部とを接続する伝送線、および、試験対象装置と半導体試験装置における応答信号受信部とを接続する伝送線として、それぞれ別個の伝送線を用いるデュアルトランスミッション結線方法を用いたものがある。しかし、このデュアルトランスミッション結線方法を用いた場合、必要となる配線は２倍となるため装置構成が複雑となる。さらに、デュアルトランスミッション結線方式を用いた場合、試験対象装置の出力端子によって駆動される線路のインピーダンスが半分となるため、試験対象装置の駆動能力が不足する場合には、この結線方式を用いることができなかった。

このため、近年、半導体試験回路として図９に示す半導体試験回路６０１が提案されている（特許文献１参照）。この半導体試験回路６０１では、減算回路６１６の一方の入力部に、ドライバー６１０から出力された試験信号と試験対象装置６２０から出力された応答信号とを合成した信号が入力される。一方、減算回路６１６の他方の入力部に、ドライバー６１０から出力された試験信号が入力される。減算回路６１６は、試験信号と応答信号とを合成した信号から試験信号を減じ、この信号を応答信号としてコンパレータ６１８，６１９に出力する。各コンパレータ６１８，６１９には所定の基準信号が入力され、コンパレータ６１８，６１９は、応答信号と所定の基準信号とを比較し、応答信号と所定の基準信号とが一致していない場合には、所定のエラー信号を出力する。半導体試験装置は、コンパレータ６１８，６１９からエラー信号が出力された場合、試験対象装置６２０には欠陥があると判断している。

このように、半導体試験回路６０１では、試験信号と応答信号とを合成した信号から試験信号を減じた応答信号をコンパレータ６１８，６１９に出力するため、上述したラウンドトリップディレイを解消することができる。また、半導体試験回路６０１は、単一の伝送線６３０によって試験対象装置６２０と結線されているため、簡易な装置構成とすることが可能である。なお、図１０に示すように、半導体試験回路６０１に対してレプリカドライバー７２０をさらに備えた半導体試験回路７０１も提案されている（特許文献２および特許文献３参照）。

米国特許第６１３３７２５号明細書 米国特許第６５６３２９８号明細書 米国特許第６７０３８２５号明細書

ところで、図９および図１０に示した半導体試験回路６０１，７０１は、アナログの減算回路６１６を含む構成である。一般に、アナログ減算回路は、演算精度の向上化、処理速度の高速化および広い電圧範囲への適用化の全てを満たすことは困難である。このため、半導体試験回路６０１，７０１は、適用できる電圧範囲が狭いうえ、コンパレータ６１８，６１９における比較処理を高い精度で行なうことができないという問題があった。

また、図１１に示すように、ドライバー６１０の出力段６１０ｂは、トランジスタ６１０ｃ，６１０ｄを有し、ドライバー６１０には、数Ωから十数Ωのエミッタ抵抗が存在している。半導体試験回路６０１，７０１では、ドライバー６１０の出力インピーダンスを０と仮定しているため、半導体試験回路６０１，７０１は、ドライバー６１０内のエミッタ抵抗の存在により、図９および図１０の論理にしたがった正確な比較処理を行なうことができず、試験対象装置６２０の欠陥の有無を正確に判断することができないという問題があった。

また、図９に示した半導体試験回路６０１では、ドライバー６１０と出力抵抗６１２との間に、ドライバー６１０から出力された信号の出力電圧を検出する点Ａを要する構成である。一方、トランジスタが接点の役目を行なうオープンコレクタ型ドライバーは、ドライバーから出力された信号の出力電圧を検出する点Ａを持たない構成である。このため、半導体試験回路６０１におけるドライバー６１０にオープンコレクタ型ドライバーを適用することができず、半導体試験回路６０１は、適用できるドライバー構造が限定されるという問題があった。

この発明は、上記した従来技術の欠点に鑑みてなされたものであり、試験対象装置と単一の伝送線を用いて電気的に接続して試験対象装置の試験を行う場合、コンパレータにおける正確な比較処理を可能とする半導体試験装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、この発明にかかる半導体試験装置は、試験パターンに対応する試験信号を生成して試験対象装置に出力する試験信号生成手段と、基準信号と前記試験信号とを合成した比較信号を生成する比較信号生成手段と、前記試験信号と該試験信号に応答して前記試験対象装置から出力された応答信号とを合成した合成信号に含まれる前記試験信号と、前記比較信号に含まれる前記試験信号とを相殺し前記応答信号と前記基準信号とを比較する比較手段と、を備え、前記比較手段の比較結果をもとに前記試験対象装置に欠陥があるか否かを判断することを特徴とする。

また、この発明にかかる半導体試験装置は、前記試験信号生成手段と前記試験対象装置とは、単一の伝送線によって電気的に接続されていることを特徴とする。

また、この発明にかかる半導体試験装置は、前記試験信号生成手段は、前記試験信号を生成するドライバーと、前記伝送線側のインピーダンスと当該半導体試験装置側のインピーダンスとを整合する出力抵抗と、を備えたことを特徴とする。

また、この発明にかかる半導体試験装置は、前記比較信号生成手段は、前記基準信号と前記試験信号とを重畳した信号を生成するレプリカドライバーを備え、前記比較信号生成手段は、前記レプリカドライバーが生成した信号を除算し、該除算した値を前記比較信号として出力することを特徴とする。

また、この発明にかかる半導体試験装置は、前記除算は、複数の抵抗を用いた分圧回路によって行なわれることを特徴とする。

また、この発明にかかる半導体試験装置は、前記抵抗の抵抗値は、前記レプリカドライバーが生成した信号の電流値に対応して増減されることを特徴とする。

また、この発明にかかる半導体試験装置は、前記比較信号生成手段は、前記基準信号と前記試験信号とを重畳した信号を除算し、該除算した信号を前記比較信号として出力するレプリカドライバーを備えたことを特徴とする。

また、この発明にかかる半導体試験装置は、前記比較信号生成手段は、複数の前記レプリカドライバーを備えたことを特徴とする。

また、この発明にかかる半導体試験方法は、試験対象装置に欠陥があるか否かを判断する半導体試験方法において、試験パターンに対応する試験信号を生成して前記試験対象装置に出力する試験信号生成ステップと、基準信号と前記試験信号とを合成した比較信号を生成する比較信号生成ステップと、前記試験信号と該試験信号に応答して前記試験対象装置から出力された応答信号とを合成した合成信号に含まれる前記試験信号と、前記比較信号に含まれる前記試験信号とを相殺し前記応答信号と前記基準信号とを比較する比較ステップと、前記比較ステップにおける比較結果をもとに前記試験対象装置に欠陥があるか否かを判断する判断ステップと、を含むことを特徴とする。

本発明にかかる半導体試験装置によれば、試験パターンに対応する試験信号を生成して試験対象装置に出力する試験信号出力手段と、基準信号と試験信号とを合成した比較信号を生成する比較信号出力手段とを備え、比較手段は、試験信号と該試験信号に応答して試験対象装置から出力された応答信号とを合成した信号と、比較信号とを入力され、合成信号に含まれる試験信号と比較信号に含まれる試験信号とを相殺しつつ応答信号と基準信号とを比較するため、応答信号と基準信号とを比較する比較処理を正確に行なうことができ、試験対象装置の欠陥を正確に検出することができる。

以下、図面を参照して、この発明の実施の形態である半導体試験装置について説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。

まず、実施の形態にかかる半導体試験装置について説明する。本実施の形態にかかる半導体試験装置では、基準信号と試験信号とを合成した比較信号を入力することによって、コンパレータにおける比較の際に、試験信号と応答信号とを合成した合成信号に含まれる試験信号と比較信号に含まれる試験信号とを相殺できるようにし、基準信号と応答信号とのみを直接比較する。図１は、本実施の形態にかかる半導体試験装置の概略構成を示すブロック図である。

図１において、本実施の形態にかかる半導体試験装置１０は、試験パターン入力部１２と半導体試験回路１０１と欠陥判断部１３と出力部１４と制御部１５とを備える。一般に、半導体試験装置１０は、半導体試験回路１０１を複数備え、半導体試験回路１０１ごとに試験対象装置２０の各ノードがそれぞれ単一の伝送線３０で結線されている。

試験パターン入力部１２は、半導体試験回路１０１に対して所定の試験パターンを入力する。半導体試験回路１０１は、入力された試験パターンに対応する試験信号を生成して試験対象装置２０に出力し、この試験信号に応答して試験対象装置２０から出力された応答信号を基準信号と比較した後、比較結果を欠陥判断部１３に対して出力する。半導体試験回路１０１は、試験対象装置２０から出力された応答信号と基準信号とが不一致である場合に、エラー信号を出力する。欠陥判断部１３は、半導体試験回路１０１から出力された比較結果をもとに、試験対象装置２０に欠陥があるか否かを判断し、判断結果を制御部１５に出力する。出力部１４は、欠陥判断部１３の判断結果を含む各種情報を出力する。制御部１５は、所定の処理プログラムを記憶するＲＯＭ、ＲＡＭおよび、処理プログラムを実行するＣＰＵなどによって実現され、試験パターン入力部１２と半導体試験回路１０１と欠陥判断部１３と出力部１４とにおける各処理または動作を制御する。

つぎに、図１に示す半導体試験回路１０１の回路構成および処理動作について説明する。図２は、図１に示す半導体試験回路１０１の構造を示した図である。図２に示すように、半導体試験回路１０１は、ドライバー１１０と、ドライバー１１０と伝送線３０との間に設けられた出力抵抗１１２と、ドライバー１１０と並列接続されるレプリカドライバー１２０，１３０と、レプリカドライバー１２０の出力側に直列接続された抵抗１２２ａ，１２２ｂと、レプリカドライバー１３０の出力側に直列接続された抵抗１３２ａ，１３２ｂと、抵抗１２２ａおよび抵抗１２２ｂが接続する点ｂ１からの信号Ｓｂ₁と出力抵抗１１２および伝送線３０が接続する点ｂからの信号Ｓｂの反転信号とを比較するコンパレータ１４１と、抵抗１３２ａおよび抵抗１３２ｂが接続する点ｂ２からの信号Ｓｂ₂の反転信号と信号Ｓｂとを比較するコンパレータ１４２とを備える。

ドライバー１１０は、入力された試験パターンがハイレベルである場合には、図２に示す点ａに対して電圧ＶＩＨに対応する試験信号を出力し、入力された試験パターンがローレベルである場合には、点ａに対して電圧ＶＩＬに対応する試験信号を出力する。ドライバー１１０は、伝送線３０によって、試験対象装置２０と電気的に接続されており、ドライバー１１０が生成した試験信号Ｓａは、出力抵抗１１２および伝送線３０を介して試験対象装置２０に出力される。この試験信号Ｓａに応答して試験対象装置２０から出力された応答信号Ｓｕと試験信号Ｓａとを分圧した信号Ｓｂがコンパレータ１４１の負入力部およびコンパレータ１４２の正入力部に入力される。なお、出力抵抗１１２は、伝送線３０側のインピーダンスと、半導体試験回路１０１側のインピーダンスとを整合し、出力抵抗１１２の抵抗値Ｒ０と、伝送線３０の特性インピーダンスの実部抵抗値Ｚ０とは等しい。また、マッチング抵抗３２は、伝送線３０側のインピーダンスと試験対象装置２０側のインピーダンスとを整合し、マッチング抵抗３２の抵抗値Ｒｓと試験対象装置２０の出力抵抗２４の抵抗値Ｒｕとの和は、伝送線３０のインピーダンスの実部抵抗値Ｚ０と等しい。

レプリカドライバー１２０，１３０は、試験パターン入力部１２から入力された試験パターンに対応する試験信号と所定の基準信号とを重畳した信号を出力する。抵抗１２２ａ，１２２ｂは、レプリカドライバー１２０から出力された信号Ｓａ₁を分圧する分圧回路であり、抵抗１３２ａ，１３２ｂは、レプリカドライバー１３０から出力された信号Ｓａ₂を分圧する分圧回路である。抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂの抵抗値は、出力抵抗１１２の抵抗値Ｒ０と同値である。

レプリカドライバー１２０は、入力された試験パターンがハイレベルである場合には、図２に示す点ａ１に対して電圧（ＶＩＨ＋ＶＯＨ）に対応する信号を出力し、入力された試験パターンがローレベルである場合には、点ａ１に対して電圧（ＶＩＬ＋ＶＯＨ）に対応する信号を出力する。抵抗１２２ａ，１２２ｂを用いた分圧回路は、レプリカドライバー１２０から出力された試験信号と所定の基準信号とを重畳した信号Ｓａ₁を除算し、この除算した信号Ｓｂ₁が比較信号としてコンパレータ１４１の正入力部に入力される。

レプリカドライバー１３０は、入力された試験パターンがハイレベルである場合には、図２に示す点ａ２に対して電圧（ＶＩＨ＋ＶＯＬ）に対応する信号を出力し、入力された試験パターンがローレベルである場合には、点ａ２に対して電圧（ＶＩＬ＋ＶＯＬ）に対応する信号を出力する。抵抗１３２ａ，１３２ｂを用いた分圧回路は、レプリカドライバー１３０から出力された試験信号と所定の基準信号とを重畳した信号Ｓａ₂を除算し、この除算した信号Ｓｂ₂が比較信号としてコンパレータ１４２の負入力部に入力される。

コンパレータ１４１，１４２には、一方の入力部に、試験信号と該試験信号に応答して試験対象装置２０から出力された応答信号とを分圧した信号Ｓｂが入力され、他方の入力部に、基準信号と試験信号とを重畳した信号を除算した信号Ｓｂ₁，Ｓｂ₂がそれぞれ入力される。コンパレータ１４１，１４２は、信号Ｓｂに含まれる試験信号と信号Ｓｂ₁，Ｓｂ₂に含まれる試験信号とを相殺し応答信号と基準信号とのみを直接比較する。このため、コンパレータ１４１，１４２は、ドライバー１１０から出力される試験信号に関係なく、応答信号と基準信号とを比較することができる。

さらに、コンパレータ１４１，１４２において、どのように試験信号が相殺されるかを詳細に説明する。まず、半導体試験回路１０１に試験パターン入力部１２から試験パターンが入力される。図２に示すように、試験パターン入力部１２から入力された試験パターンは、ドライバー１１０と、レプリカドライバー１２０と、レプリカドライバー１３０とに入力される。

試験パターンがハイレベルである場合、ドライバー１１０は、電圧ＶＩＨに対応する試験信号を点ａに対して出力する。このため、点ａに出力された試験信号Ｓａの電圧Ｖａは、
Ｖａ＝ＶＩＨ ・・・（１）
となる。レプリカドライバー１２０は、電圧（ＶＩＨ＋ＶＯＨ）に対応する信号を点ａ１に対して出力する。このため、点ａ１に出力された信号Ｓａ₁の電圧Ｖａ１は、
Ｖａ１＝ＶＩＨ＋ＶＯＨ ・・・（２）
となる。レプリカドライバー１３０は、電圧（ＶＩＨ＋ＶＯＬ）に対応する信号を点ａ２に対して出力する。このため、点ａ２に出力された信号Ｓａ₂の電圧Ｖａ２は、
Ｖａ２＝ＶＩＨ＋ＶＯＬ ・・・（３）
となる。

また、試験パターンがローレベルである場合、ドライバー１１０は、電圧ＶＩＬに対応する試験信号を点ａに対して出力する。このため、点ａに出力された試験信号Ｓａの電圧Ｖａは、
Ｖａ＝ＶＩＬ ・・・（４）
となる。レプリカドライバー１２０は、電圧（ＶＩＬ＋ＶＯＨ）に対応する信号を点ａ１に対して出力する。このため、点ａ１に出力された信号Ｓａ₁の電圧Ｖａ１は、
Ｖａ１＝ＶＩＬ＋ＶＯＨ ・・・（５）
となる。レプリカドライバー１３０は、電圧（ＶＩＬ＋ＶＯＬ）に対応する信号を点ａ２に対して出力する。このため、点ａ２に出力された信号Ｓａ₂の電圧Ｖａ２は、
Ｖａ２＝ＶＩＬ＋ＶＯＬ ・・・（６）
となる。

試験対象装置２０では、送受信部２２は、ドライバー１１０から出力された試験信号を受け、点ｕに電圧Ｖｕに対応する応答信号Ｓｕを出力する。この応答信号Ｓｕは、出力抵抗２４、マッチング抵抗３２および伝送線３０を介して半導体試験回路１０１に出力されることとなる。

ここで、出力抵抗１１２の抵抗値Ｒ０と伝送線３０のインピーダンスの実部抵抗値Ｚ０とマッチング抵抗３２の抵抗値Ｒｓと出力抵抗２４の抵抗値Ｒｕとの間では、前述したように以下の関係を有する。
Ｚ０＝Ｒ０＝Ｒｓ＋Ｒｕ ・・・（７）
このように、伝送線３０の両端のインピーダンスは整合しているため、伝送線３０による遅延時間を無視すれば、点ｃ１に位置する信号の電圧値と点ｃ２に位置する信号の電圧値とは等しい。

また、点ｂからコンパレータ１４１，１４２方向に分岐した信号Ｓｂの電圧Ｖｂは、点ａに出力された試験信号Ｓａの電圧Ｖａと点ｕに出力された応答信号Ｓｕの電圧Ｖｕとの分圧であるため、伝送線３０における遅延を無視した場合、
Ｖｂ＝（Ｖａ＋Ｖｕ）／２ ・・・（８）
となる。この電圧Ｖｂに対応する信号Ｓｂは、コンパレータ１４１の負入力部およびコンパレータ１４２の正入力部に入力されることとなる。

また、抵抗１２２ａ，１２２ｂは分圧回路として機能し、抵抗１２２ａ，１２２ｂの抵抗値は同値である。このため、点ｂ１からコンパレータ１４１に分岐した信号Ｓｂ₁の電圧Ｖｂ１は、点ａ１に出力された信号Ｓａ₁の電圧Ｖａ１を２で除算した値となる。したがって、
Ｖｂ１＝Ｖａ１／２ ・・・（９）
である。この電圧Ｖｂ１に対応する信号Ｓｂ₁は、コンパレータ１４１の正入力部に入力される。

また、抵抗１３２ａ，１３２ｂは分圧回路として機能し、抵抗１３２ａ，１３２ｂの抵抗値は同値である。このため、点ｂ２からコンパレータ１４２に分岐した信号Ｓｂ₂の電圧Ｖｂ２は、点ａ２に出力された信号Ｓａ₂の電圧Ｖａ２を２で除算した値となる。したがって、
Ｖｂ２＝Ｖａ２／２ ・・・（１０）
である。この電圧Ｖｂ２に対応する信号Ｓｂ₂は、コンパレータ１４２の負入力部に入力される。

さらに、上記の（１）式〜（１０）式をもとに、各信号の関係について詳細に説明する。まず、試験パターンがハイレベルである場合について説明する。この場合、（１）式および（８）式より、
Ｖｂ＝（ＶＩＨ＋Ｖｕ）／２ ・・・（１１）
が求められる。また、（２）式および（９）式より、
Ｖｂ１＝（ＶＩＨ＋ＶＯＨ）／２ ・・・（１２）
が求められる。また、（３）式および（１０）式より、
Ｖｂ２＝（ＶＩＨ＋ＶＯＬ）／２ ・・・（１３）
が求められる。

また、試験パターンがローレベルである場合、（４）式および（８）式より、
Ｖｂ＝（ＶＩＬ＋Ｖｕ）／２ ・・・（１４）
が求められる。また、（５）式および（９）式より、
Ｖｂ１＝（ＶＩＬ＋ＶＯＨ）／２ ・・・（１５）
が求められる。また、（６）式および（１０）式より、
Ｖｂ２＝（ＶＩＬ＋ＶＯＬ）／２ ・・・（１６）
が求められる。

このように、（１１）式および（１４）式より、コンパレータ１４１の負入力部およびコンパレータ１４２の正入力部には、試験信号と応答信号とを合成した信号Ｓｂが入力される。また、（１２）式および（１５）式より、レプリカドライバー１２０および抵抗１２２ａ，１２２ｂは、レプリカドライバー１２０が出力した基準信号と試験信号とを重畳した信号を２で除算し、この除算した信号Ｓｂ₁をコンパレータ１４１の正入力部に入力する。また、（１３）式および（１６）式より、レプリカドライバー１３０および抵抗１３２ａ，１３２ｂは、レプリカドライバー１３０が出力した基準信号と試験信号とを重畳した信号を２で除算し、この除算した信号Ｓｂ₂をコンパレータ１４２の負入力部に入力する。

ここで、コンパレータ１４１，１４２は、正入力部から入力された信号の信号レベルが負側入力部から入力された信号の信号レベルよりも高い場合、ハイレベルであるエラー信号を出力し、正入力部から入力された信号の信号レベルが負入力部から入力された信号の信号レベルよりも低い場合、ローレベルであるエラー信号を出力する。

コンパレータ１４１では、正入力部に入力された信号Ｓｂ₁の電圧はＶｂ１であり、負入力部に入力された信号Ｓｂの電圧はＶｂである。このため、試験パターンがハイレベルまたはローレベルのいずれかに関係なく、（１１）式、（１２）式、（１４）式および（１５）式により、
Ｖｂ１−Ｖｂ＝（ＶＯＨ−Ｖｕ）／２ ・・・・（１７）
となる。

したがって、コンパレータ１４１の正入力部に入力された信号Ｓｂ₁に含まれる試験信号ＶＩＨ，ＶＩＬとコンパレータ１４１の負入力部に入力された信号Ｓｂに含まれる試験信号ＶＩＨ，ＶＩＬとは相殺されることとなる。このため、コンパレータ１４１は、正入力部に入力された信号Ｓｂ₁に含まれる基準信号ＶＯＨと、負入力部に入力された信号Ｓｂに含まれる応答信号Ｖｕとのみを比較することができる。

この結果、コンパレータ１４１では、Ｖｂ１−Ｖｂ＞０のとき、すなわち、ＶＯＨ−Ｖｕ＞０のとき、ハイレベルであるエラー信号を出力し、Ｖｂ１−Ｖｂ＜０のとき、すなわち、ＶＯＨ−Ｖｕ＜０のとき、ローレベルであるエラー信号を出力する。

一方、コンパレータ１４２では、正入力部に入力された信号Ｓｂの電圧Ｖｂであり、負入力部に入力された信号Ｓｂ₂の電圧Ｖｂ２である。このため、試験パターンがハイレベルまたはローレベルのいずれかに関係なく、（１１）式、（１３）式、（１４）式および（１６）式より、
Ｖｂ−Ｖｂ２＝（Ｖｕ−ＶＯＬ）／２ ・・・（１８）
となる。

したがって、コンパレータ１４１と同様に、コンパレータ１４２の正入力部に入力された信号Ｓｂに含まれる試験信号ＶＩＨ，ＶＩＬとコンパレータ１４２の負入力部に入力された信号Ｓｂ₂に含まれる試験信号ＶＩＨ，ＶＩＬとは相殺されることとなる。このため、コンパレータ１４２は、正入力部に入力された信号Ｓｂに含まれる応答信号Ｖｕと、負入力部に入力された信号Ｓｂ₂に含まれる基準信号ＶＯＬとのみを比較することができる。

この結果、コンパレータ１４２では、Ｖｂ−Ｖｂ２＞０のとき、すなわち、Ｖｕ−ＶＯＬ＞０のとき、ハイレベルであるエラー信号を出力し、Ｖｂ−Ｖｂ２＜０のとき、すなわち、Ｖｕ−ＶＯＬ＜０のとき、ローレベルであるエラー信号を出力する。

このように、コンパレータ１４１，１４２は、試験対象装置２０から出力された応答信号の電圧Ｖｕと、基準信号の電圧ＶＯＨ，ＶＯＬとを比較することとなる。すなわち、コンパレータ１４１，１４２では、ドライバー１１０が出力する試験信号ＶＩＨ，ＶＩＬに関係なく、試験対象装置２０から出力された応答信号Ｖｕと基準信号ＶＯＨ，ＶＯＬとを比較することができる。

本実施の形態では、単一の伝送線３０を用いて半導体試験回路１０１と試験対象装置２０とを電気的に接続する方式にも関わらず、ドライバー１１０から出力された試験信号に関係なく試験対象装置２０から出力された応答信号と基準信号とを比較することができる。このため、本実施の形態における半導体試験回路１０１では、信号の方向切り換え時に伝送線３０の信号の往復時間を考慮した待機時間を設ける必要がなく、迅速に試験対象装置２０の欠陥検出を行なうことができる。また、本実施の形態では、単一の伝送線３０を介して半導体試験回路１０１と試験対象装置２０とを電気的に接続しているため、従来のデュアルトランスミッション結線方式を採用した場合と比較し、簡易な構成である半導体試験回路１０１を実現することができる。また、本実施の形態によれば、複数の伝送線を介さないため、試験対象装置２０の駆動能力に関わらず適用することが可能となる。

また、従来技術にかかる半導体試験回路６０１，７０１では、減算回路６１６を備える。減算処理精度の高いアナログ減算回路の実現は困難であったため、従来技術にかかる半導体試験回路６０１，７０１では、演算処理適用できる電圧範囲が狭いうえ、精度が高い演算処理および迅速な演算処理を行なうことができなかった。

これに対し、本実施の形態における半導体試験回路１０１は、減算回路を備えていない。すなわち、半導体試験回路１０１の演算処理では、処理精度の高い演算処理の実現が困難である減算処理を経る必要がない。したがって、半導体回路１０１によれば、従来技術にかかる半導体試験回路６０１，７０１と比較し、演算精度が高く、処理速度が速いうえに、広い電圧範囲における半導体装置の試験への適用が可能となる。また、本実施の形態における半導体試験回路１０１は、減算回路を備えていないため、回路サイズを小さくすることができる。

また、本実施の形態における半導体回路１０１では、従来技術にかかる半導体回路６０１と比較し、ドライバー１１０の電圧を検出する点Ａを有しない。このため、半導体回路１０１では、図２におけるドライバー１１０として、図３に示したオープンコレクタ型ドライバー１１０ａを適用することができる。したがって、本実施の形態１における半導体回路１０１では、従来技術にかかる半導体回路６０１と比較し、ドライバー１１０として適用できるドライバー構造の限定が少ない。

また、図４に示すように、ドライバー１１０に抵抗値Ｒｉである内部抵抗１１０ｂが含まれていた場合には、抵抗値が（Ｒ０−Ｒｉ）である出力抵抗１１２ａを備えることによって、図２に示す半導体試験回路１０１と同等の演算処理を行なう回路とすることができる。また、レプリカドライバー１２０，１３０に内部抵抗が含まれていた場合も同様に、レプリカドライバー１２０，１３０と直列接続する抵抗１２２ａ，１３２ａの抵抗値を、抵抗値Ｒ０からレプリカドライバー１２０，１３０の内部抵抗をそれぞれ減じた値とすればよい。このように、本実施の形態では、ドライバー１１０およびレプリカドライバー１２０，１３０内にエミッタ抵抗などの内部抵抗が存在している場合であっても、出力抵抗１１０および抵抗１２２ａ，１３２ａの抵抗値を調整することによって、コンパレータ１４１，１４２における比較処理を正確に行なうことが可能となる。

なお、半導体試験回路１０１における、ドライバー１１０、レプリカドライバー１２０，１３０、出力抵抗１１２、抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂは、同一ＩＣ内に作成してもよく、また、複数のＩＣ内に作成してもよい。

（変形例１）
つぎに、本実施の形態における半導体試験回路の変形例１について説明する。図５は、変形例１における半導体試験回路の構造を示した図である。図５に示すように、変形例１における半導体試験回路２０１は、図２に示す半導体試験回路１０１が有するレプリカドライバー１２０，１３０に代えてレプリカドライバー２２０，２３０を備え、半導体試験回路１０１が有する抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂを削除した構成である。

レプリカドライバー２２０は、図５に示す点ｂ２１に対して、入力された試験パターンがハイレベルである場合、電圧（（ＶＩＨ＋ＶＯＨ）／２）に対応する信号を出力し、入力された試験パターンがローレベルである場合、電圧（（ＶＩＬ＋ＶＯＨ）／２）に対応する信号を出力する。また、レプリカドライバー２３０は、図５に示す点ｂ２２に対して、入力された試験パターンがハイレベルである場合、電圧（（ＶＩＨ＋ＶＯＬ）／２）に対応する信号を出力し、入力された試験パターンがローレベルである場合、電圧が（（ＶＩＬ＋ＶＯＬ）／２）に対応する信号を出力する。したがって、レプリカドライバー２２０，２３０は、基準信号と試験信号とを重畳した信号を除算し、比較信号として出力するため、除算処理を行う抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂを備える必要がない。

この結果、半導体試験回路２０１では、コンパレータ１４１，１４２に入力される信号は、図２に示す半導体試験回路１０１と同様であるため、コンパレータ１４１，１４２は、入力された信号Ｓｂおよび信号Ｓｂ₂₁または信号Ｓｂ₂₂に含まれる試験信号を相殺しつつ基準信号と応答信号とを直接比較することができる。さらに、本変形例１における半導体試験回路２０１によれば、半導体試験回路１０１と比較し、抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂを削除した簡易な回路構成を実現することができる。

（変形例２）
つぎに、本実施の形態における半導体試験回路の変形例２について説明する。図６は、変形例２における半導体試験回路の構造を示した図である。図６に示す変形例２における半導体試験回路３０１は、図２に示す半導体試験装置１０１が有するレプリカドライバー１２０，１３０に代えてレプリカドライバー３２０，３３０を備え、半導体試験装置１０１が有する抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂに代えて抵抗３２２ａ，３２２ｂ，３３２ａ，３３２ｂを備える。

レプリカドライバー３２０，３３０の最終段のトランジスタは、図２に示す半導体試験回路１０１におけるレプリカドライバー１２０，１３０の最終段のトランジスタと比較し、１／Ｎのサイズである。すなわち、レプリカドライバー３２０，３３０の最終段のトランジスタの数量は、図２におけるレプリカドライバー１２０，１３０の最終段のトランジスタの数量と比較し、１／Ｎとなる。なお、レプリカドライバー３２０，３３０から出力される信号の電圧値は、図２におけるレプリカドライバー１２０，１３０と同値である。また、図６に示す抵抗３２２ａ，３２２ｂ，３３２ａ，３３２ｂの抵抗値は、図２における抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂの抵抗値のＮ倍としている。この結果、レプリカドライバー３２０，３３０から出力される信号の電流値は、図２におけるレプリカドライバー１２０，１３０から出力される信号の電流値の１／Ｎとなる。

このため、半導体試験回路３０１では、抵抗３２２ａ，３３２ａを介した信号は、半導体試験回路１０１において抵抗１２２ａ，１３２ａを介した信号と同様の波形を示す。たとえば、試験パターンがハイレベルである場合、図６に示す点ｂ３１からコンパレータ１４１に分岐した信号Ｓｂ₃₁の電圧Ｖｂ３１は、（（ＶＩＨ＋ＶＯＨ）／２）であり、点ｂ３２からコンパレータ１４２に分岐した信号Ｓｂ₃₂の電圧Ｖｂ３２は、（（ＶＩＨ＋ＶＯＬ）／２）となる。

このように、レプリカドライバー３２０，３３０から出力される信号の電流値に対応させて、抵抗３２２ａ，３２２ｂ，３３２ａ，３３２ｂの抵抗値を増減させた場合も、半導体試験回路３０１では、コンパレータ１４１，１４２に入力される信号は、図２に示す半導体試験回路１０１と同様であるため、コンパレータ１４１，１４２は、入力された信号Ｓｂおよび信号Ｓｂ₃₁または信号Ｓｂ₃₂に含まれる試験信号を相殺しつつ基準信号と応答信号とを直接比較することができる。さらに、本変形例２における半導体試験回路３０１では、レプリカドライバー３２０，３３０の最終段のトランジスタサイズが、図２に示すレプリカドライバー１２０，１３０の最終段のトランジスタサイズと比較し小さいため、レプリカドライバー３２０，３３０における消費電力の削減を実現することが可能となる。したがって、本変形例２における半導体試験回路３０１によれば、半導体試験回路１０１と比較し、半導体試験回路３０１全体において消費される消費電力の削減を図ることができる。

（変形例３）
つぎに、本実施の形態における半導体試験回路の変形例３について説明する。図７は、変形例３における半導体試験回路の構造を示した図である。図７に示す変形例３における半導体試験回路４０１は、図２に示す半導体試験回路１０１と比較し、加算回路４２４，４２６，４３４，４３６をさらに備える。半導体試験回路４０１では、ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬである電圧がそれぞれ与えられ、レプリカドライバー４２０，４３０から出力される信号を半導体試験回路４０１内部でアナログ演算させて発生させている。

この場合、レプリカドライバー４２０は、試験パターンがハイレベルの場合、電圧ＶＩＨと電圧ＶＯＨとが加算回路４２４において加算されるため、電圧（ＶＩＨ＋ＶＯＨ）に対応する信号を出力する。また、レプリカドライバー４２０は、試験パターンがローレベルである場合、加算回路４２６の加算処理を介することによって、電圧（ＶＩＬ＋ＶＯＨ）に対応する信号を出力する。同様に、レプリカドライバー４３０は、試験パターンがハイレベルである場合、加算回路４３４の加算処理を介することによって、電圧（ＶＩＨ＋ＶＯＬ）に対応する信号を出力し、試験パターンがローレベルである場合、加算回路４３６の加算処理を介することによって、電圧（ＶＩＬ＋ＶＯＬ）に対応する信号を出力する。また、レプリカドライバー４２０，４３０から出力された信号は、抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂによって、２で除算され、この除算した信号が比較信号としてコンパレータ１４１，１４２に入力される。

したがって、半導体試験回路４０１では、コンパレータ１４１，１４２に入力される信号は、図２に示す半導体試験回路１０１と同様であるため、コンパレータ１４１，１４２は、入力された信号に含まれる試験信号を相殺しつつ基準信号と応答信号とを直接比較することができる。

また、変形例３として、図８に示すように、半導体試験回路４０１と比較し、除算回路５２３，５２５，５３３，５３５をさらに備え、抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂを削除した構成である半導体試験回路５０１としてもよい。

この場合、レプリカドライバー５２０は、試験パターンがハイレベルである場合、除算回路５２３を介することによって、電圧（（ＶＩＨ＋ＶＯＨ）／２）に対応する信号を出力し、試験パターンがローレベルである場合、除算回路５２５を介することによって、電圧（（ＶＩＬ＋ＶＯＨ）／２）に対応する信号を出力する。同様に、レプリカドライバー５３０は、試験パターンがハイレベルである場合、除算回路５３３を介することによって、電圧（（ＶＩＨ＋ＶＯＬ）／２）に対応する信号を出力し、試験パターンがローレベルである場合、除算回路５３５を介することによって、電圧（（ＶＩＬ＋ＶＯＬ）／２）に対応する信号を出力する。このように、レプリカドライバー５２０，５３０から出力された信号は、基準信号と試験信号とを重畳した信号を２で除算したものであるため、除算処理を行う抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂを備える必要がない。

したがって、半導体試験回路５０１では、コンパレータ１４１，１４２に入力される信号は、図２に示す半導体試験回路１０１と同様であるため、コンパレータ１４１，１４２は、試験信号を相殺しつつ基準信号と応答信号とを比較することができる。さらに、図８に示す半導体試験回路５０１によれば、図７に示す半導体試験回路４０１と比較し、抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂを削除した回路構成を実現することができる。

実施の形態１にかかる半導体試験装置の概略構成を示すブロック図である。 図１に示す半導体試験回路の構造を示した図である。 オープンコレクタ型ドライバーの構造を示した図である。 図２に示すドライバーに存在する内部抵抗を説明する図である。 変形例１における半導体試験回路の構造を示した図である。 変形例２における半導体試験回路の構造を示した図である。 変形例３における半導体試験回路の構造を示した図である。 変形例３における半導体試験回路の構造の他の例を示した図である。 従来技術における半導体試験回路の構造を示した図である。 従来技術における半導体試験回路の構造の他の例を示した図である。 図９に示すドライバーに存在する内部抵抗を説明する図である。

符号の説明

１０ 半導体試験装置
１２ 試験パターン入力部
１３ 欠陥判断部
１４ 出力部
１５ 制御部
２０，６２０ 試験対象装置
２２，６２２ 送受信部
２４，６２４ 出力抵抗
３０，６３０ 伝送線
３２ マッチング抵抗
１０１，２０１，３０１，４０１，５０１，６０１，７０１ 半導体試験回路
１１０，６１０ ドライバー
１１０ａ オープンコレクタ型ドライバー
１１０ｂ 内部抵抗
１１２，１１２ａ，６１２ 出力抵抗
１２０，１３０，２２０，２３０，３２０，３３０，４２０，４３０，５２０，５３０ レプリカドライバー
１２２ａ，１２２ｂ，１３２ａ，１３２ｂ，３２２ａ，３２２ｂ，３３２ａ，３３２ｂ 抵抗
１４１，１４２，６１８，６１９ コンパレータ
４２４，４２６，４３４，４３６ 加算回路
５２３，５２５，５３３，５３５，６１４ 除算回路
６１０ａ プリドライバー
６１０ｂ 出力段
６１０ｃ，６１０ｄ トランジスタ
６１６ 減算回路
７２０ レプリカドライバー

Claims (9)

1. 試験パターンに対応する試験信号を生成して試験対象装置に出力する試験信号生成手段と、
   基準信号と前記試験信号とを重畳した信号を生成し、該重畳した信号を１／２に除算して比較信号を生成する比較信号生成手段と、
   前記試験信号と該試験信号に応答して前記試験対象装置から出力された応答信号とを合成して１／２に分圧した合成信号と、前記比較信号との差分により、前記合成信号に含まれる前記試験信号と、前記比較信号に含まれる前記試験信号とを相殺し前記応答信号と前記基準信号とを比較する比較手段と、
   を備え、前記比較手段の比較結果をもとに前記試験対象装置に欠陥があるか否かを判断することを特徴とする半導体試験装置。
2. 前記試験信号生成手段と前記試験対象装置とは、単一の伝送線によって電気的に接続されていることを特徴とする請求項１に記載の半導体試験装置。
3. 前記試験信号生成手段は、
   前記試験信号を生成するドライバーと、
   前記伝送線側のインピーダンスと当該半導体試験装置側のインピーダンスとを整合する出力抵抗と、
   を備えたことを特徴とする請求項２に記載の半導体試験装置。
4. 前記比較信号生成手段は、
   前記重畳した信号を生成するレプリカドライバーを備えたことを特徴とする請求項１〜３のいずれか一つに記載の半導体試験装置。
5. 前記除算は、複数の抵抗を用いた分圧回路によって行なわれることを特徴とする請求項４に記載の半導体試験装置。
6. 前記抵抗の抵抗値は、前記レプリカドライバーが生成した信号の電流値に対応して増減されることを特徴とする請求項５に記載の半導体試験装置。
7. 前記比較信号生成手段は、
   前記重畳した信号を除算し、該除算した信号を前記比較信号として出力するレプリカドライバーを備えたことを特徴とする請求項１〜３のいずれか一つに記載の半導体試験装置。
8. 前記比較信号生成手段は、複数の前記レプリカドライバーを備えたことを特徴とする請求項４〜７のいずれか一つに記載の半導体試験装置。
9. 試験対象装置に欠陥があるか否かを判断する半導体試験方法において、
   試験パターンに対応する試験信号を生成して前記試験対象装置に出力する試験信号生成ステップと、
   基準信号と前記試験信号とを重畳した信号を生成し、該重畳した信号を１／２に除算して比較信号を生成する比較信号生成ステップと、
   前記試験信号と該試験信号に応答して前記試験対象装置から出力された応答信号とを合成して１／２に分圧した合成信号と、前記比較信号との差分により、前記合成信号に含まれる前記試験信号と、前記比較信号に含まれる前記試験信号とを相殺し前記応答信号と前記基準信号とを比較する比較ステップと、
   前記比較ステップにおける比較結果をもとに前記試験対象装置に欠陥があるか否かを判断する判断ステップと、
   を含むことを特徴とする半導体試験方法。

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