JP4874210B2 - 試験装置 - Google Patents

Description

本発明は、試験装置に関し、特に差動信号を送受信する被試験デバイスを試験する技術に関する。

半導体デバイス間で信号を送受信するために、差動信号が利用される。たとえばＸＤＲ−ＤＲＡＭ（eXtreme Data Rate Dynamic Random Access Memory）は、単一の差動伝送線路を利用して差動信号を双方向で高速伝送する。こうした双方向差動インタフェースを有するデバイスを試験する場合、被試験デバイス（ＤＵＴ）から出力される差動信号の振幅を測定し、良否を判定する試験が行われる。

双方向差動インタフェースを有するＤＵＴを検査する試験装置について検討する。試験装置には、共通の差動伝送線路対（以下、単に差動伝送線路ともいう）に接続されたトランスミッタとレシーバが設けられる。トランスミッタは、ＤＵＴにテストパターンを送信し、レシーバは、ＤＵＴから出力された差動信号対（以下、単に差動信号ともいう）の論理値を判定したり、差動信号対の差電圧の振幅を検査する。

試験装置のレシーバは、差動伝送線路対を介してＤＵＴと接続されるとともに、試験装置側のトランスミッタとも接続されている。したがって双方向差動インタフェースを備えるＤＵＴの試験装置は、そのレシーバが隣接するトランスミッタの出力の影響を受けないように配慮して設計する必要がある。特許文献１から３には関連技術が記載される。特に特許文献１には、双方向通信において、自らの送信信号をキャンセルして相手側からの信号のみを受信する回路（ハイブリッド回路）が開示されている。
特開昭４７−１１７０２号公報 特開平８−２３３５４号公報 特開２００６−２３２３３号公報

本発明はかかる状況においてなされたものであり、その包括的な目的は、双方向差動インタフェースを有するＤＵＴの試験装置の提供にある。

本発明のある態様は、被試験デバイスとの間で差動伝送線路を介して差動信号を双方向伝送し、被試験デバイスを検査する試験装置に関する。この試験装置は、被試験デバイスに送信すべきパターンデータにもとづいて第１差動信号を生成するメインドライバアンプと、パターンデータにもとづいて第２差動信号を生成する第１レプリカドライバアンプと、パターンデータにもとづいて第３差動信号を生成する第２レプリカドライバアンプと、第１コンパレータと、第２コンパレータと、メインドライバアンプの一方の出力端子と、差動伝送線路の一方が接続される第１端子の間に設けられた第１抵抗と、メインドライバアンプの他方の出力端子と、差動伝送線路の他方が接続される第２端子の間に設けられた第２抵抗と、第１端子と第１コンパレータの一方の入力端子の間に設けられた第３抵抗と、第２端子と第１コンパレータの他方の入力端子の間に設けられた第４抵抗と、第２端子と第２コンパレータの一方の入力端子の間に設けられた第５抵抗と、第１端子と第２コンパレータの他方の入力端子の間に設けられた第６抵抗と、第１レプリカドライバアンプの一方の出力端子と、第１コンパレータの他方の入力端子の間に設けられた第７抵抗と、第１レプリカドライバアンプの他方の出力端子と、第２コンパレータの他方の入力端子の間に設けられた第８抵抗と、第２レプリカドライバアンプの一方の出力端子と、第２コンパレータの前記一方の入力端子の間に設けられた第９抵抗と、第２レプリカドライバアンプの他方の出力端子と、第１コンパレータの一方の入力端子の間に設けられた第１０抵抗と、を備える。

この態様によると、２つのレプリカドライバアンプを設けることにより、メインドライバアンプの出力が第１、第２コンパレータの入力電圧に及ぼす影響をキャンセルし、ＤＵＴからの差動信号の振幅判定を行うことができる。

また、通常の差動レシーバは、差動入力信号のペアの差を増幅してシングルエンド信号に変換する差動アンプ（アナログ減算器）を必要とするが、この態様によれば、レシーバに差動アンプが不要となる。

第１レプリカドライバアンプのコモン電圧はメインドライバアンプのコモン電圧を正方向にシフトした電圧であり、第２レプリカドライバアンプのコモン電圧はメインドライバアンプのコモン電圧を負方向にシフトした電圧であってもよい。
この場合、第１コンパレータによって、差動入力信号を高電圧側の判定しきい値電圧と比較し、第２コンパレータによって、差動入力信号を低電圧側の判定しきい値電圧と比較することができる。

第１、第２レプリカドライバアンプはそれぞれ、第２差動信号および第３差動信号のコモン電圧を調節可能に構成されてもよい。
この場合、判定しきい値電圧を調節できる。

第１、第２抵抗の抵抗値をＲａと書くとき、第３抵抗から第６抵抗の抵抗値は略等しく、α・Ｒａ（αはパラメータ）で与えられ、第７抵抗から第１０抵抗の抵抗値は略等しく、β・Ｒａ（βはパラメータ）で与えられてもよい。なお、「・」は乗算を表す。
この場合、各抵抗の抵抗値を、メインドライバアンプの出力抵抗を基準として設計することができる。

差動伝送線路を介して被試験デバイスに送信される差動信号の半値振幅をＶＩ、メインドライバアンプにより生成される第１差動信号の半値振幅をγ・ＶＩ、第１、第２レプリカドライバアンプにより生成される第２、第３差動信号の半値振幅をδ・ＶＩと書くとき、
δ＝β／（２・α）
γ＝｛α・（α＋β＋２）＋β｝／｛α・（α＋β）｝
を満たすよう設計してもよい。
この場合、メインドライバアンプから出力される第１差動信号が、ＤＵＴからの差動入力信号に及ぼす影響を完全にキャンセルできる。

パラメータα、βは、関係式
β＝｛α＋２＋√（９・α^２＋２０・α＋４）｝／２
を満たしてもよい。この場合、γとδの値を一致させることができ、メインドライバアンプと２つのレプリカドライバアンプとして同じアンプを利用でき、設計を簡易化することができる。

第１レプリカドライバアンプのコモン電圧は、メインドライバアンプのコモン電圧を正方向にε・Ｖｏだけシフトした電圧であり、第２レプリカドライバアンプのコモン電圧は、メインドライバアンプのコモン電圧を負方向にε・Ｖｏだけシフトした電圧であるとき、
ε＝β／（４・α）
を満たしてもよい。この場合、ＤＵＴからの差動入力信号のペアの差電圧を、電圧＋Ｖｏ、−Ｖｏと比較し、良否判定を行うことができる。

第１、第２レプリカドライバアンプの電流駆動能力を、メインドライバアンプの電流駆動能力より低く設定してもよい。この場合、消費電力を低減できる。

メインドライバアンプ、第１、第２レプリカドライバアンプの少なくとも一つは、パターンデータにもとづいて差動信号の一方を生成する第１シングルアンプと、反転されたパターンデータにもとづいて差動信号の他方を生成する第２シングルアンプと、を含んでもよい。

ある態様の試験装置は、第１端子と第２端子の電圧レベルを比較するクロスポイント観測用差動コンパレータと、第１端子の電圧を所定の第１しきい値電圧と比較し、第１端子の電圧を所定の第２しきい値電圧と比較するポジ側シングルエンドコンパレータと、第２端子の電圧を所定の第３しきい値電圧と比較し、第２端子の電圧を所定の第４しきい値電圧と比較するネガ側シングルエンドコンパレータと、をさらに備えてもよい。
クロスポイント観測用差動コンパレータを設けることにより、差動信号のクロスポイントを検出でき、ポジ側シングルエンドコンパレータ、ネガ側シングルエンドコンパレータを設けることにより、被試験デバイスから出力された差動信号を、差動信号としてではなくシングルエンドの信号として測定することが可能となる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明にかかる試験装置によれば、双方向差動インタフェースを有するＤＵＴを試験できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

以下で説明する実施の形態は、双方向差動インタフェースを有する被試験デバイス（ＤＵＴ）を試験する自動検査装置（ＡＴＥ：Automatic Test Equipment）に関する。図１は、実施の形態に係るＡＴＥ１００の構成を示す回路図である。ＡＴＥ１００はＤＵＴ１０２と差動伝送線路１０４を介して接続され、ＤＵＴ１０２に対して差動信号を出力し、あるいはＤＵＴ１０２から出力される差動信号を受信する。

ＤＵＴ１０２は、送信アンプＡＭＰ３、受信アンプＡＭＰ４、出力抵抗Ｒｔｕ１、Ｒｔｕ２を備える。受信アンプＡＭＰ４は、差動伝送線路１０４を介して入力された差動信号の差電圧（差動成分）を生成し、内部回路（不図示）へと転送する。送信アンプＡＭＰ３から出力される差動信号は、差動伝送線路１０４を介してＡＴＥ１００へと入力される。送信アンプＡＭＰ３には出力抵抗Ｒｔｕ１、Ｒｔｕ２が設けられる。差動伝送線路１０４の特性インピーダンスＺｏは、ＤＵＴ１０２の出力抵抗Ｒｔｕ１、Ｒｔｕ２とマッチングがとれている。

ＡＴＥ１００は、差動伝送線路１０４の一方が接続される第１入出力端子Ｐ１と、他方が接続される第２入出力端子Ｐ２を備える。さらにＡＴＥ１００は、メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２、第１抵抗Ｒ１〜第１０抵抗Ｒ１０を備える。

メインドライバアンプＡＭＰ０は、ＤＵＴ１０２に送信すべきパターンデータＰＡＴにもとづいて第１差動信号Ｖｄを生成する。以下、差動信号Ｖｄの２つの信号のポジ側、ネガ側を表す添え字ｐ、ｎを付してＶｄｐ、Ｖｄｎのように記し、また必要に応じて添え字ｐ、ｎを省略して総称する。その他の差動信号についても同様である。

第１抵抗Ｒ１は、メインドライバアンプＡＭＰ０の一方の出力端子（非反転出力端子）と、差動伝送線路１０４の一方が接続される第１入出力端子Ｐ１の間に設けられる。第２抵抗Ｒ２は、メインドライバアンプＡＭＰ０の他方の出力端子（反転出力端子）と、差動伝送線路１０４の他方が接続される第２入出力端子Ｐ２の間に設けられる。第１抵抗Ｒ１、第２抵抗Ｒ２はメインドライバアンプＡＭＰ０の出力抵抗である。

第１レプリカドライバアンプＡＭＰ１は、パターンデータＰＡＴにもとづいて第２差動信号Ｖｃｐｐ、Ｖｃｐｎを生成する。第２レプリカドライバアンプＡＭＰ２は、パターンデータＰＡＴにもとづいて第３差動信号Ｖｃｎｐ、Ｖｃｎｎを生成する。

第３抵抗Ｒ３は、第１入出力端子Ｐ１と第１コンパレータＣＭＰ１の一方の入力端子（反転入力端子）の間に設けられる。第４抵抗Ｒ４は、第２入出力端子Ｐ２と第１コンパレータＣＭＰ１の他方の入力端子（非反転入力端子）の間に設けられる。第５抵抗Ｒ５は、第２入出力端子Ｐ２と第２コンパレータＣＭＰ２の一方の入力端子（反転入力端子）の間に設けられる。第６抵抗Ｒ６は、第１入出力端子Ｐ１と第２コンパレータＣＭＰ２の他方の入力端子（非反転入力端子）の間に設けられる。

第７抵抗Ｒ７は、第１レプリカドライバアンプＡＭＰ１の一方の出力端子（非反転出力端子）と、第１コンパレータＣＭＰ１の他方の入力端子（非反転入力端子）の間に設けられる。また第８抵抗Ｒ８は、第１レプリカドライバアンプＡＭＰ１の他方の出力端子（反転出力端子）と、第２コンパレータＣＭＰ２の他方の入力端子（非反転入力端子）の間に設けられる。

第９抵抗Ｒ９は、第２レプリカドライバアンプＡＭＰ２の一方の出力端子（非反転出力端子）と、第２コンパレータＣＭＰ２の一方の入力端子（反転入力端子）の間に設けられる。第１０抵抗Ｒ１０は、第２レプリカドライバアンプＡＭＰ２の他方の出力端子（反転出力端子）と、第１コンパレータＣＭＰ１の一方の入力端子（反転入力端子）の間に設けられる。

第１コンパレータＣＭＰ１は、第３抵抗Ｒ３と第１０抵抗Ｒ１０の接続ノードＮ１の電圧Ｖｈｎと、第４抵抗Ｒ４と第７抵抗Ｒ７の接続ノードＮ２の電圧Ｖｈｐを比較し、大小関係に応じたフェイル信号ＦＡＩＬ＿Ｈを出力する。また、第２コンパレータＣＭＰ２は、第５抵抗Ｒ５と第９抵抗Ｒ９の接続ノードＮ３の電圧Ｖｌｎと、第６抵抗Ｒ６と第８抵抗Ｒ８の接続ノードＮ４の電圧Ｖｌｐを比較し、大小関係に応じたフェイル信号ＦＡＩＬ＿Ｌを出力する。

フェイル信号ＦＡＩＬ＿Ｈは、ＤＵＴ１０２からの差動信号の振幅が上側の判定しきい値電圧に満たないときハイレベルとなる。フェイル信号ＦＡＩＬ＿Ｌは、ＤＵＴ１０２からの差動信号の振幅が下側の判定しきい値電圧に満たないときハイレベルとなる。理由は後述する。

図２（ａ）、（ｂ）は、図１の回路図におけるメインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２の動作を説明する図である。図２（ａ）はアンプの回路シンボルを、図２（ｂ）は動作波形を示す。Ａｍｐは、差動出力信号ＯｕｔＰ、ＯｕｔＮの半値振幅を、Ｏｆｆｓｅｔは、差動出力信号ＯｕｔＰ、ＯｕｔＮのバイアス電圧（コモン電圧）を表す。非反転出力ＯｕｔＰおよび反転出力ＯｕｔＮはそれぞれ、入力信号ＰＡＴが１のとき、
ＯｕｔＰ＝Ｏｆｆｓｅｔ＋Ａｍｐ
ＯｕｔＮ＝Ｏｆｆｓｅｔ−Ａｍｐ
となり、入力信号ＰＡＴが０のとき、
ＯｕｔＰ＝Ｏｆｆｓｅｔ−Ａｍｐ
ＯｕｔＮ＝Ｏｆｆｓｅｔ＋Ａｍｐ
となる。

なお、図２（ａ）の回路シンボルに示されるアンプは、そのアンプの振幅およびコモン電圧が、ＡｍｐおよびＯｆｆｓｅｔで表される値を有した状態であることを示すにすぎず、振幅およびコモン電圧を設定するための端子を有しなくてもよい。

図１のＡＴＥ１００によれば、抵抗Ｒ１〜Ｒ１０の抵抗値、メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２の振幅やコモン電圧を適切に設定することにより、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力電圧から、メインドライバアンプＡＭＰ０の出力である第１差動信号の影響を排除することができる。この理由は後述の考察によって明らかになる。

ただし、各抵抗の抵抗値、アンプの特性の組み合わせは無限に存在するため、以下ではいくつかの拘束条件を設けてＡＴＥ１００を設計する手法を説明する。

設計の容易化のため、第３抵抗Ｒ３〜第６抵抗Ｒ６の抵抗値を等しく、また第７抵抗Ｒ７〜第１０抵抗Ｒ１０の抵抗値を等しくする。第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値をＲａと書くとき、第３抵抗Ｒ３から第６抵抗Ｒ６の抵抗値をα・Ｒａ（αはパラメータ）で示し、第７抵抗Ｒ７から第１０抵抗Ｒ１０の抵抗値をβ・Ｒａ（βはパラメータ）で示す。

拘束条件を説明する。
（拘束条件１）
差動伝送線路１０４からＡＴＥ１００側を見たインピーダンスは、差動伝送線路１０４の特性インピーダンスと整合がとれている。ＤＵＴ１０２のインピーダンスＲｔｕ１、Ｒｔｕ２はＺｏと等しい。

（拘束条件２）
ＤＵＴ１０２が受ける電圧振幅をＶＩとするために、ＤＵＴ１０２がオープン（非接続状態）の場合の、差動信号Ｖｓｐ、Ｖｓｎが、パターンデータＰＡＴが１のとき、
Ｖｓｐ＝ＶＴ＋ＶＩ
Ｖｓｎ＝ＶＴ−ＶＩ
となるように設計する。

（拘束条件３）
第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力電圧Ｖｈｐ、Ｖｈｎ、Ｖｌｐ、Ｖｌｎは、メインドライバアンプＡＭＰ０の出力の影響を受けない。すなわち、Ｖｈｐ、Ｖｈｎ、Ｖｌｐ、Ｖｌｎには、ＶＩの項が現れない。

メインドライバアンプＡＭＰ０から出力される第１差動信号Ｖｄｐ、Ｖｄｎのコモン電圧は、差動信号Ｖｓｐ、Ｖｓｎのコモン電圧と等しい。したがってメインドライバアンプＡＭＰ０のコモン電圧はＶＴに設定される。また、メインドライバアンプＡＭＰ０から出力される第１差動信号Ｖｄｐ、Ｖｄｎの半値振幅をγ・ＶＩと書く。パラメータγは正の定数である。

第１レプリカドライバアンプＡＭＰ１により生成される第２差動信号Ｖｃｐｐ、Ｖｃｐｎのコモン電圧をメインドライバアンプＡＭＰ０のコモン電圧ＶＴを正方向にシフトした電圧ＶＴ＋ε・Ｖｏとし、第２レプリカドライバアンプＡＭＰ２のコモン電圧をメインドライバアンプＡＭＰ０のコモン電圧ＶＴを負方向にシフトした電圧ＶＴ−ε・Ｖｏとする。パラメータεは正の定数であり、Ｖｏは電圧のディメンジョンを有する値である。εおよびＶｏについては後述する。シフト量ε・Ｖｏは正負に等しくとる。

第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２は、第２差動信号Ｖｃｐおよび第３差動信号Ｖｃｎのコモン電圧を調節可能に構成することが望ましい。この場合、上側の判定しきい値電圧と下側の判定しきい値電圧を調節できる。

第１レプリカドライバアンプＡＭＰ１により生成される第２差動信号Ｖｃｐと第２レプリカドライバアンプＡＭＰ２により生成される第３差動信号Ｖｃｎの半値振幅は等しく、δ・ＶＩであるとする。パラメータδは正の定数である。

パラメータα、β、γは、上述の拘束条件のもと決定することができる。
第１差動信号Ｖｄｐ、Ｖｄｎ、第２差動信号Ｖｃｐｐ、Ｖｃｐｎ、第３差動信号Ｖｃｎｐ、Ｖｃｎｎはそれぞれ、ＰＡＴ＝１のとき
Ｖｄｐ＝ＶＴ＋γ・ＶＩ …（Ｂ１）
Ｖｄｎ＝ＶＴ−γ・ＶＩ …（Ｂ２）
Ｖｃｐｐ＝ＶＴ＋ε・Ｖｏ＋δ・ＶＩ…（Ｂ３）
Ｖｃｐｎ＝ＶＴ＋ε・Ｖｏ−δ・ＶＩ…（Ｂ４）
Ｖｃｎｐ＝ＶＴ−ε・Ｖｏ＋δ・ＶＩ…（Ｂ５）
Ｖｃｎｎ＝ＶＴ−ε・Ｖｏ−δ・ＶＩ…（Ｂ６）
と表される。ＰＡＴ＝０の場合、式（Ｂ１）〜（Ｂ６）のＶＩを、−ＶＩに置換すればよい。以降の式はＰＡＴ＝１の場合のみを示す。

第１コンパレータＣＭＰ１および第２コンパレータＣＭＰ２の入力電圧を求めると、以下の式（Ｃ１）〜（Ｃ４）を得る。

拘束条件１を考慮すると、第１入出力端子Ｐ１、第２入出力端子Ｐ２からＡＴＥ１００の内部を臨んだインピーダンスは、特性インピーダンスＺｏと等しい必要がある。すなわち以下の式（Ｄ１）が成り立つ必要がある。

式（Ｄ１）から、α、βが決まれば、メインドライバアンプＡＭＰ０の出力抵抗である第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値Ｒａも一意に決まる。

また、拘束条件２を満たすためには、
α＋β＋２＝γ（α＋β）−２・δ …（Ｄ２）
が成り立てばよい。式（Ｄ１）、（Ｄ２）を利用して、ＤＵＴ１０２が接続されている場合の差動信号Ｖｓを求めると、
Ｖｓｐ＝（Ｖｕｐ＋ＶＴ＋ＶＩ）／２ …（Ｄ３）
Ｖｓｎ＝（Ｖｕｎ＋ＶＴ−ＶＩ）／２ …（Ｄ４）
となる。

次に拘束条件３を考慮し、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力電圧からＶＩの項を消去する。拘束条件３および式（Ｃ１）、（Ｃ２）、（Ｄ３）、（Ｄ４）、（Ｂ３）、（Ｂ６）を用いて、γ、δ、εを求めると、式（Ｅ１）、（Ｅ２）を得る。

式（Ｅ１）、（Ｅ２）を満たすとき、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力電圧からメインドライバアンプＡＭＰ０の出力の影響が排除できる。

さらに、式（Ｅ３）が成り立つ場合の第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の出力ＦＡＩＬ＿Ｌ、ＦＡＩＬ＿Ｈに着目すると、以下の関係式（Ｆ１）〜（Ｆ４）が成り立つ。
Ｖｕｐ−Ｖｕｎ＜Ｖｏのとき、ＦＡＩＬ＿Ｈ＝ＨＩ …（Ｆ１）
Ｖｕｐ−Ｖｕｎ＞Ｖｏのとき、ＦＡＩＬ＿Ｈ＝ＬＯ …（Ｆ２）
Ｖｕｐ−Ｖｕｎ＞−Ｖｏのとき、ＦＡＩＬ＿Ｌ＝ＨＩ …（Ｆ３）
Ｖｕｐ−Ｖｕｎ＜−Ｖｏのとき、ＦＡＩＬ＿Ｌ＝ＬＯ …（Ｆ４）

つまり式（Ｅ３）を満たすとき、ＤＵＴ１０２からの差動入力信号Ｖｕのペアの差電圧（Ｖｕｐ−Ｖｕｎ）を、電圧＋Ｖｏ、−Ｖｏと比較し、良否判定を行うことができる。

上述の拘束条件１〜３に加えて、以下の拘束条件を考慮してもよい。
（拘束条件４）
α≫１、β≫１とする。
α、βを大きくするほど、消費電力が小さくなるとともに、付加的に設けられた第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２がメインドライバアンプＡＭＰ０に及ぼす影響を小さくできる。ただし、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力容量が性能に影響することを考慮すると、α、βは無制限に大きくすることは現実的ではない。たとえば、１＜α＜１０、１＜β＜１０の範囲で設定するのが好ましい。αとβの値を例示すれば、α＝３、β＝６程度としてもよい。

（拘束条件５）
第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値Ｒａは、差動伝送線路１０４の特性インピーダンスＺｏより大きければ任意に設定可能であるが、実用的な範囲として
１．１×Ｚｏ≦Ｒａ≦１．３×Ｚｏ
としてもよい。

（拘束条件６）
メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２の振幅を等しくする。つまり、
γ＝δ
が成り立つように設計する。この場合、各アンプに同一のアンプを利用できるため、回路設計が簡易化できる。

拘束条件６を満たすためには、式（Ｇ１）を満たせばよい。

式（Ｇ１）を考慮すると、αを決定すればその他の全てのパラメータを一意に決定することができ、設計の自由度は１となる。

以上がＡＴＥ１００の構成である。以下、ＡＴＥ１００の動作を説明する。図３は、図１のＡＴＥ１００の動作状態を示すタイムチャートである。
図３は、上から順に、メインドライバアンプＡＭＰ０の出力信号Ｖｄ、ＤＵＴ１０２の出力信号Ｖｕ、ＤＵＴ１０２の出力の差動成分（Ｖｕｐ−Ｖｕｎ）、差動伝送線路１０４のＡＴＥ１００側の信号Ｖｓ、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２の出力信号Ｖｃｐ、Ｖｃｎ、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力信号Ｖｈ、Ｖｌを示す。各パラメータは、ＶＩ＝１Ｖ、γ＝１．４２、ＶＴ＝０Ｖ、Ｖｏ＝０．５Ｖ、δ＝γ、ε・Ｖｏ＝０．３５５Ｖである。

メインドライバアンプＡＭＰ０からは、半値振幅がγ×ＶＩ＝１．４２Ｖの差動信号Ｖｄが出力される。一方、ＤＵＴ１０２からは半値振幅１Ｖの差動信号Ｖｕが出力される。次段の差動信号Ｖｕは仮想的な波形であり、半値振幅２Ｖの差動信号Ｖｕの差動成分Ｖｕｐ−Ｖｕｎを示している。このＡＴＥ１００は、Ｖｕｐ−Ｖｕｎ＞Ｖｏのとき、第１コンパレータＣＭＰ１がパス（ローレベル）を、Ｖｕｐ−Ｖｕｎ＜−Ｖｏのとき、第２コンパレータＣＭＰ２がパス（ローレベル）を出力するように設計されている。このことは、次段以下の波形によって確認できる。

差動伝送線路１０４のＡＴＥ１００側の差動信号Ｖｓは、メインドライバアンプＡＭＰ０の出力とＤＵＴ１０２の出力が合成された信号であり、インピーダンス整合がとれているため、ここでの振幅は半分の０．５Ｖとなる。

γ＝δであるため、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２の振幅はメインドライバアンプＡＭＰ０の振幅と等しい。さらに、ε・Ｖｏ＝０．３５５Ｖであるから、第１レプリカドライバアンプＡＭＰ１の出力は正方向に０．３５５Ｖシフトし、第２レプリカドライバアンプＡＭＰ２の出力は負方向に０．３５５Ｖシフトしている。

第１コンパレータＣＭＰ１の出力ＦＡＩＬ＿Ｈは、Ｖｈｐ＜ＶｈｎのときＬｏとなり、Ｖｈｐ＞ＶｈｎのときＨｉとなる。ここで、Ｖｈｐ＜Ｖｈｎは、（Ｖｕｐ−Ｖｕｎ）＞Ｖｏの場合と一致する。つまり、第１コンパレータＣＭＰ１の出力ＦＡＩＬ＿Ｈは、（Ｖｕｐ−Ｖｕｎ）を＋Ｖｏと比較した結果を示している。
同様に第２コンパレータＣＭＰ２の出力ＦＡＩＬ＿Ｌは、Ｖｌｐ＜ＶｌｎのときＬｏとなり、Ｖｌｐ＞ＶｌｎのときＨｉとなる。ここで、Ｖｌｐ＜Ｖｌｎは、（Ｖｕｐ−Ｖｕｎ）＜−Ｖｏの場合と一致する。つまり、第２コンパレータＣＭＰ２の出力ＦＡＩＬ＿Ｌは、（Ｖｌｐ−Ｖｌｎ）を−Ｖｏと比較した結果を示している。

図４は、図１のＡＴＥ１００と対比すべき従来のＡＴＥの構成を示す回路図である。図４では、説明の簡潔化のため、ＡＴＥ２００の送信アンプＡＭＰ５の出力は、終端電圧ＶＴで固定されているものとする。差動伝送線路２０４のＡＴＥ２００側の差動信号Ｖｓは、終端電圧ＶＴとＤＵＴ２０２からの差動信号Ｖｕを分圧した電圧となる。
Ｖｓｐ＝（ＶＴ＋Ｖｕｐ）／２
Ｖｓｎ＝（ＶＴ＋Ｖｕｎ）／２

従来のＡＴＥ２００では、差動信号Ｖｓの差動成分（Ｖｓｐ−Ｖｓｎ）を生成するための差動アンプ（アナログ減算器）ＤＡ１が設けられる。
差動アンプＤＡ１の出力Ｖｓｐ−Ｖｓｎは、
Ｖｓｐ−Ｖｓｎ＝（Ｖｕｐ−Ｖｕｎ）／２
で与えられる。

コンパレータＣＭＰ３は、差動成分（Ｖｓｐ−Ｖｓｎ）を判定しきい値電圧Ｖｏ／２と比較し、判定信号ＦＡＩＬ＿Ｈを出力する。すなわち、コンパレータＣＭＰ３の出力は、ＤＵＴ２０２の差動出力Ｖｕの差動成分（Ｖｕｐ−Ｖｕｎ）を判定しきい値電圧Ｖｏと比較した結果となる。同様に、コンパレータＣＭＰ４は、差動成分（Ｖｓｐ−Ｖｓｎ）を判定しきい値電圧−Ｖｏ／２と比較するから、その出力は、ＤＵＴ２０２の差動出力Ｖｕの差動成分（Ｖｕｐ−Ｖｕｎ）を判定しきい値電圧−Ｖｏと比較した結果となる。図４のＡＴＥ２００によって、ＤＵＴ２０２の差動出力Ｖｕの振幅をしきい値と比較し、振幅がしきい値に満たないときにハイレベルとなる判定信号ＦＡＩＬ＿Ｈ、ＦＡＩＬ＿Ｌが生成される。

図４の回路では、ＡＴＥ２００において受信した差動信号の差動成分を生成するための差動アンプＤＡ１が必要となる。伝送信号が高速となると、差動アンプＤＡ１の設計の難易度が上がってしまい、また回路面積やコストが問題となる。これに対して、図１のＡＴＥ１００によれば、差動アンプＤＡ１が不要となるという利点がある。

本実施の形態に係るＡＴＥ１００の構成および動作を説明した。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２は図１に示すように差動アンプを用いてもよいし、２つのシングルアンプを用いて構成してもよい。図５は、第１の変形例に係るＡＴＥ１００ａの構成を示す回路図である。各アンプＡＭＰ０、ＡＭＰ１、ＡＭＰ２は、それぞれ２つのシングルアンプＡ０ｐ、Ａ０ｎ、Ａ１ｐ、Ａ１ｎ、Ａ２ｐ、Ａ２ｎを備える。ドライバＤＲＶ１はパターンデータＰＡＴにもとづいて、アンプＡＭＰ０、ＡＭＰ１、ＡＭＰ２のシングルアンプＡ０ｐ、Ａ１ｐ、Ａ２ｐを駆動する。ドライバＤＲＶ２はパターンデータＰＡＴを反転して、アンプＡＭＰ０、ＡＭＰ１、ＡＭＰ２のシングルアンプＡ０ｎ、Ａ１ｎ、Ａ２ｎを駆動する。つまり、メインドライバアンプＡＭＰ０は、パターンデータＰＡＴにもとづいて前記第１差動信号の一方Ｖｄｐを生成する第１シングルアンプＡ０ｐと、反転されたパターンデータＰＡＴにもとづいて第１差動信号の他方Ｖｄｎを生成する第２シングルアンプＡ０ｎと、を含む。第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２についても同様である。

図５の回路によっても、図１と同様の効果を得ることができる。アンプＡＭＰ０、ＡＭＰ１、ＡＭＰ２を、シングルアンプと差動アンプを組み合わせて構成してもよい。

図１の回路では、ＤＵＴ１０２の差動出力Ｖｕを、一組の判定しきい値電圧と比較する場合を説明したが、複数の判定しきい値電圧と比較してもよい。図６は、第２の変形例に係るＡＴＥ１００ｂの構成を示す回路図である。ＡＴＥ１００ｂは、ｎ個の判定ユニットＵ１〜Ｕｎを備える。各ユニットの基本的な構成は、上述したＡＴＥ１００と同等であり、メインドライバアンプＡＭＰ０のみが複数のユニットで共有されている。第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２には、各ユニットごとに異なるコモン電圧ＶＯ１〜ＶＯｎが与えられる。

図６のＡＴＥ１００ｂによれば、ＤＵＴ（不図示）からの差動信号の振幅を、ユニットごとに異なる判定しきい値電圧±ＶＯ１、±ＶＯ２、…、±ＶＯｎと比較することができる。なお図６の回路では複数のユニットが差動伝送線路に接続されることから、上述した拘束条件にもとづいて、各パラメータを計算する必要があるが、本質は図１と変わらない。

図７は、第３の変形例に係るＡＴＥ１００ｃの構成を示す回路図である。図７のＡＴＥ１００ｃは、メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２の前段に、パターンデータＰＡＴに遅延を与え、スキューを調節するためのスキューアジャスタＳＡ０〜ＳＡ２が設けられている。スキューアジャスタは一般的な遅延回路、位相シフタ等を利用すればよく、その構成は特に限定されない。

メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２が設計上の、もしくは製造ばらつきに起因した固有のスキューを有している場合に、これを補正せずに、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力からメインドライバアンプＡＭＰ０の影響を除外することが困難となる。図７の変形例によれば、アンプごとのスキューを、その前段に設けられたスキューアジャスタによって調節することにより、この問題を解決することができる。

図１において、メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２が、設計上の、もしくは製造ばらつきに起因した固有の立ち上がり時間（スルーレート）を有している場合、これを補正せずに、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力からメインドライバアンプＡＭＰ０の影響を除外することが困難となる。そこで、メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２ごとに、立ち上がり時間を微調節する機構を設けてもよい。立ち上がり時間を調節するためには、アンプのバイアス電流を調節するなどの公知の技術を利用すればよく、その方式は限定されない。

図８は、第４の変形例に係るＡＴＥ１００ｄの構成を示す回路図である。図８のＡＴＥ１００ｄは、図１の構成に加えて、クロスポイント観測用差動コンパレータ３０、ポジ側シングルエンドコンパレータ４０、ネガ側シングルエンドコンパレータ５０を備える。
クロスポイント観測用差動コンパレータ３０は、コンパレータ３２を含み、第１入出力端子Ｐ１の電圧、すなわち差動信号Ｖｓのポジ信号Ｖｓｐの電圧レベルと、第２入出力端子Ｐ２の電圧、すなわちネガ信号Ｖｓｎの電圧レベルを比較する。クロスポイント観測用差動コンパレータ３０を設けることにより、差動信号Ｖｓのクロスポイントを検出できる。

ポジ側シングルエンドコンパレータ４０の第１コンパレータ４２は、差動信号Ｖｓのポジ信号Ｖｓｐを第１しきい値電圧ＶＯＨＰと比較し、第２コンパレータ４４は、差動信号Ｖｓのポジ信号Ｖｓｐを第２しきい値電圧ＶＯＬＰと比較する。ネガ側シングルエンドコンパレータ５０の第１コンパレータ５２は、差動信号Ｖｓのネガ信号Ｖｓｎを第３しきい値電圧ＶＯＨＮと比較し、第２コンパレータ５４は、差動信号Ｖｓのネガ信号Ｖｓｎを第４しきい値電圧ＶＯＬＮと比較する。

ポジ側シングルエンドコンパレータ４０、ネガ側シングルエンドコンパレータ５０を設けることにより、ＤＵＴ１０２（不図示）から出力された差動信号Ｖｕを差動信号としてではなく、シングルエンドの信号として測定することが可能となる。

図８の変形例は、図７の変形例、あるいはアンプの立ち上がり時間が調節可能な回路との組み合わせにおいて、特に有効である。図７の回路と組み合わせた場合、メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２が有する固有のスキューを、クロスポイント観測用差動コンパレータ３０を利用して測定でき、測定結果をスキューアジャスタＳＡ０〜ＳＡ２に反映させることができる。
またポジ側シングルエンドコンパレータ４０、ネガ側シングルエンドコンパレータ５０を利用すれば、メインドライバアンプＡＭＰ０、第１レプリカドライバアンプＡＭＰ１、第２レプリカドライバアンプＡＭＰ２の固有の立ち上がり時間を測定することができ、測定結果を各アンプの立ち上がり時間の調節に反映できる。

上述の実施の形態に係るＡＴＥ１００では、差動信号（Ｖｕｐ−Ｖｕｎ）と比較すべき上側の判定しきい値電圧と下側の判定しきい値電圧の絶対値を、同じ値に設定したが、本発明はこれに限定されず、異なる値を設定してもよい。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

実施の形態に係るＡＴＥの構成を示す回路図である。 図２（ａ）、（ｂ）は、図１の回路図におけるメインドライバアンプ、第１レプリカドライバアンプ、第２レプリカドライバアンプの動作を説明する図である。 図１のＡＴＥの動作状態を示すタイムチャートである。 従来のＡＴＥの構成を示す回路図である。 第１の変形例に係るＡＴＥの構成を示す回路図である。 第２の変形例に係るＡＴＥの構成を示す回路図である。 第３の変形例に係るＡＴＥの構成を示す回路図である。 第４の変形例に係るＡＴＥの構成を示す回路図である。

符号の説明

１００…ＡＴＥ、１０２…ＤＵＴ、１０４…差動伝送線路、ＡＭＰ０…メインドライバアンプ、ＡＭＰ１…第１レプリカドライバアンプ、ＡＭＰ２…第２レプリカドライバアンプ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗、Ｒ６…第６抵抗、Ｒ７…第７抵抗、Ｒ８…第８抵抗、Ｒ９…第９抵抗、Ｒ１０…第１０抵抗、ＣＭＰ１…第１コンパレータ、ＣＭＰ２…第２コンパレータ、Ｐ１…第１入出力端子、Ｐ２…第２入出力端子、Ｐ３…第１判定出力端子、Ｐ４…第２判定出力端子、３０…クロスポイント観測用差動コンパレータ、４０…ポジ側シングルエンドコンパレータ、５０…ネガ側シングルエンドコンパレータ。

Claims (13)

1. 被試験デバイスとの間で差動伝送線路を介して差動信号を双方向伝送し、前記被試験デバイスを検査する試験装置であって、
   前記被試験デバイスに送信すべきパターンデータにもとづいて第１差動信号を生成するメインドライバアンプと、
   前記パターンデータにもとづいて第２差動信号を生成する第１レプリカドライバアンプと、
   前記パターンデータにもとづいて第３差動信号を生成する第２レプリカドライバアンプと、
   第１コンパレータと、
   第２コンパレータと、
   前記メインドライバアンプの一方の出力端子と、前記差動伝送線路の一方が接続される第１端子の間に設けられた第１抵抗と、
   前記メインドライバアンプの他方の出力端子と、前記差動伝送線路の他方が接続される第２端子の間に設けられた第２抵抗と、
   前記第１端子と前記第１コンパレータの一方の入力端子の間に設けられた第３抵抗と、
   前記第２端子と前記第１コンパレータの他方の入力端子の間に設けられた第４抵抗と、
   前記第２端子と前記第２コンパレータの一方の入力端子の間に設けられた第５抵抗と、
   前記第１端子と前記第２コンパレータの他方の入力端子の間に設けられた第６抵抗と、
   前記第１レプリカドライバアンプの一方の出力端子と、前記第１コンパレータの前記他方の入力端子の間に設けられた第７抵抗と、
   前記第１レプリカドライバアンプの他方の出力端子と、前記第２コンパレータの前記他方の入力端子の間に設けられた第８抵抗と、
   前記第２レプリカドライバアンプの一方の出力端子と、前記第２コンパレータの前記一方の入力端子の間に設けられた第９抵抗と、
   前記第２レプリカドライバアンプの他方の出力端子と、前記第１コンパレータの前記一方の入力端子の間に設けられた第１０抵抗と、
   を備えることを特徴とする試験装置。
2. 前記第１レプリカドライバアンプのコモン電圧は前記メインドライバアンプのコモン電圧を正方向にシフトした電圧であり、前記第２レプリカドライバアンプのコモン電圧は前記メインドライバアンプのコモン電圧を負方向にシフトした電圧であることを特徴とする請求項１に記載の試験装置。
3. 前記第１、第２レプリカドライバアンプはそれぞれ、前記第２差動信号および前記第３差動信号のコモン電圧を調節可能に構成されることを特徴とする請求項１に記載の試験装置。
4. 前記第１、第２抵抗の抵抗値をＲａと書くとき、前記第３抵抗から前記第６抵抗の抵抗値は略等しくα・Ｒａ（αはパラメータ）で与えられ、前記第７抵抗から前記第１０抵抗の抵抗値は略等しくβ・Ｒａ（βはパラメータ）で与えられることを特徴とする請求項１に記載の試験装置。
5. 前記差動伝送線路を介して前記被試験デバイスに送信される差動信号の半値振幅をＶＩ、前記メインドライバアンプにより生成される前記第１差動信号の半値振幅をγ・ＶＩ、前記第１、第２レプリカドライバアンプにより生成される前記第２、第３差動信号の半値振幅をδ・ＶＩと書くとき、
   δ＝β／（２・α）
   γ＝｛α・（α＋β＋２）＋β｝／｛α・（α＋β）｝
   を満たすことを特徴とする請求項４に記載の試験装置。
6. α、βは、
   β＝｛α＋２＋√（９・α^２＋２０・α＋４）｝／２
   を満たすことを特徴とする請求項４に記載の試験装置。
7. 前記第１レプリカドライバアンプのコモン電圧は、前記メインドライバアンプのコモン電圧を正方向にε・Ｖｏだけシフトした電圧であり、前記第２レプリカドライバアンプのコモン電圧は、前記メインドライバアンプのコモン電圧を負方向にε・Ｖｏだけシフトした電圧であるとき、
   ε＝β／（４・α）
   を満たすことを特徴とする請求項４に記載の試験装置。
8. 前記第１、第２レプリカドライバアンプの電流駆動能力は、前記メインドライバアンプの電流駆動能力より低いことを特徴とする請求項１に記載の試験装置。
9. 同一の差動伝送線路に接続された請求項１から８のいずれかに記載の試験装置を複数備え、
   複数の試験装置のメインドライバアンプおよび第１、第２抵抗を共有して構成したことを特徴とする試験装置。
10. 前記メインドライバアンプ、前記第１、第２レプリカドライバアンプの少なくとも一つの前段に設けられ、入力された前記パターンデータの位相を調節するスキューアジャスタをさらに備えることを特徴とする請求項１から８のいずれかに記載の試験装置。
11. 前記メインドライバアンプ、前記第１、第２レプリカドライバアンプの少なくとも一つは、信号の立ち上がり時間を調節可能に構成されることを特徴とする請求項１から８のいずれかに記載の試験装置。
12. 前記メインドライバアンプ、前記第１、第２レプリカドライバアンプの少なくとも一つは、
    前記パターンデータにもとづいて差動信号の一方を生成する第１シングルアンプと、
    反転された前記パターンデータにもとづいて差動信号の他方を生成する第２シングルアンプと、を含むことを特徴とする請求項１から８のいずれかに記載の試験装置。
13. 前記第１端子と前記第２端子の電圧レベルを比較するクロスポイント観測用差動コンパレータと、
    前記第１端子の電圧を所定の第１しきい値電圧と比較し、前記第１端子の電圧を所定の第２しきい値電圧と比較するポジ側シングルエンドコンパレータと、
    前記第２端子の電圧を所定の第３しきい値電圧と比較し、前記第２端子の電圧を所定の第４しきい値電圧と比較するネガ側シングルエンドコンパレータと、
    をさらに備えることを特徴とする請求項１から８のいずれかに記載の試験装置。

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