JP2021175116A - 半導体装置 - Google Patents

Abstract

【課題】低い電源電圧で動作可能な半導体装置を得る。【解決手段】本開示の半導体装置は、第１の出力端子および第２の出力端子と、第１の出力端子に接続された第１の正端子と、第２の出力端子に接続された第１の負端子とを有し、第１の信号に応じた差動信号を第１の正端子および第１の負端子から出力する第１のドライバと、第２の出力端子に接続された第２の正端子と、第１の出力端子に接続された第２の負端子とを有し、第１の信号に応じた差動信号を第２の正端子および第２の負端子から出力する第２のドライバとを備える。【選択図】図２

Description

本開示は、差動信号を出力する半導体装置に関する。

しばしば、複数の半導体装置の間で信号伝送が行われる。例えば、特許文献１には、電圧レギュレータを用いて、伝送する信号の電圧振幅を調節する技術が開示されている。

特表２０１６−５２５３０２号公報

ところで、半導体装置では、製造プロセスにおける微細化が進むにつれ、電源電圧が低くなってきている。よって、半導体装置では、低い電源電圧で動作することができることが望まれている。

低い電源電圧で動作可能な半導体装置を提供することが望ましい。

本開示の一実施の形態における半導体装置は、第１の出力端子および第２の出力端子と、第１のドライバと、第２のドライバとを備えている。第１のドライバは、第１の出力端子に接続された第１の正端子と、第２の出力端子に接続された第１の負端子とを有し、第１の信号に応じた差動信号を第１の正端子および第１の負端子から出力するように構成される。第２のドライバは、第２の出力端子に接続された第２の正端子と、第１の出力端子に接続された第２の負端子とを有し、第１の信号に応じた差動信号を第２の正端子および第２の負端子から出力するように構成される。

本開示の一実施の形態における半導体装置では、第１のドライバの第１の正端子は第１の出力端子に接続され、第１のドライバの第１の負端子は第２の出力端子に接続される。第２のドライバの第２の正端子は第２の出力端子に接続され、第２のドライバの第２の負端子は第１の出力端子に接続される。そして、第１のドライバでは、第１の信号に応じた差動信号が第１の正端子および第１の負端子から出力され、第２のドライバでは、この第１の信号に応じた差動信号が第２の正端子および第２の負端子から出力される。

本開示の一実施の形態に係る半導体装置の一構成例を表すブロック図である。 図１に示した送信部の一構成例を表す回路図である。 図２に示したドライバの一動作例を表す説明図である。 図２に示したドライバの他の動作例を表す説明図である。 図１に示した半導体装置の一動作例を表す説明図である。 図１に示した半導体装置の他の動作例を表す説明図である。 比較例に係る送信部の一構成例を表す回路図である。 変形例に係る送信部の一構成例を表す回路図である。 他の変形例に係る送信部の一構成例を表す回路図である。 他の変形例に係る送信部の一構成例を表す回路図である。 他の変形例に係る送信部の一構成例を表す回路図である。 他の変形例に係るドライバの一構成例を表す回路図である。 他の変形例に係るドライバの一構成例を表す回路図である。 他の変形例に係るドライバの一構成例を表す回路図である。 他の変形例に係るドライバの一構成例を表す回路図である。 他の変形例に係るドライバの一構成例を表す回路図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 他の変形例に係る送信部の一構成例を表すブロック図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。

＜実施の形態＞
［構成例］
図１は、一実施の形態に係る半導体装置（半導体装置１）を備えたシステムの一構成例を表すものである。このシステムは、半導体装置１と、伝送路ＬＰ，ＬＮと、半導体装置９０とを備えている。半導体装置１は出力端子ＯＵＴＰ，ＯＵＴＮを有し、半導体装置９０は入力端子ＩＮＰ，ＩＮＮを有する。伝送路ＬＰ，ＬＮの特性インピーダンスは、この例では５０Ωである。伝送路ＬＰの一端は半導体装置１の出力端子ＯＵＴＰに接続され、他端は半導体装置９０の入力端子ＩＮＰに接続される。伝送路ＬＮの一端は半導体装置１の出力端子ＯＵＴＮに接続され、他端は半導体装置９０の入力端子ＩＮＮに接続される。半導体装置１は、伝送路ＬＰ，ＬＮを介して信号ＳＰ，ＳＮを半導体装置９０に送信するように構成される。信号ＳＰ，ＳＮは差動信号を構成する。

なお、この例では、いわゆるＤＣ結合により信号伝送を行うようにしたが、これに限定されるものではなく、これに代えて、例えば、いわゆるＡＣ結合により信号伝送を行うようにしてもよい。この場合には、例えば、半導体装置１の出力端子ＯＵＴＰと半導体装置９０の入力端子ＩＮＰとを伝送路ＬＰおよびキャパシタを介して接続するとともに、半導体装置１の出力端子ＯＵＴＮと半導体装置９０の入力端子ＩＮＮとを伝送路ＬＮおよびキャパシタを介して接続する。

半導体装置１は、処理部１１と、送信部２０とを有している。

処理部１１は、所定の処理を行うことにより、半導体装置９０に送信すべきデータを含む信号Ｓ１１を生成するように構成される。信号Ｓ１１は差動信号である。

送信部２０は、信号Ｓ１１に基づいて信号ＳＰ，ＳＮを生成し、この信号ＳＰ，ＳＮを半導体装置９０に対して送信するように構成される。送信部２０は、バッファ回路２１と、ドライバＤＲＶＡ，ＤＲＶＢと、出力制御部２４とを有している。

バッファ回路２１は、信号Ｓ１１に基づいて信号Ｓ２１を生成するように構成される。信号Ｓ２１は差動信号である。バッファ回路２１は、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作する。例えば、電源ノードＮＶＤＤには、半導体装置１の外部から電源電圧ＶＤＤが供給され、接地ノードＮＶＳＳには、半導体装置１の外部から接地電圧ＶＳＳが供給されるようになっている。

ドライバＤＲＶＡ，ＤＲＶＢは、信号Ｓ２１に基づいて信号ＳＰ，ＳＮを生成するように構成される。ドライバＤＲＶＡ，ＤＲＶＢのそれぞれは、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作するようになっている。ドライバＤＲＶＡの正出力端子は半導体装置１の出力端子ＯＵＴＰに接続され、負出力端子は半導体装置１の出力端子ＯＵＴＮに接続される。また、ドライバＤＲＶＢの正出力端子は半導体装置１の出力端子ＯＵＴＮに接続され、負出力端子は半導体装置１の出力端子ＯＵＴＰに接続される。

出力制御部２４は、送信部２０の出力インピーダンスを調節し、信号ＳＰ，ＳＮの振幅を調整するように構成される。

図２は、送信部２０の一構成例をより具体的に表すものである。

バッファ回路２１は、トランジスタＭＰ０１，ＭＮ０１，ＭＰ０２，ＭＮ０２を有している。トランジスタＭＰ０１，ＭＰ０２はＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、トランジスタＭＮ０１，ＭＮ０２はＮ型のＭＯＳトランジスタである。

トランジスタＭＰ０１のゲートはトランジスタＭＮ０１のゲートに接続されるとともに処理部１１に接続され、ソースは電源ノードＮＶＤＤに接続され、ドレインはトランジスタＭＮ０１のドレインに接続されるとともにドライバＤＲＶＡ，ＤＲＶＢに接続される。トランジスタＭＮ０１のゲートはトランジスタＭＰ０１のゲートに接続されるとともに処理部１１に接続され、ドレインはトランジスタＭＰ０１のドレインに接続されるとともにドライバＤＲＶＡ，ＤＲＶＢに接続され、ソースは接地ノードＮＶＳＳに接続される。トランジスタＭＰ０２のゲートはトランジスタＭＮ０２のゲートに接続されるとともに処理部１１に接続され、ソースは電源ノードＮＶＤＤに接続され、ドレインはトランジスタＭＮ０２のドレインに接続されるとともにドライバＤＲＶＡ，ＤＲＶＢに接続される。トランジスタＭＮ０２のゲートはトランジスタＭＰ０２のゲートに接続されるとともに処理部１１に接続され、ドレインはトランジスタＭＰ０２のドレインに接続されるとともにドライバＤＲＶＡ，ＤＲＶＢに接続され、ソースは接地ノードＮＶＳＳに接続される。

ドライバＤＲＶＡは、ドライバＤＲＶＡ１〜ＤＲＶＡ４０を有している。ドライバＤＲＶＡ１〜ＤＲＶＡ４０は、互いに同じ回路構成を有している。半導体装置１では、例えば、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のレイアウトパターンを互いに同じにすることができる。以下、ドライバＤＲＶＡ１を例に挙げて説明する。ドライバＤＲＶＡ１は、トランジスタＭＰ１１〜ＭＰ１４と、トランジスタＭＮ１１〜ＭＮ１８と、抵抗素子ＲＰＡ，ＲＮＡと、出力端子ＯＰＡ，ＯＮＡとを有している。トランジスタＭＰ１１〜ＭＰ１４はＰ型のＭＯＳトランジスタであり、トランジスタＭＮ１１〜ＭＮ１８はＮ型のＭＯＳトランジスタである。

トランジスタＭＮ１１のゲートには出力制御部２４から制御信号が供給され、ソースはトランジスタＭＮ１２のソースに接続されるとともにバッファ回路２１のトランジスタＭＰ０１，ＭＮ０１のドレインに接続され、ドレインはトランジスタＭＰ１１のドレインおよびトランジスタＭＰ１２のゲートに接続される。トランジスタＭＰ１１のゲートには出力制御部２４から制御信号が供給され、ソースは電源ノードＮＶＤＤに接続され、ドレインはトランジスタＭＮ１１のドレインおよびトランジスタＭＰ１２のゲートに接続される。トランジスタＭＰ１２のゲートはトランジスタＭＮ１１，ＭＰ１１のドレインに接続され、ソースは電源ノードＮＶＤＤに接続され、ドレインはトランジスタＭＮ１４のドレインおよび抵抗素子ＲＰＡの一端に接続される。

トランジスタＭＮ１２のゲートには出力制御部２４から制御信号が供給され、ソースはトランジスタＭＮ１１のソースに接続されるとともにバッファ回路２１のトランジスタＭＰ０１，ＭＮ０１のドレインに接続され、ドレインはトランジスタＭＮ１３のドレインおよびトランジスタＭＮ１４のゲートに接続される。トランジスタＭＮ１３のゲートには出力制御部２４から制御信号が供給され、ドレインはトランジスタＭＮ１２にドレインおよびトランジスタＭＮ１４のゲートに接続され、ソースは接地ノードＮＶＳＳに接続される。トランジスタＭＮ１４のゲートはトランジスタＭＮ１２，ＭＮ１３のドレインに接続され、ドレインはトランジスタＭＰ１２のドレインおよび抵抗素子ＲＰＡの一端に接続され、ソースは接地ノードＮＶＳＳに接続される。

トランジスタＭＮ１５のゲートには出力制御部２４から制御信号が供給され、ソースはトランジスタＭＮ１６のソースに接続されるとともにバッファ回路２１のトランジスタＭＰ０２，ＭＮ０２のドレインに接続され、ドレインはトランジスタＭＰ１３のドレインおよびトランジスタＭＰ１４のゲートに接続される。トランジスタＭＰ１３のゲートには出力制御部２４から制御信号が供給され、ソースは電源ノードＮＶＤＤに接続され、ドレインはトランジスタＭＮ１５のドレインおよびトランジスタＭＰ１４のゲートに接続される。トランジスタＭＰ１４のゲートはトランジスタＭＮ１５，ＭＰ１３のドレインに接続され、ソースは電源ノードＮＶＤＤに接続され、ドレインはトランジスタＭＮ１８のドレインおよび抵抗素子ＲＮＡの一端に接続される。

トランジスタＭＮ１６のゲートには出力制御部２４から制御信号が供給され、ソースはトランジスタＭＮ１５のソースに接続されるとともにバッファ回路２１のトランジスタＭＰ０２，ＭＮ０２のドレインに接続され、ドレインはトランジスタＭＮ１７のドレインおよびトランジスタＭＮ１８のゲートに接続される。トランジスタＭＮ１７のゲートには出力制御部２４から制御信号が供給され、ドレインはトランジスタＭＮ１６にドレインおよびトランジスタＭＮ１８のゲートに接続され、ソースは接地ノードＮＶＳＳに接続される。トランジスタＭＮ１８のゲートはトランジスタＭＮ１６，ＭＮ１７のドレインに接続され、ドレインはトランジスタＭＰ１４のドレインおよび抵抗素子ＲＮＡの一端に接続され、ソースは接地ノードＮＶＳＳに接続される。

抵抗素子ＲＰＡは、半導体装置１の出力端子ＯＵＴＰに係る出力終端抵抗に対応し、一端はトランジスタＭＰ１２，ＭＮ１４のドレインに接続され、他端はドライバＤＲＶＡ１の出力端子ＯＰＡに接続される。抵抗素子ＲＰＡの抵抗値は、この例では、トランジスタＭＰ１２がオン状態である場合に、トランジスタＭＰ１２のオン抵抗値と抵抗素子ＲＰＡの抵抗値の和が１５００Ωになり、トランジスタＭＮ１４がオン状態である場合に、トランジスタＭＮ１４のオン抵抗値と抵抗素子ＲＰＡの抵抗値の和が１５００Ωになるように設定される。

抵抗素子ＲＮＡは、送信部２０の出力端子ＯＵＴＮに係る出力終端抵抗に対応し、一端はトランジスタＭＰ１４，ＭＮ１８のドレインに接続され、他端はドライバＤＲＶＡ１の出力端子ＯＮＡに接続される。抵抗素子ＲＮＡの抵抗値は、この例では、トランジスタＭＰ１４がオン状態である場合に、トランジスタＭＰ１４のオン抵抗値と抵抗素子ＲＮＡの抵抗値の和が１５００Ωになり、トランジスタＭＮ１８がオン状態である場合に、トランジスタＭＮ１８のオン抵抗値と抵抗素子ＲＮＡの抵抗値の和が１５００Ωになるように設定される。

出力端子ＯＰＡは、ドライバＤＲＶＡ１の正出力端子であり、ドライバＤＲＶＡの正出力端子に対応する。ドライバＤＲＶＡ１〜ＤＲＶＡ４０のそれぞれの出力端子ＯＰＡは、半導体装置１の出力端子ＯＵＴＰに接続される。出力端子ＯＮＡは、ドライバＤＲＶＡ１の負出力端子であり、ドライバＤＲＶＡの負出力端子に対応する。ドライバＤＲＶＡ１〜ＤＲＶＡ４０のそれぞれの出力端子ＯＮＡは、半導体装置１の出力端子ＯＵＴＮに接続される。

ドライバＤＲＶＡでは、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの、動作する１または複数のドライバが設定される。これにより、送信部２０では、出力インピーダンスを調節し、信号ＳＰ，ＳＮの振幅を調整することができるようになっている。

ドライバＤＲＶＢは、ＤＲＶＢ１〜ＤＲＶＢ２０を有している。ドライバＤＲＶＢ１〜ＤＲＶＢ２０は、互いに同じ回路構成を有している。半導体装置１では、例えば、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のレイアウトパターンを互いに同じにすることができる。以下、ドライバＤＲＶＢ１を例に挙げて説明する。ドライバＤＲＶＢ１は、トランジスタＭＰ２１〜ＭＰ２４と、トランジスタＭＮ２１〜ＭＮ２８と、抵抗素子ＲＰＢ，ＲＮＢと、出力端子ＯＰＢ，ＯＮＢとを有している。

トランジスタＭＰ２１〜ＭＰ２４はＰ型のＭＯＳトランジスタであり、トランジスタＭＮ２１〜ＭＮ２８はＮ型のＭＯＳトランジスタである。この例では、ドライバＤＲＶＢ１の回路構成は、ドライバＤＲＶＡ１の回路構成と同じである。トランジスタＭＰ２１〜ＭＰ２４は、ドライバＤＲＶＡ１におけるトランジスタＭＰ１１〜ＭＰ１４にそれぞれ対応し、トランジスタＭＮ２１〜ＭＮ２８は、ドライバＤＲＶＡ１におけるトランジスタＭＮ１１〜ＭＮ１８にそれぞれ対応し、抵抗素子ＲＰＢ，ＲＮＢは、ドライバＤＲＶＡ１における抵抗素子ＲＰＡ，ＲＮＡにそれぞれ対応する。半導体装置１では、例えば、ドライバＤＲＶＢ１のレイアウトパターンを、ドライバＤＲＶＡ１のレイアウトパターンと同じにすることができる。

出力端子ＯＰＢは、ドライバＤＲＶＢ１の正出力端子であり、ドライバＤＲＶＢの正出力端子に対応する。ドライバＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれの出力端子ＯＰＢは、半導体装置１の出力端子ＯＵＴＮに接続される。出力端子ＯＮＢは、ドライバＤＲＶＢ１の負出力端子であり、ドライバＤＲＶＢの負出力端子に対応する。ドライバＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれの出力端子ＯＮＢは、半導体装置１の出力端子ＯＵＴＰに接続される。

ドライバＤＲＶＢでは、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のうちの、動作する１または複数のドライバが設定される。これにより、送信部２０では、出力インピーダンスを調節し、信号ＳＰ，ＳＮの振幅を調整することができるようになっている。

出力制御部２４は、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させる１または複数のドライバを設定するとともに、ドライバＤＲＶＢ１〜ドライバＤＲＶＢ２０のうちの動作させる１または複数のドライバを設定する。具体的には、出力制御部２４は、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のそれぞれにおけるトランジスタＭＰ１１，ＭＮ１１〜ＭＮ１３，ＭＰ１３，ＭＮ１５〜ＭＮ１７の動作を制御することにより、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させる１または複数のドライバを設定する。また、出力制御部２４は、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれにおけるトランジスタＭＰ２１，ＭＮ２１〜ＭＮ２３，ＭＰ２３，ＭＮ２５〜ＭＮ２７の動作を制御することにより、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のうちの動作させる１または複数のドライバを設定する。

図３Ａ，３Ｂは、出力制御部２４の一動作例を表すものであり、図３ＡはドライバＤＲＶＡ１を動作させる場合を示し、図３ＢはドライバＤＲＶＡ１を動作させない場合を示す。なお、ドライバＤＲＶＡ２〜ＤＲＶＡ４０，ＤＲＶＢ１〜ＤＲＶＢ２０についても同様である。図３Ａ，３Ｂでは、ＭＰ１１，ＭＮ１１〜ＭＮ１３，ＭＰ１３，ＭＮ１５〜ＭＮ１７を、トランジスタの動作状態を示すスイッチで示している

ドライバＤＲＶＡ１を動作させる場合には、図３Ａに示したように、出力制御部２４は、ドライバＤＲＶＡ１のトランジスタＭＮ１１，ＭＮ１２，ＭＮ１５，ＭＮ１６をオン状態にするとともに、トランジスタＭＰ１１，ＭＮ１３，ＭＰ１３，ＭＮ１７をオフ状態にする。これにより、ドライバＤＲＶＡ１は、信号Ｓ２１に基づいて動作する。このようにして、出力制御部２４は、ドライバＤＲＶＡ１を動作させることができる。

ドライバＤＲＶＡ１を動作させない場合には、図３Ｂに示したように、出力制御部２４は、ドライバＤＲＶＡ１のトランジスタＭＮ１１，ＭＮ１２，ＭＮ１５，ＭＮ１６をオフ状態にするとともに、トランジスタＭＰ１１，ＭＮ１３，ＭＰ１３，ＭＮ１７をオン状態にする。これにより、トランジスタＭＰ１２，ＭＰ１４のゲートは電源ノードＮＶＤＤに接続されるので、トランジスタＭＰ１２，ＭＰ１４はオフ状態になり、トランジスタＭＮ１４，ＭＮ１８のゲートは接地ノードＮＶＳＳに接続されるので、トランジスタＭＮ１４，ＭＮ１８はオフ状態になる。これによりドライバＤＲＶＡ１は、信号Ｓ２１に基づいて動作せず、ドライバＤＲＶＡ１の出力インピーダンスは信号Ｓ２１に依らずハイインピーダンスになる。このようにして、出力制御部２４は、ドライバＤＲＶＡ１を動作させないようにすることができる。

出力制御部２４は、ドライバＤＲＶＡ１〜ＤＲＶＡ４０，ＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれを、個別に、動作させあるいは動作させないようにすることができる。このようにして、出力制御部２４は、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させる１または複数のドライバを設定するとともに、ドライバＤＲＶＢ１〜ドライバＤＲＶＢ２０のうちの動作させる１または複数のドライバを設定する。これにより、出力制御部２４は、後述するように、送信部２０の出力インピーダンスを調節することができ、信号ＳＰ，ＳＮの振幅を調整することができるようになっている。

半導体装置９０は、図１に示したように、受信部９１を有している。受信部９１は、半導体装置１から送信された信号ＳＰ，ＳＮを受信するように構成される。受信部９１は、抵抗素子９２と、レシーバ９３とを有している。

抵抗素子９２は、受信部９１の入力終端抵抗であり、一端は半導体装置９０の入力端子ＩＮＰに接続され、他端は半導体装置９０の入力端子ＩＮＮに接続される。抵抗素子９２の抵抗値は、この例では約１００Ωである。

レシーバ９３は、信号ＳＰ，ＳＮを受信するように構成される。レシーバ９３の正入力端子は半導体装置９０の入力端子ＩＮＰに接続され、負入力端子は半導体装置９０の入力端子ＩＮＮに接続される。

半導体装置９０は、受信部９１が受信した信号ＳＰ，ＳＮに含まれるデータに基づいて、所定の処理を行うようになっている。

ここで、出力端子ＯＵＴＰは、本開示における「第１の出力端子」の一具体例に対応する。出力端子ＯＵＴＮは、本開示における「第２の出力端子」の一具体例に対応する。例えばドライバＤＲＶＡ１は、本開示における「第１のドライバ」の一具体例に対応する。出力端子ＯＰＡは、本開示における「第１の正端子」の一具体例に対応する。出力端子ＯＮＡは、本開示における「第１の負端子」の一具体例に対応する。例えばドライバＤＲＶＢ１は、本開示における「第２のドライバ」の一具体例に対応する。出力端子ＯＰＢは、本開示における「第２の正端子」の一具体例に対応する。出力端子ＯＮＢは、本開示における「第２の負端子」の一具体例に対応する。信号Ｓ２１は、本開示における「第１の信号」の一具体例に対応する。出力制御部２４は、本開示における「制御部」の一具体例に対応する。バッファ回路２１は、本開示における「バッファ回路」の一具体例に対応する。

電源ノードＮＶＤＤは、本開示における「第１の電源ノード」の一具体例に対応する。接地ノードＮＶＳＳは、本開示における「第２の電源ノード」の一具体例に対応する。トランジスタＭＰ１２は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタＭＮ１４は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタＭＰ１４は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタＭＮ１８は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタＭＰ２２は、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタＭＮ２４は、本開示における「第６のトランジスタ」の一具体例に対応する。トランジスタＭＰ２４は、本開示における「第７のトランジスタ」の一具体例に対応する。トランジスタＭＮ２８は、本開示における「第８のトランジスタ」の一具体例に対応する。抵抗素子ＲＰＡは、本開示における「第１の抵抗素子」の一具体例に対応する。抵抗素子ＲＮＡは、本開示における「第２の抵抗素子」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の半導体装置１の動作および作用について説明する。

（全体動作概要）
まず、図１を参照して、半導体装置１の全体動作概要を説明する。処理部１１は、所定の処理を行うことにより、半導体装置９０に送信すべきデータを含む信号Ｓ１１を生成する。送信部２０は、信号Ｓ１１に基づいて信号ＳＰ，ＳＮを生成し、この信号ＳＰ，ＳＮを半導体装置９０に対して送信する。具体的には、バッファ回路２１は、信号Ｓ１１に基づいて信号Ｓ２１を生成する。ドライバＤＲＶＡ，ＤＲＶＢは、信号Ｓ２１に基づいて信号ＳＰ，ＳＮを生成する。出力制御部２４は、送信部２０の出力インピーダンスを調節し、信号ＳＰ，ＳＮの振幅を調整する。

（出力制御部２４の動作について）
出力制御部２４は、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させる１または複数のドライバを設定するとともに、ドライバＤＲＶＢ１〜ドライバＤＲＶＢ２０のうちの動作させる１または複数のドライバを設定する。これにより、出力制御部２４は、送信部２０の出力インピーダンスを調節し、信号ＳＰ，ＳＮの振幅を調整することができる。

例えば、送信部２０では、例えば、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させるドライバの数と、ドライバＤＲＶＢ１〜ドライバＤＲＶＢ２０のうちの動作させるドライバの数の合計数を変更することにより、送信部２０の出力インピーダンスを調節することができる。

具体的には、送信部２０では、例えば、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させるドライバの数と、ドライバＤＲＶＢ１〜ドライバＤＲＶＢ２０のうちの動作させるドライバの数の合計数が３０である場合には、送信部２０の出力インピーダンスを約５０Ω（＝１５００／３０）にすることができる。そして、この合計数を多くすることにより、送信部２０の出力インピーダンスを低くすることができ、この合計数を少なくすることにより、送信部２０の出力インピーダンスを高くすることができる。これにより、半導体装置１では、半導体装置１の製造工程におけるいわゆるプロセスばらつきにより、送信部２０の出力インピーダンスが所望の値（この例では５０Ω）からずれた場合でも、出力インピーダンスを調節することができる。

また、送信部２０では、例えば、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させるドライバの数と、ドライバＤＲＶＢ１〜ドライバＤＲＶＢ２０のうちの動作させるドライバの数の合計数を維持したまま、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させるドライバの数と、ドライバＤＲＶＢ１〜ドライバＤＲＶＢ２０のうちの動作させるドライバの数とのバランスを変更することにより、送信部２０の出力インピーダンスを維持しつつ、信号ＳＰ，ＳＮの振幅を調節することができる。

具体的には、例えば、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの３０個のドライバを動作させ、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のうちの全てを動作させない場合には、ドライバＤＲＶＡ，ＤＲＶＢのうちのドライバＤＲＶＡが、信号ＳＰ，ＳＮを生成する。

図４は、半導体装置１の一動作例を表すものである。この例では、送信部２０は、信号ＳＰを高レベルにし、信号ＳＮを低レベルにしている。この例では、ドライバＤＲＶＡ，ＤＲＶＢのうちのドライバＤＲＶＡが動作しているので、ドライバＤＲＶＡの正出力端子から流れ出た電流ＩＰＡは、伝送路ＬＰを介して半導体装置９０の入力端子ＩＮＰに流れ込む。この電流は、受信部９１の抵抗素子９２に流れ、半導体装置９０の入力端子ＩＮＮから流れ出て、伝送路ＬＮを介してドライバＤＲＶＡの負出力端子に、電流ＩＮＡとして流れ込む。一方、信号ＳＮが高レベルであり、信号ＳＰが低レベルである場合には、図４に示した電流の向きと反対の向きに電流が流れる。信号ＳＰ，ＳＮの振幅は、抵抗素子９２に流れる電流と、抵抗素子９２の抵抗値との積により定まる。

そして、例えば、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させるドライバの数と、ドライバＤＲＶＢ１〜ドライバＤＲＶＢ２０のうちの動作させるドライバの数の合計数を維持しつつ、ドライバＤＲＶＢ１〜ドライバＤＲＶＢ２０のうちの動作させるドライバの数を増やす。その際、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させるドライバの数を、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のうちの動作させるドライバの数よりも多くする。これにより、半導体装置１では、送信部２０の出力インピーダンスを維持したまま、信号ＳＰ，ＳＮの振幅を調節することができる。

図５は、半導体装置１の他の動作例を表すものである。図５において、電流を示す矢印を、電流値が大きいほど大きく描いている。ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させるドライバの数は、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のうちの動作させるドライバの数よりも多いので、ドライバＤＲＶＡの正出力端子に流れる電流ＩＰＡや負出力端子に流れる電流ＩＮＡは、ドライバＤＲＶＢの正出力端子に流れる電流ＩＰＢや負出力端子に流れる電流ＩＮＢよりも大きい。

半導体装置１の出力端子ＯＵＴＰは、ドライバＤＲＶＡの正出力端子およびドライバＤＲＶＢの負出力端子に接続されているので、ドライバＤＲＶＡの正出力端子から流れ出た電流ＩＰＡの一部が、電流ＩＮＢとしてドライバＤＲＶＢの負出力端子に流れ込む。そして、残りの電流（電流ＩＰＡ−電流ＩＮＢ）が電流ＩＰとして半導体装置９０の入力端子ＩＮＰに流れ込む。この電流は、受信部９１の抵抗素子９２に流れ、半導体装置９０の入力端子ＩＮＮから電流ＩＮとして流れ出る。

半導体装置１の出力端子ＯＵＴＮは、ドライバＤＲＶＡの負出力端子およびドライバＤＲＶＢの正出力端子に接続されているので、半導体装置９０の入力端子ＩＮＮから流れ出た電流ＩＮと、ドライバＤＲＶＢの正出力端子から流れ出た電流ＩＰＢとの合計電流が、電流ＩＮＡとしてドライバＤＲＶＡの負出力端子に流れ込む。

このように、半導体装置１の出力端子ＯＵＴＰは、ドライバＤＲＶＡの正出力端子およびドライバＤＲＶＢの負出力端子に接続され、半導体装置１の出力端子ＯＵＴＮは、ドライバＤＲＶＡの負出力端子およびドライバＤＲＶＢの正出力端子に接続されるので、ドライバＤＲＶＡの出力電流は、ドライバＤＲＶＢにより逆相でバイパスされる。このようにして、半導体装置１では、受信部９１の抵抗素子９２に流れる電流を調節することができる。上述したように、信号ＳＰ，ＳＮの振幅は、抵抗素子９２に流れる電流と、抵抗素子９２の抵抗値との積により定まるので、半導体装置１では、このように受信部９１の抵抗素子９２に流れる電流を調節することにより、信号ＳＰ，ＳＮの振幅を調節することができる。

このように、半導体装置１では、信号ＳＰ，ＳＮの振幅を調節することができる。これにより、半導体装置１では、半導体装置１の製造工程におけるいわゆるプロセスばらつきにより、信号ＳＰ，ＳＮの振幅が所望の振幅からずれた場合でも、信号ＳＰ，ＳＮの振幅を調節することができる。

（比較例）
次に、比較例に係る半導体装置１Ｒと対比して、実施の形態に係る半導体装置１の作用を説明する。本比較例は、信号ＳＰ，ＳＮの振幅の変更方法が、本実施の形態とは異なるものである。

図６は、半導体装置１Ｒにおける送信部２０Ｒの一構成例を表すものである。送信部２０Ｒは、ドライバＤＲＶＲと、レギュレータＲＥＧＨ，ＲＥＧＬと、出力制御部２４Ｒとを有している。

ドライバＤＲＶＲは、信号Ｓ２１に基づいて信号ＳＰ，ＳＮを生成するように構成される。ドライバＤＲＶＲは、電源ノードＮＶＤＤ２における電源電圧ＶＤＤ２および電源ノードＮＶＳＳ２における電源電圧ＶＳＳ２に基づいて動作するようになっている。ドライバＤＲＶＲは、トランジスタＭＰ３１，ＭＮ３１，ＭＰ３２，ＭＮ３２と、抵抗素子ＲＰ，ＲＮとを有している。トランジスタＭＰ３１，ＭＰ３２はＰ型のＭＯＳトランジスタであり、トランジスタＭＮ３１，ＭＮ３２はＮ型のＭＯＳトランジスタである。

トランジスタＭＰ３１のゲートはトランジスタＭＮ３１のゲートに接続されるとともにバッファ回路２１のトランジスタＭＰ０１，ＭＮ０１のドレインに接続され、ソースは電源ノードＮＶＤＤ２に接続され、ドレインはトランジスタＭＮ３１のドレインおよび抵抗素子ＲＰの一端に接続される。トランジスタＭＮ３１のゲートはトランジスタＭＰ３１のゲートに接続されるとともにバッファ回路２１のトランジスタＭＰ０１，ＭＮ０１のドレインに接続され、ドレインはトランジスタＭＰ３１のドレインおよび抵抗素子ＲＰの一端に接続され、ソースは電源ノードＮＶＳＳ２に接続される。トランジスタＭＰ３２のゲートはトランジスタＭＮ３２のゲートに接続されるとともにバッファ回路２１のトランジスタＭＰ０２，ＭＮ０２のドレインに接続され、ソースは電源ノードＮＶＤＤ２に接続され、ドレインはトランジスタＭＮ３２のドレインおよび抵抗素子ＲＮの一端に接続される。トランジスタＭＮ３２のゲートはトランジスタＭＰ３２のゲートに接続されるとともにバッファ回路２１のトランジスタＭＰ０２，ＭＮ０２のドレインに接続され、ドレインはトランジスタＭＰ３２のドレインおよび抵抗素子ＲＮの一端に接続され、ソースは電源ノードＮＶＳＳ２に接続される。

抵抗素子ＲＰの一端はトランジスタＭＰ３１，ＭＮ３１のドレインに接続され、他端は半導体装置１Ｒの出力端子ＯＵＴＰに接続される。抵抗素子ＲＰの抵抗値は、この例では、トランジスタＭＰ３１がオン状態である場合に、トランジスタＭＰ３１のオン抵抗値と抵抗素子ＲＰの抵抗値の和が５０Ωになり、トランジスタＭＮ３１がオン状態である場合に、トランジスタＭＮ３１のオン抵抗値と抵抗素子ＲＰの抵抗値の和が５０Ωになるように設定される。

抵抗素子ＲＮの一端はトランジスタＭＰ３２，ＭＮ３２のドレインに接続され、他端は半導体装置１Ｒの出力端子ＯＵＴＮに接続される。抵抗素子ＲＮの抵抗値は、この例では、トランジスタＭＰ３２がオン状態である場合に、トランジスタＭＰ３２のオン抵抗値と抵抗素子ＲＮの抵抗値の和が５０Ωになり、トランジスタＭＮ３２がオン状態である場合に、トランジスタＭＮ３２のオン抵抗値と抵抗素子ＲＮの抵抗値の和が５０Ωになるように設定される。

レギュレータＲＥＧＨは、電圧ＶＨに基づいて、電源ノードＮＶＤＤ２における電源電圧ＶＤＤ２を生成するように構成される。レギュレータＲＥＧＨを構成するアンプの正入力端子には、出力制御部２４Ｒにより電圧ＶＨが供給され、アンプの負入力端子および出力端子は電源ノードＮＶＤＤ２に接続される。レギュレータＲＥＧＨは、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作するようになっている。

レギュレータＲＥＧＬは、電圧ＶＬに基づいて、電源ノードＮＶＳＳ２における電源電圧ＶＳＳ２を生成するように構成される。レギュレータＲＥＧを構成するアンプの正入力端子には、出力制御部２４Ｒにより電圧ＶＬが供給され、アンプの負入力端子および出力端子は電源ノードＮＶＳＳ２に接続される。レギュレータＲＥＧＬは、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作するようになっている。

出力制御部２４Ｒは、電圧ＶＨ，ＶＬを設定することにより、信号ＳＰ，ＳＮの振幅を調整するように構成される。具体的には、出力制御部２４Ｒは、電圧ＶＨと電圧ＶＬとの差を大きくすることにより、信号ＳＰ，ＳＮの振幅を大きくし、電圧ＶＨと電圧ＶＬとの差を小さくすることにより、信号ＳＰ，ＳＮの振幅を小さくすることができるようになっている。

近年、製造プロセスにおける微細化が進むにつれ、電源電圧が低くなってきている。比較例に係る半導体装置１Ｒでは、電源電圧ＶＤＤが低くなるほど、例えばドライバＤＲＶＲにおけるトランジスタＭＮ３１，ＭＮ３２のゲート・ソース電圧Ｖｇｓが小さくなる。すなわち、半導体装置１Ｒでは、トランジスタＭＮ３１，ＭＮ３２のソースの電源電圧ＶＳＳ２は、接地電圧ＶＳＳよりも高いので、トランジスタＭＮ３１，ＭＮ３２のゲート・ソース電圧Ｖｇｓを十分に確保しにくい。これにより、トランジスタＭＮ３１，ＭＮ３２をオン状態にしたときのオン抵抗が大きくなってしまう。オン抵抗を小さくするためには、例えばトランジスタＭＮ３１，ＭＮ３２のゲート幅Ｗを大きくする必要がある。トランジスタＭＰ３１，ＭＰ３２についても同様である。しかしながら、この場合には、トランジスタＭＮ３１，ＭＮ３２，ＭＰ３１，ＭＰ３２の寄生容量が増大するので、例えば信号ＳＰ，ＳＮの立ち上がり時間や立ち下がり時間が長くなり、信号ＳＰ，ＳＮのビットレートを高めることが難しい。

また、例えば、信号ＳＰ，ＳＮの振幅が仕様により定められている場合には、電源電圧ＶＤＤが低い場合でも、信号ＳＰ，ＳＮの振幅を維持する必要がある。よって、半導体装置１Ｒでは、例えば、電源電圧ＶＤＤが低い電圧になるほど、電源ノードＮＶＤＤにおける電源電圧ＶＤＤと、電源ノードＮＶＤＤ２における電源電圧ＶＤＤ２の電圧差が小さくなるので、レギュレータＲＥＧＨにおけるアンプを、十分なゲインを確保しつつ安定して動作させることが難しい。

このように、比較例に係る半導体装置１Ｒでは、低い電源電圧ＶＤＤで動作することが難しい。

一方、本実施の形態に係る半導体装置１では、２つのドライバＤＲＶＡ，ＤＲＶＢを設け、半導体装置９０の受信部９１に流れる電流を減らすことにより、信号ＳＰ，ＳＮの振幅を調節する。これにより、半導体装置１では、比較例に係る半導体装置１Ｒにおいて用いられたレギュレータＲＥＧＨ，ＲＥＧＬを省くことができるので、低い電源電圧ＶＤＤで動作することができる。

また、半導体装置１では、比較例に係る半導体装置１Ｒと比べて、例えば、ドライバＤＲＶＡ，ＤＲＶＢにおけるトランジスタＭＮ１４，ＭＮ１８，ＭＮ２４，ＭＮ２８のゲート・ソース電圧Ｖｇｓを大きくすることができる。これにより、例えば、これらのトランジスタＭＮ１４，ＭＮ１８，ＭＮ２４，ＭＮ２８のゲート幅Ｗを小さくすることができ、寄生容量を小さくすることができる。トランジスタＭＰ１２，ＭＰ１４，ＭＰ２２，ＭＰ２４についても同様である。その結果、電源電圧ＶＤＤが低い場合でも、信号ＳＰ，ＳＮのビットレートを高めることができる。

また、このように、ドライバＤＲＶＡ，ＤＲＶＢにおけるトランジスタのゲート幅Ｗを小さくすることができるので、このドライバＤＲＶＡ，ＤＲＶＢを駆動するバッファ回路２１の駆動力を低減することができるので、バッファ回路２１のサイズを小さくすることができる。このように、半導体装置１では、ドライバＤＲＶＡ，ＤＲＶＢのサイズを小さくすることができるとともに、バッファ回路２１のサイズを小さくすることができるので、チップサイズを小さくすることができる。また、半導体装置１では、このように寄生容量を小さくすることができ、駆動力を低減することができるため、消費電力を低減することができ、送信部２０Ｒにより生じる電源ノイズを低減することができる。

このように、半導体装置１では、出力端子ＯＵＴＰに接続された出力端子ＯＰＡと、出力端子ＯＵＴＮに接続された出力端子ＯＮＡとを有し、信号Ｓ２１に応じた差動信号を出力端子ＯＰＡ，ＯＮＡから出力するドライバＤＲＶＡと、出力端子ＯＵＴＮに接続された出力端子ＯＰＢと、出力端子ＯＵＴＰに接続された出力端子ＯＮＢとを有し、信号Ｓ２１に応じた差動信号を出力端子ＯＰＢ，ＯＮＢから出力するドライバＤＲＶＢとを設けるようにした。この構成により、半導体装置１では、上述したように、半導体装置９０の受信部９１に流れる電流を減らすことにより、信号ＳＰ，ＳＮの振幅を調節することができる。これにより、例えば、ドライバＤＲＶＡ，ＤＲＶＢにおけるトランジスタのゲート幅Ｗを小さくすることができ、寄生容量を小さくすることができるので、低い電源電圧ＶＤＤで動作することができる。

［効果］
以上のように本実施の形態では、出力端子ＯＵＴＰに接続された出力端子ＯＰＡと、出力端子ＯＵＴＮに接続された出力端子ＯＮＡとを有し、信号Ｓ２１に応じた差動信号を出力端子ＯＰＡ，ＯＮＡから出力するドライバＤＲＶＡと、出力端子ＯＵＴＮに接続された出力端子ＯＰＢと、出力端子ＯＵＴＰに接続された出力端子ＯＮＢとを有し、信号Ｓ２１に応じた差動信号を出力端子ＯＰＢ，ＯＮＢから出力するドライバＤＲＶＢとを設けるようにしたので、低い電源電圧で動作することができる。

［変形例１］
上記実施の形態では、ドライバＤＲＶＡは複数のドライバ（ドライバＤＲＶＡ１〜ＤＲＶＡ４０）を有し、ドライバＤＲＶＢは複数のドライバ（ドライバＤＲＶＢ１〜ＤＲＶＢ２０）を有するようにしたが、これに限定されるものではない。以下に、いくつか例を挙げて本変形例について詳細に説明する。

図７は、本変形例に係る送信部２０Ａの一構成例を表すものである。この例では、ドライバＤＲＶＢは、１つのドライバを有する。ドライバＤＲＶＢにおける各素子の素子値は、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のそれぞれにおける各素子の素子値と同じであってもよいし、異なっていてもよい。出力制御部２４Ａは、送信部２０Ａの出力インピーダンスを調節することができ、信号ＳＰ，ＳＮの振幅を調整することができる。

図８は、本変形例に係る他の送信部２０Ｂの一構成例を表すものである。この例では、ドライバＤＲＶＡは、１つのドライバを有する。ドライバＤＲＶＡにおける各素子の素子値は、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれにおける各素子の素子値と異なっている。具体的には、例えば、ドライバＤＲＶＡにおけるトランジスタＭＰ１２，ＭＰ１４のゲート幅は、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれにおけるトランジスタＭＰ２２，ＭＰ２４のゲート幅よりも大きいことが望ましく、ドライバＤＲＶＡにおけるトランジスタＭＮ１４，ＭＮ１８のゲート幅は、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれにおけるトランジスタＭＮ２４，ＭＮ２８のゲート幅よりも大きいことが望ましく、ドライバＤＲＶＡにおける抵抗素子ＲＰＡ，ＲＮＡの抵抗値は、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれにおけるＲＰＢ，ＲＮＢの抵抗値よりも小さいことが望ましい。出力制御部２４Ｂは、送信部２０Ｂの出力インピーダンスを調節することができ、信号ＳＰ，ＳＮの振幅を調整することができる。

図９は、本変形例に係る他の送信部２０Ｃの一構成例を表すものである。この例では、ドライバＤＲＶＡは１つのドライバを有し、ドライバＤＲＶＢは１つのドライバを有する。ドライバＤＲＶＡにおける各素子の素子値は、ドライバＤＲＶＢにおける各素子の素子値と異なっている。具体的には、例えば、ドライバＤＲＶＡにおけるトランジスタＭＰ１２，ＭＰ１４のゲート幅は、ドライバＤＲＶＢにおけるトランジスタＭＰ２２，ＭＰ２４のゲート幅よりも大きいことが望ましく、ドライバＤＲＶＡにおけるトランジスタＭＮ１４，ＭＮ１８のゲート幅は、ドライバＤＲＶＢにおけるトランジスタＭＮ２４，ＭＮ２８のゲート幅よりも大きいことが望ましく、ドライバＤＲＶＡにおける抵抗素子ＲＰＡ，ＲＮＡの抵抗値は、ドライバＤＲＶＢにおけるＲＰＢ，ＲＮＢの抵抗値よりも小さいことが望ましい。出力制御部２４Ｃは、送信部２０Ｃの出力インピーダンスを調節することができ、信号ＳＰ，ＳＮの振幅を調整することができる。

［変形例２］
上記実施の形態では、出力制御部２４を設け、半導体装置１の製造後に、送信部２０の出力インピーダンスの調節や信号ＳＰ，ＳＮの振幅の調整を行うことができるようにしたが、これに限定されるものではない。これに代えて、出力制御部２４を設けず、設計時に送信部の出力インピーダンスの調節や信号ＳＰ，ＳＮの振幅の調整を行うようにしてもよい。以下に、本変形例に係る半導体装置１Ｄについて詳細に説明する。

図１０は、半導体装置１Ｄの送信部２０Ｄの一構成例を表すものである。送信部２０Ｄは、バッファ回路２１と、ドライバＤＲＶＡ，ＤＲＶＢとを有している。

ドライバＤＲＶＡは１つのドライバを有する。このドライバＤＲＶＡは、トランジスタＭＰ１２，ＭＮ１４，ＭＰ１４，ＭＮ１８を有している。トランジスタＭＰ１２，ＭＮ１４のゲートは、バッファ回路２１におけるトランジスタＭＰ０１，ＭＮ０１のドレインに接続される。トランジスタＭＰ１４，ＭＮ１８のゲートは、バッファ回路２１におけるトランジスタＭＰ０２，ＭＮ０２のドレインに接続される。すなわち、このドライバＤＲＶＡは、例えば、図９に示したドライバＤＲＶＡから、トランジスタＭＰ１１，ＭＰ１３，ＭＮ１１〜ＭＮ１３，ＭＮ１５〜ＭＮ１７を省いたものである。

ドライバＤＲＶＢは１つのドライバを有する。このドライバＤＲＶＢは、トランジスタＭＰ２２，ＭＮ２４，ＭＰ２４，ＭＮ２８を有している。トランジスタＭＰ２２，ＭＮ２４のゲートは、バッファ回路２１におけるトランジスタＭＰ０１，ＭＮ０１のドレインに接続される。トランジスタＭＰ２４，ＭＮ２８のゲートは、バッファ回路２１におけるトランジスタＭＰ０２，ＭＮ０２のドレインに接続される。すなわち、このドライバＤＲＶＢは、例えば、図９に示したドライバＤＲＶＢから、トランジスタＭＰ２１，ＭＰ２３，ＭＮ２１〜ＭＮ２３，ＭＮ２５〜ＭＮ２７を省いたものである。

ドライバＤＲＶＡにおけるトランジスタＭＰ１２，ＭＰ１４のゲート幅は、ドライバＤＲＶＢにおけるトランジスタＭＰ２２，ＭＰ２４のゲート幅よりも大きいことが望ましく、ドライバＤＲＶＡにおけるトランジスタＭＮ１４，ＭＮ１８のゲート幅は、ドライバＤＲＶＢにおけるトランジスタＭＮ２４，ＭＮ２８のゲート幅よりも大きいことが望ましく、ドライバＤＲＶＡにおける抵抗素子ＲＰＡ，ＲＮＡの抵抗値は、ドライバＤＲＶＢにおけるＲＰＢ，ＲＮＢの抵抗値よりも小さいことが望ましい。この半導体装置１Ｄは、送信部２０Ｄの出力インピーダンスが所望の値（この例では５０Ω）になるように、そして、信号ＳＰ，ＳＮの振幅が所望の振幅になるように設計される。このような半導体装置１Ｄは、例えば、半導体装置１Ｄの製造工程におけるプロセスばらつきにより特性がばらついた場合に、そのばらつきが許容可能なアプリケーションに適用することができる。

［変形例３］
上記実施の形態では、出力制御部２４は、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のそれぞれにおけるトランジスタＭＰ１１，ＭＮ１１〜ＭＮ１３，ＭＰ１３，ＭＮ１５〜ＭＮ１７の動作を制御することにより、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させる１または複数のドライバを設定するようにしたが、これに限定されるものではない。これに代えて、例えば、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のそれぞれに対する電源電圧の供給を制御することにより、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のうちの動作させる１または複数のドライバを設定してもよい。ドライバＤＲＶＢについても同様である。

［変形例４］
上記実施の形態では、ドライバＤＲＶＡ１〜ＤＲＶＡ４０のそれぞれにおいて、抵抗素子ＲＰＡをトランジスタＭＰ１２，ＭＮ１４のドレインと出力端子ＯＰＡとの間に設けるとともに、抵抗素子ＲＮＡをトランジスタＭＰ１４，ＭＮ１８のドレインと出力端子ＯＮＡとの間に設けるようにした。そして、ドライバＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれにおいて、抵抗素子ＲＰＢをトランジスタＭＰ２２，ＭＮ２４のドレインと出力端子ＯＰＢとの間に設けるとともに、抵抗素子ＲＮＢをトランジスタＭＰ２４，ＭＮ２８のドレインと出力端子ＯＮＢとの間に設けるようにした。しかしながら、これに限定されるものではない。以下に、本変形例について、いくつか例を挙げて詳細に説明する。

図１１〜１３は、本変形例に係るドライバＤＲＶＡ１の一例をそれぞれ表すものである。ドライバＤＲＶＡ２〜ＤＲＶＡ４０，ＤＲＶＢ１〜ＤＲＶＢ２０についても同様である。なお、図１１〜１３では、説明の便宜上、トランジスタＭＰ１１，ＭＮ１１〜ＭＮ１３，ＭＰ１３，ＭＮ１５〜ＭＮ１７の図示を省いている。

例えば、図１１に示したドライバＤＲＶＡ１は、４つの抵抗素子ＲＰＡ１，ＲＰＡ２，ＲＮＡ１，ＲＮＡ２を有している。抵抗素子ＲＰＡ１の一端はトランジスタＭＰ１２のドレインに接続され、他端は出力端子ＯＰＡに接続される。抵抗素子ＲＰＡ２の一端は出力端子ＯＰＡに接続され、他端はトランジスタＭＮ１４のドレインに接続される。抵抗素子ＲＮＡ１の一端はトランジスタＭＰ１４のドレインに接続され、他端は出力端子ＯＮＡに接続される。抵抗素子ＲＮＡ２の一端は出力端子ＯＮＡに接続され、他端はトランジスタＭＮ１８のドレインに接続される。ここで、抵抗素子ＲＰＡ１は、本開示における「第３の抵抗素子」の一具体例に対応する。抵抗素子ＲＰＡ２は、本開示における「第４の抵抗素子」の一具体例に対応する。抵抗素子ＲＮＡ１は、本開示における「第５の抵抗素子」の一具体例に対応する。抵抗素子ＲＮＡ２は、本開示における「第６の抵抗素子」の一具体例に対応する。

例えば、図１２に示したドライバＤＲＶＡ１は、４つの抵抗素子ＲＰＡ３，ＲＰＡ４，ＲＮＡ３，ＲＮＡ４を有している。抵抗素子ＲＰＡ３の一端は電源ノードＮＶＤＤに接続され、他端はトランジスタＭＰ１２のソースに接続される。抵抗素子ＲＰＡ４の一端はトランジスタＭＮ１４のソースに接続され、他端は接地ノードＮＶＳＳに接続される。抵抗素子ＲＮＡ３の一端は電源ノードＮＶＤＤに接続され、他端はトランジスタＭＰ１４のソースに接続される。抵抗素子ＲＮＡ４の一端はトランジスタＭＮ１８のソースに接続され、他端は接地ノードＮＶＳＳに接続される。ここで、抵抗素子ＲＰＡ３は、本開示における「第３の抵抗素子」の一具体例に対応する。抵抗素子ＲＰＡ４は、本開示における「第４の抵抗素子」の一具体例に対応する。抵抗素子ＲＮＡ３は、本開示における「第５の抵抗素子」の一具体例に対応する。抵抗素子ＲＮＡ４は、本開示における「第６の抵抗素子」の一具体例に対応する。

例えば、図１３に示したドライバＤＲＶＡ１は、４つの抵抗素子ＲＰＡ５〜ＲＰＡ７，ＲＮＡ５〜ＲＮＡ７を有している。抵抗素子ＲＰＡ５の一端は電源ノードＮＶＤＤに接続され、他端はトランジスタＭＰ１２のソースに接続される。抵抗素子ＲＰＡ６の一端はトランジスタＭＮ１４のソースに接続され、他端は接地ノードＮＶＳＳに接続される。抵抗素子ＲＰＡ７の一端はトランジスタＭＰ１２，ＭＮ１４のドレインに接続され、他端は出力端子ＯＰＡに接続される。抵抗素子ＲＮＡ５の一端は電源ノードＮＶＤＤに接続され、他端はトランジスタＭＰ１４のソースに接続される。抵抗素子ＲＮＡ６の一端はトランジスタＭＮ１８のソースに接続され、他端は接地ノードＮＶＳＳに接続される。抵抗素子ＲＮＡ７の一端はトランジスタＭＰ１４，ＭＮ１８のドレインに接続され、他端は出力端子ＯＮＡに接続される。ここで、抵抗素子ＲＰＡ５は、本開示における「第３の抵抗素子」の一具体例に対応する。抵抗素子ＲＰＡ６は、本開示における「第４の抵抗素子」の一具体例に対応する。抵抗素子ＲＰＡ７は、本開示における「第１の抵抗素子」の一具体例に対応する。抵抗素子ＲＮＡ５は、本開示における「第５の抵抗素子」の一具体例に対応する。抵抗素子ＲＮＡ６は、本開示における「第６の抵抗素子」の一具体例に対応する。抵抗素子ＲＮＡ７は、本開示における「第２の抵抗素子」の一具体例に対応する。

［変形例５］
上記実施の形態では、Ｐ型のＭＯＳトランジスタおよびＮ型のＭＯＳトランジスタの両方を用いて、ドライバＤＲＶＡ１〜ＤＲＶＡ４０，ＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれを構成したが、これに限定されるものではない。これに代えて、例えば、Ｐ型のＭＯＳトランジスタおよびＮ型のＭＯＳトランジスタのうちの一方を用いて、ドライバＤＲＶＡ１〜ＤＲＶＡ４０，ＤＲＶＢ１〜ＤＲＶＢ２０のそれぞれを構成してもよい。以下に、本変形例について、いくつか例を挙げて詳細に説明する。

図１４，１５は、本変形例に係るドライバＤＲＶＡ１の一例をそれぞれ表すものである。ドライバＤＲＶＡ２〜ＤＲＶＡ４０，ＤＲＶＢ１〜ＤＲＶＢ２０についても同様である。

図１４に示したドライバＤＲＶＡ１は、４つのトランジスタＭＮ４１〜ＭＮ４４を有している。トランジスタＭＮ４１のゲートはトランジスタＭＮ４４のゲートに接続されるとともにバッファ回路２１に接続され、ドレインは電源ノードＮＶＤＤに接続され、ソースはトランジスタＭＮ４２のドレインおよび抵抗素子ＲＰＡの一端に接続される。トランジスタＭＮ４２のゲートはトランジスタＭＮ４３のゲートに接続されるとともにバッファ回路２１に接続され、ドレインはトランジスタＭＮ４１のソースおよび抵抗素子ＲＰＡの一端に接続され、ソースは接地ノードＮＶＳＳに接続される。トランジスタＭＮ４３のゲートはトランジスタＭＮ４２のゲートに接続されるとともにバッファ回路２１に接続され、ドレインは電源ノードＮＶＤＤに接続され、ソースはトランジスタＭＮ４４のドレインおよび抵抗素子ＲＮＡの一端に接続される。トランジスタＭＮ４４のゲートはトランジスタＭＮ４１のゲートに接続されるとともにバッファ回路２１に接続され、ドレインはトランジスタＭＮ４３のソースおよび抵抗素子ＲＮＡの一端に接続され、ソースは接地ノードＮＶＳＳに接続される。ここで、トランジスタＭＮ４１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタＭＮ４２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタＭＮ４３は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタＭＮ４４は、本開示における「第４のトランジスタ」の一具体例に対応する。

図１５に示したドライバＤＲＶＡ１は、４つのトランジスタＭＰ４１〜ＭＰ４４を有している。トランジスタＭＰ４１のゲートはトランジスタＭＰ４４のゲートに接続されるとともにバッファ回路２１に接続され、ソースは電源ノードＮＶＤＤに接続され、ドレインはトランジスタＭＰ４２のソースおよび抵抗素子ＲＰＡの一端に接続される。トランジスタＭＰ４２のゲートはトランジスタＭＰ４３のゲートに接続されるとともにバッファ回路２１に接続され、ソースはトランジスタＭＰ４１のドレインおよび抵抗素子ＲＰＡの一端に接続され、ドレインは接地ノードＮＶＳＳに接続される。トランジスタＭＰ４３のゲートはトランジスタＭＰ４２のゲートに接続されるとともにバッファ回路２１に接続され、ソースは電源ノードＮＶＤＤに接続され、ドレインはトランジスタＭＰ４４のソースおよび抵抗素子ＲＮＡの一端に接続される。トランジスタＭＰ４４のゲートはトランジスタＭＰ４１のゲートに接続されるとともにバッファ回路２１に接続され、ソースはトランジスタＭＰ４３のドレインおよび抵抗素子ＲＮＡの一端に接続され、ドレインは接地ノードＮＶＳＳに接続される。ここで、トランジスタＭＰ４１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタＭＰ４２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタＭＰ４３は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタＭＰ４４は、本開示における「第４のトランジスタ」の一具体例に対応する。

［変形例６］
上記実施の形態では、レギュレータを設けないようにしたが、これに限定されるものではない。以下に、本変形例について、いくつか例を挙げて詳細に説明する。

図１６は、本変形例に係る送信部２０Ｅの一構成例を表すものである。送信部２０Ｅは、レギュレータＲＥＧ１と、出力制御部２４Ｅとを有している。

レギュレータＲＥＧ１は、電圧ＶＨに基づいて、電源ノードＮＶＤＤ２における電源電圧ＶＤＤ２を生成するように構成される。レギュレータＲＥＧ１を構成するアンプの正入力端子には、出力制御部２４Ｅにより電圧ＶＨが供給され、アンプの負入力端子および出力端子は電源ノードＮＶＤＤ２に接続される。レギュレータＲＥＧ１は、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作するようになっている。

この例では、バッファ回路２１およびドライバＤＲＶＡ，ＤＲＶＢは、電源ノードＮＶＤＤ２における電源電圧ＶＤＤ２および接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作するようになっている。

出力制御部２４Ｅは、送信部２０Ｅの出力インピーダンスを調節し、信号ＳＰ，ＳＮの振幅を調整するように構成される。また、出力制御部２４Ｅは、電圧ＶＨを生成する機能をも有している。電圧ＶＨは、例えば固定された電圧であってもよいし、可変の電圧であってもよい。

送信部２０Ｅでは、このようにレギュレータＲＥＧ１を設けることにより、例えば、送信部２０Ｅにより生じた電源ノイズが、半導体装置における送信部２０Ｅ以外の回路に与える影響を抑えることができる。また、送信部２０Ｅでは、例えば、電源電圧ＶＤＤに含まれる電源ノイズが送信部２０Ｅに与える影響を抑えることができる。

なお、この例では、レギュレータＲＥＧ１は、生成した電源電圧ＶＤＤ２をバッファ回路２１およびドライバＤＲＶＡ，ＤＲＶＢに供給したが、これに限定されるものではなく、これに代えて、例えば、図１７に示す送信部２０Ｆのように、生成した電源電圧ＶＤＤ２をドライバＤＲＶＡ，ＤＲＶＢに供給してもよい。この例では、バッファ回路２１は、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作する。

図１８は、本変形例に係る他の送信部２０Ｇの一構成例を表すものである。送信部２０Ｇは、レギュレータＲＥＧ２と、出力制御部２４Ｇとを有している。

レギュレータＲＥＧ２は、電圧ＶＬに基づいて、電源ノードＮＶＳＳ２における電源電圧ＶＳＳ２を生成するように構成される。レギュレータＲＥＧ２を構成するアンプの正入力端子には、出力制御部２４Ｇにより電圧ＶＬが供給され、アンプの負入力端子および出力端子は電源ノードＮＶＳＳ２に接続される。レギュレータＲＥＧ２は、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作するようになっている。

この例では、バッファ回路２１は、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作する。ドライバＤＲＶＡ，ＤＲＶＢは、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび電源ノードＮＶＳＳ２における電源電圧ＶＳＳ２に基づいて動作するようになっている。

出力制御部２４Ｇは、送信部２０Ｇの出力インピーダンスを調節し、信号ＳＰ，ＳＮの振幅を調整するように構成される。また、出力制御部２４Ｇは、電圧ＶＬを生成する機能をも有している。電圧ＶＬは、例えば固定された電圧であってもよいし、可変の電圧であってもよい。

また、本変形例に係る送信部２０Ｅ（図１６）および送信部２０Ｇ（図１８）を組み合わせてもよいし、本変形例に係る送信部２０Ｆ（図１７）および送信部２０Ｇ（図１８）を組み合わせてもよい。図１９は、送信部２０Ｆ（図１７）および送信部２０Ｇ（図１８）を組み合わせた送信部２０Ｈの一構成例を表すものである。送信部２０Ｈ、レギュレータＲＥＧ１，ＲＥＧ２と、出力制御部２４Ｈとを有している。この例では、バッファ回路２１は、電源ノードＮＶＤＤにおける電源電圧ＶＤＤおよび接地ノードＮＶＳＳにおける接地電圧ＶＳＳに基づいて動作する。ドライバＤＲＶＡ，ＤＲＶＢは、電源ノードＮＶＤＤ２における電源電圧ＶＤＤ２および電源ノードＮＶＳＳ２における電源電圧ＶＳＳ２に基づいて動作するようになっている。

［変形例７］
上記実施の形態では、バッファ回路２１およびドライバＤＲＶＡ，ＤＲＶＢを１つの電源ノードＮＶＤＤに接続したが、これに限定されるものではない。これに代えて、例えば、図２０に示す送信部２０Ｉのように、バッファ回路２１を電源ノードＮＶＤＤ３に接続するとともに、ドライバＤＲＶＡ，ＤＲＶＢを電源ノードＮＶＤＤに接続してもよい。電源ノードＮＶＤＤ３および電源ノードＮＶＤＤには、半導体装置の外部から電源電圧が供給される。電源ノードＮＶＤＤ３における電源電圧と、電源ノードＮＶＤＤにおける電源電圧は、互いに等しくてもよいし、互いに異なっていてもよい。

また、例えば、図２１に示す送信部２０Ｊのように、電源ノードＮＶＤＤ３と電源ノードＮＶＤＤとの間にフィルタＦを設けてもよい。このフィルタＦは、インダクタＬ１と、抵抗素子Ｒ１とを有している。インダクタＬ１の一端は電源ノードＮＶＤＤ３に接続され、他端は電源ノードＮＶＤＤに接続される。抵抗素子Ｒ１の一端は電源ノードＮＶＤＤ３に接続され、他端は電源ノードＮＶＤＤに接続される。すなわち、インダクタＬ１および抵抗素子Ｒ１は、互いに並列に接続される。この例では、電源ノードＮＶＤＤ３における電源電圧と、電源ノードＮＶＤＤにおける電源電圧は、互いに等しい。このようなフィルタＦを設けることにより、送信部２０Ｊでは、例えば、ドライバＤＲＶＡ，ＤＲＶＢにより生じた電源ノイズが、半導体装置におけるドライバＤＲＶＡ，ＤＲＶＢ以外の回路に与える影響を抑えることができる。また、送信部２０Ｊでは、例えば、電源電圧ＶＤＤ３に含まれる電源ノイズがドライバＤＲＶＡ，ＤＲＶＢに与える影響を抑えることができる。

［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。

以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の各実施の形態等における抵抗素子ＲＰＡ，ＲＮＡ，ＲＰＢ，ＲＮＢの抵抗値、ドライバＤＲＶＡにおけるドライバの数、ドライバＤＲＶＢにおけるドライバの数などは、一例であり、適宜変更してもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、低い電源電圧で動作することができる。

（１）第１の出力端子および第２の出力端子と、
前記第１の出力端子に接続された第１の正端子と、前記第２の出力端子に接続された第１の負端子とを有し、第１の信号に応じた差動信号を前記第１の正端子および前記第１の負端子から出力する第１のドライバと、
前記第２の出力端子に接続された第２の正端子と、前記第１の出力端子に接続された第２の負端子とを有し、前記第１の信号に応じた差動信号を前記第２の正端子および前記第２の負端子から出力する第２のドライバと
を備えた半導体装置。
（２）前記第１の正端子および前記第２の負端子には、互いに逆向きの電流が流れ、
前記第１の負端子および前記第２の正端子には、互いに逆向きの電流が流れる
前記（１）に記載の半導体装置。
（３）複数の前記第１のドライバと、
複数の前記第２のドライバと、
前記複数の第１のドライバのうちの動作させる前記第１のドライバの数、および前記複数の第２のドライバのうちの動作させる前記第２のドライバの数を設定する制御部と
を備えた
前記（１）または（２）に記載の半導体装置。
（４）前記第１のドライバの回路構成は、前記第２のドライバの回路構成と同じである
前記（３）に記載の半導体装置。
（５）前記制御部は、動作させる前記第１のドライバの数と、動作させる前記第２のドライバの数との和が一定になるように、動作させる前記第１のドライバの数、および動作させる前記第２のドライバの数を設定する
前記（４）に記載の半導体装置。
（６）複数の前記第１のドライバと、
前記複数の第１のドライバのうちの動作させる前記第１のドライバの数を設定する制御部と
を備えた
前記（１）または（２）に記載の半導体装置。
（７）複数の前記第２のドライバと、
前記複数の第２のドライバのうちの動作させる前記第２のドライバの数を設定する制御部と
を備えた
前記（１）または（２）に記載の半導体装置。
（８）前記第１のドライバは、
第１の電源ノードと前記第１の正端子とを結ぶ第１の経路に設けられた第１のトランジスタと、
第２の電源ノードと前記第１の正端子とを結ぶ第２の経路に設けられた第２のトランジスタと、
前記第１の電源ノードと前記第１の負端子とを結ぶ第３の経路に設けられた第３のトランジスタと、
前記第２の電源ノードと前記第１の負端子とを結ぶ第４の経路に設けられた第４のトランジスタと
を有し、
前記第２のドライバは、
前記第１の電源ノードと前記第２の正端子とを結ぶ第５の経路に設けられた第５のトランジスタと、
前記第２の電源ノードと前記第２の正端子とを結ぶ第６の経路に設けられた第６のトランジスタと、
前記第１の電源ノードと前記第２の負端子とを結ぶ第７の経路に設けられた第７のトランジスタと、
前記第２の電源ノードと前記第２の負端子とを結ぶ第８の経路に設けられた第８のトランジスタと
を有する
前記（１）から（７）のいずれかに記載の半導体装置。
（９）前記第１のドライバは、
前記第１の経路および前記第２の経路における重複する第１の部分経路に設けられた第１の抵抗素子と、
前記第３の経路および前記第３の経路における重複する第２の部分経路に設けられた第２の抵抗素子と
をさらに有する
前記（８）に記載の半導体装置。
（１０）前記第１のドライバは、
前記第１の経路に設けられた第３の抵抗素子と、
前記第２の経路に設けられた第４の抵抗素子と、
前記第３の経路に設けられた第５の抵抗素子と、
前記第４の経路に設けられた第６の抵抗素子と
をさらに有する
前記（８）または（９）に記載の半導体装置。
（１１）前記第１のトランジスタおよび前記第２のトランジスタは、第１の導電型のトランジスタであり、
前記第３のトランジスタおよび前記第４のトランジスタは、第２の導電型のトランジスタである
前記（８）から（１０）のいずれかに記載の半導体装置。
（１２）前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および前記第４のトランジスタは、互いに同じ導電型のトランジスタである
前記（８）から（１０）のいずれかに記載の半導体装置。
（１３）前記第１の電源ノードを介して供給された第１の電源電圧および前記第２の電源ノードを介して供給された第２の電源電圧に基づいて動作し、第２の信号に基づいて前記第１の信号を生成するバッファ回路をさらに備えた
前記（８）から（１２）のいずれかに記載の半導体装置。
（１４）第３の電源ノードを介して供給された第３の電源電圧に基づいて動作し、前記第１の電源電圧を生成するレギュレータをさらに備えた
前記（１３）に記載の半導体装置。
（１５）第３の電源ノードを介して供給された第３の電源電圧および前記第２の電源ノードを介して供給された第２の電源電圧に基づいて動作し、第２の信号に基づいて前記第１の信号を生成するバッファ回路をさらに備えた
前記（８）から（１２）のいずれかに記載の半導体装置。
（１６）前記第３の電源ノードを介して供給された前記第３の電源電圧に基づいて動作し、前記第１の電源ノードにおける第１の電源電圧を生成するレギュレータをさらに備えた
前記（１５）に記載の半導体装置。
（１７）前記第１の電源ノードと前記第３の電源ノードとの間に設けられたフィルタ回路をさらに備えた
前記（１５）に記載の半導体装置。
（１８）第３の電源ノードを介して供給された第３の電源電圧および第４の電源ノードを介して供給された第４の電源電圧に基づいて動作し、第２の信号に基づいて前記第１の信号を生成するバッファ回路と、
前記第３の電源ノードを介して供給された前記第３の電源電圧に基づいて動作し、前記第１の電源ノードにおける第１の電源電圧を生成する第１のレギュレータと、
前記第４の電源ノードを介して供給された前記第４の電源電圧に基づいて動作し、前記第２の電源ノードにおける第２の電源電圧を生成する第２のレギュレータと
をさらに備えた
前記（８）から（１２）のいずれかに記載の半導体装置。

１…半導体装置、１１…処理部、２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，２０Ｇ，２０Ｈ，２０Ｉ，２０Ｊ…送信部、２１…バッファ回路、２４，２４Ａ，２４Ｂ，２４Ｃ，２４Ｅ…出力制御部、９０…半導体装置、９１…受信部、９２…抵抗素子、９３…レシーバ、ＤＲＶＡ，ＤＲＶＡ１〜ＤＲＶＡ４０，ＤＲＶＢ，ＤＲＶＢ１〜ＤＲＶＢ２０…ドライバ、Ｆ…フィルタ、ＩＮＰ，ＩＮＮ…入力端子、ＬＰ，ＬＮ…伝送路、Ｌ１…インダクタ、ＭＰ０１，ＭＰ０２，ＭＰ１１〜ＭＰ１４，ＭＰ２１〜ＭＰ２４，ＭＰ４１〜ＭＰ４４ＭＮ０１，ＭＮ０２，ＭＮ１１〜ＭＮ１８，ＭＮ２１〜ＭＮ２８，ＭＮ４１〜ＭＮ４４…トランジスタ、ＮＶＤＤ，ＮＶＤＤ２，ＮＶＤＤ３，ＮＶＳＳ２…電源ノード、ＮＶＳＳ…接地ノード、ＯＰＡ，ＯＮＡ，ＯＰＢ，ＯＮＢ…出力端子、ＯＵＴＰ，ＯＵＴＮ…出力端子、ＲＥＧ１，ＲＥＧ２…レギュレータ、ＲＰＡ，ＲＰＡ１〜ＲＰＡ７，ＲＮＡ，ＲＮＡ１〜ＲＮＡ７，ＲＰＢ，ＲＮＢ…抵抗素子、Ｒ１…抵抗素子、ＳＰ，ＳＮ…信号、Ｓ１１，Ｓ２１…信号、ＶＤＤ，ＶＤＤ２，ＶＳＳ２…電源電圧、ＶＨ，ＶＬ…電圧、ＶＳＳ…接地電圧。

Claims (18)

1. 第１の出力端子および第２の出力端子と、
   前記第１の出力端子に接続された第１の正端子と、前記第２の出力端子に接続された第１の負端子とを有し、第１の信号に応じた差動信号を前記第１の正端子および前記第１の負端子から出力する第１のドライバと、
   前記第２の出力端子に接続された第２の正端子と、前記第１の出力端子に接続された第２の負端子とを有し、前記第１の信号に応じた差動信号を前記第２の正端子および前記第２の負端子から出力する第２のドライバと
   を備えた半導体装置。
2. 前記第１の正端子および前記第２の負端子には、互いに逆向きの電流が流れ、
   前記第１の負端子および前記第２の正端子には、互いに逆向きの電流が流れる
   請求項１に記載の半導体装置。
3. 複数の前記第１のドライバと、
   複数の前記第２のドライバと、
   前記複数の第１のドライバのうちの動作させる前記第１のドライバの数、および前記複数の第２のドライバのうちの動作させる前記第２のドライバの数を設定する制御部と
   を備えた
   請求項１に記載の半導体装置。
4. 前記第１のドライバの回路構成は、前記第２のドライバの回路構成と同じである
   請求項３に記載の半導体装置。
5. 前記制御部は、動作させる前記第１のドライバの数と、動作させる前記第２のドライバの数との和が一定になるように、動作させる前記第１のドライバの数、および動作させる前記第２のドライバの数を設定する
   請求項４に記載の半導体装置。
6. 複数の前記第１のドライバと、
   前記複数の第１のドライバのうちの動作させる前記第１のドライバの数を設定する制御部と
   を備えた
   請求項１に記載の半導体装置。
7. 複数の前記第２のドライバと、
   前記複数の第２のドライバのうちの動作させる前記第２のドライバの数を設定する制御部と
   を備えた
   請求項１に記載の半導体装置。
8. 前記第１のドライバは、
   第１の電源ノードと前記第１の正端子とを結ぶ第１の経路に設けられた第１のトランジスタと、
   第２の電源ノードと前記第１の正端子とを結ぶ第２の経路に設けられた第２のトランジスタと、
   前記第１の電源ノードと前記第１の負端子とを結ぶ第３の経路に設けられた第３のトランジスタと、
   前記第２の電源ノードと前記第１の負端子とを結ぶ第４の経路に設けられた第４のトランジスタと
   を有し、
   前記第２のドライバは、
   前記第１の電源ノードと前記第２の正端子とを結ぶ第５の経路に設けられた第５のトランジスタと、
   前記第２の電源ノードと前記第２の正端子とを結ぶ第６の経路に設けられた第６のトランジスタと、
   前記第１の電源ノードと前記第２の負端子とを結ぶ第７の経路に設けられた第７のトランジスタと、
   前記第２の電源ノードと前記第２の負端子とを結ぶ第８の経路に設けられた第８のトランジスタと
   を有する
   請求項１に記載の半導体装置。
9. 前記第１のドライバは、
   前記第１の経路および前記第２の経路における重複する第１の部分経路に設けられた第１の抵抗素子と、
   前記第３の経路および前記第３の経路における重複する第２の部分経路に設けられた第２の抵抗素子と
   をさらに有する
   請求項８に記載の半導体装置。
10. 前記第１のドライバは、
    前記第１の経路に設けられた第３の抵抗素子と、
    前記第２の経路に設けられた第４の抵抗素子と、
    前記第３の経路に設けられた第５の抵抗素子と、
    前記第４の経路に設けられた第６の抵抗素子と
    をさらに有する
    請求項８に記載の半導体装置。
11. 前記第１のトランジスタおよび前記第２のトランジスタは、第１の導電型のトランジスタであり、
    前記第３のトランジスタおよび前記第４のトランジスタは、第２の導電型のトランジスタである
    請求項８に記載の半導体装置。
12. 前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および前記第４のトランジスタは、互いに同じ導電型のトランジスタである
    請求項８に記載の半導体装置。
13. 前記第１の電源ノードを介して供給された第１の電源電圧および前記第２の電源ノードを介して供給された第２の電源電圧に基づいて動作し、第２の信号に基づいて前記第１の信号を生成するバッファ回路をさらに備えた
    請求項８に記載の半導体装置。
14. 第３の電源ノードを介して供給された第３の電源電圧に基づいて動作し、前記第１の電源電圧を生成するレギュレータをさらに備えた
    請求項１３に記載の半導体装置。
15. 第３の電源ノードを介して供給された第３の電源電圧および前記第２の電源ノードを介して供給された第２の電源電圧に基づいて動作し、第２の信号に基づいて前記第１の信号を生成するバッファ回路をさらに備えた
    請求項８に記載の半導体装置。
16. 前記第３の電源ノードを介して供給された前記第３の電源電圧に基づいて動作し、前記第１の電源ノードにおける第１の電源電圧を生成するレギュレータをさらに備えた
    請求項１５に記載の半導体装置。
17. 前記第１の電源ノードと前記第３の電源ノードとの間に設けられたフィルタ回路をさらに備えた
    請求項１５に記載の半導体装置。
18. 第３の電源ノードを介して供給された第３の電源電圧および第４の電源ノードを介して供給された第４の電源電圧に基づいて動作し、第２の信号に基づいて前記第１の信号を生成するバッファ回路と、
    前記第３の電源ノードを介して供給された前記第３の電源電圧に基づいて動作し、前記第１の電源ノードにおける第１の電源電圧を生成する第１のレギュレータと、
    前記第４の電源ノードを介して供給された前記第４の電源電圧に基づいて動作し、前記第２の電源ノードにおける第２の電源電圧を生成する第２のレギュレータと
    をさらに備えた
    請求項８に記載の半導体装置。
    
    

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