JP4143615B2 - オンダイターミネーション回路 - Google Patents

Description

本発明は、LSI（Large Scale Integration）内部に終端回路として搭載されるオンダイターミネーション回路（on die termination circuit）に関する。

近年、LSIに対する高速・高バンド幅動作、低消費電力の要求がますます高まっており、LSI内部の転送バスを高速伝送線路として扱うことは必須になっている。また、LSIに対する小型化の要求も高まっている。それに伴い、LSI内部に、転送バスを伝送するバス信号の反射を吸収するために、転送バスを終端させる終端回路としてオンダイターミネーション回路を搭載する要請はますます高まっている。最近では、DDR2 SDRAM（Double Data Rate 2-Synchronous Dynamic Random Access Memory）など、LSI内部にオンダイターミネーション回路を搭載したものが製品化されている。

オンダイターミネーション回路においては、転送バスに接続される端子に対するオンダイターミネーション回路全体のインピーダンス値であるターミネーション抵抗値が、製造のばらつきにより目標値からずれてしまうことがある。従って、オンダイターミネーション回路は、特性維持および歩留まり確保の観点から、ターミネーション抵抗値を調整する機能を備えることが必要であり、また、消費電力低減の観点から、停止時にオンダイターミネーション回路をオフ状態とする機能を備えることも必要である。

図７は、第１の従来例のオンダイターミネーション回路の構成を示す回路図である。この構成は、特許文献１に開示された技術から容易に導出可能な構成である。

図７に示すように第１の従来例のオンダイターミネーション回路は、PMOSトランジスタであるトランジスタp1〜p5のみからなり、トランジスタp1〜p5が互いに並列に接続された構成となっている。

トランジスタp1〜p5のゲート端子には、それぞれ制御信号1〜5が接続されており、制御信号1〜5によってトランジスタp1〜p5のオン・オフが制御される。端子pinは、オンダイターミネーション回路を転送バスに接続する端子である。Vswingは、オンダイターミネーション回路の両端、すなわち端子pinの電位とターミネーション電位（図７では電源電圧VDDを想定している）との電位差を示している。

しかしながら、第１の従来例のオンダイターミネーション回路は、PMOSトランジスタであるトランジスタp1〜p5のみで構成されているため、MOSトランジスタの特性により、Vswingの電位レベルに応じてインピーダンスが大きく変動してしまうという欠点がある。

図８は、MOSトランジスタの一般的なIDS-VDS特性を示すグラフである。

図８に示すように、MOSトランジスタを抵抗素子として使用する場合、線形領域、特にVDSが小さい線形領域では、通常の配線などの抵抗と同様に線形抵抗として扱うことができる。しかし、VDSが大きく、飽和領域に近い線形領域になると、抵抗値が非線形的に変動することとなり通常の線形抵抗としては扱えなくなる。

図７に示したVswingは、各種規格によって異なるが、SDRAM、DDR-SDRAM、DDR2-SDRAMでは、電源電圧と等しく、大きな値となる。これは、SDRAMでは、規格上、GNDから電源電圧までの電位を出力することから、ターミネーション電位をSDRAMの電源電圧と同じ電位にするためである。第１の従来例のオンダイターミネーション回路をSDRAMに搭載する場合、VDS>VGS-Vthとなるため、トランジスタp1〜p5が飽和領域で動作することとなり、ターミネーション抵抗値を一定に維持することができない。従って、転送バスを伝送されるバス信号の反射により信号伝送に悪影響を及ぼしてしまう。

また、SDRAMと比較して振幅の小さいRDRAM（Rambus DRAM）も、Vswingは1V程度である。第１の従来例のオンダイターミネーション回路をRDRAMに搭載する場合、トランジスタp1〜p5のスレッショルド電圧Vth=0.7V程度にすると、電源電圧＝2.5V程度までは、トランジスタp1〜p5は線形領域で動作する。しかし、消費電力低減のために低電圧での動作が求められた場合、電源電圧＝1.8V程度になると、上記と同様にトランジスタp1〜p5は飽和領域で動作するため、ターミネーション抵抗値を一定に維持することができない。

ところが、オンダイターミネーション回路においては、上述したように、消費電力低減の観点から、オンダイターミネーション回路をオフ状態とする機能が必要であるため、スイッチ素子としてトランジスタを使用する構成にせざるを得ない。

したがって、図９に示した第２の従来例の構成のように、抵抗素子r1にのみ依存するターミネーション抵抗値をトランジスタp1で調整する構成は採り得ない。なお、この構成は、特許文献２に開示された構成と類似する構成である。

以下、上記の欠点を解消することができるオンダイターミネーション回路、すなわちVswingの電位レベルに応じたターミネーション抵抗値の変動を低減することができ、かつオフ状態とすることができるオンダイターミネーション回路について説明する。

図１０Ａおよび図１１Ａは、第３の従来例のオンダイターミネーション回路の構成を示す回路図である。なお、図１０Ａと図１１Ａとでは、回路構成自体は同一であるが、ターミネーション抵抗値の調整においてオンするトランジスタが異なっている。また、図１０Ｂは、図１０Ａを抵抗素子と容量素子とによって表した等価回路図であり、図１１Ｂは、図１１Ａを抵抗素子と容量素子とによって表した等価回路図である。

図１０Ａおよび図１１Ａに示すように、第３の従来例のオンダイターミネーション回路は、抵抗素子とトランジスタとを直列接続した5組の単位回路を、互いに並列に接続した構成となっている。

PMOSトランジスタであるトランジスタp1〜p5のゲート端子には制御信号が接続され、この制御信号によってトランジスタp1〜p5のオン・オフが切り替えられる。ただし、以下の図面では、トランジスタp1〜p5がオンであるかオフであるかが分りやすいように、トランジスタp1〜p5のゲート端子には、トランジスタがオンの時にはGNDが接続され、オフの時には電源が接続されてあるかのように表記する。また、両端の電位差Vswingのうち、抵抗素子に依存する電位差をVswingR、トランジスタに依存する電位差をVswingpと表記する。

全ての単位回路rsum1〜rsum5は、抵抗素子とトランジスタとの抵抗比率がほぼ同比となっている。ここでは、抵抗素子の抵抗値：トランジスタの抵抗値＝４：１としている。そうすると、トランジスタの抵抗値は全体の１／５であるため、Vswingの変動に起因したターミネーション抵抗値の変動を低減することができる。

また、単位回路rsum1〜rsum5は、それぞれのインピーダンス値Rsum1〜Rsum5が次のような関係にあるバイナリ構成となっている。

Rsum1=Rsum2/2=Rsum3/4=Rsum4/8=Rsum5/16
トランジスタp1の幅wをPWとすると、トランジスタp2，p3，p4，p5の幅wはそれぞれPW/2，PW/4，PW/8，PW/16となっている。また、抵抗素子r1の抵抗値をR1とすると、抵抗素子r2，r3，r4，r5の抵抗値R2，R3，R4，R5はそれぞれ2×R1，4×R1，8×R1，16×R1となっている。また、トランジスタp1の抵抗成分rp1の抵抗値をRp1とすると、トランジスタp2，p3，p4，p5の抵抗成分rp2，rp3，rp4，rp5の抵抗値Rp2，Rp3，Rp4，Rp5はそれぞれ2×Rp1，4×Rp1，8×Rp1，16×Rp1となっており、また、トランジスタp1の容量成分cp1の容量値をCp1とすると、トランジスタp2，p3，p4，p5の容量成分cp2，cp3，cp4，cp5の容量値Cp2，Cp3，Cp4，Cp5はそれぞれCp1/2，Cp1/4，Cp1/8，Cp1/16となっている。

ここで、図１０Ａは、２つのトランジスタp1，p2をオンして、端子pinに対するオンダイターミネーション回路全体のターミネーション抵抗値を50Ωに調整した場合の状態を示している。この場合、R1=60Ω程度を想定している（Rp1=R1/4=15Ω、Rsum1=R1+Rp1=75Ω程度）。これに対し、図１１Ａは、ターミネーション抵抗値がやや小さめに製造されたために、２つのトランジスタp1，p3をオンしてターミネーション抵抗値を50Ωに調整した場合の状態を示している。この場合、R1＝50Ω程度を想定している。

図１０Ａの場合、周波数特性を考慮した場合の単位回路rsum1〜rsum5のインピーダンス値Rsum1〜Rsum5は、次のように表される。ここでs=jωとする（以下、同様）。

Rsum1=R1+(Rp1//1/(sCp1on))
Rsum2=R2+(Rp2//1/(sCp2on))=2×R1+(2×Rp1//1/(sCp1on/2))
Rsum3=R3+1/(sCp3off)=4×R1+1/(sCp1off/4)
Rsum4=R4+1/(sCp4off)=8×R1+1/(sCp1off/8)
Rsum5=R5+1/(sCp5off)=16×R1+1/(sCp1off/16)
同様に、図１１Ａの場合、周波数特性を考慮した場合の単位回路rsum1〜rsum5のインピーダンス値Rsum1〜Rsum5は、次のように表される。

Rsum1=R1+(Rp1//1/sCp1on)
Rsum2=R2+1/(sCp2off)=2xR1+1/(sCp1off/2)
Rsum3=R3+(Rp3//1/(sCp3on))=4xR1+(4xRp1//1/(sCp1on/4))
Rsum4=R4+1/(sCp4off)=8xR1+1/(sCp1off/8)
Rsum5=R5+1/(sCp5off)=16xR1+1/(sCp1off/16)
また、端子pinに対するオンダイターミネーション回路全体のインピーダンス値RTermは、次のように表される。

RTerm=Rsum1//Rsum2//Rsum3//Rsum4//Rsum5
図１２は、図１０Ａおよび図１１Ａのそれぞれの場合において、RTermを周波数に対してプロットした結果を示すグラフである。

図１２に示すように、RTermの最低値となるR_lowerは、高周波数領域のインピーダンス安定点となる。なお、図１２に示したR_lowerは、図１０Ａの場合のR_lowerの値を示している。このR_lowerは、上式における抵抗素子r1〜r5の抵抗値R1〜R5のみにより近似することができ、図１０Ａの場合も図１１Ａの場合も、抵抗素子r1〜r5だけを互いに並列接続した場合におけるRTermの抵抗値に収束する。

すなわち、図１０Ａの場合の高周波数領域のインピーダンス値RTermは、次のように表される。

Rterm=R1//R2//R3//R4//R5=60//120//240//480//960≒30Ω
同様に、図１１Ａの場合の高周波数領域のインピーダンス値RTermは、次のように表される。

Rterm=R1//R2//R3//R4//R5=50//100//200//400//900≒25.8Ω
このように、第３の従来例においては、ターミネーション抵抗値の周波数依存性が大きく、図１０Ａと図１１Ａのいずれの場合においても、高周波領域において安定するインピーダンス値RTermが目標の５０Ωに対してかなり低くなってしまう。

また、図１０Ａの場合と図１１Ａの場合とでは、ターミネーション抵抗値の調整時にオンするトランジスタが異なり、この部分の寄生素子構成が異なるために周波数特性が変化してしまうことから、安定するインピーダンス値RTermが大きく異なってしまう。図１１Ａでオンする単位回路rsum2は、抵抗素子r2の抵抗値とトランジスタp2のサイズ（幅）を考慮すると、図１０Ａでオンする単位回路rsum3と比較して、抵抗値の大きな抵抗素子と容量値の大きな容量素子とが付加されていると考えられる。そのために、低周波領域では、図１１Ａのインピーダンス値RTermは、図１０Ａと比較して低くなる。

図１３Ａおよび図１４Ａは、第４の従来例のオンダイターミネーション回路の構成を示す回路図である。なお、図１３Ａと図１４Ａとでは、回路構成自体は同一であるが、ターミネーション抵抗値の調整においてオンするトランジスタが異なっている。また、図１３Ｂは、図１３Ａを抵抗素子と容量素子とによって表した等価回路図であり、図１４Ｂは、図１４Ａを抵抗素子と容量素子とによって表した等価回路図である。

図１３Ａおよび図１４Ａに示すように、第４の従来例のオンダイターミネーション回路は、抵抗素子r0と、抵抗素子r0に直列に接続されるとともに互いに並列に接続されるPMOSトランジスタであるトランジスタp1〜p5とから構成されている。

単位回路rsum1〜rsum5は、それぞれトランジスタp1〜p5からなり、それぞれのインピーダンス値Rsum1〜Rsum5が次のような関係にあるバイナリ構成となっている。

Rsum1=Rsum2/2=Rsum3/4=Rsum4/8=Rsum5/16
なお、トランジスタp1〜p5の幅w、トランジスタp1〜p5の抵抗成分rp1〜rp5の抵抗値Rp1〜Rp5および容量成分cp1〜cp5の容量値Cp1〜Cp5の関係は、第３の従来例と同様である。

ここで、図１３Ａは、２つのトランジスタp1，p2をオンして、端子pinに対するオンダイターミネーション回路全体のターミネーション抵抗値を50Ωに調整した場合の状態を示している。この場合、R0=25Ω、Rp1=37.5Ω程度を想定している。これに対し、図１４Ａは、ターミネーション抵抗値がやや小さめに製造されたために、２つのトランジスタp1，p3をオンして、ターミネーション抵抗値を50Ωに調整した場合の状態を示している。この場合、R0＝20Ω程度を想定している。

図１３Ａの場合、周波数特性を考慮した場合の単位回路rsum1〜rsum5のインピーダンス値Rsum1〜Rsum5は、次のように表される。

Rsum1=Rp1//1/sCp1on
Rsum2=R2+(Rp2//1/(sCp2on))=2×R1+(2×Rp1//1/(sCp1on/2))
Rsum3=R3+1/(sCp3off)=4×R1+1/(sCp1off/4)
Rsum4=R4+1/(sCp4off)=8×R1+1/(sCp1off/8)
Rsum5=R5+1/(sCp5off)=16×R1+1/(sCp1off/16)
同様に、図１４Ａの場合、周波数特性を考慮した場合の単位回路rsum1〜rsum5のインピーダンス値Rsum1〜Rsum5は、次のように表される。

Rsum1=Rp1//1/sCp1on
Rsum2=R2+1/(sCp2off)=2×R1+1/(sCp1off/2)
Rsum3=R3+(Rp3//1/(sCp3on))=4×R1+(4xRp1//1/(sCp1on/4))
Rsum4=R4+1/(sCp4off)=8×R1+1/(sCp1off/8)
Rsum5=R5+1/(sCp5off)=16×R1+1/(sCp1off/16)
また、端子pinに対するオンダイターミネーション回路全体のインピーダンス値RTermは、次のように表される。

RTerm=R0+(Rsum1//Rsum2//Rsum3//Rsum4//Rsum5)
図１５は、図１３Ａおよび図１４Ａのそれぞれの場合において、RTermを周波数に対してプロットした結果を示すグラフである。

図１５に示すように、RTermの最低値となるR_lowerは、第３の従来例と同様に、高周波数領域のインピーダンス安定点となる。このR_lowerは、図１３Ａの場合も図１４Ａの場合も、それぞれの主抵抗素子r0の抵抗値R0に収束する。

すなわち、高周波数領域のインピーダンス値RTermは、図１３Ａの場合は25Ωとなり、図１４Ａの場合は20Ωとなっている。

このように、第４の従来例においても、ターミネーション抵抗値の周波数依存性が大きく、図１３Ａと図１４Ａのいずれの場合においても、高周波領域において安定するインピーダンス値RTermが目標の５０Ωに対してかなり低くなってしまう。なお、ここでは、図１３Ａの場合のターミネーション抵抗値（R0=25Ω）に対する、図１４Ａの場合（R0=20Ω）のターミネーション抵抗値のばらつきを２５％程度と大きくとったが、ばらつきを１０％程度（R0=22Ω）としても、安定するインピーダンス値RTermは22Ω程度であり、目標の５０Ωに対してかなり低くなってしまう。

また、図１３Ａの場合と図１４Ａの場合とでは、ターミネーション抵抗値の調整時にオンするトランジスタが異なり、この部分の寄生素子構成が異なるために周波数特性が変化してしまうことから、安定するインピーダンス値RTermが大きく異なってしまう。ただし、第４の従来例では、第３の従来例と比較して、トランジスタp1〜p5の抵抗値Rp1〜Rp5を大きくする必要がある（図１３Ａの場合、Rp1=37.5Ω）。このことから、トランジスタp1〜p5のサイズ（幅）も小さくなり、周波数特性の変化も小さくなる。
特開２００２−１５２０３２号公報 特開平１１−５５１０４号公報

上述したように、従来のオンダイターミネーション回路においては、ターミネーション抵抗値を調整する場合、ターミネーション抵抗値の周波数依存性が大きいため、高周波領域において目標値に対して低い値になってしまうという課題があった。

また、ターミネーション抵抗値を調整する場合、オンするトランジスタが異なると、この部分の寄生素子構成が異なることから周波数特性が変化し、高周波領域において安定するターミネーション抵抗値も大きく異なってしまうという課題があった。

そこで、本発明の目的は、ターミネーション抵抗値を調整する場合に、高周波領域においても、ターミネーション抵抗値を目標値に近い値に維持することができ、かつ寄生素子構成が異なることによりターミネーション抵抗値が変動することを抑制することができるオンダイターミネーション回路を提供することにある。

上記目的を達成するために本発明のオンダイターミネーション回路は、
オンダイターミネーション回路をオフ状態とする場合にオフされオン状態とする場合にオンされる１以上のトランジスタと１以上の抵抗素子とを備える主抵抗回路と、
前記オンダイターミネーション回路をオン状態として当該オンダイターミネーション回路全体のターミネーション抵抗値を調整する場合にオンまたはオフされ、前記主抵抗回路と並列に接続されるとともに互いに並列に接続される１以上のトランジスタを備える調整回路とを有することを特徴としている。

この構成によれば、ターミネーション抵抗値の調整時には、主抵抗回路の抵抗素子の抵抗値の変動分を、調整回路のトランジスタをオン・オフすることによって調整される。すなわち、調整回路のトランジスタは、抵抗素子の抵抗値の変動分を調整するために設けられたものであり、また主抵抗回路と並列に接続されていることから、抵抗値を高めに設定することができる。

このように、調整回路のトランジスタの抵抗値を大きなものとすることができるため、回路構成上、調整回路のトランジスタのうちターミネーション抵抗値の調整時にオフしたトランジスタのインピーダンス値は十分に大きな値となり無視することができる。

それにより、オンダイターミネーション回路全体として、周波数依存性を小さくすることができ、ターミネーション抵抗値が周波数に依存して変動することを抑制することができるため、高周波帯域においてもターミネーション抵抗値を目標値に比較的近い値で維持することが可能となる。

また、ターミネーション抵抗値の調整時にオンするトランジスタが異なり、この部分の寄生素子構成が異なったとしても、オフしているトランジスタのインピーダンス値は無視することができるため、オンダイターミネーション回路全体のターミネーション抵抗値をほぼ同一にすることができ、それにより、高周波帯域において寄生素子構成が異なることによるターミネーション抵抗値の変動をも抑制することが可能となる。

なお、前記調整回路を構成するトランジスタの抵抗値は、ターミネーション抵抗値の目標値の２．５倍以上であることが好ましい。また、前記主抵抗回路および前記調整回路を構成するトランジスタは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせたＣＭＯＳトランジスタであることが好ましい。

以上説明したように本発明によれば、ターミネーション抵抗値を調整する場合に、高周波帯域においても、ターミネーション抵抗値を目標値に比較的近い値で維持することができ、また、ターミネーション抵抗値の調整時にオンするトランジスタが異なり、この部分の寄生素子構成が異なったとしても、高周波帯域において寄生素子構成が異なることによるターミネーション抵抗値の変動を抑制することができるという効果が得られる。

以下に、本発明を実施するための最良の形態について図面を参照して説明する。

（第１の実施形態）
図１Ａおよび図２Ａは、本発明の第１の実施形態のオンダイターミネーション回路の構成を示す回路図である。なお、図１Ａと図２Ａとでは、回路構成自体は同一であるが、ターミネーション抵抗値の調整においてオンするトランジスタが異なっている。また、図１Ｂは、図１Ａを抵抗素子と容量素子とによって表した等価回路図であり、図２Ｂは、図２Ａを抵抗素子と容量素子とによって表した等価回路図である。

図１Ａおよび図２Ａに示すように本実施形態のオンダイターミネーション回路は、PMOSトランジスタであるトランジスタp1および抵抗素子r1からなる主抵抗回路Ａと、PMOSトランジスタであるトランジスタp2〜p5からなり、トランジスタp2〜p5が主抵抗回路Ａと並列に接続されるとともに互いに並列に接続される調整回路Ｂとを有している。

抵抗素子r0は、一方の端子が端子pinに接続され、他方の端子がトランジスタp1のドレイン端子に接続される。端子pinは、本オンダイターミネーション回路を転送バスに接続する端子である。

トランジスタp1のソース端子はターミネーション電位に接続され、ゲート端子にはトランジスタp1のオン・オフを制御する制御信号が入力される。このトランジスタp1は、オンダイターミネーション回路をオン状態とする場合は常にオンになり、オンダイターミネーション回路をオフ状態とする場合はオフになる。

なお、本実施形態では、主抵抗回路Ａを１つの抵抗素子r0と１つのトランジスタp1とを直列に接続した構成としたが、本発明はこれに限定されない。すなわち、抵抗素子r0を１つ設ける代わりに、複数の抵抗素子を直列または並列に接続したものを設けても良く、また、トランジスタp1を１つ設ける代わりに、複数のトランジスタを直列または並列に接続したものを設けても良く、また、１つの抵抗素子r0と１つのトランジスタp1とを直列に接続した回路を複数とし、この回路を直列または並列に接続したものを設けても良い。なお、主抵抗回路Ａにトランジスタを複数設けた場合、オンダイターミネーション回路がオン状態である場合は全てのトランジスタがオン状態である必要はない。

また、本実施形態では、ターミネーション電位が電源電圧VDDであることを想定しているため、トランジスタp1にPMOSトランジスタを用いたが、本発明はこれに限定されない。すなわち、ターミネーション電位は任意であるため、ターミネーション電位に応じて、トランジスタp1に、NMOSトランジスタやCMOSトランジスタその他のトランジスタやその組み合わせを用いても良い。

トランジスタp2〜p5は、ドレイン端子が直接端子pinに接続され、ソース端子がターミネーション電位に接続される。また、ゲート端子にはトランジスタp2〜p5のオン・オフを制御する制御信号が入力される。このPMOSトランジスタp2〜p5は、オンダイターミネーション回路をオン状態としてターミネーション抵抗値を調整する場合にオン・オフが切り替えられる。

単位回路rsum2〜rsum5は、それぞれトランジスタp2〜p5からなり、それぞれのインピーダンス値Rsum2〜Rsum5が次のような関係にあるバイナリ構成となっている。

Rsum2=Rsum3/2=Rsum4/4=Rsum5/8
トランジスタp2の幅wをPWとすると、トランジスタp3，p4，p5の幅wはそれぞれPW/2，PW/4，PW/8となっている。また、トランジスタp2の抵抗成分rp2の抵抗値をRp2とすると、トランジスタp3，p4，p5の抵抗成分rp3，rp4，rp5の抵抗値Rp3，Rp4，Rp5はそれぞれ2×Rp2，4×Rp2，8×Rp2となっており、また、トランジスタp2の容量成分cp2の容量値をCp2とすると、トランジスタp3，p4，p5の容量成分cp3，cp4，cp5の容量値Cp3，Cp4，Cp5はそれぞれCp2/2，Cp2/4，Cp2/8となっている。

なお、本実施形態では、ターミネーション抵抗値を50Ωに設定すべく、主抵抗回路Ａを構成する１つのトランジスタp1と、調整回路Ｂを構成する４つトランジスタp2〜p5との計5つのトランジスタを用いたが、調整回路Ｂを構成するトランジスタの数は4つでなくても問題ないことは言うまでもない。

また、本実施形態では、ターミネーション電位が電源電圧VDDであることを想定しているため、トランジスタp2〜p5にPMOSトランジスタを用いたが、本発明はこれに限定されない。すなわち、ターミネーション電位は任意であるため、ターミネーション電位に応じて、トランジスタp2〜p5に、NMOSトランジスタやCMOSトランジスタその他のトランジスタやその組み合わせを用いても良い。

ところで、オンダイターミネーション回路においては、製造ばらつきによるターミネーション抵抗値の変動を考慮して、目標値の±２５％の範囲内にあるターミネーション抵抗値を目標値に調整できれば十分であると考えられる。

ターミネーション抵抗値の目標値を50Ωとする場合、50Ω±２５％の範囲内にあるターミネーション抵抗値を目標値の50Ωに調整するには、例えば、主抵抗回路Ａの抵抗素子r0の抵抗値R0=66.67Ωに設定することができる。

すなわち、ターミネーション抵抗値が目標値の50Ωに対して−２５％の値であった場合、抵抗素子r0の抵抗値R0=66.67Ω×0.75=50Ωとなっている。そのため、ターミネーション抵抗値を５０Ωに調整することが可能である。

これに対して、ターミネーション抵抗値が目標値の50Ωに対して＋２５％の値であった場合、抵抗素子r0の抵抗値R0=66.67Ω×1.25=83.34Ωとなっている。この状態で、ターミネーション抵抗値を50Ωに調整するには、抵抗素子r0に並列接続されるトランジスタp2〜p5の全体の抵抗値を125Ω程度にすれば良い。トランジスタp2〜p5の全体の抵抗値を125Ω程度にするために、トランジスタp2のみをオンにする場合は、トランジスタp2の抵抗値Rp2を125Ω程度にすれば良い。また、トランジスタp2,p3,p4,p5を全てオンにする場合は、トランジスタp2,p3,p4,p5の抵抗値Rp2,Rp3,Rp4,Rp5は、それぞれ234Ω，468Ω，936Ω，1872Ωとなる。

従って、ターミネーション抵抗値の目標値を50Ωとし、主抵抗回路Ａの抵抗素子r0の抵抗値R0を=66.67Ωに設定する場合、調整回路Ｂのトランジスタp2〜p5の抵抗値Rp2〜Rp5の最小値を125Ωとすれば、目標値50Ωの±２５％の範囲内にあるターミネーション抵抗値を目標値に調整することが可能である。すなわち、トランジスタp2〜p5の抵抗値Rp2〜Rp5はターミネーション抵抗値の目標値の２．５倍以上で構成すればよいため、トランジスタp2〜p5のサイズはトランジスタp1と比較しても十分に小さいサイズでよい。

以下、本実施形態のオンダイターミネーション回路の動作について説明する。

まず、ターミネーション抵抗値の調整時の動作について説明する。

図１Ａは、主抵抗回路Ａのトランジスタp1と調整回路Ｂのトランジスタp2との２つをオンして、端子pinに対するオンダイターミネーション回路全体のターミネーション抵抗値を50Ωに調整した場合の状態を示している。この場合、主抵抗回路Ａの抵抗r0の抵抗値R0が55Ω、トランジスタp1の抵抗成分rp1の抵抗値Rp1が5Ω、主抵抗回路Ａ全体の抵抗値が60Ω程度を想定している。また、調整後のトランジスタp2の抵抗成分rp2の抵抗値Rp2=300Ωとなることを想定している。

図１Ａの場合、周波数特性を考慮した場合、主抵抗回路Ａからなる単位回路rsum1のインピーダンス値Rsum1と、調整回路Ｂのトランジスタp2〜p5からなる単位回路rsum2〜rsum5のインピーダンス値Rsum2〜Rsum5とは、次のように表される。

Rsum1=R0+(Rp1//1/(sCp1on))
Rsum2=Rp2
Rsum3>>Rp2
Rsum4>>Rp2
Rsum5>>Rp2
これに対して、図２Ａは、主抵抗回路Ａの抵抗素子r0の抵抗値R0が製造上やや小さめの50Ωにばらつき、主抵抗回路Ａ全体の抵抗値が55Ωとなった時に、これを調整してターミネーション抵抗値を50Ωに調整した場合の状態を示している。ここでは、トランジスタp2をオフに、トランジスタp3をオンにしている。上述の通り、トランジスタp3の抵抗成分rp3の抵抗値Rp3は、トランジスタp2の抵抗成分rp2の抵抗値Rp2の２倍であるので、抵抗値Rp3=600Ω程度となることを想定している。

図２Ａの場合、周波数特性を考慮した場合、主抵抗回路Ａからなる単位回路rsum1のインピーダンス値Rsum1と、調整回路Ｂのトランジスタp2〜p5からなる単位回路rsum2〜rsum5のインピーダンス値Rsum2〜Rsum5とは、次のように表される。

Rsum1=R0+(Rp1//1/(sCp1on))
Rsum2>>Rp3
Rsum3=Rp3
Rsum4>>Rp2
Rsum5>>Rp2
また、端子pinに対するオンダイターミネーション回路全体のインピーダンス値RTermは、次のように表される。

RTerm=Rsum1//Rsum2//Rsum3//Rsum4//Rsum5
よって、インピーダンス値RTermの算出に際しては、インピーダンス値Rsum1〜Rsum5の値が極めて大きい場合には、その値を無視することが可能であることがわかる。

図３は、図１Ａおよび図２Ａのそれぞれの場合において、インピーダンス値RTermを周波数に対してプロットした結果を示すグラフである。

図３に示すように、RTermの最低値となるR_lowerは、高周波数領域のインピーダンス安定点となる。このR_lowerは、図１Ａの場合も図２Ａの場合も、上式で得られるRTermの抵抗成分の抵抗値で近似することができる。

すなわち、図１Ａの場合の高周波数領域のインピーダンス値RTermは、次のように表される。

Rterm≒R0//Rp2=50Ω//300Ω≒46.5Ω
同様に、図２Ａの場合の高周波数領域のインピーダンス値RTermは、次のように表される。

Rterm≒R0//Rp2=50Ω//600Ω≒46.2Ω
このように、本実施形態においては、ターミネーション抵抗値を調整する場合、調整によりオフしたトランジスタのインピーダンス値を無視することができるため、ターミネーション抵抗値の周波数依存性を小さくすることができる。それにより、図１Ａと図２Ａのいずれの場合においても、高周波領域において安定するインピーダンス値RTermが４６Ω程度であり、目標の５０Ωに比較的近い値を維持することができる。

また、図２Ａの場合、図１Ａに対して、ターミネーション抵抗値の調整時にオンするトランジスタがトランジスタp2からトランジスタp3に切り替わり、この部分の寄生素子構成が異なることになる。しかし、オフしているトランジスタのインピーダンス値は無視することができるため、オンダイターミネーション回路全体のターミネーション抵抗値はほぼ同一になる。それにより、トランジスタp2からトランジスタp3に切り替わり、寄生素子構成が異なることになったとしても、高周波領域においてターミネーション抵抗値が変動することを抑制することができる。

なお、本実施形態では、調整回路Ｂをトランジスタp2〜p5のみで構成しているため、トランジスタp2〜p5の抵抗値がVswingに大きく依存することになる。しかし、本実施形態では、上述の通り、目標値の±２５％の範囲内のターミネーション抵抗値を目標値に調整することが可能である。言い換えると、目標値の±1/4程度の変動であれば、これを吸収することができる。そのため、Vswingの影響によりターミネーション抵抗値が最大で３０％程度変動したとしても、30%/4=7.5%程度の影響を受けるだけにとどまる。

次に、オンダイターミネーション回路をオフ状態とする時の動作について説明する。

オンダイターミネーション回路をオフ状態とする場合は、トランジスタp1〜p5を全てオフとする。トランジスタp1〜p5はPMOSトランジスタであり、トランジスタp1〜p5のソース端子には電源電圧VDDであるターミネーション電位に接続されている。よって、トランジスタp1〜p5においては、ゲート−ソース間電圧が0でオフ状態となり、全てのトランジスタp1〜p5のゲート端子が電源レベルになる。

上述したように本実施形態のオンダイターミネーション回路においては、ターミネーション抵抗値を調整する場合に、主抵抗回路Ａの抵抗素子r0の抵抗値の変動分を、調整回路Ｂのトランジスタp2〜p5をオン・オフすることによって調整する構成としている。

すなわち、調整回路Ｂのトランジスタp2〜p5は、あくまで抵抗素子r0の抵抗値の変動分を調整するために設けられたものであり、また主抵抗回路Ａと並列に接続されていることから、抵抗値を高めに設定することができ、具体的には、上述したように、ターミネーション抵抗値の目標値の２．５倍以上に設定することができる。

このように、調整回路Ｂのトランジスタp2〜p5の抵抗値を大きなものとすることができるため、本実施形態の回路構成上、調整回路Ｂのトランジスタp2〜p5のうちターミネーション抵抗値の調整時にオフしたトランジスタのインピーダンス値は十分に大きな値となり無視することができる。それにより、オンダイターミネーション回路全体として、周波数依存性を小さくすることができる。

従って、ターミネーション抵抗値を調整する場合に、ターミネーション抵抗値が周波数に依存して変動することを抑制することができるため、高周波帯域においてもターミネーション抵抗値を目標値に比較的近い値で維持することができる。

また、ターミネーション抵抗値の調整時にオンするトランジスタが異なり、この部分の寄生素子構成が異なることになったとしても、オフしているトランジスタのインピーダンス値は無視することができるため、オンダイターミネーション回路全体のターミネーション抵抗値をほぼ同一にすることができ、それにより、寄生素子構成が異なることによるターミネーション抵抗値の変動をも抑制することができる。

（第２の実施形態）
図４は、本発明の第２の実施形態のオンダイターミネーション回路の構成を示す回路図である。

図４に示すように、本実施形態のオンダイターミネーション回路は、ターミネーション電位を電源電圧VDDからグランドに変更し、トランジスタp1〜p5をNMOSトランジスタであるトランジスタn1〜n5に変更した点が、第１の実施形態とは異なる。

なお、本実施形態もバイナリ構成を想定している。トランジスタn2の幅wをNWとすると、トランジスタn3，n4，n5の幅wはそれぞれNW/2，NW/4，NW/8となっている。

（第３の実施形態）
図５は、本発明の第３の実施形態のオンダイターミネーション回路の構成を示す回路図である。

図５に示すように、本実施形態のオンダイターミネーション回路は、第１の実施形態のようにターミネーション電位を電源電圧VDDとした回路と、第２の実施形態のようにターミネーション電位をグランドとした回路とを、端子pinを共通にして組み合わせたものである。これにより、ターミネーション電位を電源電圧VDDの電源レベルの１／２にすることができる。

なお、本実施形態もバイナリ構成を想定しているが、トランジスタp1〜p5の幅wの関係は第１の実施形態と同様であり、トランジスタn1〜n5の幅の関係は第２の実施形態と同様である。

（第４の実施形態）
図６に示すように、本実施形態のオンダイターミネーション回路は、トランジスタp1〜p5を、PMOSトランジスタとNMOSトランジスタとを組み合わせたCMOSトランジスタに変更した点が、第１の実施形態とは異なる。

なお、本実施形態もバイナリ構成を想定しているが、トランジスタp1〜p5の幅wの関係は第１の実施形態と同様であり、トランジスタn1〜n5の幅の関係は第２の実施形態と同様である。

本発明の第１の実施形態のオンダイターミネーション回路の構成として、ターミネーション抵抗値調整後の状態の一例を示す回路図である。 図１Ａに示したオンダイターミネーション回路を抵抗素子と容量素子とによって表した等価回路図である。 本発明の第１の実施形態のオンダイターミネーション回路の構成として、ターミネーション抵抗値調整後の状態の他の例を示す回路図である。 図２Ａに示したオンダイターミネーション回路を抵抗素子と容量素子とによって表した等価回路図である。 図１Ａおよび図２Ａのそれぞれの場合において、インピーダンス値RTermを周波数に対してプロットした結果を示すグラフである。 本発明の第２の実施形態のオンダイターミネーション回路の構成を示す回路図である。 本発明の第３の実施形態のオンダイターミネーション回路の構成を示す回路図である。 本発明の第４の実施形態のオンダイターミネーション回路の構成を示す回路図である。 第１の従来例のオンダイターミネーション回路の構成を示す回路図である。 MOSトランジスタの一般的なIDS-VDS特性を示すグラフである。 第２の従来例のオンダイターミネーション回路の構成を示す回路図である。 第３の従来例のオンダイターミネーション回路の構成として、ターミネーション抵抗値調整後の状態の一例を示す回路図である。 図１０Ａに示したオンダイターミネーション回路を抵抗素子と容量素子とによって表した等価回路図である。 第３の従来例のオンダイターミネーション回路の構成として、ターミネーション抵抗値調整後の状態の他の例を示す回路図である。 図１１Ａに示したオンダイターミネーション回路を抵抗素子と容量素子とによって表した等価回路図である。 図１０Ａおよび図１１Ａのそれぞれの場合において、インピーダンス値RTermを周波数に対してプロットした結果を示すグラフである。 第４の従来例のオンダイターミネーション回路の構成として、ターミネーション抵抗値調整後の状態の一例を示す回路図である。 図１３Ａに示したオンダイターミネーション回路を抵抗素子と容量素子とによって表した等価回路図である。 第４の従来例のオンダイターミネーション回路の構成として、ターミネーション抵抗値調整後の状態の他の例を示す回路図である。 図１４Ａに示したオンダイターミネーション回路を抵抗素子と容量素子とによって表した等価回路図である。 図１３Ａおよび図１４Ａのそれぞれの場合において、インピーダンス値RTermを周波数に対してプロットした結果を示すグラフである。

符号の説明

r0〜r5 抵抗素子
p1〜p5 トランジスタ（PMOSトランジスタ）
n1〜n5 トランジスタ（NMOSトランジスタ）

Claims (6)

1. 直列に接続されるトランジスタと抵抗素子とを備える主抵抗回路と、
   １のトランジスタまたは互いに並列に接続される複数のトランジスタを備える調整回路とを有し、
   前記主抵抗回路と前記調整回路とは、互いに並列に接続されるオンダイターミネーション回路。
2. 前記主抵抗回路と前記調整回路とは、端子とターミネーション電位との間に接続される、請求項１に記載のオンダイターミネーション回路。
3. 前記主抵抗回路のトランジスタは、オンダイターミネーション回路を非活性状態とする場合にオフされ活性状態とする場合にオンされ、
   前記調整回路のトランジスタは、オンダイターミネーション回路を活性状態として当該オンダイターミネーション回路全体のターミネーション抵抗値を調整する場合にオンまたはオフされる、請求項１または２に記載のオンダイターミネーション回路。
4. オンダイターミネーション回路を非活性状態とする場合にオフされ活性状態とする場合にオンされる１以上のトランジスタと１以上の抵抗素子とを備える主抵抗回路と、
   前記オンダイターミネーション回路を活性状態として当該オンダイターミネーション回路全体のターミネーション抵抗値を調整する場合にオンまたはオフされ、前記主抵抗回路と並列に接続される、１のトランジスタまたは互いに並列に接続される２以上のトランジスタを備える調整回路とを有するオンダイターミネーション回路。
5. 前記調整回路を構成するトランジスタの抵抗値は、ターミネーション抵抗値の目標値の２．５倍以上である、請求項１から４のいずれか１項に記載のオンダイターミネーション回路。
6. 前記主抵抗回路および前記調整回路を構成するトランジスタは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせたＣＭＯＳトランジスタである、請求項１から５のいずれか１項に記載のオンダイターミネーション回路。

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