JP3024601B2 - 相補伝送線路の終端回路 - Google Patents
相補伝送線路の終端回路Info
- Publication number
- JP3024601B2 JP3024601B2 JP9211766A JP21176697A JP3024601B2 JP 3024601 B2 JP3024601 B2 JP 3024601B2 JP 9211766 A JP9211766 A JP 9211766A JP 21176697 A JP21176697 A JP 21176697A JP 3024601 B2 JP3024601 B2 JP 3024601B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- terminal
- value
- resistance
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は伝送線路を介した高
速信号伝送に用いられるインタフェース回路に関し、特
に真値と補値とが対になっている相補信号の伝送を行う
レシーバ回路の終端抵抗値を補正する終端回路に関す
る。
速信号伝送に用いられるインタフェース回路に関し、特
に真値と補値とが対になっている相補信号の伝送を行う
レシーバ回路の終端抵抗値を補正する終端回路に関す
る。
【０００２】
【従来の技術】図２は、第１の従来例における終端回路
の構成を示す回路図であり、米国特許５，５５９，４４
８号公報に記載されている回路である。図２において、
真値端子は伝送ゲートＴＧ１を介して終端電位に終端さ
れており、補値端子は伝送ゲートＴＧ２を介して終端電
位に終端されている。また、伝送ゲートＴＧ１，ＴＧ２
を構成するＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳと
記述する）のゲート端子には制御端子１から制御電位が
与えられており、Ｎ型ＭＯＳトランジスタ（以下、ＮＭ
ＯＳと記述する）のゲート端子には制御端子２から制御
電位が与えられている。ここで、制御端子１から与えら
れる制御電位と制御端子２から与えられる制御電位と
は、異なる値である。
の構成を示す回路図であり、米国特許５，５５９，４４
８号公報に記載されている回路である。図２において、
真値端子は伝送ゲートＴＧ１を介して終端電位に終端さ
れており、補値端子は伝送ゲートＴＧ２を介して終端電
位に終端されている。また、伝送ゲートＴＧ１，ＴＧ２
を構成するＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳと
記述する）のゲート端子には制御端子１から制御電位が
与えられており、Ｎ型ＭＯＳトランジスタ（以下、ＮＭ
ＯＳと記述する）のゲート端子には制御端子２から制御
電位が与えられている。ここで、制御端子１から与えら
れる制御電位と制御端子２から与えられる制御電位と
は、異なる値である。
【０００３】ここで、真値端子とは、相補信号の真値が
入力される端子であり、補値端子とは、相補信号の補値
が入力される端子であり、制御端子とは、制御電位が与
えられる端子である。
入力される端子であり、補値端子とは、相補信号の補値
が入力される端子であり、制御端子とは、制御電位が与
えられる端子である。
【０００４】図２に示した終端回路は、制御電位を変え
ることによってＭＯＳトランジスタの抵抗値を調整する
ことができるので、抵抗素子の抵抗値が製造条件や使用
条件によって変化しても、伝送線路の特性インピーダン
スと整合のとれた終端抵抗値を得ることができる。ま
た、相補信号の論理値が変化したときにも、ＭＯＳトラ
ンジスタのゲート端子とソース端子との間の電圧が変化
しないので、ＭＯＳトランジスタは一定の抵抗値を保つ
ことができる。
ることによってＭＯＳトランジスタの抵抗値を調整する
ことができるので、抵抗素子の抵抗値が製造条件や使用
条件によって変化しても、伝送線路の特性インピーダン
スと整合のとれた終端抵抗値を得ることができる。ま
た、相補信号の論理値が変化したときにも、ＭＯＳトラ
ンジスタのゲート端子とソース端子との間の電圧が変化
しないので、ＭＯＳトランジスタは一定の抵抗値を保つ
ことができる。
【０００５】図３は、第２の従来例における終端回路の
構成を示す回路図であり、米国特許５，３９６，０２８
号公報に記載されている回路である。図３において、真
値端子と補値端子とが対になっている相補端子は、終端
回路を介して相互に終端されている。また、終端回路の
構成は、真値端子から抵抗ＲＴ４およびＮＭＯＳを介し
て補値端子に接続される経路と、真値端子からＰＭＯＳ
および抵抗ＲＴ５を介して補値端子に接続される経路と
が、並列に接続されている。図３に示した回路において
は、真値端子と補値端子とを逆に接続することも可能で
ある。この終端回路を構成するＰＭＯＳのゲート端子に
は制御端子１から制御電位が与えられており、ＮＭＯＳ
のゲート端子には制御端子２から制御電位が与えられて
いる。ここで、制御端子１，制御端子２から与えられる
制御電位は、それぞれ異なる。
構成を示す回路図であり、米国特許５，３９６，０２８
号公報に記載されている回路である。図３において、真
値端子と補値端子とが対になっている相補端子は、終端
回路を介して相互に終端されている。また、終端回路の
構成は、真値端子から抵抗ＲＴ４およびＮＭＯＳを介し
て補値端子に接続される経路と、真値端子からＰＭＯＳ
および抵抗ＲＴ５を介して補値端子に接続される経路と
が、並列に接続されている。図３に示した回路において
は、真値端子と補値端子とを逆に接続することも可能で
ある。この終端回路を構成するＰＭＯＳのゲート端子に
は制御端子１から制御電位が与えられており、ＮＭＯＳ
のゲート端子には制御端子２から制御電位が与えられて
いる。ここで、制御端子１，制御端子２から与えられる
制御電位は、それぞれ異なる。
【０００６】図３に示した終端回路は、制御電位を変え
ることによって、伝送線路の特性インピーダンスと整合
のとれた終端抵抗値を得ることができる。また、この終
端回路においては、相補入力信号の論理値の変化によっ
て、ＰＭＯＳの抵抗値が大きくなるときにはＮＭＯＳの
抵抗値が小さくなり、ＰＭＯＳの抵抗値が小さくなると
きにはＮＭＯＳの抵抗値が大きくなるので、終端回路の
抵抗値は設定した値から大きく外れることがない。
ることによって、伝送線路の特性インピーダンスと整合
のとれた終端抵抗値を得ることができる。また、この終
端回路においては、相補入力信号の論理値の変化によっ
て、ＰＭＯＳの抵抗値が大きくなるときにはＮＭＯＳの
抵抗値が小さくなり、ＰＭＯＳの抵抗値が小さくなると
きにはＮＭＯＳの抵抗値が大きくなるので、終端回路の
抵抗値は設定した値から大きく外れることがない。
【０００７】上述した第１および第２の従来例の目的
は、本発明の目的と正確には一致しないが、製造条件や
使用条件によって抵抗の値が変動しても、その変動を補
正できるという点で本発明と同一の目的で利用可能であ
る。
は、本発明の目的と正確には一致しないが、製造条件や
使用条件によって抵抗の値が変動しても、その変動を補
正できるという点で本発明と同一の目的で利用可能であ
る。
【０００８】ここで、第１の従来例においては、真値端
子および補値端子は終端電位に終端されている。消費電
力を考慮すると、相補信号を相互に終端するか、また
は、終端するレベル（以下、「レベル」と「電位」とは
同意で用いる）を相補信号のハイレベルとローレベルと
の中間電位とすることが望ましい。このことは、次のよ
うに説明できる。
子および補値端子は終端電位に終端されている。消費電
力を考慮すると、相補信号を相互に終端するか、また
は、終端するレベル（以下、「レベル」と「電位」とは
同意で用いる）を相補信号のハイレベルとローレベルと
の中間電位とすることが望ましい。このことは、次のよ
うに説明できる。
【０００９】図４は、図２に示した終端回路の等価回路
を示す回路図である。図４に示したように、相補信号の
一方の論理値はハイレベルＶH であり、もう一方の論理
値はローレベルＶL である。終端抵抗ＲＴ６，ＲＴ７は
図２に示した伝送ゲートＴＧ１，ＴＧ２に相当し、相補
信号のレベルによって、どちらの終端抵抗がどちらの伝
送ゲートに対応するかが決まる。終端レベルをＶT と
し、終端抵抗ＲＴ６およびＲＴ７の抵抗値である伝送線
路の特性インピーダンスをＺ0 とすると、終端抵抗にお
ける消費電力は、式（１）に示すように、 ｜（ＶH−ＶT）2＋（ＶL−ＶT）2｜／Ｚ0 （１） となる。この式を変形すると、式（２）に示すように、 ｜（ＶH−ＶL）2＋（２ＶT−ＶH−ＶL）2｜／２Ｚ0 （２） となる。
を示す回路図である。図４に示したように、相補信号の
一方の論理値はハイレベルＶH であり、もう一方の論理
値はローレベルＶL である。終端抵抗ＲＴ６，ＲＴ７は
図２に示した伝送ゲートＴＧ１，ＴＧ２に相当し、相補
信号のレベルによって、どちらの終端抵抗がどちらの伝
送ゲートに対応するかが決まる。終端レベルをＶT と
し、終端抵抗ＲＴ６およびＲＴ７の抵抗値である伝送線
路の特性インピーダンスをＺ0 とすると、終端抵抗にお
ける消費電力は、式（１）に示すように、 ｜（ＶH−ＶT）2＋（ＶL−ＶT）2｜／Ｚ0 （１） となる。この式を変形すると、式（２）に示すように、 ｜（ＶH−ＶL）2＋（２ＶT−ＶH−ＶL）2｜／２Ｚ0 （２） となる。
【００１０】このため、ＶH およびＶL の値が決まって
いれば、（２ＶT ＝ＶH ＋ＶL ）のときに消費電力が最
小となる。相互に終端した場合には、相補信号の波形が
対称であれば、（２ＶT ＝ＶH ＋ＶL ）とした回路と等
価になるので、やはり消費電力が最小となる。
いれば、（２ＶT ＝ＶH ＋ＶL ）のときに消費電力が最
小となる。相互に終端した場合には、相補信号の波形が
対称であれば、（２ＶT ＝ＶH ＋ＶL ）とした回路と等
価になるので、やはり消費電力が最小となる。
【００１１】
【発明が解決しようとする課題】図２および図４に示し
た第１の従来例においては、終端レベルＶT を制御しな
い場合には、（２ＶT ＝ＶH ＋ＶL ）が保証されないの
で、消費電力が大きくなり、消費電力を低減するために
は、ＶT の制御回路が必要になるという問題点がある。
また、この終端回路はＰＭＯＳとＮＭＯＳとを用いてい
るので、ＰＭＯＳ用およびＮＭＯＳ用の２つの制御端子
を必要とするという問題点がある。
た第１の従来例においては、終端レベルＶT を制御しな
い場合には、（２ＶT ＝ＶH ＋ＶL ）が保証されないの
で、消費電力が大きくなり、消費電力を低減するために
は、ＶT の制御回路が必要になるという問題点がある。
また、この終端回路はＰＭＯＳとＮＭＯＳとを用いてい
るので、ＰＭＯＳ用およびＮＭＯＳ用の２つの制御端子
を必要とするという問題点がある。
【００１２】また、図３に示した第２の従来例において
は、相補端子が相互に終端されている。相互終端（相補
信号を相互に終端）した場合には、終端抵抗における消
費電力が、終端レベルを相補信号のハイレベルとローレ
ベルとの中間電位とした場合と同じになる。しかし、第
２の従来例においても、ＰＭＯＳとＮＭＯＳとを用いて
いるので、ＰＭＯＳ用およびＮＭＯＳ用の２つの制御端
子を必要とするという問題点がある。また、第２の従来
例の構成は、真値端子と補値端子とで回路が非対称とな
っている。このため、真値端子と補値端子とで寄生容量
が異なり、動作波形が非対称となる。
は、相補端子が相互に終端されている。相互終端（相補
信号を相互に終端）した場合には、終端抵抗における消
費電力が、終端レベルを相補信号のハイレベルとローレ
ベルとの中間電位とした場合と同じになる。しかし、第
２の従来例においても、ＰＭＯＳとＮＭＯＳとを用いて
いるので、ＰＭＯＳ用およびＮＭＯＳ用の２つの制御端
子を必要とするという問題点がある。また、第２の従来
例の構成は、真値端子と補値端子とで回路が非対称とな
っている。このため、真値端子と補値端子とで寄生容量
が異なり、動作波形が非対称となる。
【００１３】したがって、本発明の目的は、制御端子数
を１端子として、相補信号に対して対称な回路を用いて
相互終端が可能な終端回路を提供することにある。
を１端子として、相補信号に対して対称な回路を用いて
相互終端が可能な終端回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明の相互伝送線路の終端回路は、半導体基板上に
構成されている相補入力インタフェース回路であって、
電界効果トランジスタと、第１の抵抗と、第２の抵抗
と、第３の抵抗と、制御端子と、真値信号端子と、補値
信号端子とを有し、該電界効果トランジスタと該第１の
抵抗とが並列に接続され、該第１の抵抗の一端に該は第
２の抵抗の一端が接続され、該第１の抵抗の他端には該
第３の抵抗の一端が接続され、該第２の抵抗の他端には
該真値信号端子が接続され、該第３の抵抗の他端には該
補値信号端子が接続され、該電界効果トランジスタのゲ
ート端子には該制御端子が接続され、当該相互伝送線路
の終端回路を該真値信号端子と該補値信号端子とを相互
に終端する終端抵抗として用いる。
に本発明の相互伝送線路の終端回路は、半導体基板上に
構成されている相補入力インタフェース回路であって、
電界効果トランジスタと、第１の抵抗と、第２の抵抗
と、第３の抵抗と、制御端子と、真値信号端子と、補値
信号端子とを有し、該電界効果トランジスタと該第１の
抵抗とが並列に接続され、該第１の抵抗の一端に該は第
２の抵抗の一端が接続され、該第１の抵抗の他端には該
第３の抵抗の一端が接続され、該第２の抵抗の他端には
該真値信号端子が接続され、該第３の抵抗の他端には該
補値信号端子が接続され、該電界効果トランジスタのゲ
ート端子には該制御端子が接続され、当該相互伝送線路
の終端回路を該真値信号端子と該補値信号端子とを相互
に終端する終端抵抗として用いる。
【００１５】上記本発明の相補伝送線路の終端回路は、
前記終端抵抗の抵抗値を、前記電界効果トランジスタの
前記ゲート端子に接続されている前記制御端子の電位に
よって制御することができる。
前記終端抵抗の抵抗値を、前記電界効果トランジスタの
前記ゲート端子に接続されている前記制御端子の電位に
よって制御することができる。
【００１６】上記本発明の構成においては、電界効果ト
ランジスタ（以下、ＦＥＴと記述する）を１個しか必要
としない。また、相補信号の論理値が変化したときの終
端回路の抵抗値の変化が小さい。さらに、制御電圧は外
部電源を用いて与えるか、制御回路を付加すれば良い。
ランジスタ（以下、ＦＥＴと記述する）を１個しか必要
としない。また、相補信号の論理値が変化したときの終
端回路の抵抗値の変化が小さい。さらに、制御電圧は外
部電源を用いて与えるか、制御回路を付加すれば良い。
【００１７】上記本発明の構成においては、制御端子が
１本であり、相補信号に対して対称な回路によって相互
終端を行うことが可能であるので、上記目的が達成され
ている。
１本であり、相補信号に対して対称な回路によって相互
終端を行うことが可能であるので、上記目的が達成され
ている。
【００１８】本発明の終端回路の構成において、相補信
号の論理状態によらず一定の抵抗値を保持できるのは、
抵抗値に関する次のような特性を用いて、定性的に説明
することができる。
号の論理状態によらず一定の抵抗値を保持できるのは、
抵抗値に関する次のような特性を用いて、定性的に説明
することができる。
【００１９】大きな値の抵抗ＲL と小さな値の抵抗ＲS
とが並列接続されている回路の抵抗値は、小さな値の抵
抗ＲS に支配されて決まる。これを事象１とする。大き
な値の抵抗ＲL と小さな値の抵抗ＲS とが直列接続され
ている回路の抵抗値は、大きな値の抵抗ＲL に支配され
て決まる。これを事象２とする。大きな値の抵抗ＲLと
小さな値の抵抗ＲS とが直列接続されている回路におい
て、各抵抗の両端に印加される電圧を比較すると、小さ
な値の抵抗ＲS の両端にかかる電圧ＶS の方が、大きな
値の抵抗ＲL の両端にかかる電圧ＶL よりも小さくな
る。これを事象３とする。
とが並列接続されている回路の抵抗値は、小さな値の抵
抗ＲS に支配されて決まる。これを事象１とする。大き
な値の抵抗ＲL と小さな値の抵抗ＲS とが直列接続され
ている回路の抵抗値は、大きな値の抵抗ＲL に支配され
て決まる。これを事象２とする。大きな値の抵抗ＲLと
小さな値の抵抗ＲS とが直列接続されている回路におい
て、各抵抗の両端に印加される電圧を比較すると、小さ
な値の抵抗ＲS の両端にかかる電圧ＶS の方が、大きな
値の抵抗ＲL の両端にかかる電圧ＶL よりも小さくな
る。これを事象３とする。
【００２０】本発明はこれらの事象を利用しているの
で、以下で説明するように、相補信号の論理値が変化し
たときに、ＦＥＴのソースレベルの変化が抑制され、Ｆ
ＥＴの抵抗値の変化が小さくなるような動作をする。ま
た、ＦＥＴの抵抗値が変化した場合でも、終端回路の抵
抗値に与える影響が小さくなるような動作をする。
で、以下で説明するように、相補信号の論理値が変化し
たときに、ＦＥＴのソースレベルの変化が抑制され、Ｆ
ＥＴの抵抗値の変化が小さくなるような動作をする。ま
た、ＦＥＴの抵抗値が変化した場合でも、終端回路の抵
抗値に与える影響が小さくなるような動作をする。
【００２１】プロセスや使用条件によって抵抗素子の抵
抗値が大きくなった場合には、ＦＥＴの抵抗値が小さく
なるように制御する。すなわち、ＦＥＴの抵抗値を抵抗
素子の抵抗値と同程度か、それよりも小さくする。この
とき、事象１によって、並列接続された部分の抵抗値
は、ＦＥＴの抵抗値の方が支配的となる。また、事象２
を考慮すると、直列に接続された抵抗素子の抵抗値が終
端回路の抵抗値を支配することが分かる。さらに、事象
３によって、相補信号の論理値が変化しても、ＦＥＴの
両端における電位変化は小さくなる。これは、ＦＥＴの
ソースレベルの変化が小さいことを意味するので、相補
信号の論理値の変化によるＦＥＴの抵抗値の変化も小さ
くなることが分かる。したがって、相補信号の論理値の
変化による終端回路の抵抗値の変化も小さくなる。
抗値が大きくなった場合には、ＦＥＴの抵抗値が小さく
なるように制御する。すなわち、ＦＥＴの抵抗値を抵抗
素子の抵抗値と同程度か、それよりも小さくする。この
とき、事象１によって、並列接続された部分の抵抗値
は、ＦＥＴの抵抗値の方が支配的となる。また、事象２
を考慮すると、直列に接続された抵抗素子の抵抗値が終
端回路の抵抗値を支配することが分かる。さらに、事象
３によって、相補信号の論理値が変化しても、ＦＥＴの
両端における電位変化は小さくなる。これは、ＦＥＴの
ソースレベルの変化が小さいことを意味するので、相補
信号の論理値の変化によるＦＥＴの抵抗値の変化も小さ
くなることが分かる。したがって、相補信号の論理値の
変化による終端回路の抵抗値の変化も小さくなる。
【００２２】プロセスや使用条件によって抵抗素子の抵
抗値が小さくなった場合には、ＦＥＴの抵抗値が大きく
なるように制御する。すなわち、ＦＥＴの抵抗値を抵抗
素子の抵抗値よりも大きくする。このとき、事象１によ
って、並列接続された部分の抵抗値は、抵抗素子の抵抗
値の方が支配的となり、終端回路の抵抗値も抵抗素子の
値に支配されて決まる。したがって、ＦＥＴの抵抗値が
変化しても、その影響は小さい。
抗値が小さくなった場合には、ＦＥＴの抵抗値が大きく
なるように制御する。すなわち、ＦＥＴの抵抗値を抵抗
素子の抵抗値よりも大きくする。このとき、事象１によ
って、並列接続された部分の抵抗値は、抵抗素子の抵抗
値の方が支配的となり、終端回路の抵抗値も抵抗素子の
値に支配されて決まる。したがって、ＦＥＴの抵抗値が
変化しても、その影響は小さい。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態を、図
面を用いて説明する。
面を用いて説明する。
【００２４】図１は、本発明の一実施の形態における終
端回路の構成を示す回路図である。図１に示した終端回
路は、電界効果トランジスタＦＥＴと、抵抗素子ＲＴ
１，ＲＴ２，ＲＴ３と、制御端子と、真値信号端子と、
補値信号端子とを有する構成となっている。そして、電
界効果トランジスタＦＥＴと抵抗素子ＲＴ２とが並列に
接続され、抵抗素子ＲＴ２の一端には抵抗素子ＲＴ１の
一端が接続され、抵抗素子ＲＴ２の他端には抵抗素子Ｒ
Ｔ３の一端が接続され、抵抗素子ＲＴ１の他端には真値
信号端子が接続され、抵抗素子ＲＴ３の他端には補値信
号端子が接続され、電界効果トランジスタＦＥＴのゲー
ト端子には制御端子が接続されている。このような構成
において、終端回路を真値信号端子と補値信号端子とを
相互に終端する終端抵抗として用いる。
端回路の構成を示す回路図である。図１に示した終端回
路は、電界効果トランジスタＦＥＴと、抵抗素子ＲＴ
１，ＲＴ２，ＲＴ３と、制御端子と、真値信号端子と、
補値信号端子とを有する構成となっている。そして、電
界効果トランジスタＦＥＴと抵抗素子ＲＴ２とが並列に
接続され、抵抗素子ＲＴ２の一端には抵抗素子ＲＴ１の
一端が接続され、抵抗素子ＲＴ２の他端には抵抗素子Ｒ
Ｔ３の一端が接続され、抵抗素子ＲＴ１の他端には真値
信号端子が接続され、抵抗素子ＲＴ３の他端には補値信
号端子が接続され、電界効果トランジスタＦＥＴのゲー
ト端子には制御端子が接続されている。このような構成
において、終端回路を真値信号端子と補値信号端子とを
相互に終端する終端抵抗として用いる。
【００２５】特性インピーダンスの値がＺ0 である伝送
線路を終端する場合の終端回路の構成は、ＦＥＴは、抵
抗値をＲmin 〜Ｒmax Ωの範囲で制御することができる
ＦＥＴを用いる。また、抵抗素子ＲＴ１，ＲＴ２，ＲＴ
３は、プロセスや使用条件によって抵抗値が設計中心か
ら±１００ｐ％変動する可能性がある抵抗素子を用い
る。
線路を終端する場合の終端回路の構成は、ＦＥＴは、抵
抗値をＲmin 〜Ｒmax Ωの範囲で制御することができる
ＦＥＴを用いる。また、抵抗素子ＲＴ１，ＲＴ２，ＲＴ
３は、プロセスや使用条件によって抵抗値が設計中心か
ら±１００ｐ％変動する可能性がある抵抗素子を用い
る。
【００２６】たとえば、Ｒmin が伝送線路の特性インピ
ーダンスＺ0 よりも十分に小さく、Ｒmax が伝送線路の
特性インピーダンスＺ0 よりも十分に大きいときには、
ＲＴ１，ＲＴ３の設計中心値を、式（３）に示すよう
に、 ＲＴ１＝ＲＴ３＝｛（Ｚ0−Ｒmin）／２｝／（１＋ｐ） （３） とする。また、ＲＴ２の設計中心値を、式（４）に示す
ように、 ＲＴ２＝Ｚ0／（１−ｐ）−（Ｚ0−Ｒmin）／（１＋ｐ） （４） とする。
ーダンスＺ0 よりも十分に小さく、Ｒmax が伝送線路の
特性インピーダンスＺ0 よりも十分に大きいときには、
ＲＴ１，ＲＴ３の設計中心値を、式（３）に示すよう
に、 ＲＴ１＝ＲＴ３＝｛（Ｚ0−Ｒmin）／２｝／（１＋ｐ） （３） とする。また、ＲＴ２の設計中心値を、式（４）に示す
ように、 ＲＴ２＝Ｚ0／（１−ｐ）−（Ｚ0−Ｒmin）／（１＋ｐ） （４） とする。
【００２７】このような構成をとることによって、相補
信号の論理値が変化したときに終端回路の抵抗値が微少
にしか変動しないことは、上述の課題を解決するための
手段で説明した通りである。
信号の論理値が変化したときに終端回路の抵抗値が微少
にしか変動しないことは、上述の課題を解決するための
手段で説明した通りである。
【００２８】ところで、同一ウエハ上に形成された抵抗
素子は、設計中心から一様な割合で抵抗値が変動すると
考えられる。したがって、抵抗素子の抵抗値が＋ｐ％変
動した場合には、ＲＴ２とＦＥＴとの並列抵抗値がＲmi
n となるようにＦＥＴの抵抗値を制御すれば、終端回路
の抵抗値としてＺ0 を得ることができる。
素子は、設計中心から一様な割合で抵抗値が変動すると
考えられる。したがって、抵抗素子の抵抗値が＋ｐ％変
動した場合には、ＲＴ２とＦＥＴとの並列抵抗値がＲmi
n となるようにＦＥＴの抵抗値を制御すれば、終端回路
の抵抗値としてＺ0 を得ることができる。
【００２９】また、抵抗素子の抵抗値が−ｐ％変動した
場合には、ＦＥＴの抵抗値をＲmaxに制御すれば良い。
通常、ＲＴ２の抵抗値は数十Ω程度であり、ＦＥＴのＲ
maxの値は数百Ω程度であるので、近似的に終端回路の
抵抗値としてＺ0 を得ることができる。したがって、整
合がとれた抵抗値を得ることができる。
場合には、ＦＥＴの抵抗値をＲmaxに制御すれば良い。
通常、ＲＴ２の抵抗値は数十Ω程度であり、ＦＥＴのＲ
maxの値は数百Ω程度であるので、近似的に終端回路の
抵抗値としてＺ0 を得ることができる。したがって、整
合がとれた抵抗値を得ることができる。
【００３０】通常、Ｚ0 の値は１００Ω前後であり、ｐ
の値は５０パーセント以下である。また、Ｒmin の値を
２０Ω以下とすることは容易に実現可能であるので、上
述した実施の形態は十分に実現可能である。また、制御
電圧は外部電源を用いて与えるか、制御回路を付加して
与える。
の値は５０パーセント以下である。また、Ｒmin の値を
２０Ω以下とすることは容易に実現可能であるので、上
述した実施の形態は十分に実現可能である。また、制御
電圧は外部電源を用いて与えるか、制御回路を付加して
与える。
【００３１】本実施の形態は、特許請求の範囲を制限す
るものではない。すなわち、制御用のＦＥＴの種類は特
に限定しない。また、抵抗値に関しては、抵抗値の変動
に対応して補正することができれば良いので、必ずしも
本実施の形態で示した数式を用いる必要はない。
るものではない。すなわち、制御用のＦＥＴの種類は特
に限定しない。また、抵抗値に関しては、抵抗値の変動
に対応して補正することができれば良いので、必ずしも
本実施の形態で示した数式を用いる必要はない。
【００３２】
【発明の効果】以上説明したように本発明は、相補信号
を相互に終端することができ、また従来は２本必要であ
った制御端子を１本に削減することができるので、相補
信号の論理値が変化したときの終端回路の抵抗値の変化
を小さくすることができるという効果を有する。
を相互に終端することができ、また従来は２本必要であ
った制御端子を１本に削減することができるので、相補
信号の論理値が変化したときの終端回路の抵抗値の変化
を小さくすることができるという効果を有する。
【図１】本発明の一実施の形態における終端回路の構成
を示す回路図
を示す回路図
【図２】第１の従来例における終端回路の構成を示す回
路図
路図
【図３】第２の従来例における終端回路の構成を示す回
路図
路図
【図４】図２に示した終端回路の等価回路を示す回路図
ＦＥＴ 電界効果トランジスタ ＮＭＯＳ Ｎ型ＭＯＳトランジスタ ＰＭＯＳ Ｐ型ＭＯＳトランジスタ ＲＴ１〜ＲＴ７ 抵抗素子 ＴＧ１，ＴＧ２ 伝送ゲート ＶT 終端レベル ＶH ハイレベル ＶL ローレベル
Claims (2)
- 【請求項１】 半導体基板上に構成されている相補入力
インタフェース回路において、 電界効果トランジスタと、第１の抵抗と、第２の抵抗
と、第３の抵抗と、制御端子と、真値信号端子と、補値
信号端子とを有し、 該電界効果トランジスタと該第１の抵抗とが並列に接続
され、該第１の抵抗の一端に該は第２の抵抗の一端が接
続され、該第１の抵抗の他端には該第３の抵抗の一端が
接続され、該第２の抵抗の他端には該真値信号端子が接
続され、該第３の抵抗の他端には該補値信号端子が接続
され、該電界効果トランジスタのゲート端子には該制御
端子が接続され、 当該相互伝送線路の終端回路を該真値信号端子と該補値
信号端子とを相互に終端する終端抵抗として用いること
を特徴とする、相補伝送線路の終端回路。 - 【請求項２】 前記終端抵抗の抵抗値が、前記電界効果
トランジスタの前記ゲート端子に接続されている前記制
御端子の電位によって制御される、請求項１に記載の相
互伝送線路の終端回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211766A JP3024601B2 (ja) | 1997-08-06 | 1997-08-06 | 相補伝送線路の終端回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211766A JP3024601B2 (ja) | 1997-08-06 | 1997-08-06 | 相補伝送線路の終端回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155104A JPH1155104A (ja) | 1999-02-26 |
| JP3024601B2 true JP3024601B2 (ja) | 2000-03-21 |
Family
ID=16611238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9211766A Expired - Fee Related JP3024601B2 (ja) | 1997-08-06 | 1997-08-06 | 相補伝送線路の終端回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024601B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4403334A1 (de) * | 1993-02-03 | 1994-08-11 | Mitsubishi Electric Corp | Einrichtung zum Verhindern von Rauschübertragung eines digitalen Signals |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4143615B2 (ja) | 2005-03-03 | 2008-09-03 | エルピーダメモリ株式会社 | オンダイターミネーション回路 |
-
1997
- 1997-08-06 JP JP9211766A patent/JP3024601B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4403334A1 (de) * | 1993-02-03 | 1994-08-11 | Mitsubishi Electric Corp | Einrichtung zum Verhindern von Rauschübertragung eines digitalen Signals |
| US5514993A (en) * | 1993-02-03 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for preventing transferring noise of digital signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1155104A (ja) | 1999-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5559448A (en) | CMOS terminating resistor circuit | |
| EP1318601B1 (en) | Voltage mode differential driver and method | |
| US6586964B1 (en) | Differential termination with calibration for differential signaling | |
| JP3723317B2 (ja) | 信号伝送に用いる駆動回路、バイアス発生回路 | |
| JP2848500B2 (ja) | インタフェースシステム | |
| US20060125463A1 (en) | Voltage-controlled current source | |
| JP2005217999A (ja) | デジタルデータ伝送回路 | |
| US7358780B2 (en) | Low voltage differential signal driver with high power supply rejection ration | |
| US6756812B2 (en) | Differential termination resistor adjusting circuit | |
| JP3433707B2 (ja) | 差動入力回路 | |
| US6617925B2 (en) | Method and apparatus for gain compensation and control in low voltage differential signaling applications | |
| US6882224B1 (en) | Self-biasing for common gate amplifier | |
| US8427204B2 (en) | Mixed-mode input buffer | |
| US20110291759A1 (en) | Rail-to-rail amplifier | |
| JP3024601B2 (ja) | 相補伝送線路の終端回路 | |
| US20050024084A1 (en) | Semiconductor integrated circuit and signal sending/receiving system | |
| JP3366222B2 (ja) | 出力回路 | |
| US6529036B1 (en) | Low noise, reduced swing differential output buffer design | |
| US11601118B1 (en) | Latch device and operation method thereof | |
| JP3158000B2 (ja) | バイアス回路 | |
| US6911871B1 (en) | Circuit with voltage clamping for bias transistor to allow power supply over-voltage | |
| JP2981279B2 (ja) | 入出力回路 | |
| JP4029958B2 (ja) | 半導体回路 | |
| US6529043B1 (en) | LVDS current steering input buffer | |
| TWI754226B (zh) | 去強化電路及其驅動器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |