JP3024601B2 - 相補伝送線路の終端回路 - Google Patents
相補伝送線路の終端回路Info
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Description
速信号伝送に用いられるインタフェース回路に関し、特
に真値と補値とが対になっている相補信号の伝送を行う
レシーバ回路の終端抵抗値を補正する終端回路に関す
る。
の構成を示す回路図であり、米国特許5,559,44
8号公報に記載されている回路である。図2において、
真値端子は伝送ゲートTG1を介して終端電位に終端さ
れており、補値端子は伝送ゲートTG2を介して終端電
位に終端されている。また、伝送ゲートTG1,TG2
を構成するP型MOSトランジスタ(以下、PMOSと
記述する)のゲート端子には制御端子1から制御電位が
与えられており、N型MOSトランジスタ(以下、NM
OSと記述する)のゲート端子には制御端子2から制御
電位が与えられている。ここで、制御端子1から与えら
れる制御電位と制御端子2から与えられる制御電位と
は、異なる値である。
入力される端子であり、補値端子とは、相補信号の補値
が入力される端子であり、制御端子とは、制御電位が与
えられる端子である。
ることによってMOSトランジスタの抵抗値を調整する
ことができるので、抵抗素子の抵抗値が製造条件や使用
条件によって変化しても、伝送線路の特性インピーダン
スと整合のとれた終端抵抗値を得ることができる。ま
た、相補信号の論理値が変化したときにも、MOSトラ
ンジスタのゲート端子とソース端子との間の電圧が変化
しないので、MOSトランジスタは一定の抵抗値を保つ
ことができる。
構成を示す回路図であり、米国特許5,396,028
号公報に記載されている回路である。図3において、真
値端子と補値端子とが対になっている相補端子は、終端
回路を介して相互に終端されている。また、終端回路の
構成は、真値端子から抵抗RT4およびNMOSを介し
て補値端子に接続される経路と、真値端子からPMOS
および抵抗RT5を介して補値端子に接続される経路と
が、並列に接続されている。図3に示した回路において
は、真値端子と補値端子とを逆に接続することも可能で
ある。この終端回路を構成するPMOSのゲート端子に
は制御端子1から制御電位が与えられており、NMOS
のゲート端子には制御端子2から制御電位が与えられて
いる。ここで、制御端子1,制御端子2から与えられる
制御電位は、それぞれ異なる。
ることによって、伝送線路の特性インピーダンスと整合
のとれた終端抵抗値を得ることができる。また、この終
端回路においては、相補入力信号の論理値の変化によっ
て、PMOSの抵抗値が大きくなるときにはNMOSの
抵抗値が小さくなり、PMOSの抵抗値が小さくなると
きにはNMOSの抵抗値が大きくなるので、終端回路の
抵抗値は設定した値から大きく外れることがない。
は、本発明の目的と正確には一致しないが、製造条件や
使用条件によって抵抗の値が変動しても、その変動を補
正できるという点で本発明と同一の目的で利用可能であ
る。
子および補値端子は終端電位に終端されている。消費電
力を考慮すると、相補信号を相互に終端するか、また
は、終端するレベル(以下、「レベル」と「電位」とは
同意で用いる)を相補信号のハイレベルとローレベルと
の中間電位とすることが望ましい。このことは、次のよ
うに説明できる。
を示す回路図である。図4に示したように、相補信号の
一方の論理値はハイレベルVH であり、もう一方の論理
値はローレベルVL である。終端抵抗RT6,RT7は
図2に示した伝送ゲートTG1,TG2に相当し、相補
信号のレベルによって、どちらの終端抵抗がどちらの伝
送ゲートに対応するかが決まる。終端レベルをVT と
し、終端抵抗RT6およびRT7の抵抗値である伝送線
路の特性インピーダンスをZ0 とすると、終端抵抗にお
ける消費電力は、式(1)に示すように、 |(VH−VT)2+(VL−VT)2|/Z0 (1) となる。この式を変形すると、式(2)に示すように、 |(VH−VL)2+(2VT−VH−VL)2|/2Z0 (2) となる。
いれば、(2VT =VH +VL )のときに消費電力が最
小となる。相互に終端した場合には、相補信号の波形が
対称であれば、(2VT =VH +VL )とした回路と等
価になるので、やはり消費電力が最小となる。
た第1の従来例においては、終端レベルVT を制御しな
い場合には、(2VT =VH +VL )が保証されないの
で、消費電力が大きくなり、消費電力を低減するために
は、VT の制御回路が必要になるという問題点がある。
また、この終端回路はPMOSとNMOSとを用いてい
るので、PMOS用およびNMOS用の2つの制御端子
を必要とするという問題点がある。
は、相補端子が相互に終端されている。相互終端(相補
信号を相互に終端)した場合には、終端抵抗における消
費電力が、終端レベルを相補信号のハイレベルとローレ
ベルとの中間電位とした場合と同じになる。しかし、第
2の従来例においても、PMOSとNMOSとを用いて
いるので、PMOS用およびNMOS用の2つの制御端
子を必要とするという問題点がある。また、第2の従来
例の構成は、真値端子と補値端子とで回路が非対称とな
っている。このため、真値端子と補値端子とで寄生容量
が異なり、動作波形が非対称となる。
を1端子として、相補信号に対して対称な回路を用いて
相互終端が可能な終端回路を提供することにある。
に本発明の相互伝送線路の終端回路は、半導体基板上に
構成されている相補入力インタフェース回路であって、
電界効果トランジスタと、第1の抵抗と、第2の抵抗
と、第3の抵抗と、制御端子と、真値信号端子と、補値
信号端子とを有し、該電界効果トランジスタと該第1の
抵抗とが並列に接続され、該第1の抵抗の一端に該は第
2の抵抗の一端が接続され、該第1の抵抗の他端には該
第3の抵抗の一端が接続され、該第2の抵抗の他端には
該真値信号端子が接続され、該第3の抵抗の他端には該
補値信号端子が接続され、該電界効果トランジスタのゲ
ート端子には該制御端子が接続され、当該相互伝送線路
の終端回路を該真値信号端子と該補値信号端子とを相互
に終端する終端抵抗として用いる。
前記終端抵抗の抵抗値を、前記電界効果トランジスタの
前記ゲート端子に接続されている前記制御端子の電位に
よって制御することができる。
ランジスタ(以下、FETと記述する)を1個しか必要
としない。また、相補信号の論理値が変化したときの終
端回路の抵抗値の変化が小さい。さらに、制御電圧は外
部電源を用いて与えるか、制御回路を付加すれば良い。
1本であり、相補信号に対して対称な回路によって相互
終端を行うことが可能であるので、上記目的が達成され
ている。
号の論理状態によらず一定の抵抗値を保持できるのは、
抵抗値に関する次のような特性を用いて、定性的に説明
することができる。
とが並列接続されている回路の抵抗値は、小さな値の抵
抗RS に支配されて決まる。これを事象1とする。大き
な値の抵抗RL と小さな値の抵抗RS とが直列接続され
ている回路の抵抗値は、大きな値の抵抗RL に支配され
て決まる。これを事象2とする。大きな値の抵抗RLと
小さな値の抵抗RS とが直列接続されている回路におい
て、各抵抗の両端に印加される電圧を比較すると、小さ
な値の抵抗RS の両端にかかる電圧VS の方が、大きな
値の抵抗RL の両端にかかる電圧VL よりも小さくな
る。これを事象3とする。
で、以下で説明するように、相補信号の論理値が変化し
たときに、FETのソースレベルの変化が抑制され、F
ETの抵抗値の変化が小さくなるような動作をする。ま
た、FETの抵抗値が変化した場合でも、終端回路の抵
抗値に与える影響が小さくなるような動作をする。
抗値が大きくなった場合には、FETの抵抗値が小さく
なるように制御する。すなわち、FETの抵抗値を抵抗
素子の抵抗値と同程度か、それよりも小さくする。この
とき、事象1によって、並列接続された部分の抵抗値
は、FETの抵抗値の方が支配的となる。また、事象2
を考慮すると、直列に接続された抵抗素子の抵抗値が終
端回路の抵抗値を支配することが分かる。さらに、事象
3によって、相補信号の論理値が変化しても、FETの
両端における電位変化は小さくなる。これは、FETの
ソースレベルの変化が小さいことを意味するので、相補
信号の論理値の変化によるFETの抵抗値の変化も小さ
くなることが分かる。したがって、相補信号の論理値の
変化による終端回路の抵抗値の変化も小さくなる。
抗値が小さくなった場合には、FETの抵抗値が大きく
なるように制御する。すなわち、FETの抵抗値を抵抗
素子の抵抗値よりも大きくする。このとき、事象1によ
って、並列接続された部分の抵抗値は、抵抗素子の抵抗
値の方が支配的となり、終端回路の抵抗値も抵抗素子の
値に支配されて決まる。したがって、FETの抵抗値が
変化しても、その影響は小さい。
面を用いて説明する。
端回路の構成を示す回路図である。図1に示した終端回
路は、電界効果トランジスタFETと、抵抗素子RT
1,RT2,RT3と、制御端子と、真値信号端子と、
補値信号端子とを有する構成となっている。そして、電
界効果トランジスタFETと抵抗素子RT2とが並列に
接続され、抵抗素子RT2の一端には抵抗素子RT1の
一端が接続され、抵抗素子RT2の他端には抵抗素子R
T3の一端が接続され、抵抗素子RT1の他端には真値
信号端子が接続され、抵抗素子RT3の他端には補値信
号端子が接続され、電界効果トランジスタFETのゲー
ト端子には制御端子が接続されている。このような構成
において、終端回路を真値信号端子と補値信号端子とを
相互に終端する終端抵抗として用いる。
線路を終端する場合の終端回路の構成は、FETは、抵
抗値をRmin 〜Rmax Ωの範囲で制御することができる
FETを用いる。また、抵抗素子RT1,RT2,RT
3は、プロセスや使用条件によって抵抗値が設計中心か
ら±100p%変動する可能性がある抵抗素子を用い
る。
ーダンスZ0 よりも十分に小さく、Rmax が伝送線路の
特性インピーダンスZ0 よりも十分に大きいときには、
RT1,RT3の設計中心値を、式(3)に示すよう
に、 RT1=RT3={(Z0−Rmin)/2}/(1+p) (3) とする。また、RT2の設計中心値を、式(4)に示す
ように、 RT2=Z0/(1−p)−(Z0−Rmin)/(1+p) (4) とする。
信号の論理値が変化したときに終端回路の抵抗値が微少
にしか変動しないことは、上述の課題を解決するための
手段で説明した通りである。
素子は、設計中心から一様な割合で抵抗値が変動すると
考えられる。したがって、抵抗素子の抵抗値が+p%変
動した場合には、RT2とFETとの並列抵抗値がRmi
n となるようにFETの抵抗値を制御すれば、終端回路
の抵抗値としてZ0 を得ることができる。
場合には、FETの抵抗値をRmaxに制御すれば良い。
通常、RT2の抵抗値は数十Ω程度であり、FETのR
maxの値は数百Ω程度であるので、近似的に終端回路の
抵抗値としてZ0 を得ることができる。したがって、整
合がとれた抵抗値を得ることができる。
の値は50パーセント以下である。また、Rmin の値を
20Ω以下とすることは容易に実現可能であるので、上
述した実施の形態は十分に実現可能である。また、制御
電圧は外部電源を用いて与えるか、制御回路を付加して
与える。
るものではない。すなわち、制御用のFETの種類は特
に限定しない。また、抵抗値に関しては、抵抗値の変動
に対応して補正することができれば良いので、必ずしも
本実施の形態で示した数式を用いる必要はない。
を相互に終端することができ、また従来は2本必要であ
った制御端子を1本に削減することができるので、相補
信号の論理値が変化したときの終端回路の抵抗値の変化
を小さくすることができるという効果を有する。
を示す回路図
路図
路図
Claims (2)
- 【請求項1】 半導体基板上に構成されている相補入力
インタフェース回路において、 電界効果トランジスタと、第1の抵抗と、第2の抵抗
と、第3の抵抗と、制御端子と、真値信号端子と、補値
信号端子とを有し、 該電界効果トランジスタと該第1の抵抗とが並列に接続
され、該第1の抵抗の一端に該は第2の抵抗の一端が接
続され、該第1の抵抗の他端には該第3の抵抗の一端が
接続され、該第2の抵抗の他端には該真値信号端子が接
続され、該第3の抵抗の他端には該補値信号端子が接続
され、該電界効果トランジスタのゲート端子には該制御
端子が接続され、 当該相互伝送線路の終端回路を該真値信号端子と該補値
信号端子とを相互に終端する終端抵抗として用いること
を特徴とする、相補伝送線路の終端回路。 - 【請求項2】 前記終端抵抗の抵抗値が、前記電界効果
トランジスタの前記ゲート端子に接続されている前記制
御端子の電位によって制御される、請求項1に記載の相
互伝送線路の終端回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9211766A JP3024601B2 (ja) | 1997-08-06 | 1997-08-06 | 相補伝送線路の終端回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9211766A JP3024601B2 (ja) | 1997-08-06 | 1997-08-06 | 相補伝送線路の終端回路 |
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Publication Number | Publication Date |
---|---|
JPH1155104A JPH1155104A (ja) | 1999-02-26 |
JP3024601B2 true JP3024601B2 (ja) | 2000-03-21 |
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ID=16611238
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JP9211766A Expired - Fee Related JP3024601B2 (ja) | 1997-08-06 | 1997-08-06 | 相補伝送線路の終端回路 |
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Country | Link |
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JP (1) | JP3024601B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4403334A1 (de) * | 1993-02-03 | 1994-08-11 | Mitsubishi Electric Corp | Einrichtung zum Verhindern von Rauschübertragung eines digitalen Signals |
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---|---|---|---|---|
JP4143615B2 (ja) | 2005-03-03 | 2008-09-03 | エルピーダメモリ株式会社 | オンダイターミネーション回路 |
-
1997
- 1997-08-06 JP JP9211766A patent/JP3024601B2/ja not_active Expired - Fee Related
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---|---|---|---|---|
DE4403334A1 (de) * | 1993-02-03 | 1994-08-11 | Mitsubishi Electric Corp | Einrichtung zum Verhindern von Rauschübertragung eines digitalen Signals |
US5514993A (en) * | 1993-02-03 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for preventing transferring noise of digital signal |
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