JPH08181549A - バッファ回路およびバイアス回路 - Google Patents
バッファ回路およびバイアス回路Info
- Publication number
- JPH08181549A JPH08181549A JP6322327A JP32232794A JPH08181549A JP H08181549 A JPH08181549 A JP H08181549A JP 6322327 A JP6322327 A JP 6322327A JP 32232794 A JP32232794 A JP 32232794A JP H08181549 A JPH08181549 A JP H08181549A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- transistor
- node
- output
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 トランジスタの閾値電圧のバラツキによる出
力電圧の変動を調整する機能を備えたバッファ回路等を
提供すること。 【構成】 ＰＭＯＳ１−３のソースＳを電源電位Ｖ
ccに、ドレインＤをＮＭＯＳ１−５のゲートＧに、ゲー
トＧを出力端子Ｏに接続する。また、ＮＭＯＳ１−５の
ドレインＤを電源電位Ｖccに、ソースＳを出力端子Ｏに
接続する。同様に、ＰＭＯＳ１−４のソースＳを電源電
位Ｖccに、ドレインＤをＮＭＯＳ１−６のゲートＧに、
ゲートＧを出力端子ＯＢに接続する。また、ＮＭＯＳ１
−６のドレインＤを電源電位Ｖccに、ソースＳを出力端
子ＯＢに接続する。このようにＰＭＯＳおよびＮＭＯＳ
を接続することにより、ＰＭＯＳに負帰還がかかり、出
力ノードのレベルが高くなり過ぎたり、低くなり過ぎた
りするのを抑える。したがって、出力端子Ｏ，ＯＢより
出力される小振幅信号に及ぼす影響が少なくて済む。
力電圧の変動を調整する機能を備えたバッファ回路等を
提供すること。 【構成】 ＰＭＯＳ１−３のソースＳを電源電位Ｖ
ccに、ドレインＤをＮＭＯＳ１−５のゲートＧに、ゲー
トＧを出力端子Ｏに接続する。また、ＮＭＯＳ１−５の
ドレインＤを電源電位Ｖccに、ソースＳを出力端子Ｏに
接続する。同様に、ＰＭＯＳ１−４のソースＳを電源電
位Ｖccに、ドレインＤをＮＭＯＳ１−６のゲートＧに、
ゲートＧを出力端子ＯＢに接続する。また、ＮＭＯＳ１
−６のドレインＤを電源電位Ｖccに、ソースＳを出力端
子ＯＢに接続する。このようにＰＭＯＳおよびＮＭＯＳ
を接続することにより、ＰＭＯＳに負帰還がかかり、出
力ノードのレベルが高くなり過ぎたり、低くなり過ぎた
りするのを抑える。したがって、出力端子Ｏ，ＯＢより
出力される小振幅信号に及ぼす影響が少なくて済む。
Description
【０００１】
【産業上の利用分野】本発明は小振幅信号を入出力する
バッファ回路またはバイアス回路に関する。
バッファ回路またはバイアス回路に関する。
【０００２】
【従来の技術】小振幅信号を入出力するバッファ回路
は、飽和領域でスイッチング動作を行うトランジスタに
より構成されるバッファ回路に比べて高速に信号の伝達
を行えるため、高速動作を必要とする各種電子回路に用
いられている。このようなバッファ回路は、信号入力側
トランジスタに閾値付近の電圧レベルの小振幅信号を入
力するとともに、信号出力側トランジスタより出力先回
路における入力側トランジスタの閾値付近の電圧レベル
の小振幅信号を出力する。
は、飽和領域でスイッチング動作を行うトランジスタに
より構成されるバッファ回路に比べて高速に信号の伝達
を行えるため、高速動作を必要とする各種電子回路に用
いられている。このようなバッファ回路は、信号入力側
トランジスタに閾値付近の電圧レベルの小振幅信号を入
力するとともに、信号出力側トランジスタより出力先回
路における入力側トランジスタの閾値付近の電圧レベル
の小振幅信号を出力する。
【０００３】図２は、このような小振幅信号を入出力す
るバッファ回路の従来技術を示した回路図である。この
バッファ回路は、トランジスタのＰＭＯＳ２−３および
ＰＭＯＳ２−４を備え、これらトランジスタはそれぞれ
ソースＳが電源電位Ｖccに接続され、ゲートＧが接地電
位Ｖssに接続されている。このように、ＰＭＯＳ２−３
およびＰＭＯＳ２−４はゲートＧが接地電位Ｖssに接続
されているため、ソースＳとドレインＤ間が常時導通状
態であり、ＰＭＯＳ２−３のドレインＤが接続されてい
るノード２−３、ＰＭＯＳ２−４のドレインＤが接続さ
れているノード２−４に常に同じ状態で電源電位Ｖccを
供給している。
るバッファ回路の従来技術を示した回路図である。この
バッファ回路は、トランジスタのＰＭＯＳ２−３および
ＰＭＯＳ２−４を備え、これらトランジスタはそれぞれ
ソースＳが電源電位Ｖccに接続され、ゲートＧが接地電
位Ｖssに接続されている。このように、ＰＭＯＳ２−３
およびＰＭＯＳ２−４はゲートＧが接地電位Ｖssに接続
されているため、ソースＳとドレインＤ間が常時導通状
態であり、ＰＭＯＳ２−３のドレインＤが接続されてい
るノード２−３、ＰＭＯＳ２−４のドレインＤが接続さ
れているノード２−４に常に同じ状態で電源電位Ｖccを
供給している。
【０００４】バッファ回路はまた、相補の小振幅信号を
入力するＮＭＯＳ２−１とＮＭＯＳ２−２を備えてい
る。ＮＭＯＳ２−１は、ゲートＧが相補信号の一方を入
力する入力端子Ｄに接続され、ドレインＤがノード２−
３と接続されている。また、ＮＭＯＳ２−２は、ゲート
Ｇが相補信号の他方を入力する入力端子ＤＢに接続さ
れ、ドレインＤがノード２−４と接続されている。これ
らＮＭＯＳ２−１およびＮＭＯＳ２−２のソースＳと接
地電位Ｖssの間には電流源２−８が接続されている。
入力するＮＭＯＳ２−１とＮＭＯＳ２−２を備えてい
る。ＮＭＯＳ２−１は、ゲートＧが相補信号の一方を入
力する入力端子Ｄに接続され、ドレインＤがノード２−
３と接続されている。また、ＮＭＯＳ２−２は、ゲート
Ｇが相補信号の他方を入力する入力端子ＤＢに接続さ
れ、ドレインＤがノード２−４と接続されている。これ
らＮＭＯＳ２−１およびＮＭＯＳ２−２のソースＳと接
地電位Ｖssの間には電流源２−８が接続されている。
【０００５】バッファ回路はさらに、相補の小振幅信号
を出力する出力端子に接続されるＮＭＯＳ２−５とＮＭ
ＯＳ２−６を備えている。ＮＭＯＳ２−５は、ドレイン
Ｄが電源電位Ｖccに、ゲートＧがノード２−３に、ソー
スＳが一方の出力端子Ｏと接続される出力ノードΦ２−
１に接続されている。ＮＭＯＳ２−６は、ドレインＤが
電源電位Ｖccに、ゲートＧがノード２−４に、ソースＳ
が他方の出力端子ＯＢと接続される出力ノードΦ２−２
に接続されている。出力ノードΦ２−１およびΦ２−２
はそれぞれ、電流源２−７、２−９を介して接地電位Ｖ
ssと接続されている。
を出力する出力端子に接続されるＮＭＯＳ２−５とＮＭ
ＯＳ２−６を備えている。ＮＭＯＳ２−５は、ドレイン
Ｄが電源電位Ｖccに、ゲートＧがノード２−３に、ソー
スＳが一方の出力端子Ｏと接続される出力ノードΦ２−
１に接続されている。ＮＭＯＳ２−６は、ドレインＤが
電源電位Ｖccに、ゲートＧがノード２−４に、ソースＳ
が他方の出力端子ＯＢと接続される出力ノードΦ２−２
に接続されている。出力ノードΦ２−１およびΦ２−２
はそれぞれ、電流源２−７、２−９を介して接地電位Ｖ
ssと接続されている。
【０００６】次に、図２に示した従来技術におけるバッ
ファ回路の動作を説明する。このバッファ回路は、入力
端子Ｄ、ＤＢに相補の小振幅信号を入力すると、これに
対応した相補の小振幅信号を出力端子Ｏ、ＯＢより出力
する。より詳細に説明すると、たとえば相補信号が入力
される入力端子Ｄの電圧が高くなると入力端子ＤＢの電
圧は低くなる。これら電圧がＮＭＯＳ２−１とＮＭＯＳ
２−２のゲートＧに印加されると、ＮＭＯＳ２−１とＮ
ＭＯＳ２−２を流れる電流差によりノード２−３の電圧
が下がり、ノード２−３の電圧に追従して出力ノードΦ
２−１も下がる。一方、ノード２−４の電圧は上がり、
ノード２−４の電圧に追従して出力ノードΦ２−２の電
圧も上がる。
ファ回路の動作を説明する。このバッファ回路は、入力
端子Ｄ、ＤＢに相補の小振幅信号を入力すると、これに
対応した相補の小振幅信号を出力端子Ｏ、ＯＢより出力
する。より詳細に説明すると、たとえば相補信号が入力
される入力端子Ｄの電圧が高くなると入力端子ＤＢの電
圧は低くなる。これら電圧がＮＭＯＳ２−１とＮＭＯＳ
２−２のゲートＧに印加されると、ＮＭＯＳ２−１とＮ
ＭＯＳ２−２を流れる電流差によりノード２−３の電圧
が下がり、ノード２−３の電圧に追従して出力ノードΦ
２−１も下がる。一方、ノード２−４の電圧は上がり、
ノード２−４の電圧に追従して出力ノードΦ２−２の電
圧も上がる。
【０００７】次にトランジスタの閾値電圧に注目する。
たとえば半導体基板中にＮチャネル型トランジスタを形
成する工程において、プロセスバラツキ等の誤差により
Ｎチャネル型トランジスタの閾値電圧Ｖtnが目標値より
も上がった場合を考える。Ｎチャネル型トランジスタの
閾値電圧Ｖtnが目標値よりも上がると、ＮＭＯＳ２−１
の導通状態は、閾値電圧Ｖtnが目標値である時よりも弱
くなる。したがって、ノード２−３の電圧は、閾値電圧
Ｖtnが目標値である時よりも上がる。
たとえば半導体基板中にＮチャネル型トランジスタを形
成する工程において、プロセスバラツキ等の誤差により
Ｎチャネル型トランジスタの閾値電圧Ｖtnが目標値より
も上がった場合を考える。Ｎチャネル型トランジスタの
閾値電圧Ｖtnが目標値よりも上がると、ＮＭＯＳ２−１
の導通状態は、閾値電圧Ｖtnが目標値である時よりも弱
くなる。したがって、ノード２−３の電圧は、閾値電圧
Ｖtnが目標値である時よりも上がる。
【０００８】また、ＮＭＯＳ２−５の閾値電圧Ｖtnも上
がっているので出力ノードΦ２−１の電圧もノード２−
３の電圧に追従して上がる。また、Ｐチャネル型トラン
ジスタの閾値電圧Ｖtpがずれた場合には、ＰＭＯＳ２−
３が十分にオン状態にならなくなりノード２−３の電位
が目標値よりも下がり、出力ノードΦ２−１の電圧はノ
ード２−３に追従して下がる。
がっているので出力ノードΦ２−１の電圧もノード２−
３の電圧に追従して上がる。また、Ｐチャネル型トラン
ジスタの閾値電圧Ｖtpがずれた場合には、ＰＭＯＳ２−
３が十分にオン状態にならなくなりノード２−３の電位
が目標値よりも下がり、出力ノードΦ２−１の電圧はノ
ード２−３に追従して下がる。
【０００９】
【発明が解決しようとしている課題】しかしながらこの
ような小振幅信号を出力するバッファ回路では、出力電
圧のレベルが所定のレベルの範囲からずれて大きく変化
すると、正確に信号の伝達ができなくなる場合がある。
一方、トランジスタの製造バラツキなどによる閾値電圧
（Ｖtn、Ｖtp）のバラツキをすべての製品について完全
に無くすことは非常に困難であり、結果として、バッフ
ァ回路を含んだ製品全体としての歩留りが極端に悪化す
る。また、閾値電圧はトランジスタの温度などの動作環
境によっても変化するため、出荷時に製造のバラツキを
無くしても常に安定した小振幅出力信号を得られる保証
はない。
ような小振幅信号を出力するバッファ回路では、出力電
圧のレベルが所定のレベルの範囲からずれて大きく変化
すると、正確に信号の伝達ができなくなる場合がある。
一方、トランジスタの製造バラツキなどによる閾値電圧
（Ｖtn、Ｖtp）のバラツキをすべての製品について完全
に無くすことは非常に困難であり、結果として、バッフ
ァ回路を含んだ製品全体としての歩留りが極端に悪化す
る。また、閾値電圧はトランジスタの温度などの動作環
境によっても変化するため、出荷時に製造のバラツキを
無くしても常に安定した小振幅出力信号を得られる保証
はない。
【００１０】本発明はこのような従来技術の欠点を解消
し、回路設計側でトランジスタの閾値電圧のバラツキに
より生じる出力レベルの変動を調整する機能を備えたバ
ッファ回路およびバイアス回路を提供することを目的と
する。
し、回路設計側でトランジスタの閾値電圧のバラツキに
より生じる出力レベルの変動を調整する機能を備えたバ
ッファ回路およびバイアス回路を提供することを目的と
する。
【００１１】
【課題を解決するための手段】本発明は上述の課題を解
決するために、第１端子が第１の電流源に、第２端子が
第１のノードに、制御電極が第１の入力端子にそれぞれ
接続される第１のトランジスタと、第１端子が第１の電
流源に、第２端子が第２のノードに、制御電極が第１の
入力端子と相補の信号を入力する第２の入力端子にそれ
ぞれ接続される第２のトランジスタと、第１端子が第１
の電源に、第２端子が第１のノードに、制御電極が第１
の出力端子にそれぞれ接続される第３のトランジスタ
と、第１端子が第１の電源に、第２端子が第２のノード
に、制御電極が前記第１の出力端子と相補の信号を出力
する第２の出力端子にそれぞれ接続される第３のトラン
ジスタと、第１端子が第１の出力端子および第２の電流
源に、第２端子が第１の電源に、制御電極が前記第１の
ノードにそれぞれ接続される第５のトランジスタと、第
１端子が第２の出力端子および第３の電流源に、第２端
子が第１の電源に、制御電極が前記第２のノードにそれ
ぞれ接続される第５のトランジスタとを有する。
決するために、第１端子が第１の電流源に、第２端子が
第１のノードに、制御電極が第１の入力端子にそれぞれ
接続される第１のトランジスタと、第１端子が第１の電
流源に、第２端子が第２のノードに、制御電極が第１の
入力端子と相補の信号を入力する第２の入力端子にそれ
ぞれ接続される第２のトランジスタと、第１端子が第１
の電源に、第２端子が第１のノードに、制御電極が第１
の出力端子にそれぞれ接続される第３のトランジスタ
と、第１端子が第１の電源に、第２端子が第２のノード
に、制御電極が前記第１の出力端子と相補の信号を出力
する第２の出力端子にそれぞれ接続される第３のトラン
ジスタと、第１端子が第１の出力端子および第２の電流
源に、第２端子が第１の電源に、制御電極が前記第１の
ノードにそれぞれ接続される第５のトランジスタと、第
１端子が第２の出力端子および第３の電流源に、第２端
子が第１の電源に、制御電極が前記第２のノードにそれ
ぞれ接続される第５のトランジスタとを有する。
【００１２】また、本発明によれば、第１端子が第１の
電源に、第２端子が第１のノードに、制御電極が第１の
出力端子にそれぞれ接続される第１のトランジスタと、
第１端子が抵抗器に、第２端子が第１の電源に、制御電
極が前記第１のノードにそれぞれ接続される第２のトラ
ンジスタと、第１端子が第１の出力端子に、第２端子が
第１の電源に、制御電極が前記第１のノードにそれぞれ
接続される第３のトランジスタと、第１端子が第２の電
源に、第２端子が第１のノードに、制御電極が第２の出
力端子にそれぞれ接続される第４のトランジスタと、第
１端子が第２の電源に接続され、第２端子および制御電
極が抵抗器を介して第２のトランジスタの第１端子と第
２の出力端子に接続される第５のトランジスタと、第１
端子が第２の電源に、第２端子が第３のトランジスタの
第１端子に、制御電極が前記第２の出力端子にそれぞれ
接続される第６のトランジスタとを有する。
電源に、第２端子が第１のノードに、制御電極が第１の
出力端子にそれぞれ接続される第１のトランジスタと、
第１端子が抵抗器に、第２端子が第１の電源に、制御電
極が前記第１のノードにそれぞれ接続される第２のトラ
ンジスタと、第１端子が第１の出力端子に、第２端子が
第１の電源に、制御電極が前記第１のノードにそれぞれ
接続される第３のトランジスタと、第１端子が第２の電
源に、第２端子が第１のノードに、制御電極が第２の出
力端子にそれぞれ接続される第４のトランジスタと、第
１端子が第２の電源に接続され、第２端子および制御電
極が抵抗器を介して第２のトランジスタの第１端子と第
２の出力端子に接続される第５のトランジスタと、第１
端子が第２の電源に、第２端子が第３のトランジスタの
第１端子に、制御電極が前記第２の出力端子にそれぞれ
接続される第６のトランジスタとを有する。
【００１３】
【作用】本発明によれば、第１のノードの電位が上がる
とＮチャネル型トランジスタの制御電極の電位が上がる
ので第２のノードの電位が上がり、第２のノードが上が
るとＰチャネル型トランジスタの制御電極の電位が上が
るので第１のノードに流れる電流が制限される。また、
第１のノードの電位が下がるとＮチャネル型トランジス
タの制御電極の電位が下がるので第２のノードの電位が
下がり、第２のノードが下がるとＰチャネル型トランジ
スタの制御電極の電位が下がるので第１のノードに流れ
る電流が増加する。
とＮチャネル型トランジスタの制御電極の電位が上がる
ので第２のノードの電位が上がり、第２のノードが上が
るとＰチャネル型トランジスタの制御電極の電位が上が
るので第１のノードに流れる電流が制限される。また、
第１のノードの電位が下がるとＮチャネル型トランジス
タの制御電極の電位が下がるので第２のノードの電位が
下がり、第２のノードが下がるとＰチャネル型トランジ
スタの制御電極の電位が下がるので第１のノードに流れ
る電流が増加する。
【００１４】また、本発明によれば、第１の入力端子に
入力される信号の電位が上がると、第１のノードに流れ
る電流が増加し、第１のノードの電位が上昇する。第１
のノードの電位が上がると、第５のトランジスタの第１
端子と第２端子間に流れる電流が増加するため第１の出
力端子の電位が上がる。第１の出力端子の電位が上がる
と、第３のトランジスタは第１端子と第２端子間の抵抗
を増加して第１のノードに流れる電流を制限する。一
方、第２の入力端子には第１の入力端子と相補の信号が
入力されるため、第２の入力端子に入力される信号の電
位は下がる。第２の入力端子に入力される信号の電位が
下がると、第６のトランジスタの制御電極の電圧が下が
るためこのトランジスタの第１端子と第２端子間の抵抗
が上がり、第２の出力端子より出力される信号の電位が
下がる。第２の出力端子の電位が下がると、第４のトラ
ンジスタの第１端子と第２端子間の抵抗が減少し、第２
のノードに流れる電流を増加する。
入力される信号の電位が上がると、第１のノードに流れ
る電流が増加し、第１のノードの電位が上昇する。第１
のノードの電位が上がると、第５のトランジスタの第１
端子と第２端子間に流れる電流が増加するため第１の出
力端子の電位が上がる。第１の出力端子の電位が上がる
と、第３のトランジスタは第１端子と第２端子間の抵抗
を増加して第１のノードに流れる電流を制限する。一
方、第２の入力端子には第１の入力端子と相補の信号が
入力されるため、第２の入力端子に入力される信号の電
位は下がる。第２の入力端子に入力される信号の電位が
下がると、第６のトランジスタの制御電極の電圧が下が
るためこのトランジスタの第１端子と第２端子間の抵抗
が上がり、第２の出力端子より出力される信号の電位が
下がる。第２の出力端子の電位が下がると、第４のトラ
ンジスタの第１端子と第２端子間の抵抗が減少し、第２
のノードに流れる電流を増加する。
【００１５】さらに、本発明によれば、Ｎチャネルトラ
ンジスタの閾値レベルが上がると第１、第２のノードに
流れる電流が減少し、第３、第４のトランジスタの制御
電極の電位が下がる。第３、第４のトランジスタの制御
電極の電位が下がると、この２つのトランジスタの第１
端子と第２端子間の抵抗が増加し、第１、第２の出力端
子より出力されるバイアス電圧が下がる方に制御され
る。しかし、第１、第２の出力端子の電位が下がると第
１、第２のトランジスタの第１端子と第２端子間の抵抗
が減少し、第３、第４のトランジスタの制御電極に加わ
る電位が上昇する。このため、第３、第４のトランジス
タの第１端子と第２端子間の抵抗が減少し、第１、第２
の出力端子の電位が上がる方に制御される。これによ
り、Ｎチャネルトランジスタの閾値レベルが上がっても
第１、第２の出力端子より出力されるバイアス電圧の変
化が抑えられる。同様に、Ｎチャネルトランジスタの閾
値レベルが下がっても上記と逆の制御が行われ、第１、
第２の出力端子より出力されるバイアス電圧の変化が抑
えられる。また、Ｐチャネルトランジスタの閾値レベル
の絶対値が上がると、第１、第２のノードに流れる電流
が減少し、上記と同様に第１、第２の出力端子より出力
されるバイアス電圧の変化が抑えられる。
ンジスタの閾値レベルが上がると第１、第２のノードに
流れる電流が減少し、第３、第４のトランジスタの制御
電極の電位が下がる。第３、第４のトランジスタの制御
電極の電位が下がると、この２つのトランジスタの第１
端子と第２端子間の抵抗が増加し、第１、第２の出力端
子より出力されるバイアス電圧が下がる方に制御され
る。しかし、第１、第２の出力端子の電位が下がると第
１、第２のトランジスタの第１端子と第２端子間の抵抗
が減少し、第３、第４のトランジスタの制御電極に加わ
る電位が上昇する。このため、第３、第４のトランジス
タの第１端子と第２端子間の抵抗が減少し、第１、第２
の出力端子の電位が上がる方に制御される。これによ
り、Ｎチャネルトランジスタの閾値レベルが上がっても
第１、第２の出力端子より出力されるバイアス電圧の変
化が抑えられる。同様に、Ｎチャネルトランジスタの閾
値レベルが下がっても上記と逆の制御が行われ、第１、
第２の出力端子より出力されるバイアス電圧の変化が抑
えられる。また、Ｐチャネルトランジスタの閾値レベル
の絶対値が上がると、第１、第２のノードに流れる電流
が減少し、上記と同様に第１、第２の出力端子より出力
されるバイアス電圧の変化が抑えられる。
【００１６】
【実施例】次に添付図面を参照して本発明によるバッフ
ァ回路およびバイアス回路の実施例を詳細に説明する。
ァ回路およびバイアス回路の実施例を詳細に説明する。
【００１７】図１を参照すると、本発明による電界効果
トランジスタで構成される小振幅信号を入出力するバッ
ファ回路の実施例を示す回路図が示されている。このバ
ッファ回路は、構成要素である電界効果トランジスタの
閾値の変化に影響を受けること無く、入力端子Ｄ、ＤＢ
に入力された相補の小振幅信号を、これに対応した相補
の小振幅信号として出力端子Ｏ、ＯＢより出力するバッ
ファ回路である。
トランジスタで構成される小振幅信号を入出力するバッ
ファ回路の実施例を示す回路図が示されている。このバ
ッファ回路は、構成要素である電界効果トランジスタの
閾値の変化に影響を受けること無く、入力端子Ｄ、ＤＢ
に入力された相補の小振幅信号を、これに対応した相補
の小振幅信号として出力端子Ｏ、ＯＢより出力するバッ
ファ回路である。
【００１８】このバッファ回路は、相補の小振幅信号を
入力する同一の寸法であるＮＭＯＳ１−１とＮＭＯＳ１
−２を備えている。ＮＭＯＳ１−１は、ゲートＧが相補
信号の一方を入力する入力端子Ｄに接続され、ドレイン
Ｄがノード１−３と接続されている。また、ＮＭＯＳ１
−２は、ゲートＧが相補信号の他方を入力する入力端子
ＤＢに接続され、ドレインＤがノード１−４と接続され
ている。これらＮＭＯＳ１−１およびＮＭＯＳ１−２の
ソースＳと接地電位Ｖssの間には電流源１−８が接続さ
れている。
入力する同一の寸法であるＮＭＯＳ１−１とＮＭＯＳ１
−２を備えている。ＮＭＯＳ１−１は、ゲートＧが相補
信号の一方を入力する入力端子Ｄに接続され、ドレイン
Ｄがノード１−３と接続されている。また、ＮＭＯＳ１
−２は、ゲートＧが相補信号の他方を入力する入力端子
ＤＢに接続され、ドレインＤがノード１−４と接続され
ている。これらＮＭＯＳ１−１およびＮＭＯＳ１−２の
ソースＳと接地電位Ｖssの間には電流源１−８が接続さ
れている。
【００１９】このバッファ回路はまた、負帰還制御され
る同一の寸法のＰＭＯＳ１−３およびＰＭＯＳ１−４を
備えている。ＰＭＯＳ１−３は、ソースＳが電源電位Ｖ
ccに、ドレインＤがノード１−３に、ゲートＧが出力ノ
ードΦ１−１を介して出力端子Ｏにそれぞれ接続されて
いる。また、ＰＭＯＳ１−４は、ソースＳが電源電位Ｖ
ccに、ドレインＤがノード１−４に、ゲートＧが出力ノ
ードΦ１−２を介して出力端子ＯＢにそれぞれ接続され
ている。これらＰＭＯＳ１−３およびＰＭＯＳ１−４
は、出力ノードΦ１−１，Φ１−２の電位により、ソー
スＳとドレインＤ間の抵抗値が制御される。
る同一の寸法のＰＭＯＳ１−３およびＰＭＯＳ１−４を
備えている。ＰＭＯＳ１−３は、ソースＳが電源電位Ｖ
ccに、ドレインＤがノード１−３に、ゲートＧが出力ノ
ードΦ１−１を介して出力端子Ｏにそれぞれ接続されて
いる。また、ＰＭＯＳ１−４は、ソースＳが電源電位Ｖ
ccに、ドレインＤがノード１−４に、ゲートＧが出力ノ
ードΦ１−２を介して出力端子ＯＢにそれぞれ接続され
ている。これらＰＭＯＳ１−３およびＰＭＯＳ１−４
は、出力ノードΦ１−１，Φ１−２の電位により、ソー
スＳとドレインＤ間の抵抗値が制御される。
【００２０】バッファ回路はさらに、同一の寸法のＮＭ
ＯＳ１−５とＮＭＯＳ１−６を備えている。ＮＭＯＳ１
−５は、ドレインＤが電源電位Ｖccに、ゲートＧがノー
ド１−３に、ソースＳが出力ノードΦ１−１を介して出
力端子Ｏと接続されている。また、ＮＭＯＳ１−６は、
ドレインＤが電源電位Ｖccに、ゲートＧがノード１−４
に、ソースＳが出力ノードΦ１−２を介して出力端子Ｏ
Ｂと接続されている。また、出力ノードΦ１−１と接地
電位Ｖss間には電流源１−７が、出力ノードΦ１−２と
接地電位Ｖss間には電流源１−９がそれぞれ接続されて
いる。
ＯＳ１−５とＮＭＯＳ１−６を備えている。ＮＭＯＳ１
−５は、ドレインＤが電源電位Ｖccに、ゲートＧがノー
ド１−３に、ソースＳが出力ノードΦ１−１を介して出
力端子Ｏと接続されている。また、ＮＭＯＳ１−６は、
ドレインＤが電源電位Ｖccに、ゲートＧがノード１−４
に、ソースＳが出力ノードΦ１−２を介して出力端子Ｏ
Ｂと接続されている。また、出力ノードΦ１−１と接地
電位Ｖss間には電流源１−７が、出力ノードΦ１−２と
接地電位Ｖss間には電流源１−９がそれぞれ接続されて
いる。
【００２１】次に、図１に示したバッファ回路の動作を
説明する。入力端子Ｄ、ＤＢに相補の信号が入力され
る。たとえば、入力端子Ｄに入力した小振幅信号の電圧
が高くなると、ＮＭＯＳ１−１に流れる電流が増加する
とともに、ＮＭＯＳ１−２を流れる電流が減少し、ノー
ド１−３の電圧が下がる。ノード１−３の電圧が下がる
とＮＭＯＳ１−５のゲートＧの電位が下降し、このトラ
ンジスタのソースＳとドレインＤ間の抵抗値が増加す
る。したがって、ノードΦ１−１の電圧は電流源Φ１−
７により決定される電圧になる。つまり、ノード１−３
の電圧に追従して出力ノードΦ１−１の電圧も下がる。
説明する。入力端子Ｄ、ＤＢに相補の信号が入力され
る。たとえば、入力端子Ｄに入力した小振幅信号の電圧
が高くなると、ＮＭＯＳ１−１に流れる電流が増加する
とともに、ＮＭＯＳ１−２を流れる電流が減少し、ノー
ド１−３の電圧が下がる。ノード１−３の電圧が下がる
とＮＭＯＳ１−５のゲートＧの電位が下降し、このトラ
ンジスタのソースＳとドレインＤ間の抵抗値が増加す
る。したがって、ノードΦ１−１の電圧は電流源Φ１−
７により決定される電圧になる。つまり、ノード１−３
の電圧に追従して出力ノードΦ１−１の電圧も下がる。
【００２２】一方、出力ノードΦ１−１の電圧が低くな
り、非飽和領域で可変抵抗として動作するＰＭＯＳ１−
３のゲートＧに印加される電位が下がると、このトラン
ジスタのソースＳとドレインＤ間の抵抗が減少し、この
間を流れる電流が増加し、出力ノードΦ１−１の電位が
低くなり過ぎることがないように負帰還がかかる。よっ
て出力端子Ｏより安定した小振幅信号を出力することが
できる。
り、非飽和領域で可変抵抗として動作するＰＭＯＳ１−
３のゲートＧに印加される電位が下がると、このトラン
ジスタのソースＳとドレインＤ間の抵抗が減少し、この
間を流れる電流が増加し、出力ノードΦ１−１の電位が
低くなり過ぎることがないように負帰還がかかる。よっ
て出力端子Ｏより安定した小振幅信号を出力することが
できる。
【００２３】また、このとき、入力端子ＤＢの電圧は低
くなりＮＭＯＳ１−２のゲートＧに加わる電位が低くな
るので、このトランジスタのソースＳとドレインＤ間に
流れる電流は減少する。これにより、ノード１−４の電
圧が上がりＮＭＯＳ１−６のゲートＧの電位が高くなる
ので、このトランジスタのソースＳとドレインＤ間に流
れる電流が増加し、ノード１−４の電圧に追従して出力
ノードΦ１−２も上がる。
くなりＮＭＯＳ１−２のゲートＧに加わる電位が低くな
るので、このトランジスタのソースＳとドレインＤ間に
流れる電流は減少する。これにより、ノード１−４の電
圧が上がりＮＭＯＳ１−６のゲートＧの電位が高くなる
ので、このトランジスタのソースＳとドレインＤ間に流
れる電流が増加し、ノード１−４の電圧に追従して出力
ノードΦ１−２も上がる。
【００２４】出力ノードΦ１−２の電圧が上がることに
より非飽和領域で可変抵抗として動作するＰＭＯＳ１−
４のゲート電位が上がるので、このトランジスタのソー
スＳとドレインＤ間に流れる電流が減少する。つまり、
出力ノードΦ１−２の電位が高くなり過ぎることがない
ように負帰還がかかる。よって、出力端子ＯＢよりトラ
ンジスタの閾値の変動に対して安定した小振幅信号を得
ることができる。また、出力ノードのレベルの変化がお
こってから負帰還がかかるためノード１−３、ノード１
−４のレベルの初期変化に影響しないのでスピードも早
い。
より非飽和領域で可変抵抗として動作するＰＭＯＳ１−
４のゲート電位が上がるので、このトランジスタのソー
スＳとドレインＤ間に流れる電流が減少する。つまり、
出力ノードΦ１−２の電位が高くなり過ぎることがない
ように負帰還がかかる。よって、出力端子ＯＢよりトラ
ンジスタの閾値の変動に対して安定した小振幅信号を得
ることができる。また、出力ノードのレベルの変化がお
こってから負帰還がかかるためノード１−３、ノード１
−４のレベルの初期変化に影響しないのでスピードも早
い。
【００２５】次に、トランジスタの閾値（ＮＭＯＳ：Ｖ
tn、ＰＭＯＳ：Ｖtp）がずれた場合について説明する。
たとえばトランジスタの閾値のずれは４つの場合が考え
られる。第１の場合として回路の左部分ではＰＭＯＳ１
−３の閾値電圧Ｖtpが目標値より上がってノード１−３
の電圧が目標値よりも下がった場合である。このとき
は、出力ノードΦ１−１の電圧も下がるためＰＭＯＳ１
−３に多く電流が流れ、ノード１−３の電圧の低下を抑
えられる。また、回路の右部分でも同様に動作する。
tn、ＰＭＯＳ：Ｖtp）がずれた場合について説明する。
たとえばトランジスタの閾値のずれは４つの場合が考え
られる。第１の場合として回路の左部分ではＰＭＯＳ１
−３の閾値電圧Ｖtpが目標値より上がってノード１−３
の電圧が目標値よりも下がった場合である。このとき
は、出力ノードΦ１−１の電圧も下がるためＰＭＯＳ１
−３に多く電流が流れ、ノード１−３の電圧の低下を抑
えられる。また、回路の右部分でも同様に動作する。
【００２６】第２の場合として回路の左部分では、ＰＭ
ＯＳ１−３のＶtpが下がり、ノード１−３の電圧が目標
値よりも上がった場合である。このときは、出力ノード
Φ１−１の電圧も上がるためＰＭＯＳ１−３に流れる電
流が絞られ、ノードＮ１−３の電圧の上昇を抑えられ
る。また、回路の右部分でも同様に動作する。
ＯＳ１−３のＶtpが下がり、ノード１−３の電圧が目標
値よりも上がった場合である。このときは、出力ノード
Φ１−１の電圧も上がるためＰＭＯＳ１−３に流れる電
流が絞られ、ノードＮ１−３の電圧の上昇を抑えられ
る。また、回路の右部分でも同様に動作する。
【００２７】第３の場合として回路の左部分では、ＮＭ
ＯＳ１−１のＶtnが下がって出力ノードΦ１−１の電圧
が目標値よりも下がった場合である。このときは、ＰＭ
ＯＳ１−３に多く電流が流れノード１−３の電圧が上が
り、ノード１−３が上がることによって出力ノードΦ１
−１の電圧の低下を抑えられる。また、回路の右部分で
も同様に動作する。
ＯＳ１−１のＶtnが下がって出力ノードΦ１−１の電圧
が目標値よりも下がった場合である。このときは、ＰＭ
ＯＳ１−３に多く電流が流れノード１−３の電圧が上が
り、ノード１−３が上がることによって出力ノードΦ１
−１の電圧の低下を抑えられる。また、回路の右部分で
も同様に動作する。
【００２８】第４の場合として回路の左部分では、ＮＭ
ＯＳ１−１のＶtnが上がって出力ノードΦ１−１の電圧
が目標値よりも上がった場合である。このときは、ＰＭ
ＯＳ１−３に流れる電流が絞られノード１−３の電圧が
下がり、ノード１−３が下がることによって出力ノード
Φ１−１の電圧の上昇を抑えられる。また、回路の右部
分でも同様に動作する。
ＯＳ１−１のＶtnが上がって出力ノードΦ１−１の電圧
が目標値よりも上がった場合である。このときは、ＰＭ
ＯＳ１−３に流れる電流が絞られノード１−３の電圧が
下がり、ノード１−３が下がることによって出力ノード
Φ１−１の電圧の上昇を抑えられる。また、回路の右部
分でも同様に動作する。
【００２９】このように、トランジスタの閾値（Ｖtn、
Ｖtp）が目標値よりずれた場合でも、出力ノード１−
３、１−４に流れる電流を補償するので、出力端子Ｏ，
ＯＢより出力される小振幅信号の電圧のずれが少ない。
Ｖtp）が目標値よりずれた場合でも、出力ノード１−
３、１−４に流れる電流を補償するので、出力端子Ｏ，
ＯＢより出力される小振幅信号の電圧のずれが少ない。
【００３０】以上詳細に説明したように図１に示したバ
ッファ回路の実施例によれば、ＰＭＯＳ１−３のゲート
Ｇを出力端子Ｏに接続し、ＰＭＯＳ１−４のゲートＧを
出力端子ＯＢに接続することにより、負帰還がかかり、
出力ノードのレベルが高くなり過ぎたり、低くなり過ぎ
たりするのを抑える。また、出力ノードのレベルの変化
が起こってから負帰還がかかるためスピードも早い。さ
らに、トランジスタの閾値（Ｖtn、Ｖtp）がずれた場合
でも、ＰＭＯＳ１−３，ＰＭＯＳ１−４のソースＳとド
レインＤ間の抵抗値がこのずれを補正するように適宜調
節される。したがって、ＮＭＯＳ１−５，ＮＭＯＳ１−
６のゲートＧに印加される電圧が調節され、出力端子
Ｏ，ＯＢより出力される小振幅信号に及ぼす影響が少な
くて済む。
ッファ回路の実施例によれば、ＰＭＯＳ１−３のゲート
Ｇを出力端子Ｏに接続し、ＰＭＯＳ１−４のゲートＧを
出力端子ＯＢに接続することにより、負帰還がかかり、
出力ノードのレベルが高くなり過ぎたり、低くなり過ぎ
たりするのを抑える。また、出力ノードのレベルの変化
が起こってから負帰還がかかるためスピードも早い。さ
らに、トランジスタの閾値（Ｖtn、Ｖtp）がずれた場合
でも、ＰＭＯＳ１−３，ＰＭＯＳ１−４のソースＳとド
レインＤ間の抵抗値がこのずれを補正するように適宜調
節される。したがって、ＮＭＯＳ１−５，ＮＭＯＳ１−
６のゲートＧに印加される電圧が調節され、出力端子
Ｏ，ＯＢより出力される小振幅信号に及ぼす影響が少な
くて済む。
【００３１】図３は本発明による負荷回路を含むバイア
ス回路において、負荷回路に帰還をかけた実施例を示す
回路図である。このバイアス回路１０は、トランジスタ
の閾値電圧のバラツキに依存されないバイアス電圧を出
力する出力端子ＶＲＰＧと、電源電位Ｖccに依存されな
いバイアス電圧を出力する出力端子ＶＲＮＧを備えたバ
イアス回路であり、ＰＭＯＳ３−１とＮＭＯＳ３−２〜
ＮＭＯＳ３−６および抵抗器３−８により構成されてい
る。
ス回路において、負荷回路に帰還をかけた実施例を示す
回路図である。このバイアス回路１０は、トランジスタ
の閾値電圧のバラツキに依存されないバイアス電圧を出
力する出力端子ＶＲＰＧと、電源電位Ｖccに依存されな
いバイアス電圧を出力する出力端子ＶＲＮＧを備えたバ
イアス回路であり、ＰＭＯＳ３−１とＮＭＯＳ３−２〜
ＮＭＯＳ３−６および抵抗器３−８により構成されてい
る。
【００３２】ＰＭＯＳ３−１は、ソースＳが電源電位Ｖ
ccに、ドレインＤがノード３−７に、ゲートＧが出力ノ
ードΦ３−１を介して出力端子ＶＲＰＧにそれぞれ接続
されている。ＮＭＯＳ３−２とＮＭＯＳ３−３は、同じ
寸法のトランジスタであり、それぞれのドレインＤが電
源電位Ｖccに、ゲートＧがノード３−７に接続されてい
る。
ccに、ドレインＤがノード３−７に、ゲートＧが出力ノ
ードΦ３−１を介して出力端子ＶＲＰＧにそれぞれ接続
されている。ＮＭＯＳ３−２とＮＭＯＳ３−３は、同じ
寸法のトランジスタであり、それぞれのドレインＤが電
源電位Ｖccに、ゲートＧがノード３−７に接続されてい
る。
【００３３】また、ＮＭＯＳ３−２のソースＳは抵抗器
３−８を介してＮＭＯＳ３−４のドレインＤに接続され
ている。また、ＮＭＯＳ３−３のソースＳは、ＮＭＯＳ
３−６のドレインＤに接続されるとともに、ＰＭＯＳ３
−１を負帰還制御するように出力ノードΦ３−１に接続
されている。ＰＭＯＳ３−１とＮＭＯＳ３−３が上記の
ように接続されることにより、出力端子ＶＲＰＧより出
力されるバイアス電圧は、これらＰＭＯＳ３−１とＮＭ
ＯＳ３−３の閾値のバラツキに依存されない電圧を出力
することができる。
３−８を介してＮＭＯＳ３−４のドレインＤに接続され
ている。また、ＮＭＯＳ３−３のソースＳは、ＮＭＯＳ
３−６のドレインＤに接続されるとともに、ＰＭＯＳ３
−１を負帰還制御するように出力ノードΦ３−１に接続
されている。ＰＭＯＳ３−１とＮＭＯＳ３−３が上記の
ように接続されることにより、出力端子ＶＲＰＧより出
力されるバイアス電圧は、これらＰＭＯＳ３−１とＮＭ
ＯＳ３−３の閾値のバラツキに依存されない電圧を出力
することができる。
【００３４】ＮＭＯＳ３−４とＮＭＯＳ３−６は同じ寸
法のトランジスタであり、ソースＳが接地電位Ｖssに、
ゲートＧが出力ノードΦ３−２を介して出力端子ＶＲＮ
Ｇにそれぞれ接続されている。また、ＮＭＯＳ３−４の
ゲートＧはドレインＤにも接続されている。ＮＭＯＳ３
−５は、ソースＳが接地電位Ｖssに、ドレインＤがノー
ド３−７に、ゲートＧが出力ノードΦ３−２を介して出
力端子ＶＲＮＧに接続されている。
法のトランジスタであり、ソースＳが接地電位Ｖssに、
ゲートＧが出力ノードΦ３−２を介して出力端子ＶＲＮ
Ｇにそれぞれ接続されている。また、ＮＭＯＳ３−４の
ゲートＧはドレインＤにも接続されている。ＮＭＯＳ３
−５は、ソースＳが接地電位Ｖssに、ドレインＤがノー
ド３−７に、ゲートＧが出力ノードΦ３−２を介して出
力端子ＶＲＮＧに接続されている。
【００３５】上記バイアス回路１０の動作について説明
する。ＰＭＯＳまたはＮＭＯＳトランジスタの閾値電圧
Ｖt がずれたときにはたとえば４つの場合がある。第１
の場合はＰＭＯＳ３−１の閾値電圧Ｖtpの絶対値が目標
値よりも上がった場合である。この場合には、ＰＭＯＳ
３−１の導通状態は閾値電圧Ｖtpが目標値である時より
も弱くなる。したがって、ノード３−７の電圧は、閾値
電圧Ｖtpが目標値である時よりも下がる。したがって、
ＮＭＯＳトランジスタ３−３のゲートＧに加わる電位が
目標値よりも下がるので、出力ノードΦ３−１の電位レ
ベルも下がるが、この電位レベルがＰＭＯＳ３−１のゲ
ートに加わるため、ＰＭＯＳ３−１を流れる電流が増え
て、ノード３−７の電位レベルの低下を抑えるように調
節される。このようにＰＭＯＳ３−１に負帰還がかかる
ので、ＰＭＯＳ３−１の閾値電圧Ｖtpが目標値よりも上
がった場合でも、出力端子ＶＲＰＧより出力されるバイ
アス電圧への影響が少なくて済む。
する。ＰＭＯＳまたはＮＭＯＳトランジスタの閾値電圧
Ｖt がずれたときにはたとえば４つの場合がある。第１
の場合はＰＭＯＳ３−１の閾値電圧Ｖtpの絶対値が目標
値よりも上がった場合である。この場合には、ＰＭＯＳ
３−１の導通状態は閾値電圧Ｖtpが目標値である時より
も弱くなる。したがって、ノード３−７の電圧は、閾値
電圧Ｖtpが目標値である時よりも下がる。したがって、
ＮＭＯＳトランジスタ３−３のゲートＧに加わる電位が
目標値よりも下がるので、出力ノードΦ３−１の電位レ
ベルも下がるが、この電位レベルがＰＭＯＳ３−１のゲ
ートに加わるため、ＰＭＯＳ３−１を流れる電流が増え
て、ノード３−７の電位レベルの低下を抑えるように調
節される。このようにＰＭＯＳ３−１に負帰還がかかる
ので、ＰＭＯＳ３−１の閾値電圧Ｖtpが目標値よりも上
がった場合でも、出力端子ＶＲＰＧより出力されるバイ
アス電圧への影響が少なくて済む。
【００３６】第２の場合はＰＭＯＳ３−１の閾値電圧Ｖ
tpの絶対値が目標値よりも下がってノード３−７の電位
レベルが目標値よりも上がった場合である。この場合に
は、出力ノードΦ３−１の電位レベルも上がり、ＰＭＯ
Ｓ３−１を流れる電流が絞られてノード３−７の電位レ
ベルの上昇を抑えようという負帰還がかかる。
tpの絶対値が目標値よりも下がってノード３−７の電位
レベルが目標値よりも上がった場合である。この場合に
は、出力ノードΦ３−１の電位レベルも上がり、ＰＭＯ
Ｓ３−１を流れる電流が絞られてノード３−７の電位レ
ベルの上昇を抑えようという負帰還がかかる。
【００３７】第３の場合はＮＭＯＳ３−３の閾値電圧Ｖ
tnが目標値よりも下がって出力ノードΦ３−１の電位レ
ベルが目標値よりも上がった場合である。この場合に
は、ノード３−７の電位レベルが下がり、出力ノードΦ
３−１の電位レベルの上昇を抑えようという負帰還がか
かる。
tnが目標値よりも下がって出力ノードΦ３−１の電位レ
ベルが目標値よりも上がった場合である。この場合に
は、ノード３−７の電位レベルが下がり、出力ノードΦ
３−１の電位レベルの上昇を抑えようという負帰還がか
かる。
【００３８】第４の場合はＮＭＯＳ３−３の閾値電圧Ｖ
tnが目標値よりも上がって出力ノードΦ３−１の電位レ
ベルが目標値よりも下がった場合である。この場合に
は、ノード３−７の電位レベルが上がり、出力ノードΦ
３−１の電位レベルの低下を抑えようという負帰還がか
かる。このように、上記ＰＭＯＳ３−１への負帰還によ
り、出力ノードΦ３−１はトランジスタの閾値電圧のバ
ラツキの範囲ΔＶtpとΔＶtnによる影響が少なくなる。
よって出力端子ＶＲＰＧからはトランジスタの閾値電圧
のバラツキに影響されない一定電圧を出力することが可
能となる。
tnが目標値よりも上がって出力ノードΦ３−１の電位レ
ベルが目標値よりも下がった場合である。この場合に
は、ノード３−７の電位レベルが上がり、出力ノードΦ
３−１の電位レベルの低下を抑えようという負帰還がか
かる。このように、上記ＰＭＯＳ３−１への負帰還によ
り、出力ノードΦ３−１はトランジスタの閾値電圧のバ
ラツキの範囲ΔＶtpとΔＶtnによる影響が少なくなる。
よって出力端子ＶＲＰＧからはトランジスタの閾値電圧
のバラツキに影響されない一定電圧を出力することが可
能となる。
【００３９】また、ＮＭＯＳ３−２とＮＭＯＳ３−３の
ゲートＧはノード３−７に接続されているので出力ノー
ドΦ３−１を流れる電流ｉＲと出力ノードΦ３−２を流
れる電流ｉＬは同じである。したがって、 ｉＬ＝ｉＲ また、ノードｓの電圧値Ｖs と出力ノードΦ３−１の電
圧値Ｖrpg は等しい。 Ｖs ＝Ｖrpg 電圧値Ｖrpg は、ＮＭＯＳ３−３の電圧降下分Ｖnoを電
源電位Ｖccから引いた電圧と等しい。 Ｖrpg ＝Ｖcc−Ｖno 抵抗器３−８の電圧降下分Ｖroは抵抗器３−８の抵抗値
Ｒ（Ω）と電流値ｉＬによって求まる。 Ｖｒｏ＝Ｒ＊ｉＬ よって出力ノードΦ３−２の電圧値Ｖrng は、 Ｖrng ＝Ｖrpg −Ｖｒｏ ＝Ｖcc−Ｖno−ｉＬ＊Ｒ ｉＬとＶccは比例関係なので Ｖrng ＝Ｖcc（１−ｋＲ）−Ｖno となる。Ｖrng はＲを大きくすることによりＶtp、Ｖcc
の依存性のないリファレンスレベルが得られる。
ゲートＧはノード３−７に接続されているので出力ノー
ドΦ３−１を流れる電流ｉＲと出力ノードΦ３−２を流
れる電流ｉＬは同じである。したがって、 ｉＬ＝ｉＲ また、ノードｓの電圧値Ｖs と出力ノードΦ３−１の電
圧値Ｖrpg は等しい。 Ｖs ＝Ｖrpg 電圧値Ｖrpg は、ＮＭＯＳ３−３の電圧降下分Ｖnoを電
源電位Ｖccから引いた電圧と等しい。 Ｖrpg ＝Ｖcc−Ｖno 抵抗器３−８の電圧降下分Ｖroは抵抗器３−８の抵抗値
Ｒ（Ω）と電流値ｉＬによって求まる。 Ｖｒｏ＝Ｒ＊ｉＬ よって出力ノードΦ３−２の電圧値Ｖrng は、 Ｖrng ＝Ｖrpg −Ｖｒｏ ＝Ｖcc−Ｖno−ｉＬ＊Ｒ ｉＬとＶccは比例関係なので Ｖrng ＝Ｖcc（１−ｋＲ）−Ｖno となる。Ｖrng はＲを大きくすることによりＶtp、Ｖcc
の依存性のないリファレンスレベルが得られる。
【００４０】このように図３に示したバイアス回路１０
によれば、ＰＭＯＳ３−１のゲートＧとＮＭＯＳ３−３
のドレインＤを接続し、ＰＭＯＳ３−１のドレインＤと
ＮＭＯＳ３−３のゲートＧを接続することにより、ΔＶ
tpとΔＶtnによる影響が少ないリファレンスレベルＶ
rpg が得られる。
によれば、ＰＭＯＳ３−１のゲートＧとＮＭＯＳ３−３
のドレインＤを接続し、ＰＭＯＳ３−１のドレインＤと
ＮＭＯＳ３−３のゲートＧを接続することにより、ΔＶ
tpとΔＶtnによる影響が少ないリファレンスレベルＶ
rpg が得られる。
【００４１】また、ＮＭＯＳ３−２のソースＳとＮＭＯ
Ｓ３−４のドレインＤの間に十分大きな抵抗器３−８を
接続し、ＮＭＯＳ３−２と同じ寸法のＮＭＯＳ３−３の
ソースとＮＭＯＳ３−４と同じ寸法のＮＭＯＳ３−６の
ドレインを接続し、ＮＭＯＳ３−２とＮＭＯＳ３−３の
ゲートを共通のノードに接続し、ＮＭＯＳ３−４のドレ
インとゲートとＮＭＯＳ３−６のゲートを出力ノードΦ
３−２に接続することにより、ΔＶtpとＶccの依存性の
ないリファレンスレベルＶrng が得られる。
Ｓ３−４のドレインＤの間に十分大きな抵抗器３−８を
接続し、ＮＭＯＳ３−２と同じ寸法のＮＭＯＳ３−３の
ソースとＮＭＯＳ３−４と同じ寸法のＮＭＯＳ３−６の
ドレインを接続し、ＮＭＯＳ３−２とＮＭＯＳ３−３の
ゲートを共通のノードに接続し、ＮＭＯＳ３−４のドレ
インとゲートとＮＭＯＳ３−６のゲートを出力ノードΦ
３−２に接続することにより、ΔＶtpとＶccの依存性の
ないリファレンスレベルＶrng が得られる。
【００４２】図４はバイアス回路の第２の実施例を示す
回路図である。このバイアス回路は、入出力端子ＶＲＮ
と出力端子ＶＲＮＮを備えたバイアス回路であり、図３
に示したバイアス回路１０とＮＭＯＳ４−１およびＮＭ
ＯＳ４−２のトランジスタにより構成されている。入出
力端子ＶＲＮはバイアス回路１０の出力端子ＶＲＮＧに
接続されている。ＮＭＯＳ４−１は、ゲートＧが入出力
端子ＶＲＮに、ドレインＤが出力端子ＶＲＮＮに、ソー
スＳが接地電位Ｖssに接続されている。また、ＮＭＯＳ
４−２は、ドレインＤおよびゲートＧが電源電位Ｖ
ccに、ソースＳが出力端子ＶＲＮＮに接続されている。
回路図である。このバイアス回路は、入出力端子ＶＲＮ
と出力端子ＶＲＮＮを備えたバイアス回路であり、図３
に示したバイアス回路１０とＮＭＯＳ４−１およびＮＭ
ＯＳ４−２のトランジスタにより構成されている。入出
力端子ＶＲＮはバイアス回路１０の出力端子ＶＲＮＧに
接続されている。ＮＭＯＳ４−１は、ゲートＧが入出力
端子ＶＲＮに、ドレインＤが出力端子ＶＲＮＮに、ソー
スＳが接地電位Ｖssに接続されている。また、ＮＭＯＳ
４−２は、ドレインＤおよびゲートＧが電源電位Ｖ
ccに、ソースＳが出力端子ＶＲＮＮに接続されている。
【００４３】次に図４に示したバイアス回路の動作につ
いて説明する。ＶＲＮ端子は、バイアス回路１０の出力
端子ＶＲＮＧに接続されているので、図３に示したＮＭ
ＯＳ３−４の閾値電圧Ｖtnが目標値よりも上がると、Ｎ
ＭＯＳ３−４のドレインＤの電圧が上がるので、入出力
端子ＶＲＮの電圧も追従して上昇する。したがって、入
出力端子ＶＲＮも上昇する。
いて説明する。ＶＲＮ端子は、バイアス回路１０の出力
端子ＶＲＮＧに接続されているので、図３に示したＮＭ
ＯＳ３−４の閾値電圧Ｖtnが目標値よりも上がると、Ｎ
ＭＯＳ３−４のドレインＤの電圧が上がるので、入出力
端子ＶＲＮの電圧も追従して上昇する。したがって、入
出力端子ＶＲＮも上昇する。
【００４４】製造のバラツキまたは温度特性の変化はＮ
ＭＯＳ３−４の閾値電圧Ｖtnと同様の影響をＮＭＯＳ４
−１も受ける。したがって、Ｎチャネル型トランジスタ
の閾値電圧Ｖtnの上昇によってＮＭＯＳ４−１のゲート
電圧が上がるが、ＮＭＯＳ４−１の閾値電圧Ｖtnも同様
に上昇するので、ＮＭＯＳ４−１の導通状態は、閾値電
圧Ｖtnが目標値である時とほぼ等しくなる。その結果、
ＮＭＯＳ４−１のソースＳとドレインＤ間を流れる電流
は変化せず一定となる。さらにＮＭＯＳ４−２を流れる
電流はこのトランジスタの閾値電圧Ｖtnに関係無く一定
であるので、閾値電圧Ｖtnが上がるとＮＭＯＳ４−２の
ＶGSは大きくなる。ＮＭＯＳ４−２のゲートＧの電圧Ｖ
g はＶccなので、閾値電圧Ｖtnが上がるとＶＲＮＮはΔ
Ｖtn分だけ下がったリファレンスレベルを出力する。
ＭＯＳ３−４の閾値電圧Ｖtnと同様の影響をＮＭＯＳ４
−１も受ける。したがって、Ｎチャネル型トランジスタ
の閾値電圧Ｖtnの上昇によってＮＭＯＳ４−１のゲート
電圧が上がるが、ＮＭＯＳ４−１の閾値電圧Ｖtnも同様
に上昇するので、ＮＭＯＳ４−１の導通状態は、閾値電
圧Ｖtnが目標値である時とほぼ等しくなる。その結果、
ＮＭＯＳ４−１のソースＳとドレインＤ間を流れる電流
は変化せず一定となる。さらにＮＭＯＳ４−２を流れる
電流はこのトランジスタの閾値電圧Ｖtnに関係無く一定
であるので、閾値電圧Ｖtnが上がるとＮＭＯＳ４−２の
ＶGSは大きくなる。ＮＭＯＳ４−２のゲートＧの電圧Ｖ
g はＶccなので、閾値電圧Ｖtnが上がるとＶＲＮＮはΔ
Ｖtn分だけ下がったリファレンスレベルを出力する。
【００４５】このように第２の実施例のバイアス回路に
よれば、入出力端子ＶＲＮをバイアス回路１０の出力端
子ＶＲＮＧに接続し、ＮＭＯＳ４−１のゲートＧを入出
力端子ＶＲＮに接続し、ＮＭＯＳ４−１のドレインをＮ
ＭＯＳ４−２のソースに接続し、その接続ノードを出力
端子ＶＲＮＮに接続することにより、閾値電圧Ｖtnが目
標値より上がると閾値電圧Ｖtnが上がった分だけ降下す
るリファレンスレベルを出力端子ＶＲＮＮに得ることが
できる。
よれば、入出力端子ＶＲＮをバイアス回路１０の出力端
子ＶＲＮＧに接続し、ＮＭＯＳ４−１のゲートＧを入出
力端子ＶＲＮに接続し、ＮＭＯＳ４−１のドレインをＮ
ＭＯＳ４−２のソースに接続し、その接続ノードを出力
端子ＶＲＮＮに接続することにより、閾値電圧Ｖtnが目
標値より上がると閾値電圧Ｖtnが上がった分だけ降下す
るリファレンスレベルを出力端子ＶＲＮＮに得ることが
できる。
【００４６】このように、閾値電圧Ｖtnのバラツキに対
して、負の依存性をもつリファレンスレベルを、たとえ
ば図２に示したバッファ回路における電流源１−７と電
流源１−９に利用することにより、ノードΦ１−１、ノ
ードΦ１−２から出力される小振幅信号の中心電位の閾
値電圧Ｖtnの依存性を低減できる。
して、負の依存性をもつリファレンスレベルを、たとえ
ば図２に示したバッファ回路における電流源１−７と電
流源１−９に利用することにより、ノードΦ１−１、ノ
ードΦ１−２から出力される小振幅信号の中心電位の閾
値電圧Ｖtnの依存性を低減できる。
【００４７】図５はバイアス回路の第３の実施例を示し
たものである。このバイアス回路は、図３に示したバイ
アス回路１０とＮＭＯＳ５−１およびＰＭＯＳ５−２に
より構成されている。ＰＭＯＳ５−２は、ソースＳが電
源電位Ｖccに、ゲートＧがバイアス回路１０の出力端子
ＶＲＰＧに、ドレインＤが出力端子ＶＲＮに接続されて
いる。また、ＮＭＯＳ５−１は、ソースが接地電位Ｖss
に、ドレインＤおよびゲートＧが出力端子ＶＲＮに接続
されている。
たものである。このバイアス回路は、図３に示したバイ
アス回路１０とＮＭＯＳ５−１およびＰＭＯＳ５−２に
より構成されている。ＰＭＯＳ５−２は、ソースＳが電
源電位Ｖccに、ゲートＧがバイアス回路１０の出力端子
ＶＲＰＧに、ドレインＤが出力端子ＶＲＮに接続されて
いる。また、ＮＭＯＳ５−１は、ソースが接地電位Ｖss
に、ドレインＤおよびゲートＧが出力端子ＶＲＮに接続
されている。
【００４８】上記バイアス回路の動作について説明す
る。バイアス回路１０の出力端子ＶＲＰＧのリファレン
スレベルは、この回路１０を構成するトランジスタの閾
値電圧ＶtnとＶtpに依存していない。したがって、閾値
電圧Ｖtpが目標値よりも上がるとＰＭＯＳ５−２に流れ
る電流が少くなくなり、出力端子ＶRNのリファレンスレ
ベルはこの閾値電圧の変動分だけ下がる。また、閾値電
圧Ｖtnが目標値よりも上がるとＮＭＯＳ５−１における
ソースＳとドレインＤ間の抵抗値が大きくなり、出力端
子ＶＲＮのリファレンスレベルはこの閾値電圧の変動分
だけ上がる。
る。バイアス回路１０の出力端子ＶＲＰＧのリファレン
スレベルは、この回路１０を構成するトランジスタの閾
値電圧ＶtnとＶtpに依存していない。したがって、閾値
電圧Ｖtpが目標値よりも上がるとＰＭＯＳ５−２に流れ
る電流が少くなくなり、出力端子ＶRNのリファレンスレ
ベルはこの閾値電圧の変動分だけ下がる。また、閾値電
圧Ｖtnが目標値よりも上がるとＮＭＯＳ５−１における
ソースＳとドレインＤ間の抵抗値が大きくなり、出力端
子ＶＲＮのリファレンスレベルはこの閾値電圧の変動分
だけ上がる。
【００４９】このようにバイアス回路の第３の実施例に
よれば、ＰＭＯＳ５−２のゲートＧをバイアス回路１０
の出力端子ＶＲＰＧに接続し、ＰＭＯＳ５−１のドレイ
ンＤとＮＭＯＳ５−１のドレインＤとゲートＧを出力端
子ＶＲＮに接続することにより、ＰＭＯＳトランジスタ
の閾値電圧Ｖtpが上がると出力端子ＶＲＮのレベルはそ
の変動分だけ下がったリファレンスレベルを、ＮＭＯＳ
トランジスタの閾値電圧Ｖtnが上がると出力端子ＶＲＮ
のレベルはその変動分だけ上がったリファレンスレベル
を得ることができる。
よれば、ＰＭＯＳ５−２のゲートＧをバイアス回路１０
の出力端子ＶＲＰＧに接続し、ＰＭＯＳ５−１のドレイ
ンＤとＮＭＯＳ５−１のドレインＤとゲートＧを出力端
子ＶＲＮに接続することにより、ＰＭＯＳトランジスタ
の閾値電圧Ｖtpが上がると出力端子ＶＲＮのレベルはそ
の変動分だけ下がったリファレンスレベルを、ＮＭＯＳ
トランジスタの閾値電圧Ｖtnが上がると出力端子ＶＲＮ
のレベルはその変動分だけ上がったリファレンスレベル
を得ることができる。
【００５０】また、このリファレンスレベルを図２に示
したバッファ回路の電流源１−８の制御に使うことによ
り、閾値電圧Ｖtnおよび閾値電圧Ｖtpのずれに対する影
響を少なくすることができる。
したバッファ回路の電流源１−８の制御に使うことによ
り、閾値電圧Ｖtnおよび閾値電圧Ｖtpのずれに対する影
響を少なくすることができる。
【００５１】図３、図４および図５に示したバイアス回
路は、図１に示したバッファ回路の電流源などの制御に
用いることができるが、たとえば電圧制御型ディレイセ
ルなどの電流源などの制御に用いることにより、製造バ
ラツキや温度特性の変化などによる閾値電圧のずれに対
する出力の影響を少なくすることが可能となる。
路は、図１に示したバッファ回路の電流源などの制御に
用いることができるが、たとえば電圧制御型ディレイセ
ルなどの電流源などの制御に用いることにより、製造バ
ラツキや温度特性の変化などによる閾値電圧のずれに対
する出力の影響を少なくすることが可能となる。
【００５２】なお、ここで説明したこれら実施例は本発
明を説明するものであって、本発明は必ずしもこれに限
定されるものではない。すなわち、本実施例では本発明
が有利に適用される電界効果トランジスタにより回路を
構成した例を説明したが、バイポーラトランジスタにも
本発明の技術思想を適用することが可能である。
明を説明するものであって、本発明は必ずしもこれに限
定されるものではない。すなわち、本実施例では本発明
が有利に適用される電界効果トランジスタにより回路を
構成した例を説明したが、バイポーラトランジスタにも
本発明の技術思想を適用することが可能である。
【００５３】
【発明の効果】このように本発明の出力調整機能付電子
回路によれば、製造のバラツキ等による閾値電圧のバラ
ツキがある場合でも、Ｐチャネル型トランジスタの負荷
抵抗がこれに応じて変化するため、第２のノードの電位
の変化を抑えることが可能となる。
回路によれば、製造のバラツキ等による閾値電圧のバラ
ツキがある場合でも、Ｐチャネル型トランジスタの負荷
抵抗がこれに応じて変化するため、第２のノードの電位
の変化を抑えることが可能となる。
【００５４】また、本発明のバッファ回路によれば、出
力側電位の負帰還制御を行うことにより、製造のバラツ
キ等による閾値電圧のバラツキがある場合でも、安定し
た小振幅信号の出力を行うことができる。
力側電位の負帰還制御を行うことにより、製造のバラツ
キ等による閾値電圧のバラツキがある場合でも、安定し
た小振幅信号の出力を行うことができる。
【００５５】さらに、本発明のバイアス回路によれば、
出力側電位の負帰還制御を行うことにより、製造のバラ
ツキ等による閾値電圧のバラツキがある場合でも、安定
したバイアス電圧を出力することができる。また、抵抗
器の抵抗値を十分大きな値にすることにより、第１の電
源の変動に依存されないバイアス電圧を出力することが
できる。
出力側電位の負帰還制御を行うことにより、製造のバラ
ツキ等による閾値電圧のバラツキがある場合でも、安定
したバイアス電圧を出力することができる。また、抵抗
器の抵抗値を十分大きな値にすることにより、第１の電
源の変動に依存されないバイアス電圧を出力することが
できる。
【図１】本発明によるバッファ回路の実施例を示す回路
図である。
図である。
【図２】従来技術におけるバッファ回路の回路図であ
る。
る。
【図３】本発明によるバイアス回路の実施例を示す回路
図である。
図である。
【図４】本発明によるバイアス回路の第２の実施例を示
す回路図である。
す回路図である。
【図５】本発明によるバイアス回路の第３の実施例を示
す回路図である。
す回路図である。
１−１，１−２，１−５，１−６，２−１，２−２，２
−５，２−６，３−２〜３−６，４−１，４−２，５−
１ ＮＭＯＳ １−３，１−４，３−１，５−２ ＰＭＯＳ ３−８ 抵抗器 １０ バイアス回路
−５，２−６，３−２〜３−６，４−１，４−２，５−
１ ＮＭＯＳ １−３，１−４，３−１，５−２ ＰＭＯＳ ３−８ 抵抗器 １０ バイアス回路
Claims (11)
- 【請求項１】 第１端子が第１の電流源に、第２端子が
第１のノードに、制御電極が第１の入力端子にそれぞれ
接続される第１のトランジスタと、 第１端子が前記第１の電流源に、第２端子が第２のノー
ドに、制御電極が前記第１の入力端子と相補の信号を入
力する第２の入力端子にそれぞれ接続される第２のトラ
ンジスタと、 第１端子が第１の電源に、第２端子が前記第１のノード
に、制御電極が第１の出力端子にそれぞれ接続される第
３のトランジスタと、 第１端子が前記第１の電源に、第２端子が前記第２のノ
ードに、制御電極が前記第１の出力端子と相補の信号を
出力する第２の出力端子にそれぞれ接続される第４のト
ランジスタと、 第１端子が前記第１の出力端子および第２の電流源に、
第２端子が前記第１の電源に、制御電極が前記第１のノ
ードにそれぞれ接続される第５のトランジスタと、 第１端子が前記第２の出力端子および第３の電流源に、
第２端子が前記第１の電源に、制御電極が前記第２のノ
ードにそれぞれ接続される第６のトランジスタとを有す
ることを特徴とするバッファ回路。 - 【請求項２】 請求項３に記載のバッファ回路におい
て、前記第３のトランジスタおよび第４のトランジスタ
はＰＭＯＳトランジスタであり、第５のトランジスタお
よび第６のトランジスタはＮＭＯＳトランジスタである
ことを特徴とするバッファ回路。 - 【請求項３】 請求項４に記載のバッファ回路におい
て、このバッファ回路は小振幅信号を入出力することを
特徴とするバッファ回路。 - 【請求項４】第１端子が第１の電源に、第２端子が第１
のノードに、制御電極が第１の出力端子にそれぞれ接続
される第１のトランジスタと、 第１端子が抵抗器に、第２端子が前記第１の電源に、制
御電極が前記第１のノードにそれぞれ接続される第２の
トランジスタと、 第１端子が前記第１の出力端子に、第２端子が前記第１
の電源に、制御電極が前記第１のノードにそれぞれ接続
される第３のトランジスタと、 第１端子が第２の電源に、第２端子が前記第１のノード
に、制御電極が第２の出力端子にそれぞれ接続される第
４のトランジスタと、 第１端子が第２の電源に接続され、第２端子および制御
電極が前記抵抗器を介して第２のトランジスタの第１端
子と第２の出力端子に接続される第５のトランジスタ
と、 第１端子が第２の電源に、第２端子が前記第３のトラン
ジスタの第１端子に、制御電極が前記第２の出力端子に
それぞれ接続される第６のトランジスタとを有すること
を特徴とするバイアス回路。 - 【請求項５】 請求項６に記載のバイアス回路におい
て、前記第１のトランジスタはＰＭＯＳトランジスタで
あり、前記第２および第３のトランジスタはＮＭＯＳト
ランジスタであることを特徴とするバイアス回路。 - 【請求項６】 請求項６記載のバイアス回路を有し、こ
のバイアス回路の前記第２の出力端子に第１の入出力端
子が接続され、 第１端子が第２の電源に、第２端子が第３の出力端子
に、制御電極が前記第２の出力端子および前記第１の入
出力端子にそれぞれ接続される第７のトランジスタと、 第１端子が前記第３の出力端子に、第２端子および制御
電極が第１の電源にそれぞれ接続される第８のトランジ
スタとを有することを特徴とするバイアス回路。 - 【請求項７】 請求項８に記載のバイアス回路におい
て、前記第７のトランジスタおよび第８のトランジスタ
はＮＭＯＳトランジスタであることを特徴とするバイア
ス回路。 - 【請求項８】 請求項８に記載のバイアス回路におい
て、この回路は請求項１に記載の第２の電流源および第
３の電流源に適用されることを特徴とするバイアス回
路。 - 【請求項９】 請求項６に記載のバイアス回路と、 第１端子に第１の電源が、第２端子に第３の出力端子
が、制御電極に請求項６に記載のバイアス回路の前記第
１の出力端子がそれぞれ接続される第７のトランジスタ
と、 第１端子に第２の電源が、第２端子および制御電極が前
記第７のトランジスタの第２端子に接続される第８のト
ランジスタとを有することを特徴とするバイアス回路。 - 【請求項１０】 請求項１１に記載のバイアス回路にお
いて、前記第７のトランジスタはＰＭＯＳトランジスタ
であり、前記第８のトランジスタはＮＭＯＳトランジス
タであることを特徴とするバイアス回路。 - 【請求項１１】 請求項１１に記載のバイアス回路にお
いて、この回路は請求項１に記載の第１の電流源の制御
に適用されることを特徴とするバイアス回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32232794A JP3158000B2 (ja) | 1994-12-26 | 1994-12-26 | バイアス回路 |
| EP95308445A EP0720296B1 (en) | 1994-12-26 | 1995-11-24 | Buffer circuit and bias circuit |
| DE69522196T DE69522196T2 (de) | 1994-12-26 | 1995-11-24 | Pufferschaltung und Vorspannungsschaltung |
| TW084112533A TW453023B (en) | 1994-12-26 | 1995-11-24 | Buffer circuit and bias circuit |
| US08/566,955 US5648734A (en) | 1994-12-26 | 1995-12-04 | Buffer circuit and bias circuit |
| KR1019950056727A KR100363139B1 (ko) | 1994-12-26 | 1995-12-26 | 버퍼회로및바이어스회로 |
| US08/810,284 US5739719A (en) | 1994-12-26 | 1997-03-03 | Bias circuit with low sensitivity to threshold variations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32232794A JP3158000B2 (ja) | 1994-12-26 | 1994-12-26 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181549A true JPH08181549A (ja) | 1996-07-12 |
| JP3158000B2 JP3158000B2 (ja) | 2001-04-23 |
Family
ID=18142406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32232794A Expired - Fee Related JP3158000B2 (ja) | 1994-12-26 | 1994-12-26 | バイアス回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5648734A (ja) |
| EP (1) | EP0720296B1 (ja) |
| JP (1) | JP3158000B2 (ja) |
| KR (1) | KR100363139B1 (ja) |
| DE (1) | DE69522196T2 (ja) |
| TW (1) | TW453023B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909127A (en) * | 1995-12-22 | 1999-06-01 | International Business Machines Corporation | Circuits with dynamically biased active loads |
| US7173474B1 (en) | 1999-09-15 | 2007-02-06 | Linear Technology Corporation | Load-generated drive, no quiescent current, techniques and circuits for high speed switching of transistors |
| US6531909B1 (en) | 1999-09-15 | 2003-03-11 | Linear Technology Corporation | Load-generated drive, substantially no quiescent current, techniques and circuits for high speed switching of transistors |
| AU2001270290A1 (en) | 2000-07-03 | 2002-01-14 | Broadcom Corporation | Bis circuit for establishing a plurality of bias voltages |
| US6522174B2 (en) * | 2001-04-16 | 2003-02-18 | Intel Corporation | Differential cascode current mode driver |
| US6791356B2 (en) * | 2001-06-28 | 2004-09-14 | Intel Corporation | Bidirectional port with clock channel used for synchronization |
| WO2003017486A1 (en) * | 2001-08-16 | 2003-02-27 | Koninklijke Philips Electronics N.V. | Differential ring oscillator stage |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3970875A (en) * | 1974-11-21 | 1976-07-20 | International Business Machines Corporation | LSI chip compensator for process parameter variations |
| JPS562017A (en) * | 1979-06-19 | 1981-01-10 | Toshiba Corp | Constant electric current circuit |
| NL8001560A (nl) * | 1980-03-17 | 1981-10-16 | Philips Nv | Stroomstabilisator opgebouwd met veldeffekttransistor van het verrijkingstype. |
| GB2093303B (en) * | 1981-01-20 | 1985-05-22 | Citizen Watch Co Ltd | Voltage sensing circuit |
| US4450371A (en) * | 1982-03-18 | 1984-05-22 | Rca Corporation | Speed up circuit |
| JPS59191936A (ja) * | 1983-04-15 | 1984-10-31 | Nec Corp | 高速論理回路 |
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| US4616189A (en) * | 1985-04-26 | 1986-10-07 | Triquint Semiconductor, Inc. | Gallium arsenide differential amplifier with closed loop bias stabilization |
| JPS62234705A (ja) * | 1986-04-03 | 1987-10-15 | Toyota Motor Corp | 自動車の懸架装置 |
| JP2559032B2 (ja) * | 1986-09-13 | 1996-11-27 | 富士通株式会社 | 差動増幅回路 |
| JPS63234705A (ja) * | 1987-03-24 | 1988-09-30 | Matsushita Electric Ind Co Ltd | 差動増幅器 |
| US4994688A (en) * | 1988-05-25 | 1991-02-19 | Hitachi Ltd. | Semiconductor device having a reference voltage generating circuit |
| EP0483125B1 (en) * | 1988-06-30 | 1996-04-03 | BELL TELEPHONE MANUFACTURING COMPANY Naamloze Vennootschap | Current-source |
| KR910001068B1 (ko) * | 1988-07-11 | 1991-02-23 | 삼성전자 주식회사 | 메모리장치의 공급전압 안정화회로 |
| CA2003401C (en) * | 1988-11-21 | 1994-03-15 | Noboru Ishihara | Amplifier circuit using feedback load |
| EP0397408A1 (en) * | 1989-05-09 | 1990-11-14 | Advanced Micro Devices, Inc. | Reference voltage generator |
| JPH05167427A (ja) * | 1991-12-13 | 1993-07-02 | Toshiba Corp | レベルシフト回路 |
| US5309039A (en) * | 1992-09-29 | 1994-05-03 | Motorola, Inc. | Power supply dependent input buffer |
| US5486778A (en) * | 1993-03-10 | 1996-01-23 | Brooktree Corporation | Input buffer for translating TTL levels to CMOS levels |
| US5488321A (en) * | 1993-04-07 | 1996-01-30 | Rambus, Inc. | Static high speed comparator |
| JP2531104B2 (ja) * | 1993-08-02 | 1996-09-04 | 日本電気株式会社 | 基準電位発生回路 |
| US5399960A (en) * | 1993-11-12 | 1995-03-21 | Cypress Semiconductor Corporation | Reference voltage generation method and apparatus |
| US5654665A (en) * | 1995-05-18 | 1997-08-05 | Dynachip Corporation | Programmable logic bias driver |
-
1994
- 1994-12-26 JP JP32232794A patent/JP3158000B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-24 DE DE69522196T patent/DE69522196T2/de not_active Expired - Lifetime
- 1995-11-24 EP EP95308445A patent/EP0720296B1/en not_active Expired - Lifetime
- 1995-11-24 TW TW084112533A patent/TW453023B/zh not_active IP Right Cessation
- 1995-12-04 US US08/566,955 patent/US5648734A/en not_active Expired - Lifetime
- 1995-12-26 KR KR1019950056727A patent/KR100363139B1/ko not_active IP Right Cessation
-
1997
- 1997-03-03 US US08/810,284 patent/US5739719A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3158000B2 (ja) | 2001-04-23 |
| US5739719A (en) | 1998-04-14 |
| DE69522196T2 (de) | 2002-04-18 |
| KR960027331A (ko) | 1996-07-22 |
| KR100363139B1 (ko) | 2003-02-11 |
| EP0720296A3 (en) | 1997-04-16 |
| DE69522196D1 (de) | 2001-09-20 |
| TW453023B (en) | 2001-09-01 |
| EP0720296A2 (en) | 1996-07-03 |
| US5648734A (en) | 1997-07-15 |
| EP0720296B1 (en) | 2001-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5451898A (en) | Bias circuit and differential amplifier having stabilized output swing | |
| JP2525346B2 (ja) | 定電流源回路を有する差動増幅回路 | |
| US4464587A (en) | Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section | |
| US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
| US4275313A (en) | Current limiting output circuit with output feedback | |
| US7126431B2 (en) | Differential delay cell having controllable amplitude output | |
| KR100442226B1 (ko) | 반도체 집적 회로 | |
| JPH0319425A (ja) | ドライバ回路 | |
| JP2010178346A (ja) | プロセス変動に対してスルーレートを補償するためのプリドライバを有する出力バッファ | |
| US4247824A (en) | Linear amplifier | |
| JPH04307896A (ja) | インタフェースシステム | |
| JP4477705B2 (ja) | 差動増幅回路 | |
| EP0240114B1 (en) | A comparator for comparing differential input signals and method therefor | |
| US4933643A (en) | Operational amplifier having improved digitally adjusted null offset | |
| US6384682B2 (en) | Differential amplifier circuit and pull up-type differential driver | |
| US7061322B2 (en) | Low voltage differential amplifier circuit and bias control technique enabling accommodation of an increased range of input levels | |
| JPH08181549A (ja) | バッファ回路およびバイアス回路 | |
| US4998028A (en) | High speed CMOS logic device for providing ECL compatible logic levels | |
| JP2591981B2 (ja) | アナログ電圧比較器 | |
| US4446444A (en) | CMOS Amplifier | |
| US6339355B1 (en) | Offsetting comparator device and comparator circuit | |
| US6975168B2 (en) | Drive circuit | |
| US20100073037A1 (en) | Output impedance control circuit | |
| CN212258923U (zh) | 集成电路 | |
| JPH10229310A (ja) | 安定化カレントミラー回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010130 |
|
| LAPS | Cancellation because of no payment of annual fees |