JPH04307896A - インタフェースシステム - Google Patents

インタフェースシステム

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JPH04307896A
JPH04307896A JP3071802A JP7180291A JPH04307896A JP H04307896 A JPH04307896 A JP H04307896A JP 3071802 A JP3071802 A JP 3071802A JP 7180291 A JP7180291 A JP 7180291A JP H04307896 A JPH04307896 A JP H04307896A
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output circuit
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Harufusa Kondo
晴房 近藤
Hiromi Notani
宏美 野谷
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は出力回路およびそれを
含むインタフェースシステムに関し、特に与えられた信
号に応答して負荷を駆動する出力回路およびそれを含む
インタフェースシステムに関する。
【０００２】
【従来の技術】図７は、ＣＭＯＳ回路により構成された
半導体集積回路装置（以下ＣＭＯＳＩＣと称す）に含ま
れる従来の出力回路を示す図である。この出力回路１０
０はＣＭＯＳインバータ形式の出力回路（ドライバ）で
ある。
【０００３】出力回路１００は、ＮチャネルＭＯＳトラ
ンジスタ１０１，１０２、インバータ１０３，１０４，
１０５および出力パッド１０６を含む。インバータ１０
３，１０４，１０５は、順次大きな駆動能力を有する。 出力パッド１０６にはＩＣ外部の容量性負荷１０７が接
続される。インバータ１０３，１０４，１０５の各々は
、図８に示すように、ＰチャネルＭＯＳトランジスタ１
０８およびＮチャネルＭＯＳトランジスタ１０９を含む
。
【０００４】このようなＣＭＯＳインバータ形式の出力
回路（以下ＣＭＯＳ出力回路と呼ぶ）の負荷としては、
通常、次の理由から容量性負荷が想定されている。
【０００５】（１）　　通常、ＣＭＯＳ出力回路には負
荷としてＣＭＯＳＩＣが接続される。ＣＭＯＳＩＣの入
力回路には、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎ
ｓｉｓｔｏｒ　　Ｌｏｇｉｃ）回路におけるベース電流
のような電流は流れない。したがって、ＣＭＯＳＩＣの
入力インピーダンスは容量と等価である。
【０００６】（２）　　ＣＭＯＳ出力回路に接続される
ＣＭＯＳＩＣの入力回路は５Ｖの振幅の電圧を受けるこ
とが前提となっている。そのため、ＣＭＯＳ出力回路で
は、一般に、出力信号のローレベルＶＯＬが０Ｖ、出力
信号のハイレベルＶＯＨが５Ｖと定められている。ここ
で、図９に示すように、出力パッド１０６に接続される
負荷が抵抗性負荷１１１を含むと仮定する。この場合、
出力回路１００に含まれるトランジスタ１０８（図８参
照）がオンすると、ノードｎＬの電位ＶＬ　は次式で表
わされる。
【０００７】ＶＬ　＝ＲＬ　・ＶＤＤ／（ＲＯＮ＋ＲＬ
　）ここで、ＲＯＮはトランジスタのオン抵抗値、ＶＤ
Ｄは電源電位、ＲＬ　は抵抗性負荷１１１の抵抗値であ
る。
【０００８】このように、出力回路１００の出力電圧は
出力回路１００に含まれるトランジスタのオン抵抗値Ｒ
ＯＮおよび抵抗性負荷１１１の抵抗値ＲＬ　に依存して
変化する。
【０００９】トランジスタのオン抵抗値には製造上ばら
つきが生じる。したがって、ＣＭＯＳ出力回路に抵抗性
負荷を接続すると、出力電圧にもばらつきが生じる。ま
た、５Ｖの振幅を有する出力電圧を得ることもできない
。
【００１０】以上の理由から、従来のＣＭＯＳ出力回路
には抵抗性負荷が接続されず、ＣＭＯＳＩＣ間のインタ
フェースは抵抗性負荷を含まないインタフェースとなっ
ている。
【００１１】
【発明が解決しようとする課題】上記のように従来のＣ
ＭＯＳ出力回路には抵抗性負荷が接続されない。そのた
め、ＣＭＯＳＩＣ間のインタフェースは高インピーダン
ス状態となっており、他の信号からノイズを受けやすい
。
【００１２】また、図１０に示すように、出力回路１０
０と入力回路１２０とが伝送路１３０を介して接続され
る場合を考える。伝送路１３０のインピーダンスを５０
Ωとすると、伝送路１３０の終端に抵抗値５０Ωの終端
抵抗を接続すると、伝送路１３０と入力回路１２０との
間でインピーダンス整合をとることができる。しかしな
がら、上記の理由からＣＭＯＳ出力回路には抵抗性負荷
が接続されないので、伝送路１３０と入力回路１２０と
の間でインピーダンス整合がとれていない。そのため、
信号の反射等が起こりやすく、５０ＭＨｚ以上の高速の
伝送が困難である。
【００１３】この発明の目的は、抵抗性負荷を含む低イ
ンピーダンスの負荷を安定に駆動することができかつ高
速で低消費電力の信号伝送が可能な出力回路を提供する
ことである。
【００１４】この発明の他の目的は、インピーダンスが
低くかつ高速の信号伝送が可能なインタフェースシステ
ムを提供することである。
【００１５】
【課題を解決するための手段】第１の発明に係る出力回
路は、負荷が接続される出力パッド、一定の電流を供給
する定電流源、およびスイッチ手段を備える。スイッチ
手段は、出力パッドと定電流源との間に設けられ、与え
られた信号に応答して選択的に導通状態または非導通状
態となる。
【００１６】スイッチ手段は信号を受ける制御端子を有
する第１の電界効果素子を含んでもよい。好ましくは、
出力回路が第２の電界効果素子をさらに含む。第２の電
界効果素子は、出力パッドと第１の電界効果素子との間
に接続され、所定の電位を受ける制御端子を有する。
【００１７】第２の発明に係るインタフェースシステム
は、出力回路、入力回路、出力回路と入力回路との間に
接続される伝送路、および伝送路と所定の電位との間に
結合される抵抗手段を含む。出力回路は、出力パッド、
一定の電流を供給する定電流源、およびスイッチ手段を
含む。スイッチ手段は、出力パッドと定電流源との間に
設けられ、与えられた信号に応答して選択的に導通状態
または非導通状態となる。
【００１８】入力手段は、伝送路に接続される入力パッ
ド、所定の基準電位を発生する基準電位発生手段、およ
び差動増幅手段を含んでもよい。差動増幅手段は、入力
パッドの電位と基準電位発生手段により発生された基準
電位との間の電位差を差動増幅する。
【００１９】出力回路には所定の電源電圧が与えられ、
好ましくは、出力パッドの電圧の振幅が電源電圧よりも
低く設定される。
【００２０】
【作用】第１の発明に係る出力回路においては、与えら
れた信号に応答してスイッチ手段が選択的に導通状態ま
たは非導通状態になると、定電流源により負荷に供給さ
れる電流が変調される。それにより、負荷の両端にその
電流に応じた電圧が現われる。定電流源により供給され
る電流のばらつきをなくすことは、技術的に可能である
ので、この出力回路によれば抵抗性負荷を安定に駆動す
ることができる。したがって、出力パッドに抵抗性負荷
を接続することにより、インタフェースのインピーダン
スを低くするとともにインピーダンス整合をとることが
可能になる。
【００２１】第２の発明に係るインタフェースシステム
においては、第１の発明に係る出力回路が設けられ、か
つ伝送路と所定の電位との間に抵抗手段が結合されてい
るので、インピーダンスが低くなり、かつインピーダン
ス整合をとることが可能となる。
【００２２】入力回路が入力パッドの電位と基準電位と
の間の電位差を差動増幅する差動増幅手段を含む場合に
は、小さい振幅の信号を伝送路を介して出力回路から入
力回路に伝送することが可能となる。
【００２３】特に、出力パッドの電圧の振幅を電源電圧
よりも低く設定すると、消費電力を少なくすることがで
きる。
【００２４】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。図１は、この発明の一実施例による
出力回路およびそれを含むインタフェースシステムの構
成を示す図である。
【００２５】図１において、出力側ＩＣ１０と入力側Ｉ
Ｃ２０とが伝送路３を介して接続されている。出力側Ｉ
Ｃ１０は、出力回路１およびデータ処理回路２を含む。 また、入力側ＩＣ２０は入力回路５およびデータ処理回
路６を含む。伝送路３は特性インピーダンスＺ０　を有
する。伝送路３の終端は抵抗値Ｒを有するプルアップ用
抵抗（終端抵抗）４を介して所定のプルアップ電位（終
端電位）ＶＴＴに結合されている。
【００２６】出力回路１は、電流Ｉ０　を供給する定電
流源１１、スイッチ１２、インバータ１３および出力パ
ッド１４を含む。スイッチ１２は出力パッド１４と定電
流源１１との間に接続され、インバータ１３の出力信号
により制御される。出力パッド１４には伝送路３が接続
される。また、インバータ１３にはデータ処理回路２か
らデータＤＩＮが与えられる。出力回路１の各要素は同
一基板上に形成される。
【００２７】一方、入力回路５は入力パッド５１および
増幅器５２を含む。入力パッド５１には伝送路３が接続
される。増幅器５２から出力されるデータＤＯＵＴ　は
データ処理回路６に与えられる。
【００２８】次に、図１のインタフェースシステムの動
作を説明する。
【００２９】データ処理回路２から出力されるデータＤ
ＩＮに応答してスイッチ１２がオンまたはオフする。ス
イッチ１２がオンすると、定電流源１１により抵抗４、
伝送路３、出力パッド１４、スイッチ１２および定電流
源１１に電流Ｉ０　が流れる。これにより、抵抗４の両
端に電位差ＲＩ０　が生じ、これが入力パッド５１を介
して増幅器５２に与えられる。増幅器５２は、この電位
差を増幅し、それをデータＤＯＵＴ　としてデータ処理
回路６に与える。
【００３０】この実施例のインタフェースシステムでは
、抵抗４の抵抗値を伝送路３の特性インピーダンスＺ０
　に近づけることにより、信号の反射やノイズの発生を
抑制することができる。また、定電流源１１の電流値ま
たは抵抗４の抵抗値を調整することにより、伝送路３上
の電圧振幅を任意に定めることができる。
【００３１】図２に、出力側ＩＣ１０の主要部の詳細な
構成を示す。
【００３２】出力回路１は、ＮチャネルＭＯＳトランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４、インバータ１３および出
力パッド１４を含む。トランジスタＱ１のゲートには電
源電位ＶＤＤが与えられる。トランジスタＱ３，Ｑ４が
カレントミラー回路を構成する。トランジスタＱ２のゲ
ートにはインバータ１３の出力が与えられる。トランジ
スタＱ２が図１のスイッチ１２に相当し、トランジスタ
Ｑ３が図１の定電流源１１に相当する。
【００３３】出力回路１にはバイアス電流発生回路７か
らバイアス電流が供給される。バイアス電流発生回路７
は、ＮチャネルＭＯＳトランジスタＱ５、ＰチャネルＭ
ＯＳトランジスタＱ６〜Ｑ１１および演算増幅器７１を
含む。演算増幅器７１の一方の入力端子には、公知のバ
ンドギャップ電圧発生回路８によりバンドギャップ電圧
（定電圧）Ｖｂｇが与えられる。バンドギャップ電圧発
生回路は、たとえばＢａｎｇ−Ｓｕｐ　ＳＯＮＧ　ａｎ
ｄ　Ｐａｕｌ　Ｒ．　Ｇｒａｙ，　“Ａ　Ｐｒｅｃｉｓ
ｉｏｎ　Ｃｕｒｖａｔｕｒｅ−Ｃｏｍｐｅｎｓａｔｅｄ
　ＣＭＯＳ　Ｂａｎｄｇａｐ　Ｒｅｆｅｒｅｎｃｅ”，
　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔ
ａｔｅ　Ｃｉｒｃｕｉｔｓ，　Ｖｏｌ．　ｓｃ−１８，
　Ｎｏ．６，　Ｄｅｃｅｍｂｅｒ　１９８３，　ｐｐ．
　６３４−６４３に記載されている。このバンドギャッ
プ電圧Ｖｂｇは近似的に１．２７Ｖに等しい。演算増幅
器７１の他方の入力端子はトランジスタＱ５のソースお
よび抵抗７２の一端に接続されている。抵抗７２の他端
は接地されている。差動増幅器７１の出力はトランジス
タＱ５のゲートに与えられる。
【００３４】１組のトランジスタＱ６，Ｑ７と１組のト
ランジスタＱ８，Ｑ９とがカレントミラー回路を構成し
、１組のトランジスタＱ６，Ｑ７と１組のトランジスタ
Ｑ１０，Ｑ１１とがカレントミラー回路を構成する。 それにより、トランジスタＱ９のドレインおよびトラン
ジスタＱ１１のドレインには、トランジスタＱ６，Ｑ７
に流れる電流がそれぞれミラーされて出力される。トラ
ンジスタＱ９のドレインにミラーされた電流は出力回路
１のトランジスタＱ４にバイアス電流として与えられる
。
【００３５】通常、出力側ＩＣ１０内には複数の出力回
路が設けられる。したがって、トランジスタＱ１１のド
レインにミラーされた電流は他の出力回路にバイアス電
流として与えられる。複数の出力回路に対応して、複数
組のカレントミラー回路が構成されている。
【００３６】次に、図２の回路の動作を説明する。
【００３７】演算増幅器７１の出力はフィードバックさ
れているので、演算増幅器７１の２つの入力端子間はイ
マジナリショートになる。したがって、演算増幅器７１
の作用により抵抗７２の両端にはバンドギャップ電圧Ｖ
ｂｇが印加される。それにより、トランジスタＱ５には
次式で示される電流Ｉが流れる。
【００３８】Ｉ＝Ｖｂｇ／ｒ１ ここで、ｒ１は抵抗７２の抵抗値である。バンドギャッ
プ電圧Ｖｂｇは正確な値（１．２７Ｖ）に定まる。一方
、抵抗７２の抵抗値ｒ１は製造上ばらつく。しかし、抵
抗７２の抵抗値ｒ１はトリミングにより調整することが
可能である。あるいは、抵抗７２として外付けの抵抗を
用いることにより、所定の抵抗値を得ることができる。 したがって、電流値Ｉを所定の値に正確に定めることが
できる。
【００３９】トランジスタＱ５に流れる電流はトランジ
スタＱ６，Ｑ７，Ｑ８，Ｑ９により構成されるカレント
ミラー回路によりトランジスタＱ９のドレインにミラー
され、さらにトランジスタＱ３，Ｑ４により構成される
カレントミラー回路によりトランジスタＱ３にミラーさ
れる。このようにして、トランジスタＱ３に定電流Ｉ０
　が流れる。
【００４０】図３に、入力側ＩＣ２０の主要部の詳細な
構成を示す。
【００４１】入力回路５は、入力パッド５１、増幅器５
２および電流源５６，５７を含む。電流源５６，５７は
それぞれ定電流Ｉ１，Ｉ２を供給する。増幅器５２は、
ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２およびＮ
チャネルＭＯＳトランジスタＱ２３〜Ｑ２６、インバー
タ５３，５４および抵抗５５を含む。トランジスタＱ２
１〜Ｑ２４が差動増幅器を構成する。また、トランジス
タＱ２５，Ｑ２６がカレントミラー回路を構成する。
【００４２】次に、図３の回路の動作を説明する。トラ
ンジスタＱ２４のゲートには次式で示される基準電位Ｖ
Ｒ　が与えられる。
【００４３】ＶＲ　＝ｒ２・Ｉ１ ここで、ｒ２は抵抗５５の抵抗値である。トランジスタ
Ｑ２１〜Ｑ２４により構成される差動増幅器により入力
パッド５１の電位が基準電位ＶＲ　と比較され、その電
位差が増幅されてインバータ５３に与えられる。インバ
ータ５３，５４はバッファとして働き、与えられた電位
差をデータＤＯＵＴ　としてＩＣ内部のデータ処理回路
６（図１参照）に出力する。
【００４４】図４に、伝送路３上の電圧レベルの一例を
示す。図４の例では、図１の抵抗４のプルアップ電位Ｖ
ＴＴが３Ｖ、電源電位ＶＤＤが５Ｖ、接地電位ＧＮＤが
０Ｖに設定され、伝送路３上の電圧振幅Ｖａが１Ｖに設
定されている。抵抗４の抵抗値Ｒをたとえば１００Ωに
設定すれば、定電流源１１の電流値Ｉ０　は次式により
決定される。
【００４５】 　　Ｉ０　＝Ｖａ／Ｒ＝１［Ｖ］／１００［Ω］＝１０
［ｍＡ］したがって、定電流源１１が１０ｍＡの電流を
供給するように設計が行なわれる。この場合、図２のト
ランジスタＱ３，Ｑ４により構成されるカレントミラー
回路のミラー比１：ｎとして１：１００を選択すれば、
トランジスタＱ８，Ｑ９に流れるバイアス電流の値ＩＢ
　は次式により決定される。
【００４６】 ＩＢ　＝１０［ｍＡ］／１００＝１００［μＡ］バンド
ギャップ電圧Ｖｂｇは１．２７Ｖ（シリコンのバンドギ
ャップ電圧）に近似的に等しいので、抵抗７２の抵抗値
ｒ１は次式により決定される。
【００４７】 　　ｒ１＝Ｖｂｇ／ＩＢ　＝１．２７［Ｖ］／１００［
μＡ］＝１２．７［ｋΩ］したがって、抵抗７２の抵抗
値ｒ１は１２．７ｋΩに設定される。一方、伝送路３上
の電圧は２Ｖと３Ｖとの間で振幅するので、図３の基準
電位ＶＲ　は２．５Ｖに設定される。電流源５６の電流
値Ｉ１を、たとえば１００μＡに設定すると、抵抗５５
の抵抗値ｒ２は２５ｋΩに設定される。
【００４８】図５に、出力回路１に入力されるデータＤ
ＩＮ、入力回路５から出力されるデータＤＯＵＴ　およ
び伝送路３上の電圧の回路シミュレーション波形を示す
。図５に示すように、データＤＩＮおよびデータＤＯＵ
Ｔ　は、０Ｖと５Ｖとの間で振幅し、伝送路３上の電圧
は２Ｖと３Ｖとの間で振幅する。
【００４９】図２に示す出力回路１を高速に動作させる
場合には、次に示すようにトランジスタＱ２の単体のミ
ラー効果が問題になる可能性がある。図６を参照しなが
らこのミラー効果を説明する。
【００５０】トランジスタＱ２が図２のトランジスタＱ
１を介することなく直接抵抗４に接続されているものと
する。トランジスタＱ２のゲートとドレインとの間には
寄生容量ＣＧＤが存在する。またトランジスタＱ２のゲ
ートとソースとの間にも寄生容量が存在する。ここで、
トランジスタＱ２のゲートの電位ＶＧ　が上昇すると、
トランジスタＱ２に流れる電流も上昇する。そのため、
抵抗４による電圧降下が大きくなり、ノードｎ２の電位
が低下する。ノードｎ２の電位の変化は、寄生容量ＣＧ
Ｄによる容量結合により、トランジスタＱ２のゲートの
電位を変化させる。それにより、トランジスタＱ２のゲ
ートの電位ＶＧ　の波形が乱れることになる。
【００５１】図２の出力回路１においては出力パッド１
４の電位の変化がトランジスタＱ２に伝わりにくくする
ためにトランジスタＱ２と出力パッド１４との間にトラ
ンジスタＱ１が挿入されている。これにより、トランジ
スタＱ２のゲートとドレインとの間の寄生容量ＣＧＤの
効果が低減される。
【００５２】
【発明の効果】第１の発明によれば、抵抗性負荷を安定
に駆動することができ、反射やノイズが少なく高速な信
号伝送を可能にする出力回路が得られる。
【００５３】第２の発明によれば、信号の反射やノイズ
が少なく高速な伝送が可能なインタフェースシステムが
得られる。
【００５４】さらに、定電流源の電流値および抵抗手段
の抵抗値を調整することにより任意の電圧振幅を得るこ
とができる。したがって、振幅を小さく設定することに
より、消費電力を低減することが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施例によるインタフェースシス
テムの構成を示す図である。
【図２】出力回路の詳細な構成を示す回路図である。
【図３】入力回路の詳細な構成を示す回路図である。
【図４】同実施例のインタフェースシステムにおける電
圧レベルを示す図である。
【図５】同実施例のインタフェースシステムにおける電
圧の回路シミュレーション波形を示す図である。
【図６】トランジスタのミラー効果を説明するための図
である。
【図７】従来のＣＭＯＳ出力回路の一例を示す図である
。
【図８】インバータの構成を示す回路図である。
【図９】従来のＣＭＯＳ出力回路に抵抗性負荷を接続し
た場合の問題点を説明するための図である。
【図１０】従来のＣＭＯＳ出力回路の問題点を説明する
ための図である。
【符号の説明】
１…出力回路 ３…伝送路 ４…プルアップ用抵抗 ５…入力回路 １０…出力側ＩＣ １１…定電流源 １２…スイッチ １４…出力パッド ２０…入力側ＩＣ ５１…入力パッド ５２…増幅器 Ｑ１〜Ｑ４…ＮチャネルＭＯＳトランジスタなお、各図
中同一符号は同一または相当部分を示す。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　与えられた信号に応答して負荷を駆動
    する出力回路であって、前記負荷が接続される出力パッ
    ド、一定の電流を供給する定電流源、および前記出力パ
    ッドと前記定電流源との間に設けられ、与えられた信号
    に応答して選択的に導通状態又は非導通状態となるスイ
    ッチ手段を備えた、出力回路。
  2. 【請求項２】　　前記スイッチ手段はデータを受ける制
    御端子を有する第１の電界効果素子を含み、前記出力パ
    ッドと前記第１の電界効果素子との間に接続され、所定
    の電位を受ける制御端子を有する第２の電界効果素子を
    さらに含む、請求項１に記載の出力回路。
  3. 【請求項３】　　出力回路、入力回路、前記出力回路と
    前記入力回路との間に接続される伝送路、および前記伝
    送路と所定の電位との間に結合される抵抗手段を含み、
    前記出力回路は、前記伝送路に接続される出力パッド、
    一定の電流を供給する定電流源、および前記出力パッド
    と前記定電流源との間に設けられ、与えられた信号に応
    答して選択的に導通状態または非導通状態となるスイッ
    チ手段を含む、インタフェースシステム。
  4. 【請求項４】　　前記入力回路は、前記伝送路に接続さ
    れる入力パッド、所定の基準電位を発生する基準電位発
    生手段、および前記入力パッドの電位と前記基準電位発
    生手段により発生された基準電位との間の電位差を差動
    増幅する差動増幅手段を含む、請求項３に記載のインタ
    フェースシステム。
  5. 【請求項５】前記出力手段には所定の電源電圧が与えら
    れ、前記出力パッドの電圧の振幅は前記電源電圧よりも
    低く設定される、請求項３に記載のインタフェースシス
    テム。
JP3071802A 1991-04-04 1991-04-04 インタフェースシステム Expired - Lifetime JP2848500B2 (ja)

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JP2848500B2 JP2848500B2 (ja) 1999-01-20

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