JP2012516632A - 集積回路の入力ポートにおける消費電力を低減するための回路および方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G11—INFORMATION STORAGE
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Semiconductor Integrated Circuits (AREA)
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Abstract
Description
本発明は、一般的には集積回路に関し、より特定的には集積回路の入力ポートにおける消費電力を低減するための回路および方法に関する。
集積回路はどの電子装置にとっても重要な部分である。バッテリ電源に依存する電子装置の増加に伴い、集積回路における消費電力の低減が重要である。電力を消費する電子装置の1つの部分として、入力信号を受けるようにまたは出力信号を発生するように結合された入力/出力(I/O)部がある。特定の回路でおよび集積回路全体で必要な電力は、集積回路に関連する、PVTとしても知られているプロセス(process)、電圧(voltage)および温度(temperature)によって変化し得る。すなわち、集積回路のトランジスタといった構成要素の製造に使用されるプロセス、集積回路に印加される電源電圧、または集積回路もしくは集積回路の一部の温度に応じて、所与の回路の消費電力は変化するであろう。
集積回路の入力ポートにおける消費電力を低減するための回路は、集積回路に結合される入力信号を受けるための集積回路の複数の受信機回路と、複数の受信機回路に結合されたバイアス電流発生器とを備え、バイアス電流発生器は、複数の受信機回路の各受信機回路に対してバイアス電圧を与えてバイアス電流発生器における電流を受信機回路各々にミラーする。
まず図1を参照して、本発明のある実施の形態に従う、集積回路の入力ポートにおける消費電力を低減するための回路のブロック図が示される。装置102はメモリ104に結合される。この装置102は、以下でより詳細に述べるようにプログラマブルロジックを有する装置といった集積回路でもよい。このメモリ104は、ダブルデータレート(DDR)同期型ダイナミックランダムアクセスメモリ(SDRAM)といったランダムアクセスメモリでもよい。装置102およびメモリ104は、別々の集積回路を含んでいてもよく、または1つの集積回路の一部であってもよい。装置102は、さまざまなI/Oポートを含む入力/出力バンク106を備え、より具体的にはさまざまな入力/出力ブロック(IOB)を含む。コントローラIOBブロック108は、DDR SDRAMに結合されるDDR制御信号のように、制御信号をメモリ104に結合できるようにする。データ経路IOBブロック110は、増幅器を含む複数の差動受信機を備える。具体的には、「n」個のVREF受信機が図1に示されており、VREF受信機112−118はそれぞれデータ信号データ0からデータnを受けるように結合される。以下でより詳細に述べるように、VREF受信機は、入力信号を受け、この入力信号を電圧基準と比較して入力における値を求める。しかしながら、以下で図4を参照しながら述べるように、本発明の回路および方法を、低電圧差動シグナリング(LVDS)受信機といった任意の差動受信機に応用してもよい。この装置102はまた、信号を、メモリ以外の、装置102外部の装置に結合するためのインフラストラクチャIOB120を含み得る。以下でより詳細に述べるように、バイアス電流発生器122は、基準電圧ノード123経由で基準電流をVREF受信機各々に発生できるようにする。
なお、図5は、ある代表的なFPGAアーキテクチャを図示することしか意図していない。1列の中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図5の上部に含まれるインターコネクト/ロジック実現例は単に代表的なものである。たとえば、実際のFPGAでは、CLBの2つ以上の隣接する列は典型的にCLBが現れる場所であればどこでも含まれて、ユーザロジックの効率的な実現を容易にする。
Claims (13)
- 集積回路の入力ポートにおける消費電力を低減するための回路であって、前記回路は、
前記集積回路に結合される入力信号を受けるための前記集積回路の複数の受信機回路と、
前記複数の受信機回路に結合されたバイアス電流発生器とを備え、前記バイアス電流発生器は、前記複数の受信機回路の各受信機回路に対してバイアス電圧を与えて前記バイアス電流発生器における電流を前記受信機回路各々にミラーする、回路。 - 前記バイアス電流発生器はバンドギャップ電圧を受けるように結合された第1の増幅器を含む、請求項1に記載の回路。
- 前記第1の増幅器の出力は、第1の固定電流を発生するための第1の電流経路に結合される、請求項2に記載の回路。
- 前記第1の固定電流は、前記第1の電流経路における抵抗器に基づく、請求項3に記載の回路。
- 前記第1の電流経路における前記抵抗器の値は、前記第1の固定電流に対して所定の電流を発生するように選択される、請求項4に記載の回路。
- 前記第1の増幅器の出力に結合された第2の電流経路をさらに含み、前記第1の固定電流は前記第2の電流経路においてミラーされる、請求項3に記載の回路。
- 前記第2の電流経路に結合された第2の増幅器をさらに含み、前記第2の増幅器は前記バイアス電圧を発生する、請求項6に記載の回路。
- 集積回路の入力ポートにおける消費電力を低減する方法であって、前記方法は、
固定電圧を受けるステップと、
電流ミラー回路の第1の経路に前記固定電圧に基づく第1の固定電流を発生するステップと、
電流ミラー回路の第2の経路に第2の固定電流を発生するステップと、
前記集積回路の複数の受信機に前記第2の固定電流に基づく基準電圧を結合するステップと、
前記集積回路に結合される入力信号を受けるための前記複数の受信機の各受信機に固定電流を発生するステップとを含み、前記複数の受信機における前記固定電流は前記基準電圧に基づく、方法。 - 固定電圧を受けるステップはバンドギャップ電圧を受けるステップを含む、請求項8に記載の方法。
- 前記固定電圧に基づく第1の固定電流を発生するステップは、抵抗器を前記電流ミラーの第1の経路に与えるステップを含む、請求項8または9に記載の方法。
- 前記固定電圧に基づく第1の固定電流を発生するステップは、前記固定電圧および前記抵抗器のノードの電圧を受けるように結合された第1の差動増幅器を用いるステップを含む、請求項10に記載の方法。
- 前記第2の固定電流に基づく基準電圧を結合するステップは、前記電流ミラーの第2の経路のノードの電圧および前記増幅器の出力に結合された第2の差動増幅器を用いるステップを含む、請求項11に記載の方法。
- 第1の固定電流を発生するステップは、前記複数の受信機の必要速度に基づいて第1の固定電流を発生するステップを含む、請求項8から12のいずれか1つに記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/361,014 | 2009-01-28 | ||
US12/361,014 US8384472B2 (en) | 2009-01-28 | 2009-01-28 | Circuit for and method of reducing power consumption in input ports of an integrated circuit |
PCT/US2009/065589 WO2010087892A2 (en) | 2009-01-28 | 2009-11-23 | A circuit for and method of reducing power consumption in input ports of an intergrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012516632A true JP2012516632A (ja) | 2012-07-19 |
JP5328938B2 JP5328938B2 (ja) | 2013-10-30 |
Family
ID=42353693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011547925A Active JP5328938B2 (ja) | 2009-01-28 | 2009-11-23 | 集積回路の入力ポートにおける消費電力を低減するための回路および方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8384472B2 (ja) |
EP (1) | EP2382713B1 (ja) |
JP (1) | JP5328938B2 (ja) |
KR (1) | KR101333973B1 (ja) |
CN (1) | CN102301598B (ja) |
WO (1) | WO2010087892A2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP3723317B2 (ja) | 1997-04-08 | 2005-12-07 | 株式会社アドバンテスト | 信号伝送に用いる駆動回路、バイアス発生回路 |
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US8058924B1 (en) * | 2009-01-29 | 2011-11-15 | Xilinx, Inc. | Method and apparatus for a process, voltage, and temperature variation tolerant semiconductor device |
-
2009
- 2009-01-28 US US12/361,014 patent/US8384472B2/en active Active
- 2009-11-23 JP JP2011547925A patent/JP5328938B2/ja active Active
- 2009-11-23 KR KR1020117017447A patent/KR101333973B1/ko active IP Right Grant
- 2009-11-23 EP EP09796179.1A patent/EP2382713B1/en active Active
- 2009-11-23 CN CN200980155657.2A patent/CN102301598B/zh active Active
- 2009-11-23 WO PCT/US2009/065589 patent/WO2010087892A2/en active Application Filing
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JP2008066797A (ja) * | 2006-09-04 | 2008-03-21 | Toshiba Corp | 出力ドライバ、集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
CN102301598A (zh) | 2011-12-28 |
US20100188142A1 (en) | 2010-07-29 |
US8384472B2 (en) | 2013-02-26 |
CN102301598B (zh) | 2015-01-21 |
EP2382713A2 (en) | 2011-11-02 |
JP5328938B2 (ja) | 2013-10-30 |
KR20110100298A (ko) | 2011-09-09 |
WO2010087892A3 (en) | 2011-03-10 |
WO2010087892A2 (en) | 2010-08-05 |
KR101333973B1 (ko) | 2013-11-27 |
EP2382713B1 (en) | 2015-04-08 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130328 |
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|
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