KR101333973B1

KR101333973B1 - 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 회로 및 방법

Info

Publication number: KR101333973B1
Application number: KR1020117017447A
Authority: KR
Inventors: 시칼 아이. 콘스탄틴; 에드워드 쿨렌
Original assignee: 자일링크스 인코포레이티드
Priority date: 2009-01-28
Filing date: 2009-11-23
Publication date: 2013-11-27
Also published as: WO2010087892A2; EP2382713A2; US8384472B2; CN102301598B; KR20110100298A; EP2382713B1; JP2012516632A; US20100188142A1; WO2010087892A3; CN102301598A; JP5328938B2

Abstract

집적 회로(102)의 입력 포트에서의 전력 소모를 감소시키기 위한 회로가 개시된다. 이 회로는 상기 집적 회로(102)에 연결된 입력 신호를 수신하기 위한 상기 집적 회로(102)의 복수의 수신기 회로(112, 114, 116, 118)와; 상기 복수의 수신기 회로(112, 114, 116, 118)에 연결된 바이어스 전류 발생기(122)를 포함하며, 상기 바이어스 전류 발생기(122)는 상기 복수의 수신기 회로(112, 114, 116, 118) 각각에서 상기 바이어스 전류 발생기(122) 내의 전류를 복사하기(mirror) 위해 복수의 수신기 회로(112, 114, 116, 118)의 각 수신기 회로에 바이어스 전압을 제공한다. 집적 회로(102)의 입력 포트에서의 전력 소모를 감소시키는 방법이 또한 개시된다.

Description

집적 회로의 입력 포트에서의 전력 소모를 감소시키는 회로 및 방법{A CIRCUIT FOR AND METHOD OF REDUCING POWER CONSUMPTION IN INPUT PORTS OF AN INTEGRATED CIRCUIT}

본 발명은 일반적으로 집적 회로에 대한 것이고, 구체적으로는 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법에 대한 것이다.

집적 회로는 임의의 전자 디바이스의 중요한 부분이다. 점점 더 많은 전자 디바이스들이 배터리 전력에 의존하게 됨에 따라, 집적 회로에서 전력 소모를 감소시키는 것이 중요하다. 전력을 소모하는 전자 디바이스의 한 부분은 입력 신호를 수신하거나 출력 신호를 발생시키도록 연결된 입출력(I/O) 포트이다. 특별한 회로에서 그리고 총체적으로 집적 회로에서 요구되는 전력은 집적 회로와 연관된, PVT라고 또한 알려진 프로세스, 전압과 온도에 기초해서 변화할 수 있다. 즉, 집적 회로의 트랜지스터와 같은 구성요소를 제조하기 위해 사용되는 프로세스, 집적 회로에 인가된 공급 전압, 또는 집적 회로 또는 집적 회로의 일부분의 온도에 따라, 소정의 회로의 전력 소모는 변화할 것이다.

입출력 포트를 구현하기 위한 종래의 회로와 방법은 각 입출력 포트에서 국부 바이어스된 증폭기를 사용한다. 이러한 국부 바이어스된 증폭기는 집적 회로상에서 추가적인 영역을 차지할 뿐만 아니라, 다양한 PVT 조합들에서 높은 전력 소모를 갖는다. 보다 특별하게, 전력 소모는 이 디바이스에 인가된 공급 전압에 따라 변화할 것이다. 전력 소모를 감소시키기 위해, PVT 변수들에서의 변화와는 독립적인 회로를 제공하는 것이 이롭다.

집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로는 상기 집적 회로에 연결된 입력 신호를 수신하기 위한 상기 집적 회로의 복수의 수신기 회로와; 상기 복수의 수신기 회로에 연결된 바이어스 전류 발생기를 포함하며, 상기 바이어스 전류 발생기는 상기 수신기 회로 각각에서 상기 바이어스 전류 발생기 내의 전류를 복사하기(mirror) 위해 복수의 수신기 회로의 각 수신기 회로에 바이어스 전압을 제공한다.

상기 회로에서, 상기 바이어스 전류 발생기는 밴드갭(bandgap) 전압을 수신하기 위해 연결된 제1 증폭기를 포함할 수 있다. 상기 제1 증폭기의 출력은 제1 고정 전류를 발생시키기 위해 제1 전류 경로에 연결될 수 있다. 상기 제1 고정 전류는 상기 제1 전류 경로 내의 저항에 기초할 수 있다. 상기 제1 전류 경로 내의 저항의 값은 상기 제1 고정 전류를 위해 미리 결정된 전류를 발생시키기 위해 선택될 수 있다. 상기 회로는 상기 제1 증폭기의 출력에 연결된 제2 전류 경로를 더 포함하고, 상기 제1 고정 전류는 상기 제2 전류 경로 내에서 복사된다. 또한, 상기 회로는 상기 제2 경로에 연결된 제2 증폭기를 더 포함할 수 있고, 상기 제2 증폭기는 상기 바이어스 전압을 발생시킬 수 있다.

하나의 대안적인 실시예에 따라, 집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로는 집적 회로에 연결된 입력 신호를 수신하기 위한 집적 회로의 복수의 수신기 회로와, 복수의 수신기 회로에 연결된 바이어스 전류 발생기를 포함하며, 바이어스 전류 발생기는 제1 고정 전압을 수신하고, 제1 고정 전류를 발생시키기 위해 연결된 제1 증폭기와, 제1 고정 전류에 기초해서 기준 전압을 발생시키기 위해 연결된 제2 증폭기를 포함하며, 바이어스 전류 발생기는 복수의 수신기 회로의 각 수신기 회로에 기준 전압을 제공한다.

이러한 대안적인 실시예에서, 제1 고정 전압은 밴드갭 전압을 포함할 수 있다. 제1 고정 전류는 제1 전류 경로 내의 저항에 기초할 수 있다. 제1 경로 내의 저항의 값은 제1 고정 전류를 위해 미리 결정된 전류를 발생시키기 위해 선택될 수 있다. 복수의 수신기 회로는 전압 기준 입력 회로를 포함할 수 있다. 전압 기준 입력 회로는 랜덤 액세스 메모리로부터 데이터를 수신하기 위해 연결된 입력을 포함할 수 있다. 집적 회로는 프로그래밍가능한 논리 회로를 갖는 디바이스를 포함할 수 있다.

집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법이 또한 개시된다. 이 방법은 고정 전압을 수신하는 단계; 전류 복사 회로의 제1 경로에서 고정 전압에 기초해서 제1 고정 전류를 발생시키는 단계; 전류 복사 회로의 제2 경로에서 제2 고정 전류를 발생시키는 단계; 상기 제2 고정 전류에 기초해서 기준 전압을 상기 집적 회로의 복수의 수신기에 연결시키는 단계와; 상기 집적 회로에 연결된 입력 신호를 수신하기 위해 상기 복수의 수신기의 각 수신기에서 고정 전류를 발생시키는 단계를 포함하며, 상기 복수의 수신기 내의 고정 전류는 상기 기준 전압에 기초한다.

이 방법에서, 고정 전압을 수신하는 단계는 밴드갭 전압을 수신하는 단계를 포함할 수 있다. 상기 고정 전압에 기초해서 제1 고정 전류를 발생시키는 단계는 상기 전류 복사 회로의 제1 경로 내에 저항을 제공하는 단계를 포함할 수 있다. 상기 고정 전압에 기초해서 제1 고정 전류를 발생시키는 단계는 상기 고정 전압과, 상기 저항의 하나의 노드에서의 전압을 수신하기 위해 연결된 제1 차동 증폭기를 사용하는 단계를 포함할 수 있다. 상기 제2 고정 전류에 기초해서 기준 전압을 연결하는 단계는 상기 전류 복사 회로의 제2 경로의 하나의 노드에서의 전압과 상기 증폭기의 출력에 연결된 제2 차동 증폭기를 사용하는 단계를 포함할 수 있다. 제1 고정 전류를 발생시키는 단계는 상기 복수의 수신기의 요구되는 속도에 기초해서 제1 고정 전류를 발생시키는 단계를 포함할 수 있다.

본 발명은 프로세스, 전압과, 온도 변수들의 변화와 독립적인 회로를 제공하여, 전력 소모를 감소시키는 것을 가능케 하는 효과를 제공한다.

도 1은 본 발명의 일 실시예에 따른 집적 회로의 입력 포트 내에서의 전력 소모를 감소시키기 위한 회로를 도시한 블록도.
도 2는 본 발명의 일 실시예에 따른 도 1의 회로의 바이어스 전류 발생기를 도시한 블록도.
도 3은 본 발명의 일 실시예에 따른 도 1의 회로의 입출력 포트의 수신기 회로의 블록도.
도 4는 본 발명의 일 실시예에 따른 집적 회로의 입력 포트 내에서의 전력 소모를 감소시키기 위한 회로를 구현하는 시스템을 도시한 도면.
도 5는 본 발명의 일 실시예에 따른 프로그래밍가능한 논리회로를 구비한 디바이스를 도시한 도면.
도 6은 본 발명의 일 실시예에 따른 도 5의 디바이스의 구성가능한 논리 요소를 도시한 블록도.
도 7은 본 발명의 일 실시예에 따른 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법을 도시한 흐름도.

먼저 도 1을 보면, 본 발명의 일 실시예에 따른 집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로의 블록도가 도시된다. 디바이스(102)는 메모리(104)에 연결된다. 디바이스(102)는 이하에서 보다 상세히 설명되는 바와 같이 프로그래밍가능한 논리 회로를 갖는 디바이스와 같은 집적 회로일 수 있다. 메모리(104)는 DDR(double data rate) SDRAM(synchronous dynamic random access memory)와 같은 랜덤 액세스 메모리일 수 있다. 디바이스(102)와 메모리(104)는 별도의 집적 회로들을 포함할 수 있거나, 단일 집적 회로의 일부분일 수 있다. 디바이스(102)는 다양한 입출력 포트를 포함하는 입출력 뱅크(106)를 포함하고, 보다 구체적으로는 다양한 입출력 블록들(IOBs)을 포함한다. 제어기 IOBs 블록(108)은 DDR SDRAM에 연결된 DDR 제어 신호와 같은 제어 신호를 메모리(104)에 연결하는 것을 가능케 한다. 데이터경로 IOB 블록(110)은 증폭기를 포함하는 복수의 차동 수신기를 포함한다. 특히, "n"개의 VREF 수신기들이 도 1에 도시되며, VREF 수신기들(112-118)은 데이터 신호들(데이터 0 내지 데이터 n) 각각을 수신하기 위해 연결된다. 이하에서 보다 상세히 설명되는 것처럼, VREF 수신기는 입력 신호를 수신하고, 입력단에서의 값을 결정하기 위해 입력 신호를 전압 기준에 비교한다. 하지만, 도 4를 참조해서 설명되는 것처럼, 본 발명의 회로와 방법은 저전압 차동 시그널링(LVDS) 수신기와 같은 임의의 차동 수신기에 적용될 수 있다. 디바이스(102)는 메모리가 아닌 디바이스(102) 외부의 디바이스에 신호를 연결시키기 위한 인프라스트럭처 IOBs(120)를 또한 포함할 수 있다. 이하에서 보다 상세히 설명되는 것처럼, 바이어스 전류 발생기(122)는 기준 전압 노드(123)를 경유해서 VREF 수신기 각각에서 기준 전류를 발생시키는 것을 가능케 한다.

제어기(124)는 제어 신호를 입출력 뱅크(106)에 제공하기 위해 입출력 뱅크(106)에 또한 연결된다. 마지막으로, 데이터 경로 제어 회로(126)는 VREF 수신기를 경유해서 메모리(104)로부터 판독하고 또한 메모리(104)에 기록하는 것을 가능케 한다. 특히, 데이터 판독 회로(128)는 데이터를 데이터경로(IOBs)로부터 판독하고, 사용자 출력 데이터를 발생시키는 것을 가능케 하는 판독 주소 FIFO(130)와 판독 데이터 FIFO(132)를 포함한다. 유사하게, 데이터 판독 제어기(134)가 판독 제어 신호를 데이터경로(IOB)와 통신하는 한편, 데이터 기록 회로(136)는 사용자 입력 데이터를 수신하고, 데이터와 기록 제어 신호를 데이터 경로(IOBs)에 제공한다.

이하에서 보다 상세히 설명되는 것처럼, 도 1의 회로 장치는 전류 소모가 수신기에 인가되는 공급 전압의 변화와는 독립되는 VREF 수신기를 제공함으로써 전압을 변수들 중 하나로서 제거하여 전력 소모의 PVT 범위를 향상시킨다. 본 발명의 실시예에 따른 회로와 방법은 전류 복사 회로를 사용하는 복수의 입출력 수신기에 복사되는 정전류(constant current)를 발생시키기 위한 바이어스 전류 발생기를 사용한다. 이하에서 보다 상세히 제시되는 회로와 방법은 PVT 변화를 통해 전력 소모를 감소시키고, 집적 회로의 복수의 입출력 포트를 위해 단일 바이어스 전류 발생기를 제공함으로써 회로 요구 사항을 감소시키고, 입출력 포트의 요구되는 속도에 따라 조정될 수 있는 프로그램가능한 바이어스 전류를 제공한다.

이제 도 2를 보면, 본 발명의 실시예에 따른 도 1의 회로의 바이어스 전류 발생기(122)의 블록도가 도시된다. 2개의 증폭기가 복수의 입출력 포트에 연결된 기준 전압을 발생시키기 위해 사용되며, 하나의 증폭기는 저항을 사용해서 기준 전류를 발생시키기 위해 사용되고, 다른 하나의 증폭기는 기준 라인을 구동하기 위해 사용된다. 제1 증폭기(202)의 출력은 전류 복사 회로의 두 개의 경로들에서 트랜지스터의 게이트에 연결된다. 특히, 증폭기(202)의 출력은 공급 전압에 연결된 소스와, 접지에 연결된 제2 단자를 갖는 저항(206)의 제1 단자에 연결된 드레인을 갖는 PMOS(p-type metal oxide semiconductor) 트랜지스터의 게이트에 연결된다. 증폭기(202)는 제1 입력단에서 고정 전압과, 저항(206)의 제1 단자에서의 전압을 수신하도록 연결된 차동 증폭기를 포함한다.

도 2의 회로는 전류 복사 회로로서 구성되며, 이 회로에서 트랜지스터(204)와 저항(206)을 포함하는 제1 전류 경로에서 발생된 전류는 트랜지스터(208)와 트랜지스터(210)를 포함하는 제2 경로에서 복사된다. 특히, 증폭기(202)의 출력은 PMOS 트랜지스터(208)의 게이트에 연결되는데, 이 트랜지스터는 또한 공급 전압에 연결된 소스를 갖는다. 트랜지스터(208)의 드레인은 접지에 연결된 소스를 갖는 NMOS(n-type metal oxide semiconductor transistor)의 드레인에 연결된다. 트랜지스터(210)의 드레인은 제2 차동 증폭기(212)의 제1 입력단에서 자신의 게이트에 연결되고, 이 증폭기는 제2 입력으로서 증폭기의 출력(REFI)을 수신하도록 또한 연결된다. 증폭기(212)의 출력(REFI)은 전류 복사 회로의 제2 경로에서 고정된 전류를 유지하기 위해 변경될 기준 전압을 포함한다. 도 2의 전류 복사 회로 구성은 바이어스 전류 발생기에서의 부하와 상관없이 안정된 전류원을 제공하고, VREF 수신기에 인가된 공급 전압의 변화와는 독립적이다. 도 3을 참조해서 설명되는 것처럼, 전류 복사 회로의 제2 경로에서의 전류는 VREF 수신기 각각에서 복사된다.

본 발명의 일 실시예에 따라, 회로와 방법은 디바이스의 프로세스와 온도에만 의존할 전류를 발생시키기 위해 증폭기의 제1 입력에 연결된 1.2V 밴드갭 기준 전압을 사용한다. 즉, 밴드갭 전압은 밴드갭 전압이 대략 1.25V일 수 있는 실리콘 다이(die)의 특성과 같은, 다이의 재질의 특성에 기초한 안정된 전압 공급이다. 이 회로는 도 5에서 설명된 디바이스와 같은 프로그래밍가능한 논리회로를 갖는 디바이스의 열들(columns)에서 일반적으로 발견되는 회로를 포함하지 않을 수 있는 칩의 코너에 위치될 수 있다. REFI 핀은 VREF 수신기 각각을 바이어스하기 위해 사용될 것이다. PMOS 트랜지스터의 게이트가 동일한 전압에 연결되고, NMOS 트랜지스터가 도시된 바와 같이 다이오드로서 구성되는, 공급 전압과 접지간의 2개의 병렬 경로들을 구성함으로서, PMOS 트랜지스터가 게이트 길이와 게이트 폭과 같이 동일한 크기를 가지며, 게이트 산화층 두께와 같이 동일한 프로세서를 사용해서 제조되는 것을 가정하면, 이러한 두 개의 경로들에서의 전류는 동일할 것이다. 비록 하나의 바이어스 전류 발생기가 도시되지만, 다수의 바이어스 전류 발생기가 채용될 수 있으며, 여기서 각각의 바이어스 전류 발생기는 기준 전류를 복수의 VREF 수신기들에게 제공한다. 이하에서 보다 상세히 설명되는 것처럼, 저항 값은 전류 복사 회로에서의 전류와, 따라서, VREF 수신기의 속도를 결정할 것이다. 일 실시예에 따라, 저항 값은 프로그래밍가능하고, 따라서, 애플리케이션의 속도에 따라, 기준 전류는 회로의 필요를 충족하기 위해 증가/감소될 수 있다. 도 2의 특정 실시예가 전류 복사 회로의 하나의 예시를 제공하지만, 다른 전류 복사 회로도 본 발명에 따라 채용될 수 있다. 즉, 제1 경로에서 제1 전류를 발생시키고, 제2 전류 경로에서 제1 전류를 복사하기 위해 신뢰성 있는 고정 전압을 사용할 임의의 전류 복사 회로가 사용될 수 있으며, 여기서 전류 복사 회로에서 발생된 전류에 기초하는 기준 전압은 VREF 수신기를 바이어스하기 위해 사용될 것이다.

이제 도 3을 참조하면, 본 발명의 실시예에 따른 입출력 포트의 수신기 회로의 블록도가 도시된다. 도 3의 회로는 기준 전압(VREF)과 입력 데이터를 수신하기 위해 연결된 VREF 수신기를 포함하고, 입력 데이터(INDATA)의 값에 기초해서 출력 신호(OUT)를 발생시킬 것이다. 특히, VREF 수신기의 전류 경로는 공급 전압에 연결된 소스와, n-채널 트랜지스터(304)의 드레인에 연결된 드레인을 갖는 PMOS 트랜지스터(302)를 포함하는데, n-채널 트랜지스터(304)는 트랜지스터(302)의 게이트에서 REFI 전압을 수신하기 위해 연결된다. 트랜지스터(302)의 드레인은 자신의 게이트에 연결된다. 도 2의 바이어스 전류 발생기의 트랜지스터들(208과 210)을 포함하는 전류 복사 회로의 제2 경로에서의 전류는 이 회로의 잔여 부분에서 복사되는 바이어스 전류를 제공하기 위해 각 VREF 수신기의 트랜지스터들(302와 304)을 포함하는 전류 경로에 복사된다. VREF 수신기의 바이어스 전류 발생기에서 발생되는 전류를 복사함으로써 VREF 수신기에서의 전류 소모는 공급 전압에서의 변화와는 독립적이다.

도 3의 회로의 잔여 부분은 입력 데이터(INDATA)와 VREF 값의 상대적인 값들에 기초해서 출력 신호(OUT)를 발생시키는 차동 수신기를 포함한다. 트랜지스터들(302와 304)의 드레인들에서의 전압은 회로의 잔여 부분에서의 전류를 복사하기 위해 입력 트랜지스터들(308과 310)의 소스들에 연결된 드레인과, 공급 전압에 연결된 소스를 구비한 p-채널 트랜지스터(306)의 게이트에 연결된다. PMOS 트랜지스터(308)는 자신의 게이트에서 메모리 디바이스로부터 판독된 데이터와 같은 입력 데이터(INDATA)를 수신하기 위해 연결되고, 한편 PMOS 트랜지스터(310)는 자신의 게이트에서 기준 전압(VREF)을 수신한다. VREF는 예를 들면, 공급 전압의 약 절반의 값을 가질 수 있다. 트랜지스터들(308과 310)의 드레인들은 교차-연결된 트랜지스터들(312와 314)에 각각 연결된다. 특히, 트랜지스터(308)의 드레인은 NMOS 트랜지스터(312)의 드레인에 연결되고, 트랜지스터(310)의 드레인은 트랜지스터(314)의 드레인에 연결된다. 트랜지스터(312)의 게이트는 트랜지스터(310과 314)의 드레인들에 연결되고, 트랜지스터(314)의 게이트는 트랜지스터(308과 312)의 드레인들에 연결된다. NMOS 트랜지스터(316)는 출력 노드와 접지 사이에서 연결되고, 트랜지스터(316)의 게이트는 출력 노드에 연결된다. 마지막으로, NMOS 트랜지스터(318)는 반전된 출력 신호(OUTB)를 발생시키기 위해 반전된 출력 노드 사이에 연결되는데, 트랜지스터(318)의 게이트는 OUTB에 연결된다. VREF 수신기들은 바이어스 전류 발생기에서 발생되고, 트랜지스터(302와 304)를 포함하는 경로에서 복사되는 기준 전류를 사용해서 바이어스될 것이고, 그 전류 소모는 공급 전압에 의존하지 않고, 단지 기준 전류의 값에만 의존할 것이다.

동작 중에, INDATA의 값이 낮을 때, 트랜지스터(308)가 턴온되어 OUTB를 높게 풀링하여, 출력 신호(OUT)를 낮게 풀링하게 위해 트랜지스터(314)를 턴온한다. INDATA의 값이 높을 때, 트랜지스터(308)는 오프된다. 트랜지스터(310)가 온되어, 출력을 높게 풀링하면, 이는 반전된 출력(OUTB)을 낮게 풀링하기 위해 트랜지스터(312)를 턴온한다. 특정 수신기 회로가 도 3에서 예시로서 도시되지만, 트랜지스터(302와 304)를 포함하는 전류 경로는 회로 내에서 전압 변화와는 독립적인 VREF 수신기를 제공하기 위해 다른 하나의 수신기 회로로 구현될 수 있다. VREF 수신기가 도 3에서 예시로서 도시되지만, 다른 차동 수신기들이 채용될 수 있다. 예를 들면, LVDS 수신기는 도 5의 VREF 전압을 수신하기 위해 연결된 노드에 반전된 입력 데이터(INDATA_B)를 연결함으로써 채용될 수 있다. 도 3에 도시된 증폭기가 소정의 LVDS 표준을 충족하기 위해 수정될 필요가 있을 수 있는 한편, 전류를 증폭기에 복사하는 동작은 동일하다.

이제 도 4를 참조하면, 본 발명의 실시예에 따라 집적된 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로를 구현하는 시스템이 도시된다. 회로(402)는 여기서 DDR SDRAM이라고 도시된 메모리(406)에 연결된 프로그래밍가능한 논리회로(404)를 구비한 디바이스를 포함한다. 비휘발성 메모리(408) 또는 특정한 다른 집적 회로(410)와 같은 다른 디바이스들이 디바이스(404)에 연결될 수 있다. 비휘발성 메모리(408)는 디바이스(404)의 입출력 포트(412)에 연결될 수 있다. 비휘발성 메모리(408)에 저장된 구성 비트스트림은 구성 비트스트림을 디바이스에 적재하기 위해 제어 회로(414) 또는 구성 제어기(416)에 연결될 수 있다. 구성 비트스트림은 프로그래밍가능한 논리 회로(422)의 휘발성 메모리(420) 내로 적재되도록 디바이스(404)의 비휘발성 메모리(418) 내로 적재될 수 있다. 대안적으로, 구성 비트스트림은 제어 회로(414) 또는 구성 제어기(416)에 의해 휘발성 메모리(420)내로 직접 적재될 수 있다. 디바이스(404)의 보다 상세한 설명은 도 5와 6을 참조해서 이하에서 설명될 것이다.

이제 도 5를 참조하면, 본 발명의 실시예에 따른 프로그래밍가능한 논리회로를 구비한 디바이스가 도시된다. 프로그래밍가능한 논리회로를 구비한 디바이스는 프로그래밍가능한 논리회로를 구비한 애플리케이션 특정 집적 회로(ASIC)와 같은 임의의 유형의 집적 회로 디바이스 내에서 구현될 수 있는 한편, 다른 디바이스는 전용의 프로그래밍가능한 논리 디바이스를 포함한다. 프로그래밍가능한 논리 디바이스(PLD)는 사용자에 의해 프로그래밍가능하도록 설계되어 사용자가 자신이 선택한 논리 회로 설계를 구현할 수 있는 집적 회로 디바이스이다. PLD의 한 유형은 복잡한 프로그래밍가능한 논리 디바이스(CPLD)이다. CPLD는 상호연결 스위치 매트릭스에 의해 입출력(I/O) 리소스에 함께 연결된 두 개 이상의 "기능 블록들"을 포함한다. CPLD의 각 기능 블록은 프로그래밍가능한 논리 어레이(PLA) 또는 프로그래밍가능한 어레이 논리(PAL) 디바이스에서 사용되는 것과 유사한 두 레벨 AND/OR 구조를 포함한다. PLD의 다른 유형은 필드 프로그래밍가능한 게이트 어레이(FPGA)이다. 일반적인 FPGA에서, 구성가능한 논리 블록(CLB)의 어레이는 프로그래밍가능한 입출력 블록(IOB)들에 연결된다. CLB와 IOB는 프로그래밍가능한 라우팅 리소스의 계층(hierachy)에 의해 상호연결된다. 이러한 CLB, IOB와, 프로그래밍가능한 라우팅 리소소는 일반적으로 오프-칩 메모리로부터의 구성 비트스트림을 FPGA의 구성 메모리 셀들에 적재시킴으로써 맞춤화된다(customized). 프로그래밍가능한 논리 디바이스들의 이러한 유형들 둘 다를 위해, 디바이스의 기능은 이러한 목적을 위해 디바이스에 제공되는 구성 비트스트림의 구성 데이터 비트에 의해 제어된다. 구성 데이터 비트는 휘발성 메모리(예, FPGA와 특정 CPLD에서와 같은 정적 메모리 셀), 비휘발성 메모리(예, 특정 CPLD에서와 같은 플래시 메모리), 또는 임의의 다른 유형의 메모리 셀에 저장될 수 있다.

도 5의 디바이스는 멀티-기가비트 트랜시버(MGT)(501), 구성가능한 논리 블록(CLB)(502), 랜덤 액세스 메모리 블록(BRAM)(503), 입출력 블록(IOB)(504), 구성 및 클로킹 논리회로(CONFIG/CLOCKS)(505), 디지털 신호 처리 블록(DSP)(506), 특수 입출력 블록(I/O)(507)(예, 구성 포트와 클록 포트)와, 디지털 클록 관리자, 아날로그-디지털 변환기, 시스템 모니터링 논리 회로 등과 같은 다른 프로그래밍가능한 논리 회로(508)를 포함하는 다수의 상이한 프로그래밍가능한 타일들(tiles)을 구비한 FPGA 아키텍쳐(500)를 포함한다. 특정 FPGA는 전용 프로세서 블록(PROC)(510)을 또한 포함한다.

특정 FPGA에서, 각 프로그래밍가능한 타일은 각 인접 타일내의 대응하는 상호연결 요소로부터, 그리고 이 요소로의 표준화된 연결을 갖는 프로그래밍가능한 상호연결 요소(INT 511)를 포함한다. 그러므로, 프로그래밍가능한 상호연결 요소들은 함께 예증된 FPGA를 위한 프로그래밍가능한 상호연결 구조를 구현한다. 프로그래밍가능한 상호연결 요소(INT 511)는 도 5의 상단에 포함된 예들에 의해 도시되는 바와 같이 동일 타일 내에서 프로그래밍가능한 논리 회로로부터, 그리고 이러한 논리 회로로의 연결을 또한 포함한다.

예를 들면, CLB(502)는 사용자 논리 회로와 단일 프로그래밍가능한 상호연결 요소(INT 511)를 구현하기 위해 프로그래밍될 수 있는 구성가능한 논리 회로 요소(CLE)(512)를 포함할 수 있다. BRAM(503)은 하나 이상의 프로그래밍가능한 상호연결 요소에 추가적으로 BRAM 논리 회로 요소(BRL 513)를 포함할 수 있다. BRAM은 구성 논리 블록의 분산된 램으로부터 분리된 전용 메모리를 포함한다. 일반적으로, 타일 내에 포함된 상호연결 요소의 개수는 타일에 높이에 종속된다. 도시된 실시예에서, BRAM 타일은 4개의 CLB들와 동일한 높이를 가지나, 다른 개수들(예, 5개)도 또한 사용될 수 있다. DSP 타일(506)은 적절한 개수의 프로그래밍가능한 상호연결 요소들에 추가적으로 DSP 논리 요소(DSP)(514)를 포함할 수 있다. IOB(504)는 예를 들면, 프로그래밍가능한 상호연결 요소(INT)(511)의 한 예증에 추가적으로 입출력 논리 회로 요소(IOL)(515)의 두 예를 포함할 수 있다. 이 디바이스의 연결들의 위치는 이 목적을 위해 디바이스에 제공되는 구성 비트스트림의 구성 데이터 비트에 의해 제어된다. 구성 비트스트림의 비트들에 응답하여, 프로그래밍가능한 상호연결은 상호연결 라인을 포함하는 연결이 프로그래밍가능한 논리 회로, 또는 BRAM들 또는 프로세서와 같은 다른 회로내에 구현되는 회로에 다양한 신호를 연결하기 위해 사용되는 것을 가능케 한다.

도시된 실시예에서, 다이(die)의 중심 근처의 원주 형태 영역(도 5에서 명암이 지게 도시됨)은 구성, 클록과 다른 제어 논리 회로를 위해 사용된다. 이러한 열(column)로부터 연장하는 수평 영역(509)은 FPGA의 너비를 가로질러 클록과 구성 신호를 분배하기 위해 사용된다. 도 5에 예증된 아키텍처를 이용하는 특정 FPGA들은 FPGA의 큰 부분을 형성하는 규칙적인 원주 형태 구조를 교란시키는(disrupt) 추가적인 논리 회로 블록을 포함한다. 추가적인 논리 블록은 프로그래밍가능한 블록 및/또는 전용 논리 회로일 수 있다. 예를 들면, 도 5에 도시된 프로세서 블록PROC(510)는 CLB들과 BRAM들의 다수의 열들에 걸쳐 있다.

도 5가 단지 예시적인 FPGA 아키텍처만을 예증하기 위해 의도된다는 것이 주목된다. 하나의 열 내에 있는 논리 블록의 개수, 열들의 상대적인 폭, 열들의 개수와 순서, 열 내에 포함된 논리 블록의 유형, 논리 블록의 상대적인 크기와, 도 5의 상단에 포함된 상호연결/논리 회로 구현은 순전히 예시일뿐이다. 예를 들면, 실제 FPGA에서, CLB들의 하나 보다 많은 인접한 열이 사용자 논리의 효율적인 구현을 용이하게 하기 위해, CLB들이 나타나는 위치에서 마다 일반적으로 포함된다.

이제 도 6을 참조하면, 본 발명의 일 실시예에 따라, 도 5의 디바이스의 구성가능한 논리 회로 요소의 블록도가 도시된다. 특히, 도 6은 도 5의 구성 논리 블록(502)의 구성가능한 논리 회로 요소를 간략화된 형태로 예증한다. 도 6의 실시예에서, 슬라이스 M(601)은 4개의 룩업 테이블들(LUTM들)(601A 내지 601D)을 포함하고, 각 테이블은 6개의 LUT 데이터 입력 단자들(A1 내지 A6, B1 내지 B6, C1 내지 C6와, D1 내지 D-6)에 의해 구동되고, 각 단자는 2개의 LUT 출력 신호들(O5와 O6)을 제공한다. LUT들(601A 내지 601D)로부터의 O6 출력 단자들은 슬라이스 출력 단자들(A 내지 D)을 각각 구동한다. LU 데이터 입력 신호는 프로그래밍가능한 상호연결 요소(611)에 의해 구현될 수 있는, 입력 다중화기를 거쳐 FPGA 상호연결 구조에 의해 제공되고, LUT 출력 신호는 상호연결 구조에 또한 제공된다. 슬라이스(M)는 또한 출력 단자(AMUX-DMUX)를 구동하는 출력 선택 다중화기(611A 내지 611D), 메모리 요소(602A 내지 602D)의 데이터 입력 단자를 구동하는 다중화기(612A 내지 612D), 조합 다중화기(616, 618과 619), 바운스 다중화기 회로(622, 623), 인버터(605)와 다중화기(606)(이 둘은 함께 입력 클록 경로에서 선택적 반전을 제공함)에 의해 표현되는 회로, 다중화기(614A 내지 614D, 615A 내지 615D, 620, 621)와 배타적 논리합 게이트(613A 내지 613D)를 포함하는 자리올림 논리 회로를 또한 포함한다. 이러한 요소들 모두는 도 6에서 도시된 것처럼 함께 연결된다. 선택 입력이 도 6에서 예증된 다중화기를 위해 도시되지 않은 경우, 선택 입력은 구성 메모리 셀들에 의해 제어된다. 즉, 구성 메모리 셀내에 저장된 구성 비트스트림의 구성 비트는 다중화기로의 정확한 입력을 선택하기 위해 다중화기의 선택 입력에 연결된다. 잘 알려진 이러한 구성 메모리 셀은 명료함을 위해 도 6에서뿐만 아니라 본 명세서의 다른 선택된 도면들에서도 생략된다.

도시된 실시예에서, 각 메모리 요소(602A 내지 602D)는 동기적 또는 비동기적 플립플롭 또는 래치로서 기능하기 위해 프로그래밍될 수 있다. 동기적 기능과 비동기적 기능간의 선택은 동기/비동기 선택 회로(603)를 프로그래밍함으로써 하나의 슬라이스에서 모든 4개의 메모리 요소들을 위해 수행된다. S/R(설정/재설정) 입력 신호가 설정 기능을 제공하도록 메모리 요소가 프로그래밍될 때, REV 입력 단자는 재설정 기능을 제공한다. SR 입력 신호가 재설정 기능을 제공하도록 메모리 요소가 프로그래밍될 때, REV 입력 단자는 설정 기능을 제공한다. 메모리 요소(602A 내지602D)는 예를 들면, 글로벌 클록 네트워크 또는 상호연결 구조에 의해 제공될 수 있는, 클록 신호(CK)에 의해 클로킹된다. 이러한 프로그래밍가능한 메모리 요소는 FPGA 설계 기술에서 잘 알려져 있다. 각 메모리 요소(602A 내지 602D)는 등록된 출력 신호(AQ 내지 DQ)를 상호연결 구조에 제공한다. 각 LUT(601A 내지 601D)가 2개의 출력 신호들(O5와 O6)을 제공하기 때문에, LUT는 5개의 공유된 입력 신호(IN1 내지 IN5)를 갖는 2개의 5-입력 LUT로서 기능하거나, 입력 신호(IN1 내지 IN6)를 갖는 하나의 6-입력 LUT로서 기능하기 위해 구성될 수 있다.

도 6의 실시예에서, 각 LUTM(601A 내지 601D)은 다수의 모드들 중 임의의 하나의 모드에서 기능할 수 있다. 룩업 테이블 모드에 있을 때, 각 LUT는 입력 다중화기를 통해 FPGA 상호연결 구조에 의해 제공되는 6개의 데이터 입력 신호(IN1 내지 IN6)를 가진다. 64개의 데이터 값들 중 하나의 값이 신호(IN1 내지 IN6)의 값에 기초해서 구성 메모리 셀로부터 프로그래밍가능하게 선택된다. 램 모드에 있을 때, 각 LUT는 단일 64-비트 램, 또는 공유 주소지정을 갖는 2개의 32-비트 램들로서 기능한다. 램 기록 데이터는 {LUT(601A 내지 601C)를 위한 다중화기(617A 내지 617C)를 통해} 입력 단자(DI1)를 통해 64-비트 램에 제공되거나, 입력 단자(DI1과 DI2)를 통해 2개의 32-비트 램들에 제공된다. LUT 램에서의 램 기록 동작은 다중화기(606)로부터의 클록 신호 CK에 의해 제공되거나, 클록 인에이블 신호(CE) 또는 기록 인에이블 신호(WE)를 선택적으로 전달할 수 있는 다중화기(607)로부터의 기록 인에이블 신호(WEN)에 의해 제어된다. 시프트 레지스터 모드에서, 각 LUT는 2개의 16-비트 레지스터들로서 기능하거나, 단일 32-비트 시프트 레지스터를 생성하기 위해 직렬로 연결된 2개의 16-비트 레지스터들을 가지고 기능한다. 시프트-인 신호는 입력 단자들(DI1과 DI2) 중 하나 또는 둘 다를 통해 제공된다. 16-비트와 32-비트 시프트 아웃 신호는 LUT 출력 단자를 통해 제공될 수 있고, 32-비트 시프트 아웃 신호는 LUT 출력 단자(MC31)를 통해 보다 직접적으로 또한 제공될 수 있다. LUT(601A)의 32-비트 시프트 아웃 신호(MC31)는 출력 선택 다중화기(611D)와 CLE 출력 단자(DMUX)를 통해 시프트 레지스터 체이닝을 위해 일반적인 상호연결 구조에 또한 제공될 수 있다. 도 1 내지 4의 회로들과, 본 발명의 방법들은 프로그래밍가능한 논리 회로를 구비한 임의의 유형의 집적 회로를 포함하는 임의의 적합한 디바이스 내에서, 또는 도 5와 6의 디바이스에서 구현될 수 있다. 예를 들면, VREF 수신기들은 도 5의 IOB들에서 구형될 수 있으며, 한편 제어기(124)는 예를 들면, 프로세서(510)내에서, 또는 CLB에서 구현될 수 있다. 데이터경로 제어 회로는 도 5의 중앙 열에 있는 특수 회로에서 구현될 수 있다. 바이어스 발생기는 도 5에 도시된 바와 같이 열들 내에서 재현되지(reproduced) 않은 특수 회로를 위한 공간이 존재할 수 있는 집적 회로의 코너에서 위치될 수 있다.

이제 도 7을 참조하면, 본 발명의 일 실시예에 따라 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법의 흐름도가 도시된다. 특히, 고정 전압이 단계(702)에서 수신된다. 고정 전압은 예를 들면, 실리콘을 위한 밴드갭 전압일 수 있다. 제1 고정 전류는 단계(704)에서 전류 복사 회로의 제1 경로에서 고정 전압에 기초해서 발생된다. 제2 고정 전류는 단계(706)에서 전류 복사 회로의 제2 경로에서 발생된다. 제2 고정 전류에 기초한 기준 전압은 단계(708)에서 집적 회로의 복수의 수신기에 연결된다. 고정 전류는 단계(710)에서 집적 회로에 연결된 입력 신호를 수신하기 위한 복수의 수신기들 중 각 수신기에서 발생되는데, 복수의 수신기들에서의 고정 전류는 기준 전압에 기초한다. 즉, 전류 발생기로부터 수신기 각각에서의 전류 경로로 흐르는 전류를 복사함으로써 도 7의 방법은 입력 포트에서 소모되는 전류가 공급 전압에서의 변화에 독립되게 함으로써 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 것을 가능케 한다. 도 7의 방법은 설명된 도 1 내지 6의 회로들 중 임의의 하나의 회로, 또는 임의의 다른 적합한 회로를 사용해서 구현될 수 있다.

그러므로, 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 새롭고 진보적인 회로와 방법이 설명되는 것을 인식할 수 있다. 설명된 본 발명을 통합하는 다수의 대안 및 등가물이 존재하는 것을 당업자가 인식할 것이다. 결과적으로, 본 발명은 전술된 실시예들에 의해 제한되는 것이 아니고, 단지 첨부된 청구항들에 의해서만 제한될 것이다.

104 : DDR SDRAM 108 : 제어기 IOB들
110 : 데이터경로 IOB들 112, 114, 116, 118 : VREF 수신기
120 : 인프라스트럭처 IOB들 122 : 바이어스 전류 발생기
124 : 제어기 126 : 데이터 경로
128 : 데이터 판독 130 : 판독 주소 FIFO
132 : 판독 데이터 FIFO 134 : 데이터 판독 제어기
136 : 데이터 기록

Claims

집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로로서,
상기 집적 회로에 연결된 메모리로부터 복수의 입력 데이터 신호를 수신하기 위한, 상기 집적 회로의 복수의 입력 포트와 연관된 복수의 수신기 회로와;
상기 복수의 수신기 회로에 연결된 하나의 바이어스 전류 발생기(a bias current generator)를
포함하되,
상기 바이어스 전류 발생기는 상기 복수의 수신기 회로 각각 내에 상기 바이어스 전류 발생기 내의 전류를 복사하도록(mirror) 상기 복수의 수신기 회로 각각에 대한 바이어스 전압을 제공하고,
상기 바이어스 전류 발생기는 상기 복수의 수신기 회로 각각의 속도를 설정(establishing)하는데 이용되는 프로그래밍가능한 엘리먼트(element)를 포함하고,
상기 복수의 수신기 회로 각각은 상기 복수의 입력 데이터 신호 중 한 입력 데이터 신호에 기초하여 출력 데이터 신호를 발생시키는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로.
제1항에 있어서, 상기 바이어스 전류 발생기는 밴드갭(bandgap) 전압을 수신하도록 연결된 제1 증폭기를 포함하는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로.
제2항에 있어서, 상기 제1 증폭기의 출력은 제1 고정 전류를 발생시키기 위해 제1 전류 경로에 연결되는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로.
제3항에 있어서, 상기 제1 고정 전류는 상기 제1 전류 경로 내의 저항에 기초하는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로.
제4항에 있어서, 상기 프로그래밍가능한 엘리먼트는 상기 저항을 포함하고, 상기 제1 전류 경로 내의 상기 저항의 값은 상기 제1 고정 전류를 위해 미리 결정된 전류를 발생시키도록 선택되는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로.
제3항에 있어서, 상기 제1 증폭기의 출력에 연결된 제2 전류 경로를 더 포함하고, 상기 제1 고정 전류는 상기 제2 전류 경로 내에서 복사되는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로.
제6항에 있어서, 상기 제2 전류 경로에 연결된 제2 증폭기를 더 포함하고, 상기 제2 증폭기는 상기 바이어스 전압을 발생시키는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키기 위한 회로.
집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법으로서,
복수의 수신기 각각의 속도를 설정하도록 프로그래밍가능한 엘리먼트를 세팅(setting)하는 단계;
고정 전압을 수신하는 단계;
전류 복사 회로의 제1 경로 내의 고정 전압에 기초해서 제1 고정 전류를 발생시키는 단계;
전류 복사 회로의 제 2 경로에서 제2 고정 전류를 발생시키는 단계;
상기 제2 고정 전류에 기초한 기준 전압을 상기 집적 회로의 복수의 입력 포트와 연관된 복수의 수신기에 연결시키는 단계와;
메모리로부터 상기 집적 회로에 연결된 복수의 입력 데이터 신호를 수신하기 위한 상기 복수의 수신기 각각 내의 고정 전류 - 상기 복수의 수신기내의 고정 전류는 상기 기준 전압에 기초함 - 를 발생시키는 단계와;
상기 복수의 수신기 각각에서, 상기 복수의 입력 데이터 신호 중 한 입력 데이터 신호에 기초하여 출력 데이터 신호를 발생시키는 단계를
포함하는, 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법.
제8항에 있어서, 고정 전압을 수신하는 단계는 밴드갭 전압을 수신하는 단계를 포함하는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법.
제8항 또는 제9항에 있어서, 상기 고정 전압에 기초해서 제1 고정 전류를 발생시키는 단계는 상기 전류 복사 회로의 제1 경로 내에 저항을 제공하는 단계를 포함하는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법.
제10항에 있어서, 상기 고정 전압에 기초해서 제1 고정 전류를 발생시키는 단계는 상기 고정 전압과, 상기 저항의 하나의 노드에서의 전압을 수신하기 위해 연결된 제1 차동 증폭기를 사용하는 단계를 포함하는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법.
제11항에 있어서, 상기 제2 고정 전류에 기초한 기준 전압을 연결시키는 단계는 상기 전류 복사 회로의 제2 경로의 하나의 노드에서의 전압과 상기 증폭기의 출력에 연결된 제2 차동 증폭기를 사용하는 단계를 포함하는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법.
제8항 또는 제9항에 있어서, 제1 고정 전류를 발생시키는 단계는 상기 복수의 수신기의 요구되는 속도에 기초해서 제1 고정 전류를 발생시키는 단계를 포함하는 것인, 집적 회로의 입력 포트에서의 전력 소모를 감소시키는 방법.