JPH0795043A - ソフトウェイクアップ出力バッファ - Google Patents

Abstract

(57)【要約】 【目的】 集積回路デバイス内のグランドラインの電位
の変動を最小にすることを目的とする。 【構成】 入力信号（３６）に対応する入出力パッド２
３への出力信号を発生させるバッファ（２１）と、高イ
ンピーダンス制御信号（Ａ）に応答して前記バッファを
高インピーダンス状態にする手段（Ｔ）と、スルーレー
ト信号（Ｄ）に応答して前記バッファの応答速度を制御
する手段（Ｆ／Ｓ′）と、前記高インピーダンス制御信
号に応答して前記スルーレート信号（Ｄ）を制御する手
段（２２９）とから構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路デバイス内の
バッファ、特に同時にスイッチされることのある出力バ
ッファを制御するための回路に関する。

【０００２】

【従来の技術】本発明は、例えば特定用途向けゲートア
レイデバイス、ＰＬＡ、マイクロプロセッサ、及びカス
タム集積回路デバイス等の多種類の集積回路デバイスに
関する。ここでは、本発明はフィールドプログラマブル
集積回路デバイス（ＦＰＧＡｓ）に関して説明される。
従って、ＦＰＧＡｓが詳細に説明される。Ｘｉｌｉｎｘ
社製のＦＰＧＡｓのようなＦＰＧＡｓは、選択されたト
ランジスタをターンオンすることでプログラムされるプ
ログラマブル要素と接続デバイスとを有する。図１は、
Ｘｉｌｉｎｘ社によって製造された従来技術のＦＰＧＡ
集積回路デバイスの構造を表している。チップの外周に
沿って入出力バッファ（ＩＯＢ）ＩＯＢ１〜ＩＯＢ８が
配置されている。チップの内部には、構成を変更可能な
論理ブロック（ＣＬＢ）ＣＬＢ１〜ＣＬＢ４が配置され
ている。更にチップの内部にはスイッチボックスＳＢ１
〜ＳＢ４が配置されている。図を明瞭にするために、Ｉ
ＯＢ、ＣＬＢ及びスイッチボックスの一部にのみ符号が
付されている。図１には、スイッチボックス間を水平及
び垂直に接続する接続ラインの構造は図示されていな
い。更に、ＣＬＢから四つの向きに外向きに延出する入
力および出力ラインも図示されていない。しかし、図１
に示された点は、接続構造内の接続線から、ＣＬＢから
延出するラインへのプログラム可能な接続部を表してい
る。スイッチボックスは、スイッチボックスに入力され
た接続ラインと、同じスイッチボックスに接続された他
の接続ラインとを接続することのできるプログラム可能
な複数のトランジスタを含む。合衆国カリフォルニア州
９５１２サンノゼ、ロジックドライブ２１００のＸｉｌ
ｉｎｘ社から入手可能なデータブック“Ｔｈｅ Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ Ｄａｔａ
Ｂｏｏｋ”１９９２年は、これらのＩＯＢ、ＣＬＢ及
びスイッチボックスを詳細に説明している。これらのデ
バイスはまた、Ｆｒｅｅｍａｎらに発行された米国特許
第４，８７０，３０２号明細書に説明されており、この
特許明細書はここで言及したことによって本出願の一部
とされたい。

【０００３】ＣＬＢによって実施される機能は選択可能
であり、かつＩＯＢとＣＬＢとの間の接続部もまた選択
可能である。特定のＩＯＢは特別の機能を有し、プログ
ラミング中にチップの他の部分をプログラムするための
ビットストリームをロードするために用いられる。プロ
グラミングが終了した後、これらのＩＯＢは他のＩＯＢ
と同様に機能する構成要素として用いられる。多くの外
部ピンはパッドを経由してＩＯＢと接続されている。と
はいえ、特定の外部ピンは、電源、グラウンド及びクロ
ックラインとして専用に用いられている。

【０００４】Ｘｉｌｉｎｘ社製のＦＰＧＡデバイスは電
源電圧が印加されないとき、何れの構造にもプログラム
されていない。構造情報は、チップに電源電圧が印加さ
れた後にチップ内にロードされる。所望の構造を選択す
るために、利用者は（精巧なソフトウエアを用いて）、
所望の構造を得るためにターンオンさせるトランジスタ
の集合とターンオフさせるトランジスタの集合とを選択
する。ソフトウエアは、所望の構造の得るためにターン
オンさせるトランジスタまたはターンオフさせるトラン
ジスタを選択するビットストリームを発生する。ビット
ストリームはシフトレジスタを通してＦＰＧＡ内にロー
ドされ、各ビットが意図されたメモリセル内にロードさ
れる。次に、メモリセルの集合内の情報が、所望の構造
を実施するために特定のトランジスタをターンオンまた
はターンオフさせる。トランジスタは、トランジスタの
ゲートを駆動するメモリセル内に論理数値をロードする
ことによってプログラムされる。メモリセルは一個以上
のトランジスタを制御してもよい。Ｘｉｌｉｎｘ社は、
論理関数と、実際に論理関数を表すメモリセルの集合と
を表すルックアップテーブルを用いている。

【０００５】ＩＯＢは、オフポート、入力ポート、出力
ポートまたは入出力ポートとして構成される。図２は、
図１のＩＯＢ１のようなＩＯＢをより詳細に表してい
る。ＩＯＢは、出力バッファ２１及び入力バッファ２２
を含む。これらのバッファはＣＭＯＳ回路からなる。こ
の両バッファは、集積回路の外部ピンに直接接続された
入出力パッド２３に接続されている。入出力パッド２３
がプログラミング中にフロート状態であると、入出力パ
ッド２３は中間の電圧レベルとなる。Ｐチャネルトラン
ジスタ及びＮチャネルトランジスタが電源とグランドと
の間に直列に接続され、同時にターンオンされることに
よって好ましくない大電流を流し、ＣＭＯＳ入力電圧が
中間の電圧レベルに留ることを防止することが知られて
いる。図２のＩＯＢでは、バッファ２２へのフロート状
態の入力が好ましくない電流を生み出す可能性があるた
めに、入出力パッド２３はフロート状態にされるべきで
はない。好ましくない電流の発生を防止するために、Ｘ
ｉｌｉｎｘ社は、導通時には抵抗２６によって表現され
る抵抗として作用する小型のプルアップ用トランジスタ
２７を用いている。プログラミング中に、トランジスタ
２７はプルアップ制御論理回路２８（典型的には全ての
ＩＯＢに対するグローバル信号）によってターンオンさ
れる。プログラミングが終了したとき、プルアップ用ト
ランジスタ２７はターンオフされる。次に入出力パッド
２３（大きな静電容量を有する要素）はプログラムされ
た回路の状態によって決まる電圧を有する。入出力パッ
ド２３を使用しない場合、利用者はメモリセル３８また
は３９に論理高をロードし、プルアップ用トランジスタ
４１またはプルダウン用トランジスタ４２をターンオン
させる。プログラミングの最後では、論理高のＤＯＮＥ
信号がトランジスタ４５をターンオンさせる。その結果
パッド２３に印加された一定の電位Ｖｃｃまたはグラン
ド電位によって、バッファ２２の入力がフロート状態と
なることが防止されるだけでなく、入力バッファ２２に
電源電圧またはグランド電位が印加される。

【０００６】更に図２には出力バッファ２１がライン３
６の信号に応答して速く立ち上がる状態と出力バッファ
２１がライン３６の信号に応答して遅く立ち上がる状態
とを選択するスルーレートモードコントローラ２９が示
されている。

【０００７】プログラミングが終了し、かつ多くの出力
バッファ２１が同時に高インピーダンス状態から遷移す
るときに問題が起こる。多くの出力バッファ２１が論理
低の電圧レベルを提供し、かつ多くのパッド２３がプロ
グラミング中の論理高レベルから動作を開始するための
論理低レベルへ同時にスイッチしなければならない時、
パッドに接続された負荷からグランドライン及び論理低
にスイッチングした他の構造へ流れる一時的な電流が、
グランドラインの電圧レベルを引き上げ、チップの論理
入力信号を妨害し、かつチップまたはこのチップに接続
されたシステム内のチップの論理的な故障を引き起こす
ことがある。

【０００８】同様に、漏れ電流を試験する間、出力バッ
ファ２１は高インピーダンス状態に保持される。試験の
後、ＩＯＢの大部分は、論理高から論理低へ同時に遷移
する。多くのＩＯＢのライン３４によって、出力バッフ
ァ２１が同時に高インピーダンス状態から遷移させられ
るとき、フリップフロップ３１に記憶された論理低の値
または出力ライン３５の論理低の値が入出力パッド２３
に加えられ、パッド２３からバッファ２１を通ってグラ
ンドラインに電流を流し、再びグランドラインがプルア
ップされる。

【０００９】そのようなグランドラインの電位の変動を
最小にすることが望まれる。

【００１０】

【発明が解決しようとする課題】上述されたように、本
発明の目的は集積回路デバイス内のグランドラインの電
位の変動を最小にすることである。

【００１１】

【課題を解決するための手段】上述された目的は、入力
信号（３６）に対応する入出力パッド２３への出力信号
を発生させるバッファ（２１）と、高インピーダンス制
御信号（Ａ）に応答して前記バッファを高インピーダン
ス状態にする手段（Ｔ）と、スルーレート信号（Ｄ）に
応答して前記バッファの応答速度を制御する手段（Ｆ／
Ｓ′）と、前記高インピーダンス制御信号に応答して前
記スルーレート信号（Ｄ）を制御する手段（２２９）と
を有することを特徴とするバッファを緩やかに応答させ
る回路を提供することによって達成される。

【００１２】

【作用】本発明に基づけば、従来技術のスルーレート制
御回路とは別の、利用者によって選択されるスルーレー
トを制御するための回路が提供される。その回路のプル
アップ用トランジスタを制御する信号は、スルーレート
を制御する遅れ回路にも入力される。遅れ回路は、利用
者によって提供されるスルーレート制御信号だけでな
く、回路を動作状態にするための制御信号を受け取る。
この回路は、スルーレートを高速応答モードに変化させ
る出力信号を発生する前に、遅れ時間を提供する。即
ち、出力バッファは、制御信号に応答して即座に高イン
ピーダンス状態から遷移するが、しかし予め決められた
時間に亘って低速応答モードで動作するので、（入力信
号が論理低ならば）次第に論理低にスイッチングする。
予め決められた時間は、論理低への電圧の遷移が適切な
負荷条件に対して完了するために十分な長さでなければ
ならない。このように入出力パッドの電位が次第に低下
することによって、複数のバッファが同時に遷移すると
き、グランド電位の過渡的な上昇を防止することができ
る。

【００１３】ある実施例では、制御信号はプログラム完
了信号（ＤＯＮＥ）とグローバル３状態バッファ信号
（ＧＴＳＢ）との論理関数である。バッファのテスト中
に多数の信号が同時にスイッチする他の実施例では、制
御信号はテストモード信号の論理関数からなる。制御信
号は、ＩＯＢのような多くの回路をある論理レベルから
他の論理レベルへ同時にスイッチングさせる任意の信号
の関数であってよい。

【００１４】

【実施例】図３は、本発明に基づくスルーレート制御回
路を示している。図２の構成要素に対応する図３の構成
要素には等しい符号が付されている。例えば、図２と図
３には、プルアップ用トランジスタ２７、出力バッファ
２１、入力ライン３６、スルーレートモードコントロー
ラ２９、３状態イネーブル信号ライン３７及び入出力パ
ッド２３が描かれている。しかし、図３の新規な回路に
は、（プルアップ用トランジスタ２７を制御する）ライ
ンＡの信号を、スルーレートモードコントローラ２９に
結合する前に遅れ動作を行う遅れ回路２２９が描かれて
いる。スルーレートモードコントローラ２９からの出力
信号と、遅れ回路２２９からの出力信号の両方が論理高
のときのみにバッファ２１は高速応答モードに遷移す
る。図３の実施例では、遅れ回路２２９は、インバータ
Ｕ１、遅れ回路Ｕ２及びＡＮＤゲートＵ３を有する。回
路が（試験のための）グローバル３状態モードではない
ことを示すグローバル３状態バー信号ＧＴＳＢと、プロ
グラミングが完了していることを示すプログラム完了信
号ＤＯＮＥの両方が論理高のとき、ＮＡＮＤゲートＵ０
からの論理低の出力信号Ａは次の三つのことを行う。 １）プルアップ用トランジスタ２７をターンオフし、ト
ランジスタ２７に電流を流さずに、入出力パッド２３が
他の電源によって駆動されるようにする。 ２）ＴＳＭ信号が論理低のとき、ＯＲゲートＵ４からバ
ッファ２１に論理低の信号を出力させ、バッファ２１を
高インピーダンス状態から遷移させる。 ３）インバータＵ１の入力に論理低の信号を印加する。

【００１５】図４に示すように、インバータＵ１へ論理
低の信号Ａが入力されることによって、インバータＵ１
は論理高の信号Ｂを出力し、この論理高の信号Ｂは遅れ
回路Ｕ２へ印加される。時間遅れＴｄの後に、遅れ回路
Ｕ２の出力Ｃは論理高の入力信号Ｂに応答して論理高に
なる。スルーレートモードコントローラ２９が論理高の
信号を出力するとき、論理高になった信号Ｃに応じてＡ
ＮＤゲートＵ３の出力Ｄが論理高となる。信号Ｄは、バ
ッファ２１へのスルーレート制御信号Ｆ／Ｓ′である。
信号Ａが論理低となる時刻Ｔ１のとき、バッファ２１は
高インピーダンス状態から遷移する。従って、入出力パ
ッド２３は論理低に遷移する（ライン３６の入力信号が
論理低であることを仮定している）。バッファ２１は、
遅れ回路Ｕ２によって提供された遅れ時間Ｔｄの間低速
応答モードにあるので、入出力パッド２３の電圧は、遅
れ時間の間に時刻Ｔ１での論理高の値から次第に論理低
へ遷移する。遅れ回路Ｕ２は、バッファ２１が時刻Ｔ２
でその低速応答モードから解除される前に、入出力パッ
ド２３が論理低に近い値に遷移するような十分な遅れ時
間を提供するように構成されている。

【００１６】一旦信号Ｃが論理高に遷移すると、バッフ
ァ２１の低速応答モードまたは高速応答モードがスルー
レートモードコントローラ２９によって決定される。殆
どの状況において好ましい高速応答モードでは、ライン
３６の入力信号の変化が、入出力パッド２３の信号を高
速でスイッチングさせる。

【００１７】図５は、出力バッファ２１の好適な実施例
を示している。高インピーダンス制御信号Ｔ、バッファ
入力信号３６及びスルーレート制御信号Ｆ／Ｓ′は、図
３に示されたものと等しい。パッド２３もまた、図３の
パッド２３と等しい。スルーレート制御信号Ｆ／Ｓ′が
高速応答モード（論理高）のとき、マルチプレクサ５０
３はライン５０８からの直接入力を選択する。スルーレ
ート制御信号Ｆ／Ｓ′が低速応答モード（論理低）のと
き、伝達ゲート５０４の出力信号がプルダウン用トラン
ジスタ４０７ｂに印加される。プルダウン用トランジス
タ５０６は、伝達ゲート５０４がオフのときにターンオ
ンし、ライン５０８の信号が論理低の場合に入力ライン
５０７がフロート状態となることを防止する。ライン５
０８の信号が論理高に遷移し、かつパッド２３が０Ｖに
遷移するとき、ライン５０７の低下する電圧がマルチプ
レクサ５０３によってトランジスタ４０７ｂのゲートへ
伝達され、トランジスタを次第にターンオフさせグラン
ド電位の変化が最小となる。トランジスタ４０７ｂが完
全にオフとなり、かつトランジスタ５０６がオフのと
き、マルチプレクサ５０３を通ってトランジスタ４０７
ｂのゲートに達するライン５０７は、フロート状態とな
ることが注意されなければならない。しかし、トランジ
スタ４０７ｂのゲートが、トランジスタ４０７ｂを部分
的にターンオンさせるために十分な電位を有するフロー
ト状態のとき、ライン４０８の電圧が減少し、ライン５
０７の電圧を低下させる。従って中間の電位は持続しな
い。小型のトランジスタ４１７ｂは、出力電圧をグラン
ドレベルにプルダウンし、バッファ２１が低速スルーレ
ートモードのときパッド２３の電圧のドリフトを防止す
る。信号３６及び高インピーダンス制御信号Ｔの反転さ
れた信号が、ＮＡＮＤゲート５１ａ及びＡＮＤゲート５
１ｂに印加される。入力信号３６は、ＡＮＤゲート５１
ｂの入力で反転される。このため、信号Ｔが論理低のと
きバッファ２１は信号３６に応答し、信号Ｔが論理高の
ときバッファ２１は信号３６とは無関係にターンオフす
る。

【００１８】図６は、図３のインバータＵ１と遅れ回路
Ｕ２の好適な実施例を示している。トランジスタの寸法
を厳密に調節することによって、単一のＣＭＯＳインバ
ータは反転及び遅れ機能の両方を実施することができ
る。好ましくは、チャネル長をチャネル幅よりも長くす
ることにより、特にＰチャネルトランジスタ６０１の導
電率は低くされている。そのような特徴によって、イン
バータＵ１は低いトリップ点を有し、信号Ａの電圧が５
Ｖよりも十分に低い値、ある実施例では約１．０Ｖに低
下するまで、出力Ｃは上昇しない。トランジスタ６０１
が導通した場合でも、長いチャネル長と短いチャネル幅
による抵抗が、ＶｃｃからラインＣへの電流の流れを制
限し、ＡＮＤゲートＵ３への入力電圧は、信号Ａが論理
低となった後遅れ時間Ｔｄの間はＡＮＤゲートＵ３のト
リップ点まで上昇しない。図６の実施例は、専有するシ
リコン領域が少ないという利点を有し、かつ遅れ特性を
トランジスタ６０１のチャネル長及びチャネル幅を変え
ることによって調整できる。ある実施例ではチャネル長
とチャネル幅の比は約２対１である。

【００１９】トランジスタ６０１の設計手順を以下に示
す。 １）Ｎチャネルトランジスタを取り扱うための最も厳し
い条件を仮定して、バッファ２１が消費電力の大きい負
荷をＶｃｃからＶｃｃの約１０％へスイッチングさせる
ために必要な時間遅れＴｄの値を決定する。 ２）Ｐチャネルトランジスタを取り扱うための最良の条
件を仮定して、トランジスタ６０１の最小のチャネル幅
を選択し、かつ遅れ時間Ｔｄよりも長い時間に亘って論
理低を維持する信号Ａに応答して、トランジスタ６０１
がＡＮＤゲートＵ３のトリップ点よりも高い電位にノー
ドＣを充電するために必要な時間を達成するようにチャ
ネル長を増加させる。このとき、ステップ１と同様の温
度及び電圧の条件を仮定する。

【００２０】この設計手順によって、グランド電位を大
きく乱すことなしに、パッド２３の電圧の遷移を可能と
するための、低スルーレートでの遅れ時間が充分である
ことが確実となる。

【００２１】トランジスタ６０２は、現在の技術では最
小のチャネル長及びチャネル幅を有するＮチャネルトラ
ンジスタからなる。ある実施例では、チャネル長とチャ
ネル幅の比は１対２．４である。

【００２２】図７は本発明の他の実施例を表している。
図７の回路は、低スルーレートを達成するためにその一
方がターンオフされまた高スルーレートを達成するため
にその両方がターンオンされる一対のバッファを用い
て、図３の回路と同様にスルーレートの変化を達成する
ものである。バッファ２１ａは、本来単独では入力信号
に低速で応答するデバイスである。バッファ２１ａ及び
２１ｂは共働して入力信号に高速で応答する。これらの
バッファは両方とも１つのＣＭＯＳバッファからなる。
図８は、図７のバッファ２１ａ及び２１ｂを実施するた
めに用いられるバッファ回路を示している。しかし、バ
ッファ２１ａ及び２１ｂはその寸法及び電流容量が異な
るものであっても良い。高インピーダンス状態制御信号
ＴＳＭが論理低の場合、信号Ａが論理低に遷移したと
き、バッファ２１ａを制御する信号Ｔもまた迅速に論理
低に遷移し、バッファ２１ａを高インピーダンス状態か
ら遷移させる。しかしバッファ２１ａは小型なので、ラ
イン３６の入力信号に対して低速で応答する。図３の実
施例と同様に、論理低の信号Ａは、遅れ時間Ｔｄの後に
ラインＤ上に論理高の信号を発生させる。従ってＴＳＭ
が論理低のとき、遅れ時間Ｔｄの後に、バッファ２１ｂ
が高インピーダンス状態から遷移し、バッファ２１ａと
２１ｂの組合せは、ライン３６の信号に対して迅速に応
答する。

【００２３】これまでの説明から、本発明の他の実施例
も当業者には明らかである。そのような他の実施例もま
た本発明の技術的視点内に含まれるものである。

【００２４】

【発明の効果】本発明によれば、集積回路デバイス内の
グランドラインの電位の変動を最小にすることができ
る。

【図面の簡単な説明】

【図１】Ｘｉｌｉｎｘ社製のＦＰＧＡの構造を表す図で
ある。

【図２】Ｘｉｌｉｎｘ社製のＦＰＧＡの入出力バッファ
（ＩＯＢ）を表す図。

【図３】本発明に基づくスルーレート制御回路を表す
図。

【図４】図３の回路の信号のタイミング図。

【図５】図３の出力バッファの好適な実施例を表す図。

【図６】図３の遅れ回路の好適な実施例を表す図。

【図７】本発明に基づくスルーレート制御回路の他の実
施例を表す図。

【図８】図７に用いられた出力バッファの実施例を表す
図。

【符号の説明】

２１ 出力バッファ ２１ａ、２１ｂ バッファ ２２ 入力バッファ ２３ 入出力パッド ２４、２５ ダイオード ２６ 抵抗 ２７ プルアップ用トランジスタ ２８ プルアップ制御論理回路 ２９ スルーレートモードコントローラ ３１ フリップフロップ ３２ フリップフロップ ３３ ３状態インバータ ３４ ライン ３５ 出力ライン ３６ 入力ライン ３７ ３状態イネーブル信号ライン ３８、３９ メモリセル ４１ プルアップ用トランジスタ ４２ プルダウン用トランジスタ ４５ トランジスタ ５１ａ ＮＡＮＤゲート ５１ｂ ＡＮＤゲート ２２９ 遅れ回路 ４０７ａ プルアップ用トランジスタ ４０７ｂ プルダウン用トランジスタ ４１７ａ プルアップ用トランジスタ ４１７ｂ プルダウン用トランジスタ ５０３ マルチプレクサ ５０４ 伝達ゲート ５０６ プルダウン用トランジスタ ５０７、５０８ ライン ６０１ Ｐチャネルトランジスタ ６０２ Ｎチャネルトランジスタ Ｕ１ インバータ Ｕ２ 遅れ回路 Ｕ３ ＡＮＤゲート

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【手続補正書】

【提出日】平成６年６月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項２

【補正方法】変更

【補正内容】

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ソフトウェイクアップ出力バッファで
   あって、 入力信号（３６）に対応する入出力パッド２３への出力
   信号を発生させるバッファ（２１）と、 高インピーダンス制御信号（Ａ）に応答して前記バッフ
   ァを高インピーダンス状態にする手段（Ｔ）と、 スルーレート信号（Ｄ）に応答して前記バッファの応答
   速度を制御する手段（Ｆ／Ｓ′）と、 前記高インピーダンス制御信号に応答して前記スルーレ
   ート信号（Ｄ）を制御する手段（２２９）とを有するこ
   とを特徴とするソフトウェイクアップ出力バッファ。
2. 【請求項２】 前記スルーレート信号を制御する前記
   手段が、 前記スルーレート信号（Ｄ）を発生させる２個の入力を
   備えた論理ゲート（Ｕ３）と、 第１スルーレート信号を発生させ、前記第１スルーレー
   ト信号を前記論理ゲートの第１入力に提供する手段と、 前記高インピーダンス制御信号（Ａ）を受け取り、遅れ
   時間（Ｄ）を前記高インピーダンス制御信号（Ａ）に加
   え、前記遅れ時間Ｔｄの後に、前記高インピーダンス制
   御信号（Ａ）を前記論理ゲート（Ｕ３）の第２入力に加
   えることにより、第２のスルーレート制御信号を発生さ
   せる手段とを有することを特徴とする請求項１に記載の
   ソフトウェイクアップ出力バッファ。
3. 【請求項３】 入力信号（３６）に対応する入出力パ
   ッド２３への出力信号を発生させるバッファ手段（２１
   ａ、２１ｂ）と、 前記インピーダンス制御信号（Ａ）に応答して前記バッ
   ファ手段を高インピーダンス状態にする手段（Ｔ）と、 スルーレート信号（Ｄ）に応答して前記バッファ手段の
   応答速度を制御する手段（Ｆ／Ｓ′）と、 前記高インピーダンス制御信号に応答して、前記バッフ
   ァ信号の駆動能力を制御する手段（２２９）とを有する
   ことを特徴とするソフトウェイクアップ出力バッファ。