JPH0322617A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は過大な瞬時電流を抑えた半導体装置に関するも
のである。

従来の技術 近年、半導体装置はシステムの大規模化に伴ない、高速
化および出力回路数の増加が盛んに行なわれている。こ
れに伴ない出力回路部に流れる過大な瞬時電流が電源ノ
イズとなり大きな問題となっている。

以下に従来の半導体装置について説明する。

第３図は従来の半導体装置の出力駆動回路を示すもので
ある。第３図において、１はデータ信号、２は出力制御
信号、３はデータ出力、Ｉ１はインバータ回路、Ｎ１は
ＮＡＮＤ回路、Ｎ２はＮＯＲ回路、Ｑ１はＰＭＯＳトラ
ンジスタ、Ｑ２はＮＭＯＳトランジスタである。データ
信号１と出力制御信号２のインバータｈの出力とがＮＯ
Ｒ回路Ｎ２の２つの入力となり、ＮＯＲ回路Ｎ２の出力
はデータ出力３と接地端子との間に配置されたＮＭＯＳ
　トランジスタＱ２のゲート端子に接続されている。

また、データ信号１と出力制御信号２とを２つの入力と
するＮＡＮＤ回路Ｎ＋の出力はデータ出力３と電源端子
ＶＣＣとの間に配置されたＰＭＯＳ　｝ランジスタＱＩ
のゲート端子に接続されている。

以上のように構成された半導体装置の出力駆動回路につ
いて、以下その動作について説明する。

まず、出力制御信号２がハイレベルの時を考える。この
時、ＮＡＮＤ回路Ｎ１およびＮＯＲ回路Ｎ２は入力であ
るデータ信号ｌに対して有効となり、それぞれデータ信
号の反転出力を出す。これがデータ出力３を駆動するＰ
ＭＯＳトランジスタＱ＋およびＮＭＯＳ　｝ランジスタ
Ｑ２のゲートに接続されているため、データ出力３はデ
ータ信号１と同位相の出力を得ることができる。

次に、出力制御信号２がロウレベルの時を考える。この
時，ＮＡＮＤ回路Ｎ１の出力はハイレベルに、ＮＯＲ回
路Ｎ２の出力はロウレベルに固定され、データ信号ｌに
対して無効となる。さらに、データ出力３を駆動するＰ
ＭＯＳトランジスタＱＩの入力がハイレベル、ＮＭＯＳ
　｝ランジスタＱ２の入力がロウレベルであるため、両
トランジスタともにオフとなり、データ出力３はハイイ
ンピーダンス状態となる。

以上のように、この出力駆動回路は、出力制御信号２が
ハイレベル時のデータ出力、ハイレベルおよびロウレベ
ルの２状態、および出力制御信号２がロウレベル時のハ
イインピーダンス状態の３データ出力状態を得ることが
できる。

発明が解決しようとする課題 しかしながら上記の従来の構成では、データ出力端子の
負荷が大きくかつ出力駆動トランジスタの駆動能力が大
きいので、出力制御信号がロウレベルからハイレベルに
遷移する際に、データ出力が反転する場合に、データ出
力駆動トランジスタに流れる瞬時電流が大きいために、
この瞬時電流が電源および接地端子に流れ込み電源ノイ
ズを生じるという欠点を有していた。

本発明は上記従来の問題を解決するもので、出力制御信
号によりデータ出力が遷移する際のタイミングをずらし
て分割駆動する事により、出力駆動回路部に流れる過大
な瞬時電流を抑えた出力駆動回路を備えた半導体装置を
提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明の半導体装置は、デー
タ信号と出力制御信号とにより３データ出力状態を有す
る出力駆動回路と並列に，上記データ信号と上記出力制
御信号を遅延回路を介して遅延させた出力制御信号とに
より３データ出力状態を有し、かつ上記出力駆動回路と
データ出力端子を共用する出力駆動回路を備えた構成を
有している。

作用 この構成によって、出力制御信号によりデータ出力が遷
移する際に、出力駆動回路のタイミングをずらして分割
駆動を行なうことができ、出力回路部に流れる過大な瞬
時電流を抑えることができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例における半導体装置の出力駆
動回路部の構成を示したものである。第２図は第１図の
構成における出力駆動トランジスタに流れる電流波形を
従来例と比較したものである。第１図において、１はデ
ータ信号、２は出力制御信号、３はデータ出力、ＩＩ〜
■５はインバータ回路、Ｎ　Ｉ，　Ｎ　ｓはＮＡＮＤ回
路Ｎ　２　＊　Ｎ　４はＮＯＲ回路Ｑ＋，Ｑ３はＰＭＯ
Ｓトランジスタ、Ｑ２．　Ｑ４はＮＭＯＳトランジスタ
である。データ信号１と出力制御信号２とを２つの入力
とするＮＡＮＤ回路Ｎ＋の出力はデータ出力３と電源端
子ＶＣＣとの間に配置されたＰＭＯＳ　｝ランジスタＱ
Ｉのゲート端子に接続され、またデータ信号１と出力制
御信号２のインバータｈを介した出力とを２つの入力と
するＮＯＲ回路Ｎ２の出力はデータ出力３と接地端子と
の間に配置されたＮＭＯＳ　｝ランジスタＱ２のゲート
端子に接続されている。このインバータＩ＋，ＮＡＮＤ
回路Ｎ＋，ＭＯＲ回路Ｎ２およびトランジスタＱｌ，Ｑ
２は従来例と同じ構成になっており、本発明において第
１の出力駆動回路部を構戚している。次に、インバータ
！４ＮＡＮＤ回路Ｎｓ，ＮＯＲ回路Ｎ４、およびトラン
ジスタＱ３．Ｑ４もまた第１の出力駆動回路と同様な構
成になっており、本発明の第２の出力駆動回路部を構成
している。ここで、第１および第２の出力駆動回路のデ
ータ信号１およびデータ出力３はそれぞれ共通接続され
ている。ただし、第２の出力駆動回路の出力制御信号２
゛は第１の出力駆動回路の出力制御信号２をインバータ
■２および■３の２段直列接続で構成される遅延回路６
により遅延して得られたものである。

以上のように構成された半導体装置について、以下その
動作を説明する。

第１，第２の各出力駆動回路の動作はそれぞれ従来例と
同様に３出力状態を持つ。ただし、出力制御信号２がロ
ウレベルからハイレベルに遷移する際に、データ出力３
が反転する場合、まず、出力制御信号２の遷移とともに
第１の出力駆動回路がデータ信号１に対して有効となり
、データ出力３が反転を開始する。次に、出力制御信号
２が遅延回路６を介して第２の出力駆動回路の出力制御
信号２゛をハイレベルすることによって第２の出力駆動
回路がデータ信号１に対して有効となり、第１，第２両
方の出力駆動回路でデータ出力３を反転させる。

出力制御信号がロウレベルからハイレベル、データ出力
がハイレベルからロウレベルに反転する時の電流波形の
様子を従来例の場合と比較して、第２図に示す、縦軸に
電流量、横軸に時間を取っており、ｊｌ．ｉ２は本発明
の第１図におけるトランジスタＱｔおよびＱ４に流れる
電流波形、ｌ３は従来例の第３図におけるトランジスタ
Ｑ２に流れる電流波形を示している。本発明の第１図に
おけるＱ２およびＱ４のトランジスタの駆動能力をそれ
ぞれ従来例の第３図におけるＱ２のトランジスタ駆動能
力の１／２とする事により、第２図に示すように、従来
例に対し、約１／２の電流ピーク値を持つ電流五１が始
めに流れ、遅延回路６の波形遅延時間Δτ後に電流ｉ２
が流れる。ここで第１図のＱ２．Ｑ４のトランジスタ能
力の総和を従来例と同等にしているが、これはデータ信
号ｌに対するデータ出力３の遷移能力を同等にするため
である。

また、ここではＱ２．０４のトランジスタ能力を同等と
したが、瞬時電流のピーク値を下げるためには，能力比
を変えてもよいことは言うまでもない。

発明の効果 以上のように本発明は従来の出力駆動回路と並列に出力
制御信号を遅延させた出力駆動回路を設けることにより
、出力駆動回路に流れる過大な瞬時電流を抑えることが
できる優れた半導体装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体装置の出力駆
動回路図、第２図は第１図の実施例における電流波形図
、第３図は従来の半導体装置の出力駆動回路図である。 １・・・・・・データ信号、２，２′・・・・・・出力
制御信号、３・・・・・・データ出力、４．５・・・・
・・出力駆動回路、６・・・・・・遅延回路、Ｑｌｌ　
Ｑ２．　Ｑ３．　Ｑ４・・・・・・ＭＯＳ　｝ランジス
タ、ＩＩ，　　１２．　　１３．　　１４・・・・・・
インバータ回路、Ｎｌ，　Ｎ３・・・・・・ＮＡＮＤ回
路、Ｎ　２　ｒ　Ｎ　４・・・・・・ＮＯＲ回路、１１
＋　１２・・・・・・第１図中のＱ２．Ｑ４の電流波形
、ｉ３・・・・・・第３図中のＱ２の電流波形。

Claims (1)

【特許請求の範囲】
1. データ信号と出力制御信号とにより３データ出力状態を
   有する出力駆動回路が存在し、同出力駆動回路と並列に
   、上記データ信号と上記出力制御信号を遅延回路を介し
   て遅延させた出力制御信号とにより３データ出力状態を
   有し、かつ上記出力駆動回路とデータ出力端子を共用す
   る出力駆動回路を備えたことを特徴とする半導体装置。