JPS59181831A - 可変分周器 - Google Patents

可変分周器

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JPS59181831A
JPS59181831A JP58055964A JP5596483A JPS59181831A JP S59181831 A JPS59181831 A JP S59181831A JP 58055964 A JP58055964 A JP 58055964A JP 5596483 A JP5596483 A JP 5596483A JP S59181831 A JPS59181831 A JP S59181831A
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JP
Japan
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shift register
gate
feedback
control
frequency divider
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JP58055964A
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Yoshio Oida
大井田　義夫
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/54—Ring counters, i.e. feedback shift register counters

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Superheterodyne Receivers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はテレビジョン受像機とか無線様々どの周波数シ
ンセサイザチューナに用いられる可変分周器（ｌこ関す
る。
〔発明の技術的背景〕
周波数シンセサイザチー−すにおいて２モードプリスケ
ーラとして用いられている可変分周器ば、従来、第１図
に示すように構成されている。即ち、１〜３ばそれぞれ
シフトレジスタ、４〜６にり９−ト回路、７はエクスパ
ンダ回路、ＣＬはクロック入力、Ｉ）　Ｅは分周比切換
１１号である。上記可変分周器の動作６ま、良く知られ
ているように、切換４６号ＰＥの６而理レベルに応じて
分周出力ＯＵＴのクロック入力に対する分周比が１／８
苔た灯１／９になる。
上記可変分局器は、シフトレジスタ１〜３およＯ・ゲー
ト回−０４〜６の伝搬時間により最高動作周波叡か決定
される。即ち、シフトレジスタノ〜３の伝１〕セ胚延時
間をτ。、り９−ト回路４〜６の広搬遅延時間全τ。で
表わすと、最高動作周波は−」−一で表わされる。
τＤ＋τＧ 〔背力芝技術のｒ７１１題点〕 ところで、上記可変分周器の高速化を図るためには、シ
フトレジスタ１〜３としてマスタースレーブ型の高速タ
イプのＥＣＬ　（エミッタカップルド゛ロソ、り）シフ
トレジスタ全周いている。
このＥＣＬンフトレジスタの最高動作周波数は現在Ｉ　
Ｇｉ（ｚ程）災であり、ダート回路の最高動作周波数も
Ｉ　Ｇ１−１ｚ程度であるので、前記可変分局器のｆａ
　？Ｄ動作周波数ば５００　ＭＩ−ＩＺ　＠度である。
しかし、最近は上述したような２モードグリスケーラＱ
一層の高速化および低消費電力化が要永さ１１つつある
。
〔発明の目的〕
本発明は上記の事情に鑑みてなさｈ−たもので・最高動
作速度を使用シフトレジスタ自身の動作速度近く甘で上
げることが可能となう、消費電力が低くて済む可変分周
器全提供するものである。
〔発明の概要〕
即ち、本発明の可変分局器は、帰還用のノアク゛−トま
たはオアケ゛−トヲ内ｈ１；する帰還用シフトレジスタ
と、このソフトレジスタの出力データ全１クロツク分遅
延させる遅延用シフトレジスタと、このソフトレジスタ
の出力ｒ−夕および制御信号が導かれる制御用のアンド
ゲート貰たはナンドク゛−トヲ内蔵する制御用シフトレ
ジスタと、この制御用シフトレジスタの出力データおよ
び前記遅７１Ｅ用シフトレジスクの出力データ全前記帰
還用のゲートの入力として帰還させる回路と、前記帰還
用シフトレジスタの出力データが分周入力となり、分周
出力と分周比切換化°号入力とを用いて前記制御信号全
出力するエクスパンダ回路と全具備することを特徴とす
るものである。
このＪ：うな可変り）周器によノｔば、ｒ−ト令Ｊきの
シフトレジスタの伝搬遅延時間でほぼｂＪ　４’９速度
が決ごするよう（／こ斤仁）、上記シフトレジスタとし
てｔｌ、迭タイ７″を用１／−，ｊ１．は現状では最高
動作周波！シ（がＩ　ＧＨｚ程バタ丑で高いものがイ１
られる。また、ゲ゛−ト’、′ｒｉ！、分のための専用
の電流源は不要であり、ケ゛−ト部分の消費省、１カブ
Ｊユ少なくて済む。
実施例 以下、［ン］↑ｔｆ（を、；；＝　ｔ＋員し、て本発明
の一実施例を詳細に説明する。第２図において、２１〜
２３はそれぞれ高速ＥＣＬタイプのシフトレジスタであ
り、それぞれクロック端子ＣＫにクロック入力が供給さ
）Ｌる。−上記シフトレジスタ２１〜２３のうち、初段
のシフトレジスタ２ノはデータ入力端子り、の入力部に
二人力の７７アケ”−１−ＮＯＲを内蔵するｈ０還川の
ものである。また、中段のシフトレジスタ２２に１、上
記初段のデータ出力端子Ｑ＋からのＴ−夕がデータ人力
ｉｊ：Ｍ子Ｄ２〆こ入力してこ；ｔｌ、ｋｌクロック分
遅延させる遅延用のものである。捷た、終段のシフトレ
ジスタ２３はデータ入力端子Ｄ３の入力部に二人力のア
ンドグー）　ＡＮＤ　’に内蔵し、このアンドゲートＡ
ＮＤの一方の入力端に前記中段のデータ出力端子Ｑ２か
らのデータが入力し、他方の入力端子に後述するエクス
パンダ回路２４から制御信号が入力する。つまり、この
終段のシフトレジスタ２３は、上記エクスパンダ回路２
４からの制御信号の論理レベルに応じて中段からのデー
タを１クロック分遅延させるか否か全制御する制御用の
ものである。との終段のシフトレジスタ２３のデータ出
力端子Ｑ３のデータと前記中段のシフトレジスタ２２の
出力データとは前記初段のシフトレジスタ２１の帰還用
のグ”−トＮＯＲの入力として帰還されている。また、
前記エクスパンダ回路２４ば、トグル型のフリップフロ
ップ（Ｆ／Ｆ）２５と二人力のノアク゛−ト２６からな
り、このＦ／Ｆ　２５はトグル入力端子Ｔに前記初段の
シフトレジスタ２ノの出力データが分周入力として導か
れ、データ出力端子Ｑ４から可変分周出力（１／８分周
捷たけ１７９分周出力）ＯＵＴが得られ、この分周出力
ＯＵＴおよび分周比切換イ８号口が上記ノアヶ゛−ト２
６に入力し、Ｃのノアグ゛−ト２６の出力が前記終段の
シフトレジスタ２３のアンドグー）　ＡＮＤへ制御信号
、！：して導かれている。
ところで、前記シフトレノスフ２ノ〜２３は一７Ｃれぞ
れたとえばマスタースレーブ型のものが用いられており
、中段のシフトレジスタ２２０回路構成はたとえば第３
図に示すような公知のものである。ここで、ＶＣＣは高
電位側電源、ｖＥＥは低電位側電源、３１はマスター側
Ｆ／Ｆ、３２はスレーブ側Ｆ／Ｆ、Ｒは抵抗、Ｑはトラ
ンジスタ、■は電流工８の定電流源である。また、前記
初段のシフトレジスタ２１はたとえば第４図に示すよう
にマスター側Ｆ／Ｆ　４１のデータ入力部にトランジス
タＱを用いたノアグー）　ＮＯＲが側扉されたものであ
り、その他は第３図と同じである。
−ｊた、前記終段のシフトレジスタ２３　ｕ　上Ｍｅし
た第４図のシフトレジスタにおけるノアク９−トＮＯＲ
部の入力配線および出力の反転等を考慮すればよく、そ
の図示は省略する。
第２図の可変分周器において、切換信号ＰＥがハイレベ
ルのときには、ノアゲート２６の出力はローレベルとな
ってアンドゲートＡＮＤは禁止状態になシ、初段シフト
レジスタ２ノと中段シフトレジスタ２２とで１／４分周
が行なわれ、エクスパンダ回路２４からｆｌ　１／８分
周出力が得られる。これに対して切換信号ＰＥがローレ
ベルになると、上記アンドゲートＡＮＤ　（ｉきの終段
シフトレジスタ２３の動作に伴って前記初段シフトレジ
スタ２）と中段シフトレジスタ２２とでそＲＬ才でよシ
もパルス１個分を多く計数するようになり、エクスパン
ダ回路２４からは１／９分周出力が得られるようになる
。この動作における各部信号のタイミング関係を第５図
に示している。
−ところで、クロックの１周期ｋ　ｔｃＬ％　シフト動
作およびダート動作における伝搬遅延時間音それぞれτ
。、τＧで表わすと、 τ９＋τＧ＜ｔＣＬ であれば、上記可変分周器は正常に動作する・これに対
して τ９＋τＧ＞ｔＣＬ のとき（・ｒ−に、正常な動作ができ々くなシ、クロッ
クパルスは正常時よりも多く計数される。しかし、ＥＣ
Ｌタイプのシフトレジスタの場合、その回路構成上、伝
搬遅延時間はグ゛−ト動作の伝搬遅延時間に匹敵する速
度金持ち、τＤ”τＧと兄倣すことかできる。そして、
本発明で使用するケゞ−トｆｊきシフトレジスタ２１．
２３ばＥＣＬシフトレノスタにダートＴｈ内蔵している
ので、τＤ＝０　、τ０＋τ０〉τＤとすることができ
る。
したがって、上記可変分周器によれば、τ０〈ＬｏＬＬ
：Ｉ）範ν１」で正常動作が可能になシ、使用するデバ
イスの髄、性分何ら変更することな〈従来の２倍近くに
１で最冒動作周波数全改善できる〇丑た、前記グ゛−ト
付きシフトレジスタ２１．２３においてケ″−１−ＮＯ
Ｒ、ＡＮＤのための専用の定電流源が不要にかるので、
消費化力が少なくて済む利点もある。
なお、前記シフトレジスタ２１〜２３にマルチコレクタ
トランジスタを使用すれば、チップ面積が小さくなり、
ヨレフタ寄生容量が低減し、よシ高速化が可能と在る。
−例として、前記第４図のノアク８−ト例きシフトレジ
スタに対応するマルチコレクタトランジスタ使用のノア
ゲート付キシフトレジスタ全第６図に示す。ここで、Ｑ
＋　　、Ｑｚｕマルチコレクタトランジスタ、Ｑ３はマ
ルチエミッタトランジスタでｈ　リ、Ｉ　’　（’ｉ　
電流２珪の定電流源、ＲＬは負荷抵抗、ＲＥはエミッタ
抵抗であり、その他の部分は第６図中の対応部分と同一
符号を付している。
また、前記実施例は１／８分周あるいは１／９分周の２
モードプリスケーラを示したが１１エクス２．３・・・
）の切換えが可能となる。−例として１／６４分周オフ
’Ｃ１ｄｌ／６５分周の切換用のエクスパンダ回路を第
７図に示す。ここで、７１〜７４ばそれぞれトグル型φ
、７５はオアダート、７６はノアダートである。
苔た、本発明の可変分周器で使用するダート伺きシフト
レジスタは、前記ノアゲート例きに代えてオアグ゛−ト
付きのものを、才だ前記アンド付きに代えてナンド付き
のものを用いるように回路変更を行々ってもよい。
〔発明の効果〕
上述したように本発明の可変分周器によれは、最高動作
速贋金使用シフトレジスタ自身の動作速度近く（現状で
はＩ　Ｇ）Ｉｚ程度）まで上げることが可能となり、し
かも消費電力が低くて済む゛。
したがって、周波数シンセサイザのファインテ一一二ン
グ、ＰＬＬ　（位相同期ループ）応答特性等を改善でき
るなど、応用範囲を拡大することができる。
【図面の簡単な説明】
第１図は従来の１ｌｌＩ］変分局器盆示す構成説明図、
第２図は本発明に係る可変分周器の一実施例を示す構成
説明図、第３図は第２図におけるシフトレジスタを取り
出してその一例を示す回路図、紀４図は第２図における
ノアケ＋−１・付きシフトレジスタを取シ出してその一
例を示す回路図、第５図は第２図の可変分周器における
１／９分周モードの動作を示す信号タイミング図、第６
図は第４図のシフトレジスタの変形例を示す回路図、第
７図は本発明の他の実施例で用いられるエクスパンダ回
路を示す構成説明図である。 ２１・・・帰還用シフトレジスタ、２２・・・遅延用シ
フトレジスタ、２３・・制狗ｊ用シフトレジスタ、２４
・・・エクスパンダ回路、ＮＯＲ・・・ノアゲート、Ａ
ＮＤ　・・アイドグート。

Claims (3)

    【特許請求の範囲】
  1. （１）帰還用のノアケ８−トまたはオアケ９−ト全内蔵
    する帰還用シフトレジスタと、このシフトレジスタの出
    力データ全１クロツク分遅延させる遅延用シフトレジス
    タと、このシフトレジスタの出力データ）よび制御信号
    が導かれる制御用のアンドグートオたにナントゲート’
    に内蔵する制御用シフトレジスタと、この制御用シフト
    レジスタの出力データおよび前記遅延用シフトレジスタ
    の出力データを前記帰還用のケ゛−トの入力として帰還
    させる回路と、前記帰還用シフトレジスタの出力データ
    が分周入力となシ、分周出力と分周比切換信号入力と？
    用いて前記ｍｉ制御イ３刊を出力するエクスパンダ回路
    と全具備することを特徴とする可変分周器。
  2. （２）　　前記シフトレジスタに、マスタースレーブ型
    のエミッタカップルドロジック型のシフトレジスタであ
    ることを特徴とする特許 の範囲第１，頃記載の可変分周器。
  3. （３）　　前ム己シフトレジスタは、マノレテコレクタ
    トランジスタを用いられて々ることを特徴とする前記特
    許請求の範囲第２項記載の可変分周器。
JP58055964A 1983-03-31 1983-03-31 可変分周器 Pending JPS59181831A (ja)

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