JP3060987B2 - クロック同期式フリップフロップ回路 - Google Patents
クロック同期式フリップフロップ回路Info
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- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Description
回路に関し、特にクロックと同期して分周を行う回路を
構成するために用いられる高速フリップフロップ回路に
関する。
で構成されたマスタースレーブ形式の高速フリップフロ
ップ回路(DFF)の構成を、図12に示す。
のN型MOSであり、このM1〜M8の下にはM9〜M
12のクロック入力のN型MOSトランジスタが接続さ
れ、更に定電流源が接続された構造をとっている。
として同期式8分周回路を図13に、タイミングチャー
ト図を図14に示す。
出力データが変化するDFFでは、このクロックの立ち
上がり時の入力データが出力に出るため、まず、DFF
21では出力はクロックに合わせて出力が反転を繰り返
す。従って、データ入力端子D21には出力Q21の逆
相出力Q21Bが接続されればよく、これにより2分周
回路を構成する。そしてDFF22ではサイクル2,
3,6,7で出力がH(ハイレベル)であるから、入力
D22は1つ前のサイクル1,2,5,6でH、これ以
外ではL(ロウレベル)である必要がある。よってこの
条件を満足する回路として、図13に示すようにDFF
21の出力Q21とDFF22の出力Q32をEXOR
21に接続し、このEXOR21の出力を入力D22に
接続する構成となる。そしてDFF23ではサイクル
4,5,6,7でHであるから、入力D23は1つ前の
サイクル3,4,5,6でH、それ以外のサイクルでは
Lである必要がある。よってこの条件を満足する回路と
して、図13に示すようにDFF21とDFF22の出
力Q21,Q22をAND21に接続し、そのAND2
1の出力とDFF23の出力Q23をEXOR22に接
続した後、EXOR22の出力をDFF23の入力D2
3に接続する構成となる。
2,DFF23のクロック入力にそれぞれ接続される。
これにより、DFFの動作は本例の場合クロックの立ち
上がりに同期するため、すべての出力が同一のタイミン
グで出力されることで、同期した8分周の信号を作成す
ることが可能となっていた。
として同期式6分周回路を図15に、タイミングチャー
ト図を図16に示す。
1の従来例と同様に出力はクロックに合わせて出力が反
転を繰り返すため、データ入力端子D31には逆相出力
Q31Bが接続されればよく、これにより2分周回路を
構成する。そしてDFF32ではサイクル2,3で出力
がHであるから、入力D32は1つ前のサイクル1,2
でH、これ以外ではLである必要がある。よってこの条
件を満足する回路として、図15に示すようにDFF3
1の出力Q31とDFF32の出力Q32をEXOR3
1に接続し、そのEXOR31の出力とDFF33の反
転出力Q33BをAND31に接続した後、AND31
の出力を入力D32に接続する構成となる。そしてDF
F33ではサイクル4,5でHであるから、入力D33
は1つ前のサイクル3,4でH、それ以外のサイクルで
はLである必要がある。よってこの条件を満足する回路
として、図15に示すようにQ31とQ32とQ33B
をAND32に、Q31BとQ32BとQ33をAND
33にそれぞれ接続した後、AND32とAND33の
出力をOR31に接続して、このOR31の出力をDF
F33の入力D33に接続する構成となる。
2,DFF33のクロック入力にそれぞれ接続される。
これにより、DFFの動作は本例の場合クロックの立ち
上がりに同期するため、すべての出力が同一のタイミン
グで出力されることで、同期した6分周の信号を作成す
ることが可能となっていた。
FF回路により分周回路を構成する場合、DFF以外に
もAND回路等の付加回路が必要なことになる。
サイクルにおいてDFFの入力を次のサイクルの出力に
合わせる必要があり、この条件を満足するためにAND
回路等により演算して作成する必要があるからである。
そしてこのような回路を付加するということは、面積の
増加を生じ、高集積化の妨げになり、またそれと同時に
定電流源を用いたカレントミラー型の回路では定常的に
電流が流れ続けるため、このような回路を付加すること
は、消費電力を増加させてしまうからである。
ランジスタで構成されたクロック入力とデータ保持部を
有するカレントミラー型のマスタースレーブ式フリップ
フロップ回路を使用した回路において、回路構成の簡素
化をはかることで、低消費電力化及び高集積化を行うた
めの回路を提供することにある。
し、MOSトランジスタで構成されたクロック入力とデ
ータ保持部を有するカレントミラー型のマスタースレー
ブ型フリップフロップ回路において、正相のクロック入
力部にはクロック入力用のMOSトランジスタと並列に
第1の論理演算回路が接続され、逆相のクロック入力部
にはクロック入力用のMOSトランジスタと直列に前記
第1の論理演算回路と逆の論理動作をする第2の演算回
路が接続されている。
て、図面を参照して説明する。図1によれば、カレント
ミラー回路を用いたマスタースレーブ式のD型フリップ
フロップ(DFF)を構成するクロック入力部におい
て、正相のクロックの入力部はクロック入力用のMOS
トランジスタM10,M11に並列にクロックコントロ
ールデータCDが入力される論理演算回路L1がそれぞ
れ接続され、逆相のクロック入力部はクロック入力用の
MOSトランジスタM9,M12に直列に、逆相のクロ
ックコントロールデータCDBが入力される論理演算回
路L1と逆の動作を行う論理演算回路L2がそれぞれ接
続されている形をとる。そして、データ入力端子D,D
Bにはそれぞれ出力QB,Qが接続される構成をとって
いる。
回路を構成する場合、この論理演算回路の入力CD及び
CDBには自段もしくは他の回路の出力が接続される構
成をとる。
を等価回路に置き換えた回路図を、図3にタイミングチ
ャートを示す。
き換えるとDFFの正相の入力側はクロック信号CLK
と論理演算回路L1がORに接続され、このORの出力
CLK1がDFFのクロック端子に接続される。そし
て、逆相の入力側は逆相のクロック信号CLKBと論理
演算回路L2がANDに接続され、このANDの出力C
LK1Bが逆相のクロック端子に接続される構成とな
る。
形式の場合、正相の入力はクロック信号と論理演算回路
L1がORを通して結ばれ、論理演算回路L1の出力が
Lの時のみCLK1にはクロック信号が出力され、逆相
側の入力は逆相のクロック信号と論理演算回路2がAN
Dを通して結ばれるから、論理演算回路2の出力がHの
時のみCLK1Bにクロック信号が出力される。そし
て、このOR回路とAND回路で形成されたクロックC
LK1,CLK1BによりDFFが反転することにな
る。このとき、実際の回路では演算回路自体がDFFの
クロック入力部に直結しているため、出力は最低限の遅
延時間tだけ遅れた後に出力されることになる。
には、反転させるクロックが入る直前で付加する演算回
路の結果が正相側の論理演算回路L1でL、逆相側の論
理演算回路L2でHとなれば良い。
回路であり、図5は図4の回路をDFFを用いて表現し
た等価回路、図6は動作を説明するための動作機能図、
図7はタイミングチャートである。
み記述してある。
FFを用いた回路で考えるとFF1は常にクロックに同
期して反転を行うため、従来の2分周回路で良く、FF
1の反転出力Q1BをD1に接続すれば良い。
が行われるのは直前タイミングでFF1の出力がHの時
であることがわかる。よって、この時正相側のOR1の
入力がLになれば良いのであるから、FF1の反転出力
Q1BをこのOR1に入るようにする。
が行われるのは直前のタイミングDFF1及びFF2の
出力が共にHの時である。よって、この時正相側のOR
2の入力が共にLになれば良いのであるから、FF1及
びFF2の反転出力Q1B,Q2BをこのOR2に入る
ようにする。
1段目のフリップフロップ(FF1)は従来のDFF回
路が用いられており、Q1BがD1にQ1がD1Bに帰
還することで2分周回路が構成される。そして第2段目
及び第3段目のフリップフロップ(FF2,FF3)は
本発明による回路で構成される。FF2では正相のクロ
ック入力トランジスタM30,M31には並列にFF1
の逆相出力Q1Bが入力されるトランジスタM34,M
35が接続され、Q1B+CLKの構成となる。逆相の
クロック入力用トランジスタM29,M32には直列に
FF1の出力Q1が入力されるトランジスタM33,M
36が接続され、Q1*CLKBの構成となっている。
そして、FF3では正相のクロック入力トランジスタM
50,M51には並列にFF1及びFF2の逆相出力Q
1B,Q2Bが入力されるトランジスタM56,M5
7,M55,M58が接続されQ1B+Q2B+CLK
の構成をとり、逆相のクロック入力用トランジスタM4
9,M52には直列にFF1及びFF2の出力Q1,Q
2が入力されるトランジスタM53,M54,M50,
M60が接続されQ1*Q2*CLKBの構成をとるこ
とで8分周回路が構成される。
の等価回路においてFF2のクロックに入力されるOR
1の出力は、FF1の反転出力Q1Bとクロック信号の
ORをとったものである。偶数サイクルの時Q1はL電
位であるからOR1に入力されるQ1BはH電位であ
り、OR1の出力はクロックの信号によらずH電位であ
る。従って、この期間FF2はクロック信号の影響を受
けず、反転は起こらない。
るからOR1に接続されるQ1BはL電位であり、OR
1の出力はクロック信号が出力されることになる。よっ
て、FF2はこのタイミングにおいてクロックに同期し
てFF2の遅延時間tの分だけ遅れて反転することにな
る。
等価回路においてFF3のクロックに入力されるOR2
の出力はFF1及びFF2の反転出力であるQ1B及び
Q2Bとクロック信号のORをとったものである。サイ
クル0,1,2と4,5,6の時出力Q1もしくはQ2
のどちらかがL電位であるからOR2に入力される反転
出力Q1B,Q2BのどちらかはH電位であり、OR2
の出力はクロックの信号によらずH電位である。従っ
て、この期間FF3はクロック信号の影響を受けず、反
転は起こらない。
2はH電位であるからOR2に接続される反転出力Q1
B及びQ2BはL電位であり、OR2の出力はクロック
信号が出力されることになる。よって、FF3はこのタ
イミングにおいてクロックに同期してFF3の遅延時間
tの分だけ遅れて反転することになる。
プの出力は、同一の遅延時間tだけ遅れてクロックに同
期して出力することが可能となる。
6分周回路に応用した例を示す。
回路であり、図9は図8の回路をDFFを用いて表現し
た等価回路、図10は動作を説明するための動作機能
図、図11はタイミングチャートである。
クに関する項目のみ記述してある。
FFを用いた回路で考えると、FF11は常にクロック
に同期して反転を行う。よってこの回路は実施例1と同
様に従来の2分周回路で良く、FF11の出力Q11B
をD11に接続すれば良い。
反転が行われるのは直前タイミングでFF11の出力Q
11がHかつFF13の出力Q13がLの時である。よ
って、この時OR11の入力が共にLになれば良いので
あるから、FF11の反転出力Q11B及びFF13の
出力Q13をこのOR11接続し、このOR11の出力
をFF12の入力D12に入るようにする。
れるのは直前のタイミングでFF11の出力Q11がH
でかつFF12及びFF13の出力Q12,Q13のど
ちらかがHの時であることがわかる。よって、この時O
R12の入力にLが入るためには、FF11の逆相出力
Q11Bは直接OR12に入力し、FF12及びFF1
3の反転出力Q12B及びQ13BをAND11に接続
し、AND11の出力をOR12に接続する。
1段目のフリップフロップ(FF11)は従来の回路が
用いられており、Q11BがD11にQ11がD11B
に帰還することで2分周回路が構成される。そして第2
段目及び第3段目のフリップフロップ(FF12,FF
13)は本発明による回路で構成される。FF12では
正相のクロック入力トランジスタM30,M31には並
列にFF11の逆相出力Q11B及びFF13の出力Q
13が入力されるトランジスタM35,M36,M3
7,M38が接続され、Q11B+Q13+CLKの構
成となる。逆相のクロック入力用トランジスタM29,
M32には直列にFF11の出力Q1及びFF13の逆
相出力Q13Bが入力されるトランジスタM33,M3
4,M39,M40が接続され、Q11*Q13B*C
LKBの構成となる。そして、FF13では正相のクロ
ック入力トランジスタM50,M51には並列にFF1
1の逆相出力Q1Bが接続されるM58,M59とFF
12及びFF13の逆相出力Q2B,Q3Bを接続した
トランジスタM56,M57及びM60,M61をそれ
ぞれ直列接続したものが接続され、Q1B+Q2B*Q
3B+CLKの構成をとる。逆相のクロック入力用トラ
ンジスタM49,M52には直列にFF11の正相出力
Q1が入力されるM53,M62及びFF12とFF1
3の出力Q12,Q13が入力されるM54,M55と
M63,M64がそれぞれ並列に接続されたものが接続
されQ1*(Q2+Q3)*CLKBの構成をとってい
て、これにより同期式6分周回路が形成されている。
まず、FF12の動作に関して考える。図9の等価回路
においてFF12のクロックに入力されるOR11の出
力はFF11の反転出力Q1BとFF13の出力Q13
及びクロック信号のORを取ったものである。図11に
おいて偶数サイクルの時出力Q1はLであるからOR1
1に入力される反転出力Q1BはHであり、OR11の
出力はクロックの信号によらずH、またサイクル4,5
ではFF13の出力Q13がHであるから、このサイク
ルでもOR11の出力はクロックによらずHである。従
って、この期間FF2はクロック信号の影響を受けず、
反転は起こらない。
11に接続される反転出力Q1B及び出力Q3はLであ
り、OR11の出力はクロック信号が出力されることに
なる。よって、FF2はこのタイミングにおいてクロッ
クに同期して反転することになる。
等価回路においてFF3のクロックの入力されるOR1
2の出力はFF2及びFF3の反転出力Q2B,Q3B
のANDをとったものとFF1の反転出力Q1Bとクロ
ック信号のORをとった構成である。図11において、
まずFF1の反転出力Q1Bが接続されるため、偶数サ
イクルではOR12の出力はHである。そして、OR1
2にはQ2BとQ3BのANDを取った出力が接続され
るため、出力Q2及びQ3がLであるサイクル0,1の
時もOR12の出力はHであり、OR12の出力はクロ
ックの信号を受けない。従って、この期間FF3はクロ
ック信号の影響を受けず、反転は起こらない。
出力Q1BはLでかつ反転出力Q2BとQ3BのAND
もLであり、OR12の出力はクロック信号が出力され
ることになる。よって、FF3はこのタイミングにおい
てクロックに同期して反転することになる。
の出力は、同一の遅延時間tだけ遅れてクロックに同期
して出力することが可能となる。
ば、クロック部に付加する回路によって、各種の高速同
期式分周回路の構成が可能となる。
きるということである。
費電流の低減が可能となる。
トミラー形式の回路はスイッチングに関わるトランジス
タ以外に定電流源用のトランジスタや抵抗素子が必要で
あるため、OR回路やAND回路等のゲート回路を付加
するということは大幅に面積を増加させてしまうのに対
し、本発明では、DFF回路の中に論理演算を行う回路
を取り込む形となるため、独立した回路で必要となる定
電流源用のトランジスタや抵抗素子が不要となるからで
ある。
実施例1の同期式8分周回路では従来例に対して−30
%、実施例2の同期式6分周回路では従来例に対し−4
0%面積の縮小効果がある。
由は、カレントミラー形式のゲートは、常に一定の電流
が流れていて、OR回路やAND回路等のゲート回路を
付加するということは消費電流を増やす要因となる。こ
れに対し、本発明では、DFF以外にゲート回路の付加
が入らなくなるため、消費電流は最低限に保つことが可
能となるからである。
実施例1の同期式8分周回路では従来例に対して−33
%、実施例2の同期式6分周回路では従来例に対し−4
5%消費電力の低減効果がある。
うことである。これにより、より短い期間での設計が可
能となる。
タ入力端子Dには常に次のクロックで出力されるデータ
が入るように設計しなければならず、複雑な論理設計が
必要となり、このための回路の設計に多くの時間を必要
となるのに対し、本発明では、FFの出力が反転する直
前の状態のみを考えれば良く、より簡素化した回路とな
り、回路の設計時間も短縮されるからである。
回路図。
分周回路に適用した時の回路図。
等価回路図。
図。
チャート。
分周回路に適用した時の回路図。
等価回路図。
図。
グチャート。
ロック同期式8分周回路。
ャート。
ロック同期式6分周回路。
ャート。
Claims (4)
- 【請求項1】 定電流源と、MOSトランジスタで構成
されたクロック入力と、データ保持部とを有するカレン
トミラー型のマスタースレーブ式フリップフロップ回路
において、正相のクロック入力部はクロック入力用のM
OSトランジスタと並列に第1の論理演算回路が接続さ
れ、逆相のクロック入力部にはクロック入力用のMOS
トランジスタと直列に前記第1の論理演算回路1と逆の
論理動作をする第2の論理演算回路が接続されているこ
とを特徴とするクロック同期式のフリップフロップ回
路。 - 【請求項2】 前記第1及び第2の論理演算回路は少な
くとも1つ以上のMOSトランジスタを有することを特
徴とする請求項1記載のクロック同期式フリップフロッ
プ回路。 - 【請求項3】 前記定電流源がバイポーラトランジスタ
によって構成されていることを特徴とする請求項1又は
2記載のクロック同期式フリップフロップ回路。 - 【請求項4】 前記定電流源がMOSトランジスタによ
って構成されていることを特徴とする請求項1又は2記
載のクロック同期式フリップフロップ回路。
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JP9081342A JP3060987B2 (ja) | 1997-03-31 | 1997-03-31 | クロック同期式フリップフロップ回路 |
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JP9081342A JP3060987B2 (ja) | 1997-03-31 | 1997-03-31 | クロック同期式フリップフロップ回路 |
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JPH10285000A JPH10285000A (ja) | 1998-10-23 |
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JP9081342A Expired - Fee Related JP3060987B2 (ja) | 1997-03-31 | 1997-03-31 | クロック同期式フリップフロップ回路 |
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Country | Link |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2624581C1 (ru) * | 2016-02-24 | 2017-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Многозначный триггер |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
GB2332792B (en) * | 1997-12-22 | 2000-06-21 | Lsi Logic Corp | Controllable latch/register circuit |
JPH11186506A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 集積回路 |
US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
US6424194B1 (en) | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
US6897697B2 (en) * | 1999-06-28 | 2005-05-24 | Broadcom Corporation | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process |
JP2001217686A (ja) * | 2000-02-04 | 2001-08-10 | Nec Corp | フリップフロップ回路 |
US6340899B1 (en) | 2000-02-24 | 2002-01-22 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
US6404253B1 (en) * | 2001-01-12 | 2002-06-11 | Faraday Technology Corp. | High speed, low setup time voltage sensing flip-flop |
KR100630676B1 (ko) * | 2001-03-19 | 2006-10-02 | 삼성전자주식회사 | 반도체 장치의 플립플롭 |
US7239636B2 (en) | 2001-07-23 | 2007-07-03 | Broadcom Corporation | Multiple virtual channels for use in network devices |
US6433595B1 (en) * | 2001-09-05 | 2002-08-13 | Qantec Communication, Inc. | Method of system circuit design and circuitry for high speed data communication |
US6683480B2 (en) * | 2001-09-05 | 2004-01-27 | Minghao (Mary) Zhang | Designs of integrated circuits for high-speed signals and methods therefor |
US6573775B2 (en) | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
US6700425B1 (en) | 2001-10-30 | 2004-03-02 | Integrated Device Technology, Inc. | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times |
US6501314B1 (en) * | 2002-03-06 | 2002-12-31 | Teradyne, Inc. | Programmable differential D flip-flop |
US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
US7411959B2 (en) | 2002-08-30 | 2008-08-12 | Broadcom Corporation | System and method for handling out-of-order frames |
US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
DE10313332A1 (de) * | 2003-03-25 | 2004-10-21 | Infineon Technologies Ag | Frequenzteiler-Anordnung mit Stromsignaleinpeisung |
US7202706B1 (en) | 2003-04-10 | 2007-04-10 | Pmc-Sierra, Inc. | Systems and methods for actively-peaked current-mode logic |
JP2005295006A (ja) * | 2004-03-31 | 2005-10-20 | Matsushita Electric Ind Co Ltd | フリップフロップ回路及びそれを用いた分周期回路 |
US7403048B2 (en) * | 2005-06-01 | 2008-07-22 | Wilinx Corporation | Divider circuits and methods using in-phase and quadrature signals |
US7348818B2 (en) * | 2005-06-30 | 2008-03-25 | Silicon Laboratories Inc. | Tunable high-speed frequency divider |
US7474134B2 (en) * | 2006-05-18 | 2009-01-06 | International Business Machines Corporation | Radiation hardened programmable phase frequency divider |
US7898353B2 (en) * | 2009-05-15 | 2011-03-01 | Freescale Semiconductor, Inc. | Clock conditioning circuit |
RU2514789C1 (ru) * | 2012-09-24 | 2014-05-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Rs-триггер с многозначным внутренним представлением сигналов |
CN106301350B (zh) * | 2015-05-29 | 2019-01-29 | 展讯通信(上海)有限公司 | 锁存器和分频器 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59181831A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 可変分周器 |
US4585957A (en) * | 1983-04-25 | 1986-04-29 | Motorola Inc. | Diode load emitter coupled logic circuits |
US4703495A (en) * | 1986-05-23 | 1987-10-27 | Advanced Micro Device, Inc. | High speed frequency divide-by-5 circuit |
JPH02134915A (ja) * | 1988-11-15 | 1990-05-23 | Mitsubishi Electric Corp | フリップフロップ回路 |
JP3271255B2 (ja) * | 1992-10-23 | 2002-04-02 | ソニー株式会社 | エミツタ結合論理回路 |
US5818293A (en) * | 1997-02-26 | 1998-10-06 | Advanced Micro Devices, Inc. | High speed analog flip-flop with embedded logic and phase-locked-loop circuit employing the same |
-
1997
- 1997-03-31 JP JP9081342A patent/JP3060987B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-31 US US09/050,350 patent/US5945858A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2624581C1 (ru) * | 2016-02-24 | 2017-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Многозначный триггер |
Also Published As
Publication number | Publication date |
---|---|
US5945858A (en) | 1999-08-31 |
JPH10285000A (ja) | 1998-10-23 |
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