RU2624581C1 - Многозначный триггер - Google Patents

Многозначный триггер Download PDF

Info

Publication number
RU2624581C1
RU2624581C1 RU2016106454A RU2016106454A RU2624581C1 RU 2624581 C1 RU2624581 C1 RU 2624581C1 RU 2016106454 A RU2016106454 A RU 2016106454A RU 2016106454 A RU2016106454 A RU 2016106454A RU 2624581 C1 RU2624581 C1 RU 2624581C1
Authority
RU
Russia
Prior art keywords
current
logic element
cyclic shift
input
logic
Prior art date
Application number
RU2016106454A
Other languages
English (en)
Inventor
Николай Николаевич Прокопенко
Николай Иванович Чернов
Владислав Яковлевич Югай
Николай Владимирович Бутырлагин
Петр Сергеевич Будяков
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2016106454A priority Critical patent/RU2624581C1/ru
Application granted granted Critical
Publication of RU2624581C1 publication Critical patent/RU2624581C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0233—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение относится к области вычислительной техники. Технический результат заключается в повышении быстродействия специализированных вычислителей таких как многозначный триггер. Указанный результат достигается за счет использования многозначного триггера, который содержит первый логический элемент с первым и вторым токовыми входами, а также первым и вторым токовыми выходами, второй логический элемент с первым и вторым токовыми входами, а также первым и вторым токовыми выходами, причем первый токовый вход второго логического элемента соединен с первым токовым выходом первого логического элемента, второй токовый вход первого логического элемента соединен с первым входом предустановки логического элемента памяти, второй вход второго логического элемента связан со вторым входом предустановки состояния устройства, второй токовый выход первого логического элемента связан с первым токовым выходом состояния устройства, второй токовый выход второго логического элемента связан со вторым токовым выходом состояния устройства. 3 з.п. ф-лы, 13 ил., 2 табл.

Description

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации и т.п.
В различных вычислительных и управляющих системах могут использоваться устройства, реализованные на основе триггеров, которые имеют два состояния в зависимости от потенциальных сигналов на входах [1-34]. Входные и выходные сигналы в классических триггерах представляют собой высокий или низкий потенциалы, соответствующие логической "1" или логическому "0" булевой алгебры.
В работе [35], а также монографии соавтора настоящей заявки [36, 37] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I0. Заявляемое устройство относится к этому типу вычислительных устройств.
Ближайшим прототипом заявляемого устройства является RS-триггер, представленный в патенте RU 2514789. Он содержит (фиг. 1) первый (1) логический элемент с первым (2) и вторым (3) токовыми входами, а также первым (4) и вторым (5) токовыми выходами, второй логический элемент (6) с первым (7) и вторым (8) токовыми входами, а также первым (9) и вторым (10) токовыми выходами, причем первый (7) токовый вход второго (6) логического элемента соединен с первым (4) токовым выходом первого (1) логического элемента, второй (3) токовый вход первого (1) логического элемента соединен с первым (11) входом предустановки логического элемента памяти, второй (8) вход второго (6) логического элемента связан со вторым (12) входом предустановки состояния устройства, второй (5) токовый выход первого (1) логического элемента связан с первым (13) токовым выходом состояния устройства, второй (10) токовый выход второго (6) логического элемента связан со вторым (14) токовым выходом состояния устройства.
Существенный недостаток известного элемента памяти (триггера) состоит в том, что он не может выполнять функции многозначного логического элемента памяти (многозначного триггера).
Основная задача предлагаемого изобретения состоит в создании устройства, которое может иметь 2, 3, 4 и т.д. состояний, т.е. выполнять функции многозначного элемента памяти. В конечном итоге это позволяет повысить быстродействие специализированных вычислителей и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [36, 37].
Поставленная задача решается тем, что в триггере (фиг. 1), содержащем первый (1) логический элемент с первым (2) и вторым (3) токовыми входами, а также первым (4) и вторым (5) токовыми выходами, второй логический элемент (6) с первым (7) и вторым (8) токовыми входами, а также первым (9) и вторым (10) токовыми выходами, причем первый (7) токовый вход второго (6) логического элемента соединен с первым (4) токовым выходом первого (1) логического элемента, второй (3) токовый вход первого (1) логического элемента соединен с первым (11) входом предустановки логического элемента памяти, второй (8) вход второго (6) логического элемента связан со вторым (12) входом предустановки состояния устройства, второй (5) токовый выход первого (1) логического элемента связан с первым (13) токовым выходом состояния устройства, второй (10) токовый выход второго (6) логического элемента связан со вторым (14) токовым выходом состояния устройства, предусмотрены новые элементы и связи - в качестве первого (1) и второго (6) логических элементов используются первый (1) и второй (6) логические элементы циклического сдвига, первый (9) выход второго (6) логического элемента циклического сдвига соединен с первым (15) токовым входом третьего (16) дополнительного логического элемента циклического сдвига, второй (17) вход третьего (16) дополнительного логического элемента циклического сдвига соединен с третьем (18) входом предустановки состояния устройства, первый (19) токовый выход третьего (16) дополнительного логического элемента циклического сдвига связан с первым (2) токовым входом первого (1) логического элемента циклического сдвига, а второй (20) токовый выход третьего (16) дополнительного логического элемента циклического сдвига соединен с третьим (21) выходом состояния устройства.
Схема RS-триггера - прототипа показана на фиг. 1. На фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1 формулы изобретения.
На фиг. 3 представлена схема заявляемого устройства в соответствии с п. 2 формулы изобретения для случая, когда в качестве первого (1) и второго (6) логических элементов циклического сдвига используются логические элементы прямого циклического сдвига.
На фиг. 4 представлена схема заявляемого устройства в соответствии с п. 3 формулы изобретения для случая, когда в качестве первого (1) и второго (6) логических элементов циклического сдвига используются логические элементы обратного циклического сдвига.
На фиг. 5 представлена схема заявляемого устройства в соответствии с п. 4 формулы изобретения.
На фиг. 6 представлен частный случай выполнения N-значного триггера фиг.5, реализующего операцию прямого циклического сдвига.
На фиг. 7 представлен частный случай выполнения N-значного триггера фиг. 5 реализующего операцию обратного циклического сдвига.
На фиг. 8 приведена схема логического элемента прямого циклического сдвига в среде Cadence на моделях транзисторов HJV Zarlink.
На фиг. 9 показаны входные и выходные токовые логические переменные схемы прямого циклического сдвига фиг. 8.
На фиг. 10 представлена схема заявляемого триггера (троичного элемента памяти) фиг. 3 в среде Cadence на моделях транзисторов HJV Zarlink.
На фиг. 11 приведены входные и выходные токовые логические переменные схемы троичного триггера (фиг. 10) при подаче токовых сигналов предустановки на входы In1, In2, In3.
На фиг. 12 приведена схема логического элемента обратного циклического сдвига в среде Cadence на моделях транзисторов HJV Zarlink.
На фиг. 13 показаны входные и выходные токовые логические переменные схемы обратного циклического сдвига фиг. 12.
Триггер фиг. 2 (транзисторный логический элемент памяти) содержит первый (1) логический элемент с первым (2) и вторым (3) токовыми входами, а также первым (4) и вторым (5) токовыми выходами, второй логический элемент (6) с первым (7) и вторым (8) токовыми входами, а также первым (9) и вторым (10) токовыми выходами, причем первый (7) токовый вход второго (6) логического элемента соединен с первым (4) токовым выходом первого (1) логического элемента, второй (3) токовый вход первого (1) логического элемента соединен с первым (11) входом предустановки логического элемента памяти, второй (8) вход второго (6) логического элемента связан со вторым (12) входом предустановки состояния устройства, второй (5) токовый выход первого (1) логического элемента связан с первым (13) токовым выходом состояния устройства, второй (10) токовый выход второго (6) логического элемента связан со вторым (14) токовым выходом состояния устройства. В качестве первого (1) и второго (6) логических элементов используются первый (1) и второй (6) логические элементы циклического сдвига, первый (9) выход второго (6) логического элемента циклического сдвига соединен с первым (15) токовым входом третьего (16) дополнительного логического элемента циклического сдвига, второй (17) вход третьего (16) дополнительного логического элемента циклического сдвига соединен с третьем (18) входом предустановки состояния устройства, первый (19) токовый выход третьего (16) дополнительного логического элемента циклического сдвига связан с первым (2) токовым входом первого (1) логического элемента циклического сдвига, а второй (20) токовый выход третьего (16) дополнительного логического элемента циклического сдвига соединен с третьим (21) выходом состояния устройства.
На фиг. 3 в соответствии с п. 2 формулы изобретения в качестве первого (1) и второго (6) логических элементов циклического сдвига используются логические элементы прямого циклического сдвига.
На фиг. 4 в соответствии с п. 3 формулы изобретения в качестве первого (1) и второго (6) логических элементов циклического сдвига используются логические элементы обратного циклического сдвига.
На фиг. 5 в соответствии с п. 4 формулы изобретения первый (19) токовый выход второго (16) дополнительного логического элемента циклического сдвига связан с первым (2) токовым входом первого (1) логического элемента циклического сдвига через N-й (22) дополнительный элемент циклического сдвига, первый (23) токовый вход которого связан с первым (19) токовым выходом третьего (16) дополнительного логического элемента циклического сдвига, первый (24) выход соединен с первым (2) токовым входом первого (1) логического элемента циклического сдвига, второй (25) вход соединен с N-м входом (26) предустановки состояния устройства, а второй (27) токовый выход связан с N-м (28) токовым выходом устройства.
Рассмотрим работу многозначного триггера (троичного элемента памяти) (фиг. 3) на основе операции прямого циклического сдвига для случая, когда ее таблица истинности имеет вид:
Figure 00000001
Следует отметить, что данная таблица истинности является не полностью определенной - в ней отражены не все возможные значения аргументов x0, y2, а только значения, которые могут быть реализованы при работе троичного элемента памяти (фиг. 3). Соответствующая таблице истинности функция описывается уравнением
Figure 00000002
Как известно, различают два режима работы триггера:
- режим установки триггера в некоторое состояние;
- режим хранения этого состояния.
При подаче на второй токовый вход (3) первого логического элемента (1) управляющего сигнала в виде состояния логической "2" триггер (фиг. 3) переходит в установочный режим. На первый токовый вход (3) первого логического элемента (1) подается состояние логического "0". На первом (4) и втором (5) выходах первого логического элемента (1) получаем состояние логического "0". Далее состояние логического "0" подается на первый токовый вход (7) второго логического элемента (6). На второй токовой вход (8) второго логического элемента подается состояние логического "0". На первом (9) и втором (14) выходах второго логического элемента (6) получаем состояние логической "1". Далее состояние логической "1" подается на первый токовый вход (15) третьего логического элемента (16). На второй токовый вход (17) третьего логического элемента подается состояние логического "0". На первом (19) и втором (20) выходах третьего логического элемента (16) получаем состояние логической "2". При подаче состояния логической "2" на второй токовый вход (8) второго логического элемента (6) или на второй токовый вход (15) третьего логического элемента (16) триггер (фиг. 3) в установочном режиме работает аналогично. Управляющий сигнал подается только один раз на один из трех входов (3), (8), (17), после установочного режима схема триггера (фиг. 3) работает в режиме хранения.
В режиме хранения состояния логической "2" ток с первого токового выхода (19) третьего логического элемента (16) подается на первый токовый вход (2) первого логического элемента. На второй токовый вход (3) первого логического элемента (1) подается состояние логического "0". На первом (4) и втором (5) выходах первого логического элемента (1) получаем состояние логического "0". Далее состояние логического "0" подается на первый токовый вход (7) второго логического элемента (6). На второй токовой вход (8) второго логического элемента подается состояние логического "0". На первом (9) и втором (14) выходах второго логического элемента (6) получаем состояние логической "1". Далее состояние логической "1" подается на первый токовый вход (15) третьего логического элемента (16). На второй токовый вход (17) третьего логического элемента подается состояние логического "0". На первом (19) и втором (20) выходах третьего логического элемента (16) получаем состояние логической "2", которое с первого токового выхода (19) третьего логического элемента (16) подается на первый токовый вход (2) первого логического элемента.
Временные диаграммы фиг. 9, 11 показывают, что предлагаемый элемент памяти на основе трех логических элементов прямого циклического сдвига работоспособен - в режиме хранения его выходные токовые сигналы имеют 3 устойчивых состояния: "0" - 0 мкА, "1" - 200 мкА, "2" - 400 мкА.
Рассмотрим работу трехзначного триггера (фиг. 4) на основе операции обратного циклического сдвига.
В триггере для значности сигналов k>2 может использоваться функция обратного циклического сдвига (вычитание 1 по modk)
Figure 00000003
. Схема триггера на основе операции обратного циклического сдвига показана на фиг. 4, а его таблица истинности имеет вид:
Figure 00000004
Для данной таблицы логическая функция в триггере может быть записана в виде уравнения:
Figure 00000005
Временные диаграммы фиг. 13 показывают, что предлагаемый трехзначный триггер на основе трех логических элементов обратного циклического сдвига работоспособен - в режиме хранения его выходные токовые сигналы имеют 3 устойчивых состояния: "0" - 0 мкА, "1" - 200 мкА, "2" - 400 мкА.
Таким образом, рассмотренные схемотехнические решения триггеров характеризуются многозначным состоянием внутренних сигналов и многозначным представлением сигнала на его токовом выходе и могут быть положены в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.
ЛИТЕРАТУРА
1. Патент US 2011/0121877, fig. 9.
2. Патент ЕР 06011821, fig. 2.
3. Патент US 5.994.936, fig. 3.
4. Патент US 5.327.020, fig. 1.
5. Патент US 6.362.674, fig. 4A.
6. Патент US 6.535.024.
7. Патент US 7.098.652, fig. 1, fig. 10.
8. Патент US 4.441.075 fig. 1.
9. Авторское свидетельство СССР 1390790.
10. Авторское свидетельство СССР 1193798.
11. Авторское свидетельство СССР 1370732.
12. Патент US 5.065.052, fig. 3, fig. 10.
13. Патент US 7.697.319, fig. 2.
14. Патент US 8.232.825, fig. 9.
15. Патент US 8.115.522 fig. 2.
16. Патент US 7.626.433.
17. Патент US 7.236.029 fig. 3.
18. Патент US 6.268.752 fig. 4.
19. Патент US 6.486.720.
20. Патентная заявка US 2002/0003443 fig. 4.
21. Патент US 6.714.060.
22. Патент US 5.025.174.
23. Патент US 5.945.858.
24. Патент US 5.892.382 fig. 2.
25. Патент US 5.844.437 fig. 2.
26. Патент US 5.220.212.
27. Патент US 5.815.019 fig. 1.
28. Патент US 5.541.544 fig. 1.
29. Патент US 5.001.361 fig. 3.
30. Патент US 5.969.556 fig. 1.
31. Патент US 4.156.819 fig. 2.
32. Патент US 4.779.009 fig. 4.
33. Патент US 4.309.625 fig. 4.
34. Патент US 3.305.728.
35. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.
36. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.
37. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.

Claims (4)

1. Многозначный триггер, содержащий первый (1) логический элемент с первым (2) и вторым (3) токовыми входами, а также первым (4) и вторым (5) токовыми выходами, второй логический элемент (6) с первым (7) и вторым (8) токовыми входами, а также первым (9) и вторым (10) токовыми выходами, причем первый (7) токовый вход второго (6) логического элемента соединен с первым (4) токовым выходом первого (1) логического элемента, второй (3) токовый вход первого (1) логического элемента соединен с первым (11) входом предустановки логического элемента памяти, второй (8) вход второго (6) логического элемента связан со вторым (12) входом предустановки состояния устройства, второй (5) токовый выход первого (1) логического элемента связан с первым (13) токовым выходом состояния устройства, второй (10) токовый выход второго (6) логического элемента связан со вторым (14) токовым выходом состояния устройства, отличающийся тем, что в качестве первого (1) и второго (6) логических элементов используются первый (1) и второй (6) логические элементы циклического сдвига, первый (9) выход второго (6) логического элемента циклического сдвига соединен с первым (15) токовым входом третьего (16) дополнительного логического элемента циклического сдвига, второй (17) вход третьего (16) дополнительного логического элемента циклического сдвига соединен с третьем (18) входом предустановки состояния устройства, первый (19) токовый выход третьего (16) дополнительного логического элемента циклического сдвига связан с первым (2) токовым входом первого (1) логического элемента циклического сдвига, а второй (20) токовый выход третьего (16) дополнительного логического элемента циклического сдвига соединен с третьим (21) выходом состояния устройства.
2. Многозначный триггер по п. 1, отличающийся тем, что в качестве первого (1) и второго (6) логических элементов циклического сдвига используются логические элементы прямого циклического сдвига.
3. Многозначный триггер по п. 1, отличающийся тем, что в качестве первого (1) и второго (6) логических элементов циклического сдвига используются логические элементы обратного циклического сдвига.
4. Многозначный триггер по п. 1, отличающийся тем, что первый (19) токовый выход второго (16) дополнительного логического элемента циклического сдвига связан с первым (2) токовым входом первого (1) логического элемента циклического сдвига через N-й (22) дополнительный элемент циклического сдвига, первый (23) токовый вход которого связан с первым (19) токовым выходом третьего (16) дополнительного логического элемента циклического сдвига, первый (24) выход соединен с первым (2) токовым входом первого (1) логического элемента циклического сдвига, второй (25) вход соединен с N-м входом (26) предустановки состояния устройства, а второй (27) токовый выход связан с N-м (28) токовым выходом устройства.
RU2016106454A 2016-02-24 2016-02-24 Многозначный триггер RU2624581C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016106454A RU2624581C1 (ru) 2016-02-24 2016-02-24 Многозначный триггер

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016106454A RU2624581C1 (ru) 2016-02-24 2016-02-24 Многозначный триггер

Publications (1)

Publication Number Publication Date
RU2624581C1 true RU2624581C1 (ru) 2017-07-04

Family

ID=59312513

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016106454A RU2624581C1 (ru) 2016-02-24 2016-02-24 Многозначный триггер

Country Status (1)

Country Link
RU (1) RU2624581C1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2777029C1 (ru) * 2021-12-21 2022-08-01 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Токовый пороговый троичный триггер

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945858A (en) * 1997-03-31 1999-08-31 Nec Corporation Clocked flip flop circuit with built-in clock controller and frequency divider using the same
US20050195006A1 (en) * 2004-02-26 2005-09-08 Timo Gossmann Flip-flop circuit arrangement and method for processing a signal
US20060164144A1 (en) * 2005-01-24 2006-07-27 Nec Electronics Corporation Flip-flop circuit and semiconductor device
RU2514789C1 (ru) * 2012-09-24 2014-05-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Rs-триггер с многозначным внутренним представлением сигналов

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945858A (en) * 1997-03-31 1999-08-31 Nec Corporation Clocked flip flop circuit with built-in clock controller and frequency divider using the same
JP3060987B2 (ja) * 1997-03-31 2000-07-10 日本電気株式会社 クロック同期式フリップフロップ回路
US20050195006A1 (en) * 2004-02-26 2005-09-08 Timo Gossmann Flip-flop circuit arrangement and method for processing a signal
US20060164144A1 (en) * 2005-01-24 2006-07-27 Nec Electronics Corporation Flip-flop circuit and semiconductor device
RU2514789C1 (ru) * 2012-09-24 2014-05-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Rs-триггер с многозначным внутренним представлением сигналов

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2777029C1 (ru) * 2021-12-21 2022-08-01 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Токовый пороговый троичный триггер
RU2784374C1 (ru) * 2022-07-17 2022-11-24 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Токовый пороговый троичный d-триггер

Similar Documents

Publication Publication Date Title
WO2010099448A2 (en) Logic based on the evolution of nonlinear dynamical systems
RU2615069C1 (ru) Rs-триггер
Soeken et al. A PLiM computer for the internet of things
Yeniçeri et al. Multi‐scroll chaotic attractors from a generalized time‐delay sampled‐data system
RU2624581C1 (ru) Многозначный триггер
RU2506696C1 (ru) Мажоритарный элемент с многозначным внутренним представлением сигналов
RU2506695C1 (ru) Логический элемент "исключающее или" с многозначным внутренним представлением сигналов
RU2549142C1 (ru) Логический элемент сравнения на равенство двух многозначных переменных
RU2628117C1 (ru) Мажоритарный модуль "три из пяти"
Shukla et al. Novel design of a 4: 1 multiplexer circuit using reversible logic
RU2474875C1 (ru) Аналоговый процессор
RU2553071C1 (ru) Многозначный логический элемент обратного циклического сдвига
RU2547233C1 (ru) Логический элемент нестрогого сравнения на неравенство двух многозначных переменных
RU2604682C1 (ru) Rs-триггер
RU2514789C1 (ru) Rs-триггер с многозначным внутренним представлением сигналов
US20160179504A1 (en) Refactoring data flow applications without source code changes or recompilation
RU2504074C1 (ru) Одноразрядный полный сумматор с многозначным внутренним представлением сигналов
RU2630394C2 (ru) Логический модуль
US10417365B1 (en) Systems and methods for reducing power consumption of latch-based circuits
KR20050100924A (ko) 반가산기를 이용한 논리연산장치
RU2624584C1 (ru) Многофункциональный токовый логический элемент
Friedrichs Metastability-containing circuits, parallel distance problems, and terrain guarding
RU2398265C2 (ru) Логический модуль
RU2757821C1 (ru) Пороговый модуль
Lokhande et al. Transistor Implementation of D Flip-Flop Using Reversible Logic Circuit

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180225