JP2005295006A - フリップフロップ回路及びそれを用いた分周期回路 - Google Patents

Abstract

【課題】低電圧、かつ高周波動作可能なフリップフロップ回路を含む分周期回路を得ることを目的とする。
【解決手段】バイポーラトランジスタ１１１〜１２０およびＭＯＳトランジスタ１２１〜１２８を有するものであって、クロック入力ＮＣｋが入力されるトランジスタ１２１に接続され、データ入力信号Ｄ，ＮＤが入力されて差動的な動作をし、抵抗１０１，１０２の信号を出力するトランジスタ１１１，１１４と、同様に、Ｃｋが入力されるトランジスタ１２２に接続され、抵抗１０１，１０２の信号を保持するトランジスタ１１２，１１３と、Ｃｋが入力されるトランジスタ１２１に接続され、抵抗１０３，１０４の信号を出力するトランジスタ１１５，１１８と、ＮＣｋが入力されるトランジスタ１２３に接続され、抵抗１０３，１０４の信号を保持するトランジスタ１１６，１１７を備えたものである。
【選択図】図１

Description

この発明は、バイポーラトランジスタ、ＭＯＳトランジスタ混載したフリップフロップ回路とバッファ回路を用いた分周期回路に関するものである。

図２は従来のバイポーラトランジスタを用いたフリップフロップ回路２１、バッファ回路２２を備えた分周期回路である。２１１〜２２８はバイポーラトランジスタ、２３１は電源電圧端子、２０１〜２０４は負荷抵抗、２０５〜２０８は定電流源の電流を決める抵抗である。トランジスタ２１１とトランジスタ２１４、トランジスタ２１２とトランジスタ２１３、トランジスタ２１５とトランジスタ２１８、トランジスタ２１６とトランジスタ２１７、トランジスタ２２１とトランジスタ２２２、トランジスタ２２３とトランジスタ２２４のそれぞれの対は差動対を形成している。データ信号Ｄはバイポーラトランジスタ２１１のベースに、データ信号ＮＤはバイポーラトランジスタ２１４のベースに入力される。クロック信号Ｃｋ，ＮＣｋは、Ｃｋがバイポーラトランジスタ２２２，２２３に入力、ＮＣｋはバイポーラトランジスタ２２１，２２４に入力される。

動作原理を以下に説明する。クロック入力端子２３４にクロック信号としてハイを入力した場合（クロック入力端子２３５にクロック信号ローを入力）、バイポーラトランジスタ２２１，２２４がオンし、バイポーラトランジスタ２１１，２１４で形成する差動対とバイポーラトランジスタ２１６，２１７で形成する差動対が動作する。バイポーラトランジスタ２１１，２１４で形成する差動対が動作することにより、負荷抵抗２０１，２０２の出力はデータ入力端子２３２，２３３に入力されるデータ信号Ｄ，ＮＤの信号に応じて出力される。負荷抵抗２０１，２０２の出力データはバイポーラトランジスタ２１５，２１８の差動対に入力される。バイポーラトランジスタ２１５，２１８の動作がオフ、バイポーラトランジスタ２１６，２１７の動作がオンし、負荷抵抗２０３，２０４の出力信号はクロック入力端子２３４，２３５にクロック信号を入れる前のデータが保持される。

クロック信号の入力端子２３５にクロック信号としてハイを入力した場合（クロック入力端子２３４にクロック信号ローを入力）、バイポーラトランジスタ２２２，２２３がオンし、バイポーラトランジスタ２１２，２１３で形成する差動対とバイポーラトランジスタ２１５，２１８で形成する差動対が動作する。バイポーラトランジスタ２１２，２１３で形成する差動対の動作により、負荷抵抗２０１，２０２の出力は前の出力状態を保持する。負荷抵抗２０１，２０２の出力信号はバイポーラトランジスタ２１５，２１８の差動対に入力される。バイポーラトランジスタ２１５，２１８の動作がオン、バイポーラトランジスタ２１６，２１７の動作がオフのため、負荷抵抗２０３，２０４の出力信号はクロック入力端子２３４，２３５にクロックは負荷抵抗２０１，２０２の出力に応じて出力される。

また、分周期回路の出力端は出力信号の電圧をレベルシフトしない場合は、出力端子２４１，２４２を用いる。フリップフロップ回路２１の出力電圧をレベルシフトして出力する場合、バッファ回路２２を用いて、出力電圧をシフトして出力する。このバッファ回路２２は、遅延時間が短いバイポーラトランジスタ２１９，２２０，２２７，２２８を備える。

図２に示したバイポーラトランジスタ３段構造の場合、各トランジスタのベース−エミッタ電圧Ｖｂｅは０．７Ｖ、ベース−コレクタ電圧Ｖｂｃは０．１Ｖ、フリップフロップ回路の負荷抵抗にかかる電圧を０．３Ｖとしたとき、最低必要とされる電源電圧は０．７×３＋０．１×３＋０．３＝２．７Ｖとなる。このことより、バイポーラトランジスタ３段構造のフリップフロップ回路２１は低電圧動作に不適である。

図３は従来のＭＯＳトランジスタを用いたフリップフロップ回路３１、バッファ回路３２を備えた分周期回路である。３１１〜３２８はＭＯＳトランジスタ、３０１〜３０４は負荷抵抗である。ＭＯＳトランジスタ３１１とＭＯＳトランジスタ３１４、ＭＯＳトランジスタ３１２とＭＯＳトランジスタ３１３、ＭＯＳトランジスタ３１５とＭＯＳトランジスタ３１８、ＭＯＳトランジスタ３１６とＭＯＳトランジスタ３１７、ＭＯＳトランジスタ３２１とＭＯＳトランジスタ３２２、ＭＯＳトランジスタ３２３とＭＯＳトランジスタ３２４のそれぞれの対は差動対を形成している。データ信号ＤはＭＯＳトランジスタ３１１のベースに、データ信号ＮＤはＭＯＳトランジスタ３１４のベースに入力される。クロック信号Ｃｋ，ＮＣｋは、ＣｋがＭＯＳトランジスタ３２２，３２３に入力、ＮＣｋはＭＯＳトランジスタ３２１，３２４に入力される。

動作原理を以下に説明する。クロック信号の入力端子３３４にクロック信号としてハイを入力した場合（クロック入力端子３３５にクロック信号ローを入力）、ＭＯＳトランジスタ３２１，３２４がオンし、ＭＯＳトランジスタ３１１，３１４で形成する差動対とＭＯＳトランジスタ３１６，３１７で形成する差動対が動作する。ＭＯＳトランジスタ３１１，３１４で形成する差動対が動作することにより、負荷抵抗３０１，３０２の出力はデータ入力端子３３２，３３３に入力されるデータ信号Ｄ，ＮＤの信号に応じて出力される。負荷抵抗３０１，３０２の出力データはＭＯＳトランジスタ３１５，３１８の差動対に入力される。ＭＯＳトランジスタ３１５，３１８の動作がオフ、ＭＯＳトランジスタ３１６，３１７の動作がオンし、負荷抵抗３０３，３０４の出力信号はクロック入力端子３３４，３３５にクロック信号を入れる前のデータが保持される。

クロック信号の入力端子３３５にクロック信号としてハイを入力した場合（クロック入力端子３３４にクロック信号ローを入力）、ＭＯＳトランジスタ３２２，３２３がオンし、ＭＯＳトランジスタ３１２，３１３で形成する差動対とＭＯＳトランジスタ３１５，３１８で形成する差動対が動作する。ＭＯＳトランジスタ３１２，３１３で形成する差動対の動作により、負荷抵抗３０１，３０２の出力は前の出力状態を保持する。負荷抵抗３０１，３０２の出力信号はＭＯＳトランジスタ３１５，３１８の差動対に入力される。ＭＯＳトランジスタ３１５，３１８の動作がオン、バイポーラトランジスタ３１６，３１７の動作がオフのため、負荷抵抗３０３，３０４の出力信号はクロック入力端子３３４，３３５にクロックは負荷抵抗３０１，３０２の出力に応じて出力される。

分周期回路の出力端は出力信号の電圧をレベルシフトしない場合は、出力端子３４１，３４２を用いる。フリップフロップ回路３１の出力電圧をレベルシフトして出力する場合、バッファ回路３２を用いて、出力電圧をレベルシフトして出力する。このバッファ回路は、ＭＯＳトランジスタ３１９，３２０，３２７，３２８を備える。

図３に示したバイポーラトランジスタ３段構造の場合、バイポーラトランジスタに比べ、最低必要とされる電源電圧が小さくなり、特に低い閾値電圧のＭＯＳの最低必要とされる電源電圧が小さくなり、フリップフロップ回路３１は低電圧動作に適してはいるが、バイポーラトランジスタよりも周波数特性が悪いために、動作周波数が低下する。

また、バッファ回路３２にＭＯＳトランジスタを備えることで、バッファ回路３２の入出力信号の遅延時間が、バイポーラトランジスタを備えたバッファ回路２２に比べて、はるかに長くなる。

バイポーラトランジスタを用いた低電圧で動作可能なフリップフロップ回路を含む分周期回路としては、図４に記載したような回路がある。

クロック信号が入力されるトランジスタと、データ入力信号が入力されるトランジスタのエミッタとを、スイッチングを行わせるためにエミッタ帰還回路を介して接続することにより、電源とＧＮＤ間に接続されるトランジスタの積み上げ段数を減らしている。電源とＧＮＤ間のトランジスタの段数を減らすことにより、低電圧動作が可能となっている。
特開平９−６９７５９号公報

図２に示した従来のバイポーラトランジスタを用いたフリップフロップ回路２１では、最低必要な電源電圧が高いために、低電圧動作には不適である。また、図３に示した従来のＭＯＳトランジスタを用いたフリップフロップ回路３１では、低電圧動作では適しているが、周波数特性がバイポーラトランジスタを用いたフリップフロップ回路より、動作周波数が低下する。

本発明は、上記のような問題点を解消するためになされた発明であり、低電圧動作に適しており、かつ動作周波数が高いフリップフロップ回路およびそれを用いた分周期回路を得ることを目的としている。

上記目的を達成するため、この発明に係るフリップフロップは、電源電圧とＧＮＤ間に接続されるトランジスタを３段と従来と同じ構成であり、データ入力を行うトランジスタを含む、３段構造の上段のトランジスタにバイポーラトランジスタを用いることで、高い周波数まで動作することが可能にするために構成したものであり、またフリップフロップ回路の３段構造の中段、下段のトランジスタを閾値の小さいＭＯＳトランジスタを備え、低電圧動作を可能にするために構成したものである。

請求項１に係る発明のフリップフロップ回路は、図１に示したクロック入力ＮＣｋが入力されるＭＯＳトランジスタ（１２１）と、このＭＯＳトランジスタにエミッタが共通に接続され、データ入力信号（Ｄ，ＮＤ）が入力されて差動的な動作をし、負荷抵抗（１０１，１０２）の信号を出力するバイポーラトランジスタ（１１１，１１４）と、クロック入力（Ｃｋ）が入力されるＭＯＳトランジスタ（１２２）と、このＭＯＳトランジスタにエミッタが共通に接続され、負荷抵抗（１０１，１０２）の出力信号が入力されて差動的な動作をし、負荷抵抗（１０１，１０２）の信号を保持するバイポーラトランジスタ（１１２，１１３）と、クロック入力（Ｃｋ）が入力されるＭＯＳトランジスタ（１２１）と、このＭＯＳトランジスタにエミッタが共通に接続され、負荷抵抗（１０１，１０２）の出力信号が入力されて差動的な動作をし、負荷抵抗（１０３，１０４）の信号を出力するバイポーラトランジスタ（１１５，１１８）と、クロック入力（ＮＣｋ）が入力されるＭＯＳトランジスタ（１２３）と、このＭＯＳトランジスタにエミッタが共通に接続され、負荷抵抗（１０３，１０４）の出力信号が入力されて差動的な動作をし、負荷抵抗（１０３，１０４）の信号を保持するバイポーラトランジスタ（１１６，１１７）を備えたものである。

請求項２に係る発明のフリップフロップ回路は、図１に示した差動対を形成している４組のバイポーラトランジスタ（１１１，１１２）、（１１３，１１４）、（１１５，１１６）、（１１７，１１８）の各対のトランジスタのレイアウトをコレクタ電極を共通にしている。

請求項３に係る発明のフリップフロップ回路に備えたＭＯＳトランジスタは、低い閾値のＭＯＳトランジスタを備えたものである。

請求項４に係る発明の分周期回路は、図１に示した第１〜３の発明に係るフリップフロップ回路とバイポーラトランジスタ（１１９，１２０）を備えたバッファ回路で、電流源にＭＯＳトランジスタ（１２７，１２８）を備えたものである。

本発明によるフリップフロップ回路、バッファ回路を含む分周期回路によると、低電圧、かつ高い周波数で動作させることができる。

以下、本発明の実施の形態を、図１を参照しながら説明する。

図１は本発明の実施形態の分周期回路を示す構成図であり、フリップフロップ回路とバッファ回路で構成されている。図１において、１０１〜１０４は負荷抵抗、１１１〜１２０はバイポーラトランジスタ、１２１〜１２８はＭＯＳトランジスタである。ＭＯＳトランジスタ１２１〜１２８は、低い閾値のＭＯＳトランジスタを備えている。

フリップフロップ回路１１は、負荷抵抗１０１〜１０４、バイポーラトランジスタ１１１〜１１８、ＭＯＳトランジスタ１２１〜１２６を、図１に示すように接続することによって構成される。バッファ回路１２は、バイポーラトランジスタ１１９，１２０、ＭＯＳトランジスタ１２７，１２８を、図１に示すように接続することによって構成される。

バイポーラトランジスタ１１１とバイポーラトランジスタ１１４、バイポーラトランジスタ１１２とバイポーラトランジスタ１１３、バイポーラトランジスタ１１５とバイポーラトランジスタ１１８、バイポーラトランジスタ１１６とバイポーラトランジスタ１１７、ＭＯＳトランジスタ１２１とＭＯＳトランジスタ１２２、ＭＯＳトランジスタ１２３とＭＯＳトランジスタ１２４は差動対である。

バイポーラトランジスタ１１１とバイポーラトランジスタ１１２、バイポーラトランジスタ１１３とバイポーラトランジスタ１１４、バイポーラトランジスタ１１５とバイポーラトランジスタ１１６、バイポーラトランジスタ１１７とバイポーラトランジスタ１１８のコレクタは共通であり、電源電圧端子１３１と各共通のコレクタとの間にそれぞれ負荷抵抗１０１〜１０４が接続されている。

また、データ入力端子１３２がバイポーラトランジスタ１１１のベースに接続され、データ入力端子１３３がバイポーラトランジスタ１１４のベースに接続されている。また、バイポーラトランジスタ１１１のエミッタとバイポーラトランジスタ１１４のエミッタ、およびバイポーラトランジスタ１１２のエミッタとバイポーラトランジスタ１１３のエミッタとが接続されている。また、バイポーラトランジスタ１１２のベースはバイポーラトランジスタ１１３（１１４）のコレクタおよびバイポーラトランジスタ１１８のベースに接続され、バイポーラトランジスタ１１３のベースはバイポーラトランジスタ１１１（１１２）のコレクタおよびバイポーラトランジスタ１１５のベースに接続されている。

また、バイポーラトランジスタ１１５のエミッタとバイポーラトランジスタ１１８のエミッタ、およびバイポーラトランジスタ１１６のエミッタとバイポーラトランジスタ１１７のエミッタとが接続されている。また、バイポーラトランジスタ１１６のベースはバイポーラトランジスタ１１７（１１８）のコレクタのベースに接続され、バイポーラトランジスタ１１７のベースはバイポーラトランジスタ１１５（１１６）のコレクタのベースに接続されている。さらに、バイポーラトランジスタ１１５（１１６）のコレクタが出力端子１４１に、バイポーラトランジスタ１１７（１１８）のコレクタが出力端子１４２に接続されている。

バイポーラトランジスタ１１１（１１４）のエミッタにＭＯＳトランジスタ１２１のドレインが接続され、クロック入力端子１３４にＭＯＳトランジスタ１２１のゲートが接続され、バイポーラトランジスタ１１２（１１３）のエミッタにＭＯＳトランジスタ１２２のドレインが接続され、クロック入力端子１３５にＭＯＳトランジスタ１２２のゲートが接続され、ＭＯＳトランジスタ１２１とＭＯＳトランジスタ１２２のソースは共通である。

また、バイポーラトランジスタ１１５（１１８）のエミッタにＭＯＳトランジスタ１２３のドレインが接続され、クロック入力端子１３５にＭＯＳトランジスタ１２３のゲートが接続され、バイポーラトランジスタ１１６（１１７）のエミッタにＭＯＳトランジスタ１２４のドレインが接続され、クロック入力端子１３４にＭＯＳトランジスタ１２４のゲートが接続され、ＭＯＳトランジスタ１２３とＭＯＳトランジスタ１２４のソースは共通である。

低電流源バイアス端子１３６にはＭＯＳトランジスタ１２５およびＭＯＳトランジスタ１２６のゲートが接続され、また、ＭＯＳトランジスタ１２１（１２２）のソースにＭＯＳトランジスタ１２５のドレインが接続され、ＭＯＳトランジスタ１２３（１２４）のソースにＭＯＳトランジスタ１２６のドレインが接続され、ＭＯＳトランジスタ１２５およびＭＯＳトランジスタ１２６のソースはＧＮＤ端子１３７に接続されている。

バッファ回路１２においては、バイポーラトランジスタ１１９とバイポーラトランジスタ１２０のコレクタが電源電圧端子１３１に接続されており、バイポーラトランジスタ１１５（１１６）のコレクタがバイポーラトランジスタ１２０のベースに、バイポーラトランジスタ１１７（１１８）のコレクタがバイポーラトランジスタ１１９のベースに接続され、バイポーラトランジスタ１１９のエミッタが出力端子１３８およびＭＯＳトランジスタ１２７のドレインに接続され、バイポーラトランジスタ１２０のエミッタが出力端子１３９およびＭＯＳトランジスタ１２８のドレインに接続されている。

また、低電流源バイアス端子１３６がＭＯＳトランジスタ１２７，１２８のゲートに接続されており、ＭＯＳトランジスタ１２７およびＭＯＳトランジスタ１２８のソースはＧＮＤ端子１３７に接続されている。

このように本実施形態は、これらバイポーラトランジスタ１１１，１１４の差動対、バイポーラトランジスタ１１２，１１３の差動対、バイポーラトランジスタ１１５，１１８の差動対、バイポーラトランジスタ１１６，１１７の差動対は、コレクタ電極共通の差動モデルのバイポーラトランジスタを備えることで、コレクタの寄生容量を低減させている。ＭＯＳトランジスタ１２５〜１２８は電流源である。

動作原理を以下に示す。クロック信号の入力端子１３４にクロック信号としてハイを入力した場合（クロック入力端子１３５にクロック信号ローを入力）、バイポーラトランジスタ１２１，１２４がオンし、バイポーラトランジスタ１１１，１１４で形成する差動対とバイポーラトランジスタ１１６，１１７で形成する差動対が動作する。バイポーラトランジスタ１１１，１１４で形成する差動対が動作することにより、負荷抵抗１０１，１０２の出力はデータ入力端子１３２，１３３に入力されるデータ信号Ｄ，ＮＤの信号に応じて出力される。負荷抵抗１０１，１０２の出力データはバイポーラトランジスタ１１５，１１８の差動対に入力される。バイポーラトランジスタ１１５，１１８の動作がオフ、バイポーラトランジスタ１１６，１１７の動作がオンし、負荷抵抗１０３，１０４の出力信号はクロック入力端子１３４，１３５にクロック信号を入れる前のデータが保持される。

クロック信号の入力端子１３５にクロック信号としてハイを入力した場合（クロック入力端子１３４にクロック信号ローを入力）、バイポーラトランジスタ１２２，１２３がオンし、バイポーラトランジスタ１１２，１１３で形成する差動対とバイポーラトランジスタ１１５，１１８で形成する差動対が動作する。バイポーラトランジスタ１１２，１１３で形成する差動対の動作により、負荷抵抗１０１，１０２の出力は前の出力状態を保持する。負荷抵抗１０１，１０２の出力信号はバイポーラトランジスタ１１５，１１８の差動対に入力される。バイポーラトランジスタ１１５，１１８の動作がオン、バイポーラトランジスタ１１６，１１７の動作がオフのため、負荷抵抗１０３，１０４の出力信号はクロック入力端子１３４，１３５にクロックは負荷抵抗１０１，１０２の出力に応じて出力される。

分周期回路の出力端は出力信号の電圧をレベルシフトしない場合は、出力端子１４１，１４２を用いる。フリップフロップ回路１１の出力電圧をレベルシフトして出力する場合、バッファ回路１２を用いて、出力電圧をシフトして出力する。このバッファ回路は、遅延時間が短いバイポーラトランジスタ１１９，１２０を備える。ただし、電流源のトランジスタはフリップフロップ回路の電流源のトランジスタと統一させるためにＭＯＳトランジスタ１２７，１２８を備える。

以上のように動作するフリップフロップ回路において、バイポーラトランジスタ１１１，１１４の差動対、バイポーラトランジスタ１１２，１１３の差動対、バイポーラトランジスタ１１５，１１８の差動対、バイポーラトランジスタ１１６，１１７の差動対を備えること、すなわち、高周波特性に優れているバイポーラトランジスタで、コレクタ電極を共通にした差動モデルのバイポーラトランジスタを備えることで、コレクタの寄生容量を低減させたものである。このコレクタ容量の低減により、負荷抵抗１０１〜１０４の出力信号が、より高い周波数で動作可能であることを得ている。

さらに、クロック信号１３４，１３５の入力用としてＭＯＳトランジスタ１２１〜１２４、電流源用としてＭＯＳトランジスタ１２５〜１２８を備えること、すなわち、低い閾値のＭＯＳトランジスタを備えることで、最低必要とされる電源電圧を、図２に示す従来例のような、バイポーラトランジスタのみの構造と比べ、低い電源電圧で動作可能である。

このように、差動モデルバイポーラトランジスタと低い閾値のＭＯＳトランジスタを備えることで、トランジスタを３段に積み上げた構造で、高い周波数特性が得られ、かつ低い電源電圧で動作可能なフリップフロップ回路１１とバッファ回路１２を備えた分周期回路を実現するものである。

以上、説明したように、本発明は、フリップフロップ回路を含む低電圧、かつ高周波数動作の分周期回路に有用である。

本発明の一実施の形態におけるフリップフロップ回路および分周期回路の回路図 バイポーラトランジスタを用いた従来のフリップフロップ回路の回路図 ＭＯＳトランジスタを用いた従来のフリップフロップ回路の回路図 バイポーラトランジスタを用いた従来の他のフリップフロップ回路の回路図

符号の説明

１０１〜１０４ 抵抗
１１１〜１２０ バイポーラトランジスタ
１２１〜１２８ ＭＯＳトランジスタ
１３１ 電源電圧端子
１３２，１３３ データ信号入力端子（Ｄ，ＮＤ）
１３４，１３５ クロック信号入力端子（Ｃｋ，ＮＣｋ）
１３６ 低電流源バイアス入力端子
１３７ ＧＮＤ端子
１３８，１３９ 出力端子（Ｑ，ＮＱ）
１４１，１４２ 出力端子（Ｑ１，ＮＱ２）

Claims (4)

1. データ信号入力を入力するトランジスタを含みかつ負荷抵抗にコレクタ端を接続したトランジスタ群をバイポーラトランジスタとし、クロック信号を入力するトランジスタおよび電流源のトランジスタをＭＯＳトランジスタとしたことを特徴とするフリップフロップ回路。
2. 前記トランジスタ群によって４組の差動対を形成し、各差動対のトランジスタのコレクタ電極を共通としたことを特徴とする請求項１記載のフリップフロップ回路。
3. 前記ＭＯＳトランジスタを低閾値のＭＯＳトランジスタとしたことを特徴とする請求項１または２記載のフリップフロップ回路。
4. 請求項１，２または３記載のフリップフロップ回路と、このフリップフロップ回路の出力端に接続され、フリップフロップからの出力信号を入力するバイポーラトランジスタを備えたバッファ回路とを有し、前記バッファ回路の電流源用トランジスタにＭＯＳトランジスタを用いたことを特徴とする分周期回路。

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