JP3631375B2 - 分周器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は分周器に係り、特に差動回路を用いて構成されるダイナミック型分周器に関する。
【０００２】
【従来の技術】
高速動作に適した分周器として、差動回路を用いたダイナミック型分周器が知られている。図１８は、１９９２年電子情報通信学会春季大会ｃ−４８６に開示された従来のダイナミック型分周器を示す図であり、差動回路を構成するエミッタ結合差動トランジスタ対とそのコレクタ出力を入力とするエミッタフォロワとからなる基本ゲートを２段用いてリング発振器構成としたものである。
【０００３】
すなわち、抵抗Ｒ１，Ｒ２をコレクタ負荷とする第１のエミッタ結合差動トランジスタ対Ｑ１，Ｑ２とそのコレクタ出力を入力とするトランジスタＱ３，Ｑ４によるエミッタフォロワとで第１段目の基本ゲート１が構成され、同様に抵抗Ｒ３，Ｒ４をコレクタ負荷とする第２のエミッタ結合差動トランジスタ対Ｑ５，Ｑ６とそのコレクタ出力を入力とするトランジスタＱ７，Ｑ８によるエミッタフォロワとで第２段目の基本ゲート２が構成されている。
【０００４】
第２段目の基本ゲート２のエミッタフォロワを構成するトランジスタＱ７，Ｑ８のエミッタ出力は、第１段目の基本ゲート１のエミッタ結合差動トランジスタ対Ｑ１，Ｑ２のベースに帰還されており、１周期で信号の位相が反転するようになっている。
【０００５】
第１段目のエミッタ結合差動トランジスタ対Ｑ１，Ｑ２および第２段目のエミッタ結合差動トランジスタ対Ｑ３，Ｑ４の各々の共通エミッタは、第３のエミッタ結合差動トランジスタ対Ｑ９，Ｑ１０の各々のコレクタに接続され、エミッタ結合差動トランジスタ対Ｑ９，Ｑ１０の共通エミッタは電流源ＣＳ１に接続されている。また、エミッタフォロワを構成するトランジスタＱ３，Ｑ４，Ｑ７，Ｑ８の各々のエミッタは、個別の電流源ＣＳ３，ＣＳ４，ＣＳ７，ＣＳ８に接続されている。
【０００６】
そして、第３のエミッタ結合差動トランジスタ対Ｑ９，Ｑ１０の各々のベースに、差動入力信号ＣＫ，／ＣＫが入力され、第２段目の基本ゲート２のエミッタフォロワの出力（トランジスタＱ７，Ｑ８のエミッタ出力）ＯＵＴ，／ＯＵＴから分周された出力信号が取り出される。
【０００７】
図１９は、この従来のダイナミック型分周器における分周周波数（分周すべき入力信号の周波数）に対する入力信号パワー感度の特性である。ダイナミック型分周器は通常の分周器と異なり、入力信号パワーを注入しなくとも、ある周波数すなわちフリーラン周波数ｆｆｒｅｅｒｕｎ で自励発振動作を行う。この図１９から分かるように、フリーラン周波数ｆｆｒｅｅｒｕｎ では入力信号パワー感度が高いが、これを外れた周波数では大きな入力信号パワーを必要とする。すなわち、フリーラン周波数以外の周波数範囲では入力信号パワー感度が低下する。
【０００８】
従って、分周器としての使用周波数範囲を広げるためには、フリーラン周波数を可変することが有効である。このため、従来では図１８の電流源ＣＳ１の電流値を変えることによってフリーラン周波数を可変とする方法が用いられている。しかし、この方法では電流源ＣＳ１の電流値によって出力信号振幅が変化してしまう。言い換えれば、分周周波数によって出力信号振幅が変化してしまうという問題があり、実用上好ましくない。
【０００９】
さらに、この従来のダイナミック型分周器の最大分周周波数は、基本ゲート１段当たりの遅延時間τｄ でほぼ決まり、１／２τｄ である。従って、この遅延時間τｄ を短くすることが最大分周周波数を高くする上で、すなわちより高速動作を実現する行う上で重要である。しかし、この遅延時間τｄ は基本ゲート１段当たりのエミッタ結合差動トランジスタ対の最小スイッチング時間とエミッタフォロワの遅延時間の和であり、これはほぼトランジスタの性能で決まってしまうため、自ずと限界がある。
【００１０】
【発明が解決するための手段】
上述したように、従来のダイナミック型分周器では使用周波数範囲を広げるためにフリーラン周波数を可変すると、周波数によって出力信号振幅が変化してしまうという問題と、最大分周周波数が基本ゲート１段当たりの遅延時間でほぼ決まり、その遅延時間は基本ゲート１段当たりの差動回路のエミッタ結合差動トランジスタ対のスイッチング時間とエミッタフォロワの遅延時間の和に等しく、トランジスタの性能で決まるため、高速化に限界があった。
【００１１】
本発明の主たる目的は、出力信号振幅を大きく変えることなくフリーラン周波数を変えて使用周波数範囲の拡大を図ると共に、基本ゲート１段当たりの信号遅延時間を短くしてより高速動作を可能とした分周器を提供することにある。
【００１２】
本発明の他の目的は、信号遅延時間をより一層短くしてさらなる高速動作を可能とすると共に、電源電圧利用効率の高い分周器を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る第１の分周器は、１および第２の差動回路と該第１および第２の差動回路の出力を加算する加算手段および該加算手段の出力を入力とするバッファ回路を有し、該バッファ回路を介して第２の差動回路によって負帰還が施され、第１段目の加算手段の出力が第２段目の第１の差動回路の入力に接続され、第２段目の加算手段の出力が第１段目の第１の差動回路の入力に帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１の差動回路に電流を供給する共通の第１の電流源と、第１の電流源と第１の差動回路との間に挿入された電流切替回路と、第１段目および第２段目の基本ゲートの第２の差動回路に個別に電流を供給する第２および第３の電流源とを備え、電流切替回路に差動入力信号を入力して第２段目の基本ゲートのバッファ回路の出力から分周された出力信号を取り出すように構成したことを特徴とする。
【００１４】
さらに具体的には、第１の分周器はコレクタ負荷を共通とする第１および第２のエミッタ結合差動トランジスタ対と、これら第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力を入力とし、第２のエミッタ結合差動トランジスタ対のベースに出力が接続された第１および第２のエミッタフォロワとからなり、第１段目の第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力が第２段目の第１のエミッタ結合差動トランジスタ対のベースに接続され、第２段目の第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力が第１段目の第１のエミッタ結合差動トランジスタ対のベースに帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第３のエミッタ結合差動トランジスタ対と、第３のエミッタ結合差動トランジスタ対の共通エミッタに接続された第１の電流源と、第１段目および第２段目の基本ゲートの第２のエミッタ結合差動トランジスタ対の各々の共通エミッタにそれぞれ接続された第２および第３の電流源とを備え、第３のエミッタ結合差動トランジスタ対の各々のベースに差動入力信号を入力して第２段目の基本ゲートの第１および第２のエミッタフォロワの出力から分周された差動出力信号を取り出すように構成したことを特徴とする。
【００１５】
このように構成される第１の分周器では、第１段目および第２段目の基本ゲートの各々の第１の差動回路に電流切替回路を介して共通の第１の電流源から供給される電流（Ｉ１ ）と、第１段目および第２段目の基本ゲートの各々の第２の差動回路に第２および第３の電流源から供給される電流（平均電流Ｉ２ ）を制御することで、分周器のフリーラン周波数が大きく変化する。この場合、電流Ｉ１ とＩ２ の二乗平均値を一定に保つことにより、出力信号振幅が一定に保たれる。
【００１６】
また、電流Ｉ２ を大きくしてゆくことにより、バッファ回路であるエミッタフォロワの出力からの負帰還量が増加して、基本ゲート１段当たりの遅延時間を差動回路とエミッタフォロワの合計の遅延時間より小さくすることができるため、最大分周周波数が大きく改善される。すなわち、出力信号振幅を大きく変えることなくフリーラン周波数を変えて使用周波数範囲の拡大を図ると共に、基本ゲート１段当たりの遅延時間を差動回路のスイッチング時間より短くして、より高速動作を可能とすることができる。
【００１７】
しかも、第１段目の基本ゲートの出力として、加算手段の出力（第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力）がバッファ回路（エミッタフォロワ）を介さずそのまま第２段目の基本ゲートの第１の差動回路に入力される。これにより第１段目の基本ゲートのバッファ回路の出力を第２段目の基本ゲートに入力する場合に比較して、第１段目の基本ゲートのバッファ回路の遅延時間が信号伝達時間に含まれなくなる分だけ高速化が図られる。
【００１８】
さらに、電源に対して第１段目の基本ゲートのバッファ回路が第２段目の基本ゲートの第１の差動回路および電流切替回路に対して縦積みとならないため、電源電圧の利用効率が向上し、同一の出力信号振幅を得る場合は電源電圧を低電圧化でき、電源電圧が同じあれば出力信号振幅をより大きくできる。
【００１９】
本発明に係る第２の分周器は、第１乃至第３の差動回路と該第１乃至第３の差動回路の出力を加算する加算手段および該加算手段の出力を入力とするバッファ回路を有し、該バッファ回路を介して第３の差動回路によって負帰還が施され、第１段目の加算手段の出力が第２段目の第１の差動回路の入力に接続され、第２段目の加算手段の出力が第１段目の第１の差動回路の入力に帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１の差動回路に電流を供給する共通の第１の電流源と、第１の電流源と第１の差動回路との間に挿入された第１の電流切替回路と、第１段目および第２段目の基本ゲートの第２の差動回路に電流を供給する共通の第２の電流源と、第２の電流源と第２の差動回路との間に挿入された第２の電流切替回路と、第１段目および第２段目の基本ゲートの第３の差動回路に個別に電流を供給する第３および第４の電流源とを備え、第１および第２の電流切替回路に差動入力信号を入力して第２段目の基本ゲートのバッファ回路の出力から分周された出力信号を取り出すように構成したことを特徴とする。
【００２０】
より具体的には、第２の分周器はコレクタ負荷を共通とする第１乃至第３のエミッタ結合差動トランジスタ対と、これら第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力を入力とし、第３のエミッタ結合差動トランジスタ対のベースに出力が接続された第１および第２のエミッタフォロワとからなり、第１段目の第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力が第２段目の第１のエミッタ結合差動トランジスタ対のベースに接続され、第２段目の第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力が第１段目の第１のエミッタ結合差動トランジスタ対のベースに帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第４のエミッタ結合差動トランジスタ対と、この第４のエミッタ結合差動トランジスタ対の共通エミッタに接続された第１の電流源と、第１段目および第２段目の基本ゲートの第２のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第５のエミッタ結合差動トランジスタ対と、この第５のエミッタ結合差動トランジスタ対の共通エミッタに接続された第２の電流源と、第１段目および第２段目の基本ゲートの第３のエミッタ結合差動トランジスタ対の各々の共通エミッタにそれぞれ接続された第３および第４の電流源とを備え、第３のエミッタ結合差動トランジスタ対の各々のベースに差動入力信号を入力して第２段目の基本ゲートの第１および第２のエミッタフォロワの出力から分周された差動出力信号を取り出すように構成したことを特徴とする。
【００２１】
この第２の分周器では、第１の分周器と同様の利点が得られるほか、分周周波数の下限を下げて、さらに分周周波数範囲を広くすることができる。
【００２２】
本発明に係る第３の分周器は、第１乃至第３の差動回路と該第１乃至第３の差動回路の出力を加算する加算手段および該加算手段の出力を入力とするバッファ回路を有し、バッファ回路を介して第３の差動回路によって負帰還が施され、第１段目のバッファ回路の出力が第２段目の第１の差動回路の入力に接続され、第２段目のバッファ回路の出力が第１段目の第１の差動回路の入力に帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１の差動回路に電流を供給する共通の第１の電流源と、第１の電流源と第１の差動回路との間に挿入された第１の電流切替回路と、第１段目および第２段目の基本ゲートの第２の差動回路に電流を供給する共通の第２の電流源と、第２の電流源と第２の差動回路との間に挿入された第２の電流切替回路と、第１段目および第２段目の基本ゲートの第３の差動回路に個別に電流を供給する第３および第４の電流源とを備え、第１および第２の電流切替回路に差動入力信号を入力して第２段目の基本ゲートのバッファ回路の出力から分周された出力信号を取り出すように構成したことを特徴とする。
【００２３】
さらに具体的には、第３の分周器はコレクタ負荷を共通とする第１乃至第３のエミッタ結合差動トランジスタ対と、これら第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力を入力とし、第３のエミッタ結合差動トランジスタ対のベースに出力が接続された第１および第２のエミッタフォロワとからなり、第１段目の第１および第２のエミッタフォロワの出力が第２段目の第１のエミッタ結合差動トランジスタ対のベースに接続され、第２段目の第１および第２のエミッタフォロワの出力が第１段目の第１のエミッタ結合差動トランジスタ対のベースに帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第４のエミッタ結合差動トランジスタ対と、この第４のエミッタ結合差動トランジスタ対の共通エミッタに接続された第１の電流源と、第１段目および第２段目の基本ゲートの第２のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第５のエミッタ結合差動トランジスタ対と、この第５のエミッタ結合差動トランジスタ対の共通エミッタに接続された第２の電流源と、第１段目および第２段目の基本ゲートの第３のエミッタ結合差動トランジスタ対の各々の共通エミッタにそれぞれ接続された第３および第４の電流源とを備え、第３のエミッタ結合差動トランジスタ対の各々のベースに差動入力信号を入力して第２段目の基本ゲートの第１および第２のエミッタフォロワの出力から分周された差動出力信号を取り出すように構成したことを特徴とする。
【００２４】
このように構成される第３の分周器では、第２の分周器と同様に、第１の分周器より分周周波数の下限を下げて分周周波数範囲を広くとることができる。
【００２５】
さらに、本発明によれば、上述した本発明に基づく分周器と、この分周器の入力にその出力が結合された電圧制御発振器とを有し、分周器の入力感度がピークを示す入力信号周波数を電圧制御発振器の発振周波数に一致させた位相同期回路が提供される。この位相同期回路によれば、電圧制御発振器と分周器の結合が疎でよいため、電圧制御発振器の負荷損失が低減される。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る分周器の回路図である。この分周器は、二つの基本ゲート１０，２０で全体としてリング発振器を構成したダイナミック型分周器であり、基本ゲート１０，２０は、次のように構成される。
【００２７】
第１段目の基本ゲート１０は、負荷を共通とする第１および第２の差動回路１１，１２と、バッファ回路を形成する第１および第２のエミッタフォロワを主体として構成されている。すなわち、第１および第２の差動回路１１，１２はそれぞれ第１のエミッタ結合差動トランジスタ対Ｑ１１，Ｑ１２および第２のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４からなり、トランジスタＱ１１，Ｑ１３のコレクタは共通の負荷抵抗Ｒ１１を介して高電位側電源端（この例では、グラウンドＧＮＤ）に接続され、トランジスタＱ１２，Ｑ１４のコレクタは共通の負荷抵抗Ｒ１２を介してＧＮＤに接続されている。
【００２８】
トランジスタＱ１７，Ｑ１８は、各々のエミッタとＧＮＤ間に負荷として接続された抵抗Ｒ１３，Ｒ１４と共に第１および第２のエミッタフォロワを構成している。そして、エミッタフォロワの出力であるトランジスタＱ１７，Ｑ１８のエミッタから、第２の差動回路１２の入力である第２のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４のベースに負帰還が施されている。
【００２９】
第２段目の基本ゲート２０も第１段目の基本ゲート１０と同様に、抵抗Ｒ２１，Ｒ２２を共通のコレクタ負荷とする第１および第２のエミッタ結合差動トランジスタ対Ｑ２１，Ｑ２２およびＱ２３，Ｑ２４からなる第１および第２の差動回路２１，２２と、トランジスタＱ２７，Ｑ２８および抵抗Ｒ２３，Ｒ２４からなる第１および第２のエミッタフォロワにより構成されている。
【００３０】
第１段目の基本ゲート１０の出力は、トランジスタＱ１１，Ｑ１３の共通コレクタとトランジスタＱ１２，Ｑ１４の共通コレクタであり、これらは第２段目の基本ゲート２０の第１の差動トランジスタ対Ｑ２１，Ｑ２２のベースに接続される。一方、第２段目の基本ゲート２０の出力は、第１および第２のエミッタフォロワの出力（トランジスタＱ２７，Ｑ２８のエミッタ）であり、出力端子対ＯＵＴ，／ＯＵＴにそれぞれ接続される。
【００３１】
また、第２段目の基本ゲート２０におけるトランジスタＱ２１，Ｑ２３の共通コレクタおよびトランジスタＱ２２，Ｑ２４の共通コレクタは、第１段目の基本ゲート１０における第１の差動回路１１を構成するエミッタ結合差動トランジスタ対Ｑ１２，Ｑ１１のベースにそれぞれ接続され、負帰還が施されている。これにより、二段の基本ゲート１０，２０によってリング発振器が構成され、信号の位相が１周期で１８０°回転、すなわち反転するようになっている。
【００３２】
一方、基本ゲート１０，２０における第１の差動回路１１，２１を構成する第１のエミッタ結合差動トランジスタ対Ｑ１１，Ｑ１２およびＱ２１，Ｑ２２の各々の共通エミッタは、電流切替回路３０を構成する第３のエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の各々のコレクタに接続され、このエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の共通エミッタは、第１の電流源ＣＳ１に接続されている。エミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の各々のベースは、入力端子対ＩＮ，／ＩＮにそれぞれ接続される。
【００３３】
さらに、基本ゲート１０，２０における第２の差動回路１２，２２を構成する第２のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４およびＱ２３，Ｑ２４の各々の共通エミッタは、第２および第３の電流源ＣＳ３，ＣＳ４にそれぞれ接続されている。
電流源ＣＳ１，ＣＳ３，ＣＳ４および抵抗Ｒ１３，Ｒ１４，Ｒ２３，Ｒ２４の他端は、低電位側電源端（この例では負電源Ｖｅｅ）に接続される。
【００３４】
次に、図２を参照して本実施形態の分周器の動作を説明する。この分周器は全体として２段の基本ゲート１０，２０でリング発振器を構成しており、ある周波数（フリーラン周波数）で自励発振を行う。ここで、入力端子対ＩＮ，／ＩＮに差動入力信号、すなわち互いに逆位相の二つの入力信号ＣＫ，／ＣＫを入力すると、これらの信号ＣＫ，／ＣＫの周波数によってリング発振器の発振周波数が強制的に変化される。これにより、差動入力信号ＣＫ，／ＣＫの周波数を１／２分周した差動出力信号が第２段目の基本ゲート２０のエミッタフォロワの出力から出力端子対ＯＵＴ，／ＯＵＴへ取り出される。この基本動作は、従来のダイナミック型分周器と同様である。
【００３５】
図２に、図１の分周器の等価回路を示す。基本ゲート１０，２０内のＤ１およびＤ２は第１および第２の差動回路（エミッタ結合差動トランジスタ対）、ＥＦはエミッタフォロワであり、第２の差動回路Ｄ２にエミッタフォロワＥＦを介して負帰還がかけられた形となっている。
【００３６】
すなわち、第１段目の基本ゲートにおいては、エミッタフォロワＥＦの出力は第２の差動回路Ｄ２の入力に帰還され、第２の差動回路Ｄ２の出力は第１の差動回路Ｄ１の出力に逆相で加算され、この加算出力がエミッタフォロワＥＦを介して第２の差動回路Ｄ２の入力に帰還されるとともに、この加算出力はエミッタフォロワＥＦを介することなく直接、第２段目の基本ゲートの第１の差動回路Ｄ１に入力される。一方、第２段目の基本ゲートにおいては、エミッタフォロワＥＦの出力は第２の差動回路Ｄ２の入力に帰還され、第２の差動回路Ｄ２の出力は第１の差動回路Ｄ１の出力に逆相で加算され、この加算出力がエミッタフォロワＥＦを介して第２の差動回路Ｄ２の入力に帰還されるとともに、エミッタフォロワＥＦを介することなく直接、第１段目の基本ゲートの第１の差動回路Ｄ１の入力に負帰還が施される。
【００３７】
なお、第１および第２の差動回路Ｄ１，Ｄ２の出力の逆相加算は、実際には図１において第１および第２の差動回路１１，１２（２１，２２）の共通のコレクタ負荷である負荷抵抗Ｒ１１，Ｒ１２（Ｒ２１，Ｒ２２）により電流加算の形で行われ、さらに抵抗Ｒ１１，Ｒ１２（Ｒ２１，Ｒ２２）によって電圧信号に変換されることになる。
【００３８】
今、負荷抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２の抵抗値を全てＲＬ、第１の電流源ＣＳ１の電流値を２Ｉ１ 、第２および第３の電流源ＣＳ３，ＣＳ４の電流値をＩ２ （＝Ｉ３ ＝Ｉ４ ）、出力端子対ＯＵＴ，／ＯＵＴより取り出される出力信号の角周波数をω、差動回路の遅延時間をτｃｓとし、エミッタフォロワの遅延時間を無視すると、第１、第２の差動回路Ｄ１，Ｄ２の出力Ｖ１ （ｔ） ，Ｖ２ （ｔ） は式（１），（２）で表される。なお、式（１），（２）中のＩ１ は、第３のエミッタ結合差動トランジスタ対Ｑ１５，Ｑ２５のコレクタに流れる平均電流を表しており、これは第１の電流源ＣＳ１０の電流値の１／２である。
【００３９】
【数１】
また、加算後の出力Ｖ０ （ｔ） は式（３）で与えられる。
【００４０】
【数２】
このとき、フリーラン周波数ｆｆｒｅｅｒｕｎ は、式（４）のように表される。τｄ は基本ゲート１段当たりの遅延時間である。
【００４１】
【数３】
一方、図４に示した従来の分周器のフリーラン周波数ｆｆｒｅｅｒｕｎ は、式（５）のように表される。
【００４２】
【数４】
以上から、本発明の分周器では出力信号振幅を大きく変えることなく、フリーラン周波数ｆｆｒｅｅｒｕｎ を変えて使用周波数範囲を拡大でき、かつ高速動作が可能となる。
従来のダイナミック型分周器では、フリーラン周波数ｆｆｒｅｅｒｕｎ は基本ゲート１段当たりの遅延時間τｄ で決まり、τｄ は式（５）に示されるように差動回路の遅延時間τｃｓである。この場合、差動回路に流す電流を変えることで、ある程度フリーラン周波数を変えることは可能であるが、出力信号振幅が変化してしまう。
【００４３】
これに対し、本発明では式（４）に示されるように第１の差動回路１１，２１に供給する電流Ｉ１ を変えることにより、フリーラン周波数ｆｆｒｅｅｒｕｎ を変えることができる。すなわち、電流Ｉ１ を大きくすればフリーラン周波数ｆｆｒｅｅｒｕｎ は高くなり、より高速動作が可能となる。言い換えれば、本発明では第２の差動回路によって負帰還が施されているため、電流Ｉ１ を大きくして負帰還量を増大させることで、基本ゲート１段当たりの遅延時間τｄ は、差動回路の遅延時間τｃｓより小さくなり、それだけ最大分周周波数が高くなる。具体的には、本発明による分周器は数１０ＧＨｚ帯の周波数帯域でも十分に動作することが可能である。
【００４４】
しかも、式（２）から分かるように、電流Ｉ１ とＩ２ の２乗平均値を一定に保つように電流Ｉ１ と連動させて第２の差動回路の電流Ｉ２ を変えることにより、加算後の出力Ｖ０ を一定に保ち、もって分周器の出力信号振幅を一定に保持することができる。すなわち、出力信号振幅を一定に保持しつつ、フリーラン周波数を変えることができる。
【００４５】
また、本実施形態の分周器では、図１および図２に示したように第１段目の基本ゲート１０の出力である差動回路１１，１２を構成するトランジスタＱ１１，Ｑ１３の共通コレクタ出力とトランジスタＱ１２，Ｑ１４の共通コレクタ出力がトランジスタＱ１６，Ｑ１７によるエミッタフォロワを介さずに直接、第２段目の基本ゲート２０に入力されるため、さらに高速化が図られるとともに、電源電圧の利用効率が向上する。以下、この効果について、比較例を示して詳細に説明する。
【００４６】
図２０は比較例の分周器を示す図であり、図２１はその等価回路である。この比較例の分周器は、第１段目の基本ゲート１０の出力である差動回路１１，１２を構成するトランジスタＱ１１，Ｑ１３の共通コレクタ出力とトランジスタＱ１２，Ｑ１４の共通コレクタ出力がトランジスタＱ１６，Ｑ１７によるエミッタフォロワを介して第２段目の基本ゲート２０に入力されている点が本実施形態の図１の構成と異なっている。
【００４７】
この比較例の構成では、主信号伝達経路にトランジスタＱ１７，Ｑ１８によるエミッタフォロワが介在しているため、このエミッタフォロワの遅延時間が信号伝達時間に含まれる。これに対し、図１の本実施形態の構成ではトランジスタＱ１７，Ｑ１８によるエミッタフォロワは主信号伝達経路に介在しておらず、その遅延時間は信号伝達時間に含まれなくなるため、図２０に比較してより高速動作が可能となる。
【００４８】
また、図２０の比較例では電源端ＧＮＤ−Ｖｅｅ間に第１段目の基本ゲートにおけるエミッタフォロワを構成するトランジスタＱ１７と第２段目の基本ゲート２０における第１の差動回路２１のエミッタ結合差動トランジスタ対Ｑ２１，Ｑ２２と電流切替回路３０を構成するエミッタ結合差動トランジスタ対Ｑ１０，Ｑ２９の一方Ｑ２９が縦積みされる形となり、トランジスタ１個のベース・エミッタ間電圧をＶｂｅとすれば、縦積みの電圧は略３Ｖｂｅとなる。
【００４９】
一方、図１の本実施形態の構成では、第２段目の基本ゲート２０における第１の差動回路２１のエミッタ結合差動トラＱ２１，Ｑ２２と電流切替回路３０を構成するエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９は電源端ＧＮＤ−Ｖｅｅ間に縦積みとなるが、第１段目の基本ゲートにおけるエミッタフォロワのトランジスタＱ１７，Ｑ１８は，これらとは別個に電源端ＧＮＤ−Ｖｅｅ間に接続される。このため、縦積みの電圧は最大でもほぼ２Ｖｂｅとなり、Ｖｂｅ分だけ電源電圧の利用効率が向上する。すなわち、比較例に対して、同じ出力信号振幅を得るのに必要な電源電圧が低下し、また電源電圧が同じであれば、出力信号振幅をより大きくすることが可能となる。
【００５０】
（第２の実施形態）
図３に、本発明の第２の実施形態に係る分周器の回路図を示す。本実施形態では、基本ゲート１０，２０がそれぞれ３つの差動回路によって構成される。すなわち、第１段目の基本ゲート１０は抵抗Ｒ１１，Ｒ１２を共通のコレクタ負荷とする第１〜第３のエミッタ結合差動トランジスタ対Ｑ１１，Ｑ１２、Ｑ１３，Ｑ１４、Ｑ１５，Ｑ１６からなる第１〜第３の差動回路１１，１２，１３と、トランジスタＱ１７，Ｑ１８によるエミッタフォロワによって構成され、第２段目の基本ゲート２０も同様に、抵抗Ｒ２１，Ｒ２２を共通のコレクタ負荷とする第１〜第３のエミッタ結合差動トランジスタ対Ｑ２１，Ｑ２２、Ｑ２３，Ｑ２４、Ｑ２５，Ｑ２６からなる第１〜第３の差動回路２１，２２，２３と、トランジスタＱ２７，Ｑ２８によるエミッタフォロワによって構成される。
【００５１】
第１段目の基本ゲート１０においては、エミッタフォロワの出力であるトランジスタＱ１７，Ｑ１８のエミッタから、第３の差動回路１３の入力である第３のエミッタ結合差動トランジスタ対Ｑ１５，Ｑ１６のベースに負帰還が施され、第２段目の基本ゲート２０においても同様に、エミッタフォロワの出力であるトランジスタＱ２７，Ｑ２８のエミッタから、第３の差動回路２３の入力である第３のエミッタ結合差動トランジスタ対Ｑ２５，Ｑ２６のベースに負帰還が施されている。
【００５２】
第１段目の基本ゲート１０の出力は、トランジスタＱ１１，Ｑ１３，１５の共通コレクタとトランジスタＱ１２，Ｑ１４，Ｑ１６の共通コレクタであり、これらは第２段目の基本ゲート２０の第１の差動トランジスタ対Ｑ２１，Ｑ２２のベースに接続される。一方、第２段目の基本ゲート２０の出力は、第１および第２のエミッタフォロワの出力（トランジスタＱ２７，Ｑ２８のエミッタ）であり、出力端子対ＯＵＴ，／ＯＵＴにそれぞれ接続される。
【００５３】
さらに、第２段目の基本ゲート２０におけるトランジスタＱ２１，Ｑ２３，Ｑ２５の共通コレクタおよびトランジスタＱ２２，Ｑ２４，Ｑ２６の共通コレクタは、第１段目の基本ゲート１０における第１の差動回路１１を構成するエミッタ結合差動トランジスタ対Ｑ１２，Ｑ１１のベースにそれぞれ接続され、負帰還が施されている。これにより、二段の基本ゲート１０，２０によってリング発振器が構成され、信号の位相が１周期で１８０°回転、すなわち反転するようになっている。
【００５４】
一方、基本ゲート１０，２０における第１の差動回路１１，２１を構成する第１のエミッタ結合差動トランジスタ対Ｑ１１，Ｑ１２およびＱ２１，Ｑ２２の各々の共通エミッタは、第１の電流切替回路３０を構成する第４のエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の各々のコレクタに接続され、このエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の共通エミッタは、第１の電流源ＣＳ１に接続されている。エミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の各々のベースは、入力端子対ＩＮ，／ＩＮにそれぞれ接続される。
【００５５】
また、基本ゲート１０，２０における第２の差動回路１２，２２を構成する第１のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４およびＱ２３，Ｑ２４の各々の共通エミッタは、第２の電流切替回路４０を構成する第５のエミッタ結合差動トランジスタ対Ｑ２０，Ｑ３０の各々のコレクタに接続され、このエミッタ結合差動トランジスタ対Ｑ２０，Ｑ３０の共通エミッタは、第２の電流源ＣＳ２に接続されている。エミッタ結合差動トランジスタ対Ｑ２０，Ｑ３０の各々のベースは、入力端子対ＩＮ，／ＩＮにそれぞれ接続される。
【００５６】
さらに、基本ゲート１０，２０における第３の差動回路１３，２３を構成する第３のエミッタ結合差動トランジスタ対Ｑ１５，Ｑ１６およびＱ２５，Ｑ２６の各々の共通エミッタは、第３および第４の電流源ＣＳ３，ＣＳ４にそれぞれ接続されている。
図４は、図３の分周器の等価回路であり、Ｄ１，Ｄ２，Ｄ３は第１、第２、第３の差動回路、ＥＦはエミッタフォロワである。
【００５７】
本実施形態の分周器によると、基本ゲート１０，２０における第１、第２、第３の差動回路１１，１２，１３および２１，２２，２３に、電流源ＣＳ１，ＣＳ２，ＣＳ３から供給される電流を制御することにより、分周周波数の下限を下げて分周周波数範囲をさらに拡大することができる。すなわち、図１に示した第１の実施形態の分周器や図２０に示した比較例の分周器では、基本ゲート１段当たりの差動回路のスイッチング時間をτＳ として、分周周波数の下限は１／τＳ に制限されるのに対し、本実施形態の分周器では分周周波数の下限を１／τＳ 以下に下げることができる。以下、この効果について詳しく説明する。
【００５８】
図５は、本実施形態の効果を説明するための分周周波数に対する入力感度（図１９の入力信号パワー感度と同じ）の特性を示す図であり、電流源ＣＳ１の電流値を２Ｉ１ 、電流源ＣＳ２の電流値を２Ｉ２ 、電流源ＣＳ３，ＣＳ４の電流値をＩ３ で定義している。また、横軸の分周周波数を表現するために用いているτＳ は、差動回路のエミッタ結合差動結合トランジスタ対の遅延時間である。
【００５９】
図５（ａ）は電流源の電流値の関係をＩ１ ＝Ｉ２ とし、Ｉ３ を０としたときの例であり、従来のスタティック分周器に相当する。図５（ｂ）は電流源の電流値の関係をＩ２ ＝Ｉ３ としたときの例であり、図１８に示した従来のダイナミック分周器に相当する。次に、図５（ｃ）はＩ１ ＝Ｉ３ とし、Ｉ２ を０としたときの例であり、（ｂ）に対し分周周波数は約１．５倍となる。また、図５（ｄ）はＩ１ ＜Ｉ３ とし、Ｉ２ を０としたときの例であり、図３の分周器の最高分周周波数に相当し、分周周波数は（ａ）に対して約４倍、（ｂ）に対して約２倍となる。
図６は、各電流源の電流値の関係式ｔａｎ−１（（Ｉ３ −Ｉ２ ）／Ｉ１ ）と、分周周波数の上限、下限周波数および最大入力感度の関係を示した図である。図２０に示した比較例の分周器では、分周周波数は図６の（ｂ）から（ｄ）の範囲となるが、図３に示した本実施形態の分周器ではさらに図６（ａ）の範囲が加わり、分周周波数は図６の（ａ）から（ｄ）の範囲で可変できる。
【００６０】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る分周器の回路図であり、第１段目および第２段目の基本ゲート１０，２０において、第２の差動回路１２，２２を構成するエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４およびＱ２３，２４のベースをエミッタフォロワを構成するトランジスタＱ１７，Ｑ１８およびＱ２７，Ｑ２８のエミッタに接続し、さらに第１段目の基本ゲート１０におけるエミッタフォロワの出力を第２段目の基本ゲート２０における第１の差動回路２１のエミッタ結合差動差動トランジスタ対Ｑ２１，Ｑ２２のベースに接続している点が図３と異なっている。図８は、図７の分周器の等価回路である。
【００６１】
本実施形態によると、分周周波数の上限に関しては図１に示した第１の実施形態と同様であるが、分周周波数の下限は図３に示した第２の実施形態と同様となる。
【００６２】
（第４の実施形態）
図９は、本発明の第４の実施形態に係る分周器の回路図であり、図３におけるトランジスタＱ１７，１８およびＱ２７，２８によるエミッタフォロワを抵抗やインダクタンス素子のようなインピーダンス素子Ｚ１１，Ｚ１２およびＺ２１，Ｚ２２に置き換えた例である。図１０は、図９の分周器の等価回路であり、Ｚはインピーダンス素子Ｚ１１，Ｚ１２およびＺ２１，Ｚ２２を表している。
【００６３】
このように本実施形態では、バッファ回路としてエミッタフォロワに代えて受動素子からなるインピーダンス素子を用いることにより、その分だけ消費電流を下げることができる。
【００６４】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る分周器であり、これまで述べた第１〜第３の実施形態の分周器のいずれかを２段縦続接続して、１／４分周器を構成した例である。２段の分周器５１，５２はそれぞれ図１、図３、図７、図９のいずれに示したものも使用可能であるが、例として図３に示した分周器を用いた場合について述べる。
【００６５】
分周器５１，５２として図３の分周器を用い、１段目の分周器５１を図５における（ｄ）の領域で使用し、２段目の分周器５２を図５における（ａ）と（ｂ）の中間領域で最大入力感度周波数が１段目の分周器５１の出力周波数となるように各電流源の電流値を設定する。すなわち、１段目の分周器５１におけるＩ１ ，Ｉ２ ，Ｉ３ をＩａ１，Ｉａ２，Ｉａ３とし、２段目の分周器５２におけるＩ１ ，Ｉ２ ，Ｉ３ をＩｂ１，Ｉｂ２，Ｉｂ３とすると、これらを次式（６）の関係を満たす値に設定する。
【００６６】
この理由は、図５における（ｄ）の領域では第３の差動回路に負帰還が強くかかっているため、図１２に示すような関係で出力信号振幅が減少し、図５における（ｄ）の領域の出力信号振幅を示す図１３（ａ）に示すように、図５における（ａ）の領域の出力信号振幅を示す図１３（ｂ）に比較して出力信号振幅が小さくなるので、２段目の分周器５２の入力感度を高くして、小さい電圧振幅でも動作するようにする必要があるためである。図１３（ａ）（ｂ）において、Ｖｉｎは入力信号波形、Ｖｏｕｔは出力信号波形をそれぞれ示している。
【００６７】
（第６の実施形態）
図１４および図１５は、本発明の第６の実施形態として、本発明の分周器を電圧制御発振器と組み合わせて構成した位相同期回路を示している。
【００６８】
図１４の位相同期回路は、基準発振器６１、位相比較器６２、ローパスフィルタ６３、電圧制御発振器（ＶＣＯ）６４および分周器６５からなる。ＶＣＯ６４の発振周波数を分周器６５で分周した信号と、基準発振器６１の出力信号を位相比較器６２で比較して両者の位相差を検出し、この位相差信号をローパスフィルタ６３を介してＶＣＯ６４に制御電圧として与えることにより、分周器６５の分周比を１／Ｎとしたとき、ＶＣＯ６４を基準発振器６１の発振周波数のＮ倍の周波数ｆｏｕｔで発振させることができる。
【００６９】
図１５の位相同期回路は、分周器６５と位相比較器６２の間にｎ／ｍのプログラマブル分周器６６がさらに挿入されている点が図１４と異なる。分周器６５とプログラマブル分周器６６の分周比は、コントローラ６７から供給される制御信号Ｖｃｏｎｔ２，Ｖｃｏｎｔ１ により制御される。
【００７０】
ここで、分周器６５はこれまで説明した本発明に基づく分周器であり、その入力感度がピークを示す入力信号周波数をＶＣＯ６４の発振周波数に一致させている。このようにすると、分周器６５はＶＣＯ６４の出力パワーに比較して十分小さいパワーで分周動作を行うことができる。従って、ＶＣＯ６４と分周器６５の結合は疎でよく、ＶＣＯ６４の負荷損失がほとんど増加しないようにすることができる。
【００７１】
図１６は、本実施形態におけるＶＣＯ６４と分周器６５およびその周辺部の具体的な構成を示している。この位相同期回路は、少なくともＶＣＯ６４と分周器６５が同一のマイクロ波集積回路（ＭＩＣ）チップ内に構成される。ＭＩＣは、一つの誘電体基板上に回路を構成するモノリシックＩＣや伝送線路および各種ディスクリート素子等を実装した集積回路である。ＶＣＯ６４はトランジスタ７１と、このトランジスタ７１のベースに一端が接続された誘導性の伝送線路７２および伝送線路７２の他端に直流阻止用キャパシタ７３を介して接続されたバラクタダイオード７４を主体として構成された直列帰還型発振器であり、伝送線路７２とバラクタダイオード７４は共振器を構成している。
【００７２】
バラクタダイオード７４のカソードは接地され、アノードはバラクタバイアス供給用ショートスタブ７５のオープン端に接続されている。バラクタバイアス供給用ショートスタブ７５の長さは、ＶＣＯ１０の発振中心周波数での波長をλとすると、例えばλ／４に設定される。バラクタバイアス供給用ショートスタブ７５のショート端は、接地用キャパシタ７６を介して接地されるとともに、制御電圧入力端子７７に接続されている。制御電圧入力端子７７には、例えば図１４または図１５中のローパスフィルタ６３から出力される制御電圧Ｖｃｏｎｔが入力される。この制御電圧Ｖｃｏｎｔによりバラクタダイオード７４の静電容量が変化し、ＶＣＯ１０の発振周波数が変化することになる。
【００７３】
トランジスタ７１のベースには、伝送線路７２の一部およびベースバイアス供給用ショートスタブ７８を介してベースバイアス電圧Ｖｂが供給される。ベースバイアス供給用ショートスタブ７８の長さも、例えばλ／４に設定される。ベースバイアス供給用ショートスタブ７８は、オープン端が伝送線路７２の途中に接続され、ショート端が接地用キャパシタ７９を介して接地されるとともにベースバイアス電源端子２０に接続されている。
【００７４】
トランジスタ７１のエミッタは、トランジスタ７１の負性抵抗を大きくするための容量性ショートスタブ８１を介して接地されている。容量性ショートスタブ８１の長さは、例えば３λ／８に設定される。
【００７５】
トランジスタ７１のコレクタには、コレクタバイアス供給用ショートスタブ８２を介してコレクタバイアス電圧Ｖｃが供給される。コレクタバイアス供給用ショートスタブ８２の長さも、例えばλ／４に設定される。コレクタバイアス供給用ショートスタブ８２は、オープン端がトランジスタ７１のコレクタに接続され、ショート端は接地用キャパシタ８３を介して接地されるとともにコレクタバイアス電源端子８４に接続されている。また、トランジスタ７１のコレクタはＶＣＯ６４の出力取り出し用の伝送線路８５を介して出力端子８６に接続され、この出力端子８６からＶＣＯ６４の出力Ｖｏｕｔが取り出される。
【００７６】
そして、コレクタバイアス供給用ショートスタブ８２のショート端の近傍に、伝送線路８７および直流阻止用キャパシタ８８を介して分周器８９の入力端子が接続される。この分周器８９の出力端子９０から、ＶＣＯ６４の発振周波数ｆの１／ｎの周波数ｆ／ｎの信号が取り出される。直流阻止用キャパシタ８８は、例えばＭＩＭキャパシタにより構成される。ここで、コレクタバイアス供給用ショートスタブ８２における伝送線路８７および直流阻止用キャパシタ８８を介して分周器６５の入力端子が接続される位置は、分周器６５を動作させるに十分な信号電圧が現れる範囲でショート端にできるだけ近いことが望ましく、具体的にはショート端からλ／１６以下の距離の位置が好ましい。
【００７７】
このように構成すると、トランジスタ７１の出力振幅に比べ十分に小さい電圧を分周器６５の入力とすることができ、ＶＣＯ６４の負荷損失が増大しないという利点がある。
【００７８】
（第７の実施形態）
図１７は、本発明の第７の実施形態として、図３に示した第２の実施形態における帰還経路を遮断してＤ型フリップフロップを構成した例を示している。この場合、回路を主に図５における（ｂ）以下の領域で使用し、電流値の関係はＩ１ ＞Ｉ２ ＞Ｉ３ とする。
【００７９】
このようにすると、負帰還が施された第３の差動回路１３，２３（エミッタ結合差動トランジスタ対Ｑ１５，Ｑ１６およびＱ２５，Ｑ２６）のない従来のＤ型フリップフロップに比較して、負帰還によるゲート遅延の短縮が図られ、高速化を図ることができる。
【００８０】
【発明の効果】
以上説明したように、本発明の分周器によれば第１の差動回路と共に基本ゲートを構成するバッファ回路（エミッタフォロワ）を介して第２の差動回路によって負帰還を施し、二段の基本ゲートの第１の差動回路に共通電流源から供給する電流および第２の差動回路に個別の電流源から供給する電流を変えることによって、出力信号振幅を大きく変えることなくフリーラン周波数を変えて使用周波数範囲の拡大を図ることができると共に、基本ゲート１段当たりの遅延時間を短くして、高速動作を可能とすることができる。
【００８１】
また、本発明の分周器によれば第１段目の基本ゲートの出力として、第１および第２の差動回路をそれぞれ構成するエミッタ結合差動対の共通コレクタ出力がエミッタフォロワなどのバッファ回路を介さずそのまま第２段目の基本ゲートの第１の差動回路に入力されることにより、第１段目の基本ゲートのバッファ回路の出力を第２段目の基本ゲートに入力する場合に比較して、第１段目の基本ゲートのバッファ回路の遅延時間が信号伝達時間に含まれなくなる分だけ、さらなる高速化を図ることができる。
【００８２】
しかも、この構成では電源に対して第１段目の基本ゲートのバッファ回路が第２段目の基本ゲートの第１の差動回路および電流切替回路に対して縦積みとならないため、電源電圧の利用効率が向上する。すなわち、ある出力信号振幅を得ようとする場合は電源電圧をより低電圧化でき、電源電圧が一定であれば出力信号振幅をより大きくすることができる。
【００８３】
また、本発明によれば基本ゲートを３段の差動回路で構成することにより、分周周波数の下限を下げて、分周周波数の可変範囲をより広くとるようにすることも可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る分周器の回路図
【図２】図１の分周器の等価回路図
【図３】本発明の第２の実施形態に係る分周器の回路図
【図４】図３の分周器の等価回路図
【図５】図３の分周器の分周周波数に対する入力感度特性を示す図
【図６】図３の分周器のバイアス電流値と分周周波数の上限、下限周波数および最大入力感度の関係を示す図
【図７】本発明の第３の実施形態に係る分周器の回路図
【図８】図７の分周器の等価回路図
【図９】本発明の第４の実施形態に係る分周器の回路図
【図１０】図９の分周器の等価回路図
【図１１】本発明の第５の実施形態に係る１／４分周器の構成図
【図１２】図１１における分周器のバイアス電流値と出力信号振幅の関係を示す図
【図１３】図１１の分周器の入出力波形を示す図
【図１４】本発明の第６の実施形態に係る位相同期回路の一例を示すブロック図
【図１５】本発明の第６の実施形態に係る位相同期回路の他の例を示すブロック図
【図１６】図１４または図１５における電圧制御発振器と分周器およびその周辺の具体的な構成例を示す図
【図１７】本発明の第７の実施形態に係るＤ型フリップフロップの回路図
【図１８】従来のダイナミック分周器の一例の回路図
【図１９】図１８の分周器の分周周波数に対する入力信号パワー感度特性を示す図
【図２０】改良された比較例の分周器の回路図
【図２１】図２０の分周器の等価回路図
【符号の説明】
１０，２０…基本ゲート
１１，２１…第１の差動回路
１２，２２…第２の差動回路
３０…第１の電流切替回路
４０…第２の電流切替回路
ＩＮ，／ＩＮ…入力端子対
ＯＵＴ，／ＯＵＴ…出力端子対
Ｑ１１，Ｑ１２、Ｑ２１，Ｑ２２…第１のエミッタ結合差動トランジスタ対
Ｑ１３，Ｑ１４、Ｑ２３，Ｑ２４…第２のエミッタ結合差動トランジスタ対
Ｑ１５，Ｑ１６、Ｑ２５，Ｑ２６…第３のエミッタ結合差動トランジスタ対
Ｑ１７，Ｑ１８、Ｑ２７，Ｑ２８…エミッタフォロワのトランジスタ
Ｑ１９，Ｑ２９…第４のエミッタ結合差動トランジスタ対
Ｑ２０，Ｑ３０…第５のエミッタ結合差動トランジスタ対
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２…負荷抵抗
ＣＳ１／ＣＳ４…電流源
５１，５２…分周器
６４…電圧制御発振器
６５…分周器
【発明の属する技術分野】
本発明は分周器に係り、特に差動回路を用いて構成されるダイナミック型分周器に関する。
【０００２】
【従来の技術】
高速動作に適した分周器として、差動回路を用いたダイナミック型分周器が知られている。図１８は、１９９２年電子情報通信学会春季大会ｃ−４８６に開示された従来のダイナミック型分周器を示す図であり、差動回路を構成するエミッタ結合差動トランジスタ対とそのコレクタ出力を入力とするエミッタフォロワとからなる基本ゲートを２段用いてリング発振器構成としたものである。
【０００３】
すなわち、抵抗Ｒ１，Ｒ２をコレクタ負荷とする第１のエミッタ結合差動トランジスタ対Ｑ１，Ｑ２とそのコレクタ出力を入力とするトランジスタＱ３，Ｑ４によるエミッタフォロワとで第１段目の基本ゲート１が構成され、同様に抵抗Ｒ３，Ｒ４をコレクタ負荷とする第２のエミッタ結合差動トランジスタ対Ｑ５，Ｑ６とそのコレクタ出力を入力とするトランジスタＱ７，Ｑ８によるエミッタフォロワとで第２段目の基本ゲート２が構成されている。
【０００４】
第２段目の基本ゲート２のエミッタフォロワを構成するトランジスタＱ７，Ｑ８のエミッタ出力は、第１段目の基本ゲート１のエミッタ結合差動トランジスタ対Ｑ１，Ｑ２のベースに帰還されており、１周期で信号の位相が反転するようになっている。
【０００５】
第１段目のエミッタ結合差動トランジスタ対Ｑ１，Ｑ２および第２段目のエミッタ結合差動トランジスタ対Ｑ３，Ｑ４の各々の共通エミッタは、第３のエミッタ結合差動トランジスタ対Ｑ９，Ｑ１０の各々のコレクタに接続され、エミッタ結合差動トランジスタ対Ｑ９，Ｑ１０の共通エミッタは電流源ＣＳ１に接続されている。また、エミッタフォロワを構成するトランジスタＱ３，Ｑ４，Ｑ７，Ｑ８の各々のエミッタは、個別の電流源ＣＳ３，ＣＳ４，ＣＳ７，ＣＳ８に接続されている。
【０００６】
そして、第３のエミッタ結合差動トランジスタ対Ｑ９，Ｑ１０の各々のベースに、差動入力信号ＣＫ，／ＣＫが入力され、第２段目の基本ゲート２のエミッタフォロワの出力（トランジスタＱ７，Ｑ８のエミッタ出力）ＯＵＴ，／ＯＵＴから分周された出力信号が取り出される。
【０００７】
図１９は、この従来のダイナミック型分周器における分周周波数（分周すべき入力信号の周波数）に対する入力信号パワー感度の特性である。ダイナミック型分周器は通常の分周器と異なり、入力信号パワーを注入しなくとも、ある周波数すなわちフリーラン周波数ｆｆｒｅｅｒｕｎ で自励発振動作を行う。この図１９から分かるように、フリーラン周波数ｆｆｒｅｅｒｕｎ では入力信号パワー感度が高いが、これを外れた周波数では大きな入力信号パワーを必要とする。すなわち、フリーラン周波数以外の周波数範囲では入力信号パワー感度が低下する。
【０００８】
従って、分周器としての使用周波数範囲を広げるためには、フリーラン周波数を可変することが有効である。このため、従来では図１８の電流源ＣＳ１の電流値を変えることによってフリーラン周波数を可変とする方法が用いられている。しかし、この方法では電流源ＣＳ１の電流値によって出力信号振幅が変化してしまう。言い換えれば、分周周波数によって出力信号振幅が変化してしまうという問題があり、実用上好ましくない。
【０００９】
さらに、この従来のダイナミック型分周器の最大分周周波数は、基本ゲート１段当たりの遅延時間τｄ でほぼ決まり、１／２τｄ である。従って、この遅延時間τｄ を短くすることが最大分周周波数を高くする上で、すなわちより高速動作を実現する行う上で重要である。しかし、この遅延時間τｄ は基本ゲート１段当たりのエミッタ結合差動トランジスタ対の最小スイッチング時間とエミッタフォロワの遅延時間の和であり、これはほぼトランジスタの性能で決まってしまうため、自ずと限界がある。
【００１０】
【発明が解決するための手段】
上述したように、従来のダイナミック型分周器では使用周波数範囲を広げるためにフリーラン周波数を可変すると、周波数によって出力信号振幅が変化してしまうという問題と、最大分周周波数が基本ゲート１段当たりの遅延時間でほぼ決まり、その遅延時間は基本ゲート１段当たりの差動回路のエミッタ結合差動トランジスタ対のスイッチング時間とエミッタフォロワの遅延時間の和に等しく、トランジスタの性能で決まるため、高速化に限界があった。
【００１１】
本発明の主たる目的は、出力信号振幅を大きく変えることなくフリーラン周波数を変えて使用周波数範囲の拡大を図ると共に、基本ゲート１段当たりの信号遅延時間を短くしてより高速動作を可能とした分周器を提供することにある。
【００１２】
本発明の他の目的は、信号遅延時間をより一層短くしてさらなる高速動作を可能とすると共に、電源電圧利用効率の高い分周器を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る第１の分周器は、１および第２の差動回路と該第１および第２の差動回路の出力を加算する加算手段および該加算手段の出力を入力とするバッファ回路を有し、該バッファ回路を介して第２の差動回路によって負帰還が施され、第１段目の加算手段の出力が第２段目の第１の差動回路の入力に接続され、第２段目の加算手段の出力が第１段目の第１の差動回路の入力に帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１の差動回路に電流を供給する共通の第１の電流源と、第１の電流源と第１の差動回路との間に挿入された電流切替回路と、第１段目および第２段目の基本ゲートの第２の差動回路に個別に電流を供給する第２および第３の電流源とを備え、電流切替回路に差動入力信号を入力して第２段目の基本ゲートのバッファ回路の出力から分周された出力信号を取り出すように構成したことを特徴とする。
【００１４】
さらに具体的には、第１の分周器はコレクタ負荷を共通とする第１および第２のエミッタ結合差動トランジスタ対と、これら第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力を入力とし、第２のエミッタ結合差動トランジスタ対のベースに出力が接続された第１および第２のエミッタフォロワとからなり、第１段目の第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力が第２段目の第１のエミッタ結合差動トランジスタ対のベースに接続され、第２段目の第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力が第１段目の第１のエミッタ結合差動トランジスタ対のベースに帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第３のエミッタ結合差動トランジスタ対と、第３のエミッタ結合差動トランジスタ対の共通エミッタに接続された第１の電流源と、第１段目および第２段目の基本ゲートの第２のエミッタ結合差動トランジスタ対の各々の共通エミッタにそれぞれ接続された第２および第３の電流源とを備え、第３のエミッタ結合差動トランジスタ対の各々のベースに差動入力信号を入力して第２段目の基本ゲートの第１および第２のエミッタフォロワの出力から分周された差動出力信号を取り出すように構成したことを特徴とする。
【００１５】
このように構成される第１の分周器では、第１段目および第２段目の基本ゲートの各々の第１の差動回路に電流切替回路を介して共通の第１の電流源から供給される電流（Ｉ１ ）と、第１段目および第２段目の基本ゲートの各々の第２の差動回路に第２および第３の電流源から供給される電流（平均電流Ｉ２ ）を制御することで、分周器のフリーラン周波数が大きく変化する。この場合、電流Ｉ１ とＩ２ の二乗平均値を一定に保つことにより、出力信号振幅が一定に保たれる。
【００１６】
また、電流Ｉ２ を大きくしてゆくことにより、バッファ回路であるエミッタフォロワの出力からの負帰還量が増加して、基本ゲート１段当たりの遅延時間を差動回路とエミッタフォロワの合計の遅延時間より小さくすることができるため、最大分周周波数が大きく改善される。すなわち、出力信号振幅を大きく変えることなくフリーラン周波数を変えて使用周波数範囲の拡大を図ると共に、基本ゲート１段当たりの遅延時間を差動回路のスイッチング時間より短くして、より高速動作を可能とすることができる。
【００１７】
しかも、第１段目の基本ゲートの出力として、加算手段の出力（第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力）がバッファ回路（エミッタフォロワ）を介さずそのまま第２段目の基本ゲートの第１の差動回路に入力される。これにより第１段目の基本ゲートのバッファ回路の出力を第２段目の基本ゲートに入力する場合に比較して、第１段目の基本ゲートのバッファ回路の遅延時間が信号伝達時間に含まれなくなる分だけ高速化が図られる。
【００１８】
さらに、電源に対して第１段目の基本ゲートのバッファ回路が第２段目の基本ゲートの第１の差動回路および電流切替回路に対して縦積みとならないため、電源電圧の利用効率が向上し、同一の出力信号振幅を得る場合は電源電圧を低電圧化でき、電源電圧が同じあれば出力信号振幅をより大きくできる。
【００１９】
本発明に係る第２の分周器は、第１乃至第３の差動回路と該第１乃至第３の差動回路の出力を加算する加算手段および該加算手段の出力を入力とするバッファ回路を有し、該バッファ回路を介して第３の差動回路によって負帰還が施され、第１段目の加算手段の出力が第２段目の第１の差動回路の入力に接続され、第２段目の加算手段の出力が第１段目の第１の差動回路の入力に帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１の差動回路に電流を供給する共通の第１の電流源と、第１の電流源と第１の差動回路との間に挿入された第１の電流切替回路と、第１段目および第２段目の基本ゲートの第２の差動回路に電流を供給する共通の第２の電流源と、第２の電流源と第２の差動回路との間に挿入された第２の電流切替回路と、第１段目および第２段目の基本ゲートの第３の差動回路に個別に電流を供給する第３および第４の電流源とを備え、第１および第２の電流切替回路に差動入力信号を入力して第２段目の基本ゲートのバッファ回路の出力から分周された出力信号を取り出すように構成したことを特徴とする。
【００２０】
より具体的には、第２の分周器はコレクタ負荷を共通とする第１乃至第３のエミッタ結合差動トランジスタ対と、これら第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力を入力とし、第３のエミッタ結合差動トランジスタ対のベースに出力が接続された第１および第２のエミッタフォロワとからなり、第１段目の第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力が第２段目の第１のエミッタ結合差動トランジスタ対のベースに接続され、第２段目の第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力が第１段目の第１のエミッタ結合差動トランジスタ対のベースに帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第４のエミッタ結合差動トランジスタ対と、この第４のエミッタ結合差動トランジスタ対の共通エミッタに接続された第１の電流源と、第１段目および第２段目の基本ゲートの第２のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第５のエミッタ結合差動トランジスタ対と、この第５のエミッタ結合差動トランジスタ対の共通エミッタに接続された第２の電流源と、第１段目および第２段目の基本ゲートの第３のエミッタ結合差動トランジスタ対の各々の共通エミッタにそれぞれ接続された第３および第４の電流源とを備え、第３のエミッタ結合差動トランジスタ対の各々のベースに差動入力信号を入力して第２段目の基本ゲートの第１および第２のエミッタフォロワの出力から分周された差動出力信号を取り出すように構成したことを特徴とする。
【００２１】
この第２の分周器では、第１の分周器と同様の利点が得られるほか、分周周波数の下限を下げて、さらに分周周波数範囲を広くすることができる。
【００２２】
本発明に係る第３の分周器は、第１乃至第３の差動回路と該第１乃至第３の差動回路の出力を加算する加算手段および該加算手段の出力を入力とするバッファ回路を有し、バッファ回路を介して第３の差動回路によって負帰還が施され、第１段目のバッファ回路の出力が第２段目の第１の差動回路の入力に接続され、第２段目のバッファ回路の出力が第１段目の第１の差動回路の入力に帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１の差動回路に電流を供給する共通の第１の電流源と、第１の電流源と第１の差動回路との間に挿入された第１の電流切替回路と、第１段目および第２段目の基本ゲートの第２の差動回路に電流を供給する共通の第２の電流源と、第２の電流源と第２の差動回路との間に挿入された第２の電流切替回路と、第１段目および第２段目の基本ゲートの第３の差動回路に個別に電流を供給する第３および第４の電流源とを備え、第１および第２の電流切替回路に差動入力信号を入力して第２段目の基本ゲートのバッファ回路の出力から分周された出力信号を取り出すように構成したことを特徴とする。
【００２３】
さらに具体的には、第３の分周器はコレクタ負荷を共通とする第１乃至第３のエミッタ結合差動トランジスタ対と、これら第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力を入力とし、第３のエミッタ結合差動トランジスタ対のベースに出力が接続された第１および第２のエミッタフォロワとからなり、第１段目の第１および第２のエミッタフォロワの出力が第２段目の第１のエミッタ結合差動トランジスタ対のベースに接続され、第２段目の第１および第２のエミッタフォロワの出力が第１段目の第１のエミッタ結合差動トランジスタ対のベースに帰還された第１段目および第２段目の基本ゲートと、第１段目および第２段目の基本ゲートの第１のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第４のエミッタ結合差動トランジスタ対と、この第４のエミッタ結合差動トランジスタ対の共通エミッタに接続された第１の電流源と、第１段目および第２段目の基本ゲートの第２のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第５のエミッタ結合差動トランジスタ対と、この第５のエミッタ結合差動トランジスタ対の共通エミッタに接続された第２の電流源と、第１段目および第２段目の基本ゲートの第３のエミッタ結合差動トランジスタ対の各々の共通エミッタにそれぞれ接続された第３および第４の電流源とを備え、第３のエミッタ結合差動トランジスタ対の各々のベースに差動入力信号を入力して第２段目の基本ゲートの第１および第２のエミッタフォロワの出力から分周された差動出力信号を取り出すように構成したことを特徴とする。
【００２４】
このように構成される第３の分周器では、第２の分周器と同様に、第１の分周器より分周周波数の下限を下げて分周周波数範囲を広くとることができる。
【００２５】
さらに、本発明によれば、上述した本発明に基づく分周器と、この分周器の入力にその出力が結合された電圧制御発振器とを有し、分周器の入力感度がピークを示す入力信号周波数を電圧制御発振器の発振周波数に一致させた位相同期回路が提供される。この位相同期回路によれば、電圧制御発振器と分周器の結合が疎でよいため、電圧制御発振器の負荷損失が低減される。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る分周器の回路図である。この分周器は、二つの基本ゲート１０，２０で全体としてリング発振器を構成したダイナミック型分周器であり、基本ゲート１０，２０は、次のように構成される。
【００２７】
第１段目の基本ゲート１０は、負荷を共通とする第１および第２の差動回路１１，１２と、バッファ回路を形成する第１および第２のエミッタフォロワを主体として構成されている。すなわち、第１および第２の差動回路１１，１２はそれぞれ第１のエミッタ結合差動トランジスタ対Ｑ１１，Ｑ１２および第２のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４からなり、トランジスタＱ１１，Ｑ１３のコレクタは共通の負荷抵抗Ｒ１１を介して高電位側電源端（この例では、グラウンドＧＮＤ）に接続され、トランジスタＱ１２，Ｑ１４のコレクタは共通の負荷抵抗Ｒ１２を介してＧＮＤに接続されている。
【００２８】
トランジスタＱ１７，Ｑ１８は、各々のエミッタとＧＮＤ間に負荷として接続された抵抗Ｒ１３，Ｒ１４と共に第１および第２のエミッタフォロワを構成している。そして、エミッタフォロワの出力であるトランジスタＱ１７，Ｑ１８のエミッタから、第２の差動回路１２の入力である第２のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４のベースに負帰還が施されている。
【００２９】
第２段目の基本ゲート２０も第１段目の基本ゲート１０と同様に、抵抗Ｒ２１，Ｒ２２を共通のコレクタ負荷とする第１および第２のエミッタ結合差動トランジスタ対Ｑ２１，Ｑ２２およびＱ２３，Ｑ２４からなる第１および第２の差動回路２１，２２と、トランジスタＱ２７，Ｑ２８および抵抗Ｒ２３，Ｒ２４からなる第１および第２のエミッタフォロワにより構成されている。
【００３０】
第１段目の基本ゲート１０の出力は、トランジスタＱ１１，Ｑ１３の共通コレクタとトランジスタＱ１２，Ｑ１４の共通コレクタであり、これらは第２段目の基本ゲート２０の第１の差動トランジスタ対Ｑ２１，Ｑ２２のベースに接続される。一方、第２段目の基本ゲート２０の出力は、第１および第２のエミッタフォロワの出力（トランジスタＱ２７，Ｑ２８のエミッタ）であり、出力端子対ＯＵＴ，／ＯＵＴにそれぞれ接続される。
【００３１】
また、第２段目の基本ゲート２０におけるトランジスタＱ２１，Ｑ２３の共通コレクタおよびトランジスタＱ２２，Ｑ２４の共通コレクタは、第１段目の基本ゲート１０における第１の差動回路１１を構成するエミッタ結合差動トランジスタ対Ｑ１２，Ｑ１１のベースにそれぞれ接続され、負帰還が施されている。これにより、二段の基本ゲート１０，２０によってリング発振器が構成され、信号の位相が１周期で１８０°回転、すなわち反転するようになっている。
【００３２】
一方、基本ゲート１０，２０における第１の差動回路１１，２１を構成する第１のエミッタ結合差動トランジスタ対Ｑ１１，Ｑ１２およびＱ２１，Ｑ２２の各々の共通エミッタは、電流切替回路３０を構成する第３のエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の各々のコレクタに接続され、このエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の共通エミッタは、第１の電流源ＣＳ１に接続されている。エミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の各々のベースは、入力端子対ＩＮ，／ＩＮにそれぞれ接続される。
【００３３】
さらに、基本ゲート１０，２０における第２の差動回路１２，２２を構成する第２のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４およびＱ２３，Ｑ２４の各々の共通エミッタは、第２および第３の電流源ＣＳ３，ＣＳ４にそれぞれ接続されている。
電流源ＣＳ１，ＣＳ３，ＣＳ４および抵抗Ｒ１３，Ｒ１４，Ｒ２３，Ｒ２４の他端は、低電位側電源端（この例では負電源Ｖｅｅ）に接続される。
【００３４】
次に、図２を参照して本実施形態の分周器の動作を説明する。この分周器は全体として２段の基本ゲート１０，２０でリング発振器を構成しており、ある周波数（フリーラン周波数）で自励発振を行う。ここで、入力端子対ＩＮ，／ＩＮに差動入力信号、すなわち互いに逆位相の二つの入力信号ＣＫ，／ＣＫを入力すると、これらの信号ＣＫ，／ＣＫの周波数によってリング発振器の発振周波数が強制的に変化される。これにより、差動入力信号ＣＫ，／ＣＫの周波数を１／２分周した差動出力信号が第２段目の基本ゲート２０のエミッタフォロワの出力から出力端子対ＯＵＴ，／ＯＵＴへ取り出される。この基本動作は、従来のダイナミック型分周器と同様である。
【００３５】
図２に、図１の分周器の等価回路を示す。基本ゲート１０，２０内のＤ１およびＤ２は第１および第２の差動回路（エミッタ結合差動トランジスタ対）、ＥＦはエミッタフォロワであり、第２の差動回路Ｄ２にエミッタフォロワＥＦを介して負帰還がかけられた形となっている。
【００３６】
すなわち、第１段目の基本ゲートにおいては、エミッタフォロワＥＦの出力は第２の差動回路Ｄ２の入力に帰還され、第２の差動回路Ｄ２の出力は第１の差動回路Ｄ１の出力に逆相で加算され、この加算出力がエミッタフォロワＥＦを介して第２の差動回路Ｄ２の入力に帰還されるとともに、この加算出力はエミッタフォロワＥＦを介することなく直接、第２段目の基本ゲートの第１の差動回路Ｄ１に入力される。一方、第２段目の基本ゲートにおいては、エミッタフォロワＥＦの出力は第２の差動回路Ｄ２の入力に帰還され、第２の差動回路Ｄ２の出力は第１の差動回路Ｄ１の出力に逆相で加算され、この加算出力がエミッタフォロワＥＦを介して第２の差動回路Ｄ２の入力に帰還されるとともに、エミッタフォロワＥＦを介することなく直接、第１段目の基本ゲートの第１の差動回路Ｄ１の入力に負帰還が施される。
【００３７】
なお、第１および第２の差動回路Ｄ１，Ｄ２の出力の逆相加算は、実際には図１において第１および第２の差動回路１１，１２（２１，２２）の共通のコレクタ負荷である負荷抵抗Ｒ１１，Ｒ１２（Ｒ２１，Ｒ２２）により電流加算の形で行われ、さらに抵抗Ｒ１１，Ｒ１２（Ｒ２１，Ｒ２２）によって電圧信号に変換されることになる。
【００３８】
今、負荷抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２の抵抗値を全てＲＬ、第１の電流源ＣＳ１の電流値を２Ｉ１ 、第２および第３の電流源ＣＳ３，ＣＳ４の電流値をＩ２ （＝Ｉ３ ＝Ｉ４ ）、出力端子対ＯＵＴ，／ＯＵＴより取り出される出力信号の角周波数をω、差動回路の遅延時間をτｃｓとし、エミッタフォロワの遅延時間を無視すると、第１、第２の差動回路Ｄ１，Ｄ２の出力Ｖ１ （ｔ） ，Ｖ２ （ｔ） は式（１），（２）で表される。なお、式（１），（２）中のＩ１ は、第３のエミッタ結合差動トランジスタ対Ｑ１５，Ｑ２５のコレクタに流れる平均電流を表しており、これは第１の電流源ＣＳ１０の電流値の１／２である。
【００３９】
【数１】
【００４０】
【数２】
【００４１】
【数３】
【００４２】
【数４】
従来のダイナミック型分周器では、フリーラン周波数ｆｆｒｅｅｒｕｎ は基本ゲート１段当たりの遅延時間τｄ で決まり、τｄ は式（５）に示されるように差動回路の遅延時間τｃｓである。この場合、差動回路に流す電流を変えることで、ある程度フリーラン周波数を変えることは可能であるが、出力信号振幅が変化してしまう。
【００４３】
これに対し、本発明では式（４）に示されるように第１の差動回路１１，２１に供給する電流Ｉ１ を変えることにより、フリーラン周波数ｆｆｒｅｅｒｕｎ を変えることができる。すなわち、電流Ｉ１ を大きくすればフリーラン周波数ｆｆｒｅｅｒｕｎ は高くなり、より高速動作が可能となる。言い換えれば、本発明では第２の差動回路によって負帰還が施されているため、電流Ｉ１ を大きくして負帰還量を増大させることで、基本ゲート１段当たりの遅延時間τｄ は、差動回路の遅延時間τｃｓより小さくなり、それだけ最大分周周波数が高くなる。具体的には、本発明による分周器は数１０ＧＨｚ帯の周波数帯域でも十分に動作することが可能である。
【００４４】
しかも、式（２）から分かるように、電流Ｉ１ とＩ２ の２乗平均値を一定に保つように電流Ｉ１ と連動させて第２の差動回路の電流Ｉ２ を変えることにより、加算後の出力Ｖ０ を一定に保ち、もって分周器の出力信号振幅を一定に保持することができる。すなわち、出力信号振幅を一定に保持しつつ、フリーラン周波数を変えることができる。
【００４５】
また、本実施形態の分周器では、図１および図２に示したように第１段目の基本ゲート１０の出力である差動回路１１，１２を構成するトランジスタＱ１１，Ｑ１３の共通コレクタ出力とトランジスタＱ１２，Ｑ１４の共通コレクタ出力がトランジスタＱ１６，Ｑ１７によるエミッタフォロワを介さずに直接、第２段目の基本ゲート２０に入力されるため、さらに高速化が図られるとともに、電源電圧の利用効率が向上する。以下、この効果について、比較例を示して詳細に説明する。
【００４６】
図２０は比較例の分周器を示す図であり、図２１はその等価回路である。この比較例の分周器は、第１段目の基本ゲート１０の出力である差動回路１１，１２を構成するトランジスタＱ１１，Ｑ１３の共通コレクタ出力とトランジスタＱ１２，Ｑ１４の共通コレクタ出力がトランジスタＱ１６，Ｑ１７によるエミッタフォロワを介して第２段目の基本ゲート２０に入力されている点が本実施形態の図１の構成と異なっている。
【００４７】
この比較例の構成では、主信号伝達経路にトランジスタＱ１７，Ｑ１８によるエミッタフォロワが介在しているため、このエミッタフォロワの遅延時間が信号伝達時間に含まれる。これに対し、図１の本実施形態の構成ではトランジスタＱ１７，Ｑ１８によるエミッタフォロワは主信号伝達経路に介在しておらず、その遅延時間は信号伝達時間に含まれなくなるため、図２０に比較してより高速動作が可能となる。
【００４８】
また、図２０の比較例では電源端ＧＮＤ−Ｖｅｅ間に第１段目の基本ゲートにおけるエミッタフォロワを構成するトランジスタＱ１７と第２段目の基本ゲート２０における第１の差動回路２１のエミッタ結合差動トランジスタ対Ｑ２１，Ｑ２２と電流切替回路３０を構成するエミッタ結合差動トランジスタ対Ｑ１０，Ｑ２９の一方Ｑ２９が縦積みされる形となり、トランジスタ１個のベース・エミッタ間電圧をＶｂｅとすれば、縦積みの電圧は略３Ｖｂｅとなる。
【００４９】
一方、図１の本実施形態の構成では、第２段目の基本ゲート２０における第１の差動回路２１のエミッタ結合差動トラＱ２１，Ｑ２２と電流切替回路３０を構成するエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９は電源端ＧＮＤ−Ｖｅｅ間に縦積みとなるが、第１段目の基本ゲートにおけるエミッタフォロワのトランジスタＱ１７，Ｑ１８は，これらとは別個に電源端ＧＮＤ−Ｖｅｅ間に接続される。このため、縦積みの電圧は最大でもほぼ２Ｖｂｅとなり、Ｖｂｅ分だけ電源電圧の利用効率が向上する。すなわち、比較例に対して、同じ出力信号振幅を得るのに必要な電源電圧が低下し、また電源電圧が同じであれば、出力信号振幅をより大きくすることが可能となる。
【００５０】
（第２の実施形態）
図３に、本発明の第２の実施形態に係る分周器の回路図を示す。本実施形態では、基本ゲート１０，２０がそれぞれ３つの差動回路によって構成される。すなわち、第１段目の基本ゲート１０は抵抗Ｒ１１，Ｒ１２を共通のコレクタ負荷とする第１〜第３のエミッタ結合差動トランジスタ対Ｑ１１，Ｑ１２、Ｑ１３，Ｑ１４、Ｑ１５，Ｑ１６からなる第１〜第３の差動回路１１，１２，１３と、トランジスタＱ１７，Ｑ１８によるエミッタフォロワによって構成され、第２段目の基本ゲート２０も同様に、抵抗Ｒ２１，Ｒ２２を共通のコレクタ負荷とする第１〜第３のエミッタ結合差動トランジスタ対Ｑ２１，Ｑ２２、Ｑ２３，Ｑ２４、Ｑ２５，Ｑ２６からなる第１〜第３の差動回路２１，２２，２３と、トランジスタＱ２７，Ｑ２８によるエミッタフォロワによって構成される。
【００５１】
第１段目の基本ゲート１０においては、エミッタフォロワの出力であるトランジスタＱ１７，Ｑ１８のエミッタから、第３の差動回路１３の入力である第３のエミッタ結合差動トランジスタ対Ｑ１５，Ｑ１６のベースに負帰還が施され、第２段目の基本ゲート２０においても同様に、エミッタフォロワの出力であるトランジスタＱ２７，Ｑ２８のエミッタから、第３の差動回路２３の入力である第３のエミッタ結合差動トランジスタ対Ｑ２５，Ｑ２６のベースに負帰還が施されている。
【００５２】
第１段目の基本ゲート１０の出力は、トランジスタＱ１１，Ｑ１３，１５の共通コレクタとトランジスタＱ１２，Ｑ１４，Ｑ１６の共通コレクタであり、これらは第２段目の基本ゲート２０の第１の差動トランジスタ対Ｑ２１，Ｑ２２のベースに接続される。一方、第２段目の基本ゲート２０の出力は、第１および第２のエミッタフォロワの出力（トランジスタＱ２７，Ｑ２８のエミッタ）であり、出力端子対ＯＵＴ，／ＯＵＴにそれぞれ接続される。
【００５３】
さらに、第２段目の基本ゲート２０におけるトランジスタＱ２１，Ｑ２３，Ｑ２５の共通コレクタおよびトランジスタＱ２２，Ｑ２４，Ｑ２６の共通コレクタは、第１段目の基本ゲート１０における第１の差動回路１１を構成するエミッタ結合差動トランジスタ対Ｑ１２，Ｑ１１のベースにそれぞれ接続され、負帰還が施されている。これにより、二段の基本ゲート１０，２０によってリング発振器が構成され、信号の位相が１周期で１８０°回転、すなわち反転するようになっている。
【００５４】
一方、基本ゲート１０，２０における第１の差動回路１１，２１を構成する第１のエミッタ結合差動トランジスタ対Ｑ１１，Ｑ１２およびＱ２１，Ｑ２２の各々の共通エミッタは、第１の電流切替回路３０を構成する第４のエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の各々のコレクタに接続され、このエミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の共通エミッタは、第１の電流源ＣＳ１に接続されている。エミッタ結合差動トランジスタ対Ｑ１９，Ｑ２９の各々のベースは、入力端子対ＩＮ，／ＩＮにそれぞれ接続される。
【００５５】
また、基本ゲート１０，２０における第２の差動回路１２，２２を構成する第１のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４およびＱ２３，Ｑ２４の各々の共通エミッタは、第２の電流切替回路４０を構成する第５のエミッタ結合差動トランジスタ対Ｑ２０，Ｑ３０の各々のコレクタに接続され、このエミッタ結合差動トランジスタ対Ｑ２０，Ｑ３０の共通エミッタは、第２の電流源ＣＳ２に接続されている。エミッタ結合差動トランジスタ対Ｑ２０，Ｑ３０の各々のベースは、入力端子対ＩＮ，／ＩＮにそれぞれ接続される。
【００５６】
さらに、基本ゲート１０，２０における第３の差動回路１３，２３を構成する第３のエミッタ結合差動トランジスタ対Ｑ１５，Ｑ１６およびＱ２５，Ｑ２６の各々の共通エミッタは、第３および第４の電流源ＣＳ３，ＣＳ４にそれぞれ接続されている。
図４は、図３の分周器の等価回路であり、Ｄ１，Ｄ２，Ｄ３は第１、第２、第３の差動回路、ＥＦはエミッタフォロワである。
【００５７】
本実施形態の分周器によると、基本ゲート１０，２０における第１、第２、第３の差動回路１１，１２，１３および２１，２２，２３に、電流源ＣＳ１，ＣＳ２，ＣＳ３から供給される電流を制御することにより、分周周波数の下限を下げて分周周波数範囲をさらに拡大することができる。すなわち、図１に示した第１の実施形態の分周器や図２０に示した比較例の分周器では、基本ゲート１段当たりの差動回路のスイッチング時間をτＳ として、分周周波数の下限は１／τＳ に制限されるのに対し、本実施形態の分周器では分周周波数の下限を１／τＳ 以下に下げることができる。以下、この効果について詳しく説明する。
【００５８】
図５は、本実施形態の効果を説明するための分周周波数に対する入力感度（図１９の入力信号パワー感度と同じ）の特性を示す図であり、電流源ＣＳ１の電流値を２Ｉ１ 、電流源ＣＳ２の電流値を２Ｉ２ 、電流源ＣＳ３，ＣＳ４の電流値をＩ３ で定義している。また、横軸の分周周波数を表現するために用いているτＳ は、差動回路のエミッタ結合差動結合トランジスタ対の遅延時間である。
【００５９】
図５（ａ）は電流源の電流値の関係をＩ１ ＝Ｉ２ とし、Ｉ３ を０としたときの例であり、従来のスタティック分周器に相当する。図５（ｂ）は電流源の電流値の関係をＩ２ ＝Ｉ３ としたときの例であり、図１８に示した従来のダイナミック分周器に相当する。次に、図５（ｃ）はＩ１ ＝Ｉ３ とし、Ｉ２ を０としたときの例であり、（ｂ）に対し分周周波数は約１．５倍となる。また、図５（ｄ）はＩ１ ＜Ｉ３ とし、Ｉ２ を０としたときの例であり、図３の分周器の最高分周周波数に相当し、分周周波数は（ａ）に対して約４倍、（ｂ）に対して約２倍となる。
図６は、各電流源の電流値の関係式ｔａｎ−１（（Ｉ３ −Ｉ２ ）／Ｉ１ ）と、分周周波数の上限、下限周波数および最大入力感度の関係を示した図である。図２０に示した比較例の分周器では、分周周波数は図６の（ｂ）から（ｄ）の範囲となるが、図３に示した本実施形態の分周器ではさらに図６（ａ）の範囲が加わり、分周周波数は図６の（ａ）から（ｄ）の範囲で可変できる。
【００６０】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る分周器の回路図であり、第１段目および第２段目の基本ゲート１０，２０において、第２の差動回路１２，２２を構成するエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４およびＱ２３，２４のベースをエミッタフォロワを構成するトランジスタＱ１７，Ｑ１８およびＱ２７，Ｑ２８のエミッタに接続し、さらに第１段目の基本ゲート１０におけるエミッタフォロワの出力を第２段目の基本ゲート２０における第１の差動回路２１のエミッタ結合差動差動トランジスタ対Ｑ２１，Ｑ２２のベースに接続している点が図３と異なっている。図８は、図７の分周器の等価回路である。
【００６１】
本実施形態によると、分周周波数の上限に関しては図１に示した第１の実施形態と同様であるが、分周周波数の下限は図３に示した第２の実施形態と同様となる。
【００６２】
（第４の実施形態）
図９は、本発明の第４の実施形態に係る分周器の回路図であり、図３におけるトランジスタＱ１７，１８およびＱ２７，２８によるエミッタフォロワを抵抗やインダクタンス素子のようなインピーダンス素子Ｚ１１，Ｚ１２およびＺ２１，Ｚ２２に置き換えた例である。図１０は、図９の分周器の等価回路であり、Ｚはインピーダンス素子Ｚ１１，Ｚ１２およびＺ２１，Ｚ２２を表している。
【００６３】
このように本実施形態では、バッファ回路としてエミッタフォロワに代えて受動素子からなるインピーダンス素子を用いることにより、その分だけ消費電流を下げることができる。
【００６４】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る分周器であり、これまで述べた第１〜第３の実施形態の分周器のいずれかを２段縦続接続して、１／４分周器を構成した例である。２段の分周器５１，５２はそれぞれ図１、図３、図７、図９のいずれに示したものも使用可能であるが、例として図３に示した分周器を用いた場合について述べる。
【００６５】
分周器５１，５２として図３の分周器を用い、１段目の分周器５１を図５における（ｄ）の領域で使用し、２段目の分周器５２を図５における（ａ）と（ｂ）の中間領域で最大入力感度周波数が１段目の分周器５１の出力周波数となるように各電流源の電流値を設定する。すなわち、１段目の分周器５１におけるＩ１ ，Ｉ２ ，Ｉ３ をＩａ１，Ｉａ２，Ｉａ３とし、２段目の分周器５２におけるＩ１ ，Ｉ２ ，Ｉ３ をＩｂ１，Ｉｂ２，Ｉｂ３とすると、これらを次式（６）の関係を満たす値に設定する。
【００６６】
【００６７】
（第６の実施形態）
図１４および図１５は、本発明の第６の実施形態として、本発明の分周器を電圧制御発振器と組み合わせて構成した位相同期回路を示している。
【００６８】
図１４の位相同期回路は、基準発振器６１、位相比較器６２、ローパスフィルタ６３、電圧制御発振器（ＶＣＯ）６４および分周器６５からなる。ＶＣＯ６４の発振周波数を分周器６５で分周した信号と、基準発振器６１の出力信号を位相比較器６２で比較して両者の位相差を検出し、この位相差信号をローパスフィルタ６３を介してＶＣＯ６４に制御電圧として与えることにより、分周器６５の分周比を１／Ｎとしたとき、ＶＣＯ６４を基準発振器６１の発振周波数のＮ倍の周波数ｆｏｕｔで発振させることができる。
【００６９】
図１５の位相同期回路は、分周器６５と位相比較器６２の間にｎ／ｍのプログラマブル分周器６６がさらに挿入されている点が図１４と異なる。分周器６５とプログラマブル分周器６６の分周比は、コントローラ６７から供給される制御信号Ｖｃｏｎｔ２，Ｖｃｏｎｔ１ により制御される。
【００７０】
ここで、分周器６５はこれまで説明した本発明に基づく分周器であり、その入力感度がピークを示す入力信号周波数をＶＣＯ６４の発振周波数に一致させている。このようにすると、分周器６５はＶＣＯ６４の出力パワーに比較して十分小さいパワーで分周動作を行うことができる。従って、ＶＣＯ６４と分周器６５の結合は疎でよく、ＶＣＯ６４の負荷損失がほとんど増加しないようにすることができる。
【００７１】
図１６は、本実施形態におけるＶＣＯ６４と分周器６５およびその周辺部の具体的な構成を示している。この位相同期回路は、少なくともＶＣＯ６４と分周器６５が同一のマイクロ波集積回路（ＭＩＣ）チップ内に構成される。ＭＩＣは、一つの誘電体基板上に回路を構成するモノリシックＩＣや伝送線路および各種ディスクリート素子等を実装した集積回路である。ＶＣＯ６４はトランジスタ７１と、このトランジスタ７１のベースに一端が接続された誘導性の伝送線路７２および伝送線路７２の他端に直流阻止用キャパシタ７３を介して接続されたバラクタダイオード７４を主体として構成された直列帰還型発振器であり、伝送線路７２とバラクタダイオード７４は共振器を構成している。
【００７２】
バラクタダイオード７４のカソードは接地され、アノードはバラクタバイアス供給用ショートスタブ７５のオープン端に接続されている。バラクタバイアス供給用ショートスタブ７５の長さは、ＶＣＯ１０の発振中心周波数での波長をλとすると、例えばλ／４に設定される。バラクタバイアス供給用ショートスタブ７５のショート端は、接地用キャパシタ７６を介して接地されるとともに、制御電圧入力端子７７に接続されている。制御電圧入力端子７７には、例えば図１４または図１５中のローパスフィルタ６３から出力される制御電圧Ｖｃｏｎｔが入力される。この制御電圧Ｖｃｏｎｔによりバラクタダイオード７４の静電容量が変化し、ＶＣＯ１０の発振周波数が変化することになる。
【００７３】
トランジスタ７１のベースには、伝送線路７２の一部およびベースバイアス供給用ショートスタブ７８を介してベースバイアス電圧Ｖｂが供給される。ベースバイアス供給用ショートスタブ７８の長さも、例えばλ／４に設定される。ベースバイアス供給用ショートスタブ７８は、オープン端が伝送線路７２の途中に接続され、ショート端が接地用キャパシタ７９を介して接地されるとともにベースバイアス電源端子２０に接続されている。
【００７４】
トランジスタ７１のエミッタは、トランジスタ７１の負性抵抗を大きくするための容量性ショートスタブ８１を介して接地されている。容量性ショートスタブ８１の長さは、例えば３λ／８に設定される。
【００７５】
トランジスタ７１のコレクタには、コレクタバイアス供給用ショートスタブ８２を介してコレクタバイアス電圧Ｖｃが供給される。コレクタバイアス供給用ショートスタブ８２の長さも、例えばλ／４に設定される。コレクタバイアス供給用ショートスタブ８２は、オープン端がトランジスタ７１のコレクタに接続され、ショート端は接地用キャパシタ８３を介して接地されるとともにコレクタバイアス電源端子８４に接続されている。また、トランジスタ７１のコレクタはＶＣＯ６４の出力取り出し用の伝送線路８５を介して出力端子８６に接続され、この出力端子８６からＶＣＯ６４の出力Ｖｏｕｔが取り出される。
【００７６】
そして、コレクタバイアス供給用ショートスタブ８２のショート端の近傍に、伝送線路８７および直流阻止用キャパシタ８８を介して分周器８９の入力端子が接続される。この分周器８９の出力端子９０から、ＶＣＯ６４の発振周波数ｆの１／ｎの周波数ｆ／ｎの信号が取り出される。直流阻止用キャパシタ８８は、例えばＭＩＭキャパシタにより構成される。ここで、コレクタバイアス供給用ショートスタブ８２における伝送線路８７および直流阻止用キャパシタ８８を介して分周器６５の入力端子が接続される位置は、分周器６５を動作させるに十分な信号電圧が現れる範囲でショート端にできるだけ近いことが望ましく、具体的にはショート端からλ／１６以下の距離の位置が好ましい。
【００７７】
このように構成すると、トランジスタ７１の出力振幅に比べ十分に小さい電圧を分周器６５の入力とすることができ、ＶＣＯ６４の負荷損失が増大しないという利点がある。
【００７８】
（第７の実施形態）
図１７は、本発明の第７の実施形態として、図３に示した第２の実施形態における帰還経路を遮断してＤ型フリップフロップを構成した例を示している。この場合、回路を主に図５における（ｂ）以下の領域で使用し、電流値の関係はＩ１ ＞Ｉ２ ＞Ｉ３ とする。
【００７９】
このようにすると、負帰還が施された第３の差動回路１３，２３（エミッタ結合差動トランジスタ対Ｑ１５，Ｑ１６およびＱ２５，Ｑ２６）のない従来のＤ型フリップフロップに比較して、負帰還によるゲート遅延の短縮が図られ、高速化を図ることができる。
【００８０】
【発明の効果】
以上説明したように、本発明の分周器によれば第１の差動回路と共に基本ゲートを構成するバッファ回路（エミッタフォロワ）を介して第２の差動回路によって負帰還を施し、二段の基本ゲートの第１の差動回路に共通電流源から供給する電流および第２の差動回路に個別の電流源から供給する電流を変えることによって、出力信号振幅を大きく変えることなくフリーラン周波数を変えて使用周波数範囲の拡大を図ることができると共に、基本ゲート１段当たりの遅延時間を短くして、高速動作を可能とすることができる。
【００８１】
また、本発明の分周器によれば第１段目の基本ゲートの出力として、第１および第２の差動回路をそれぞれ構成するエミッタ結合差動対の共通コレクタ出力がエミッタフォロワなどのバッファ回路を介さずそのまま第２段目の基本ゲートの第１の差動回路に入力されることにより、第１段目の基本ゲートのバッファ回路の出力を第２段目の基本ゲートに入力する場合に比較して、第１段目の基本ゲートのバッファ回路の遅延時間が信号伝達時間に含まれなくなる分だけ、さらなる高速化を図ることができる。
【００８２】
しかも、この構成では電源に対して第１段目の基本ゲートのバッファ回路が第２段目の基本ゲートの第１の差動回路および電流切替回路に対して縦積みとならないため、電源電圧の利用効率が向上する。すなわち、ある出力信号振幅を得ようとする場合は電源電圧をより低電圧化でき、電源電圧が一定であれば出力信号振幅をより大きくすることができる。
【００８３】
また、本発明によれば基本ゲートを３段の差動回路で構成することにより、分周周波数の下限を下げて、分周周波数の可変範囲をより広くとるようにすることも可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る分周器の回路図
【図２】図１の分周器の等価回路図
【図３】本発明の第２の実施形態に係る分周器の回路図
【図４】図３の分周器の等価回路図
【図５】図３の分周器の分周周波数に対する入力感度特性を示す図
【図６】図３の分周器のバイアス電流値と分周周波数の上限、下限周波数および最大入力感度の関係を示す図
【図７】本発明の第３の実施形態に係る分周器の回路図
【図８】図７の分周器の等価回路図
【図９】本発明の第４の実施形態に係る分周器の回路図
【図１０】図９の分周器の等価回路図
【図１１】本発明の第５の実施形態に係る１／４分周器の構成図
【図１２】図１１における分周器のバイアス電流値と出力信号振幅の関係を示す図
【図１３】図１１の分周器の入出力波形を示す図
【図１４】本発明の第６の実施形態に係る位相同期回路の一例を示すブロック図
【図１５】本発明の第６の実施形態に係る位相同期回路の他の例を示すブロック図
【図１６】図１４または図１５における電圧制御発振器と分周器およびその周辺の具体的な構成例を示す図
【図１７】本発明の第７の実施形態に係るＤ型フリップフロップの回路図
【図１８】従来のダイナミック分周器の一例の回路図
【図１９】図１８の分周器の分周周波数に対する入力信号パワー感度特性を示す図
【図２０】改良された比較例の分周器の回路図
【図２１】図２０の分周器の等価回路図
【符号の説明】
１０，２０…基本ゲート
１１，２１…第１の差動回路
１２，２２…第２の差動回路
３０…第１の電流切替回路
４０…第２の電流切替回路
ＩＮ，／ＩＮ…入力端子対
ＯＵＴ，／ＯＵＴ…出力端子対
Ｑ１１，Ｑ１２、Ｑ２１，Ｑ２２…第１のエミッタ結合差動トランジスタ対
Ｑ１３，Ｑ１４、Ｑ２３，Ｑ２４…第２のエミッタ結合差動トランジスタ対
Ｑ１５，Ｑ１６、Ｑ２５，Ｑ２６…第３のエミッタ結合差動トランジスタ対
Ｑ１７，Ｑ１８、Ｑ２７，Ｑ２８…エミッタフォロワのトランジスタ
Ｑ１９，Ｑ２９…第４のエミッタ結合差動トランジスタ対
Ｑ２０，Ｑ３０…第５のエミッタ結合差動トランジスタ対
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２…負荷抵抗
ＣＳ１／ＣＳ４…電流源
５１，５２…分周器
６４…電圧制御発振器
６５…分周器
Claims (7)
- 第１および第２の差動回路と該第１および第２の差動回路の出力を加算する加算手段および該加算手段の出力を入力とするバッファ回路を有し、該バッファ回路を介して第２の差動回路によって負帰還が施され、第１段目の加算手段の出力が第２段目の第１の差動回路の入力に接続され、第２段目の加算手段の出力が第１段目の第１の差動回路の入力に帰還された第１段目および第２段目の基本ゲートと、
第１段目および第２段目の基本ゲートの第１の差動回路に電流を供給する共通の第１の電流源と、
第１の電流源と第１の差動回路との間に挿入された電流切替回路と、
第１段目および第２段目の基本ゲートの第２の差動回路に個別に電流を供給する第２および第３の電流源とを備え、
電流切替回路に差動入力信号を入力して第２段目の基本ゲートのバッファ回路の出力から分周された出力信号を取り出すように構成したことを特徴とする分周器。 - コレクタ負荷を共通とする第１および第２のエミッタ結合差動トランジスタ対と、これら第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力を入力とし、第２のエミッタ結合差動トランジスタ対のベースに出力が接続された第１および第２のエミッタフォロワとからなり、第１段目の第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力が第２段目の第１のエミッタ結合差動トランジスタ対のベースに接続され、第２段目の第１および第２のエミッタ結合差動トランジスタ対の共通コレクタ出力が第１段目の第１のエミッタ結合差動トランジスタ対のベースに帰還された第１段目および第２段目の基本ゲートと、
第１段目および第２段目の基本ゲートの第１のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第３のエミッタ結合差動トランジスタ対と、
第３のエミッタ結合差動トランジスタ対の共通エミッタに接続された第１の電流源と、
第１段目および第２段目の基本ゲートの第２のエミッタ結合差動トランジスタ対の各々の共通エミッタにそれぞれ接続された第２および第３の電流源とを備え、
第３のエミッタ結合差動トランジスタ対の各々のベースに差動入力信号を入力して第２段目の基本ゲートの第１および第２のエミッタフォロワの出力から分周された差動出力信号を取り出すように構成したことを特徴とする分周器。 - 第１乃至第３の差動回路と該第１乃至第３の差動回路の出力を加算する加算手段および該加算手段の出力を入力とするバッファ回路を有し、該バッファ回路を介して第３の差動回路によって負帰還が施され、第１段目の加算手段の出力が第２段目の第１の差動回路の入力に接続され、第２段目の加算手段の出力が第１段目の第１の差動回路の入力に帰還された第１段目および第２段目の基本ゲートと、
第１段目および第２段目の基本ゲートの第１の差動回路に電流を供給する共通の第１の電流源と、
第１の電流源と第１の差動回路との間に挿入された第１の電流切替回路と、
第１段目および第２段目の基本ゲートの第２の差動回路に電流を供給する共通の第２の電流源と、
第２の電流源と第２の差動回路との間に挿入された第２の電流切替回路と、
第１段目および第２段目の基本ゲートの第３の差動回路に個別に電流を供給する第３および第４の電流源とを備え、
第１および第２の電流切替回路に差動入力信号を入力して第２段目の基本ゲートのバッファ回路の出力から分周された出力信号を取り出すように構成したことを特徴とする分周器。 - コレクタ負荷を共通とする第１乃至第３のエミッタ結合差動トランジスタ対と、これら第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力を入力とし、第３のエミッタ結合差動トランジスタ対のベースに出力が接続された第１および第２のエミッタフォロワとからなり、第１段目の第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力が第２段目の第１のエミッタ結合差動トランジスタ対のベースに接続され、第２段目の第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力が第１段目の第１のエミッタ結合差動トランジスタ対のベースに帰還された第１段目および第２段目の基本ゲートと、
第１段目および第２段目の基本ゲートの第１のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第４のエミッタ結合差動トランジスタ対と、
この第４のエミッタ結合差動トランジスタ対の共通エミッタに接続された第１の電流源と、
第１段目および第２段目の基本ゲートの第２のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第５のエミッタ結合差動トランジスタ対と、
この第５のエミッタ結合差動トランジスタ対の共通エミッタに接続された第２の電流源と、
第１段目および第２段目の基本ゲートの第３のエミッタ結合差動トランジスタ対の各々の共通エミッタにそれぞれ接続された第３および第４の電流源とを備え、
第３のエミッタ結合差動トランジスタ対の各々のベースに差動入力信号を入力して第２段目の基本ゲートの第１および第２のエミッタフォロワの出力から分周された差動出力信号を取り出すように構成したことを特徴とする分周器。 - 第１乃至第３の差動回路と該第１乃至第３の差動回路の出力を加算する加算手段および該加算手段の出力を入力とするバッファ回路を有し、該バッファ回路を介して第３の差動回路によって負帰還が施され、第１段目のバッファ回路の出力が第２段目の第１の差動回路の入力に接続され、第２段目のバッファ回路の出力が第１段目の第１の差動回路の入力に帰還された第１段目および第２段目の基本ゲートと、
第１段目および第２段目の基本ゲートの第１の差動回路に電流を供給する共通の第１の電流源と、
第１の電流源と第１の差動回路との間に挿入された第１の電流切替回路と、
第１段目および第２段目の基本ゲートの第２の差動回路に電流を供給する共通の第２の電流源と、
第２の電流源と第２の差動回路との間に挿入された第２の電流切替回路と、
第１段目および第２段目の基本ゲートの第３の差動回路に個別に電流を供給する第３および第４の電流源とを備え、
第１および第２の電流切替回路に差動入力信号を入力して第２段目の基本ゲートのバッファ回路の出力から分周された出力信号を取り出すように構成したことを特徴とする分周器。 - コレクタ負荷を共通とする第１乃至第３のエミッタ結合差動トランジスタ対と、これら第１乃至第３のエミッタ結合差動トランジスタ対の共通コレクタ出力を入力とし、第３のエミッタ結合差動トランジスタ対のベースに出力が接続された第１および第２のエミッタフォロワとからなり、第１段目の第１および第２のエミッタフォロワの出力が第２段目の第１のエミッタ結合差動トランジスタ対のベースに接続され、第２段目の第１および第２のエミッタフォロワの出力が第１段目の第１のエミッタ結合差動トランジスタ対のベースに帰還された第１段目および第２段目の基本ゲートと、
第１段目および第２段目の基本ゲートの第１のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第４のエミッタ結合差動トランジスタ対と、
この第４のエミッタ結合差動トランジスタ対の共通エミッタに接続された第１の電流源と、
第１段目および第２段目の基本ゲートの第２のエミッタ結合差動トランジスタ対の各々の共通エミッタに各々のコレクタが接続された第５のエミッタ結合差動トランジスタ対と、
この第５のエミッタ結合差動トランジスタ対の共通エミッタに接続された第２の電流源と、
第１段目および第２段目の基本ゲートの第３のエミッタ結合差動トランジスタ対の各々の共通エミッタにそれぞれ接続された第３および第４の電流源とを備え、
第３のエミッタ結合差動トランジスタ対の各々のベースに差動入力信号を入力して第２段目の基本ゲートの第１および第２のエミッタフォロワの出力から分周された差動出力信号を取り出すように構成したことを特徴とする分周器。 - 請求項１乃至６のいずれか１項記載の分周器と、該分周器の入力にその出力が結合された電圧制御発振器とを有し、該分周器の入力感度がピークを示す入力信号周波数を該電圧制御発振器の発振周波数に一致させたことを特徴とする位相同期回路。
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