JP3350337B2 - 分周器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は分周器に係り、特に
差動回路を用いて構成されるダイナミック型分周器に関
する。
差動回路を用いて構成されるダイナミック型分周器に関
する。
【０００２】
【従来の技術】高速動作に適した分周器として、差動回
路を用いたダイナミック型分周器が知られている。図４
は、１９９２年電子情報通信学会春季大会ｃ−４８６に
開示された従来のダイナミック型分周器を示す図であ
り、差動回路を構成するエミッタ結合差動トランジスタ
対とそのコレクタ出力を入力とするエミッタフォロワと
からなる基本ゲートを２段用いてリング発振器構成とし
たものである。
路を用いたダイナミック型分周器が知られている。図４
は、１９９２年電子情報通信学会春季大会ｃ−４８６に
開示された従来のダイナミック型分周器を示す図であ
り、差動回路を構成するエミッタ結合差動トランジスタ
対とそのコレクタ出力を入力とするエミッタフォロワと
からなる基本ゲートを２段用いてリング発振器構成とし
たものである。
【０００３】すなわち、抵抗Ｒ１，Ｒ２をコレクタ負荷
とする第１のエミッタ結合差動トランジスタ対Ｑ１，Ｑ
２とそのコレクタ出力を入力とするトランジスタＱ３，
Ｑ４によるエミッタフォロワとで１段目の基本ゲート１
が構成され、同様に抵抗Ｒ３，Ｒ４をコレクタ負荷とす
る第２のエミッタ結合差動トランジスタ対Ｑ５，Ｑ６と
そのコレクタ出力を入力とするトランジスタＱ７，Ｑ８
によるエミッタフォロワとで２段目の基本ゲート２が構
成されている。
とする第１のエミッタ結合差動トランジスタ対Ｑ１，Ｑ
２とそのコレクタ出力を入力とするトランジスタＱ３，
Ｑ４によるエミッタフォロワとで１段目の基本ゲート１
が構成され、同様に抵抗Ｒ３，Ｒ４をコレクタ負荷とす
る第２のエミッタ結合差動トランジスタ対Ｑ５，Ｑ６と
そのコレクタ出力を入力とするトランジスタＱ７，Ｑ８
によるエミッタフォロワとで２段目の基本ゲート２が構
成されている。
【０００４】２段目の基本ゲート２のエミッタフォロワ
を構成するトランジスタＱ７，Ｑ８のエミッタ出力は、
１段目の基本ゲート１のエミッタ結合差動トランジスタ
対Ｑ１，Ｑ２のベースに帰還されており、１周期で信号
の位相が反転するようになっている。
を構成するトランジスタＱ７，Ｑ８のエミッタ出力は、
１段目の基本ゲート１のエミッタ結合差動トランジスタ
対Ｑ１，Ｑ２のベースに帰還されており、１周期で信号
の位相が反転するようになっている。
【０００５】１段目のエミッタ結合差動トランジスタ対
Ｑ１，Ｑ２および２段目のエミッタ結合差動トランジス
タ対Ｑ３，Ｑ４の各々の共通エミッタは、第３のエミッ
タ結合差動トランジスタ対Ｑ９，Ｑ１０の各々のコレク
タに接続され、エミッタ結合差動トランジスタ対Ｑ９，
Ｑ１０の共通エミッタは電流源ＣＳ１に接続されてい
る。また、エミッタフォロワを構成するトランジスタＱ
３，Ｑ４，Ｑ７，Ｑ８の各々のエミッタは、個別の電流
源ＣＳ３，ＣＳ４，ＣＳ７，ＣＳ８に接続されている。
Ｑ１，Ｑ２および２段目のエミッタ結合差動トランジス
タ対Ｑ３，Ｑ４の各々の共通エミッタは、第３のエミッ
タ結合差動トランジスタ対Ｑ９，Ｑ１０の各々のコレク
タに接続され、エミッタ結合差動トランジスタ対Ｑ９，
Ｑ１０の共通エミッタは電流源ＣＳ１に接続されてい
る。また、エミッタフォロワを構成するトランジスタＱ
３，Ｑ４，Ｑ７，Ｑ８の各々のエミッタは、個別の電流
源ＣＳ３，ＣＳ４，ＣＳ７，ＣＳ８に接続されている。
【０００６】そして、第３のエミッタ結合差動トランジ
スタ対Ｑ９，Ｑ１０の各々のベースに、差動入力信号Ｃ
Ｋ，／ＣＫが入力され、２段目の基本ゲート２のエミッ
タフォロワの出力（トランジスタＱ７，Ｑ８のエミッタ
出力）ＯＵＴ，／ＯＵＴから分周された出力信号が取り
出される。
スタ対Ｑ９，Ｑ１０の各々のベースに、差動入力信号Ｃ
Ｋ，／ＣＫが入力され、２段目の基本ゲート２のエミッ
タフォロワの出力（トランジスタＱ７，Ｑ８のエミッタ
出力）ＯＵＴ，／ＯＵＴから分周された出力信号が取り
出される。
【０００７】図５は、図４のダイナミック型分周器の等
価回路であり、ＤＦは基本ゲート１，２のエミッタ結合
差動トランジスタ対により構成される差動回路、ＥＦは
エミッタフォロワであり、基本ゲート２のエミッタフォ
ロワＥＦの出力は位相反転されて基本ゲート１の差動回
路の入力にフィードバックされる。
価回路であり、ＤＦは基本ゲート１，２のエミッタ結合
差動トランジスタ対により構成される差動回路、ＥＦは
エミッタフォロワであり、基本ゲート２のエミッタフォ
ロワＥＦの出力は位相反転されて基本ゲート１の差動回
路の入力にフィードバックされる。
【０００８】図６に、この従来のダイナミック型分周器
における分周周波数（分周すべき入力信号の周波数）に
対する入力信号パワー感度の特性を示す。ダイナミック
型分周器は通常の分周器と異なり、入力信号パワーを注
入しなくとも、ある周波数すなわちフリーラン周波数ｆ
freerun で自励発振動作を行う。図６から分かるよう
に、フリーラン周波数ｆfreerun では入力信号パワー感
度が高いが、これを外れた周波数では大きな入力信号パ
ワーを必要とする。すなわち、フリーラン周波数以外の
周波数範囲では入力信号パワー感度が低下する。
における分周周波数（分周すべき入力信号の周波数）に
対する入力信号パワー感度の特性を示す。ダイナミック
型分周器は通常の分周器と異なり、入力信号パワーを注
入しなくとも、ある周波数すなわちフリーラン周波数ｆ
freerun で自励発振動作を行う。図６から分かるよう
に、フリーラン周波数ｆfreerun では入力信号パワー感
度が高いが、これを外れた周波数では大きな入力信号パ
ワーを必要とする。すなわち、フリーラン周波数以外の
周波数範囲では入力信号パワー感度が低下する。
【０００９】従って、分周器としての使用周波数範囲を
広げるためには、フリーラン周波数を可変することが有
効である。このため、従来では図４の電流源ＣＳ１の電
流値を変えることによってフリーラン周波数を可変とす
る方法が用いられている。しかし、この方法では電流源
ＣＳ１の電流値によって出力信号振幅が変化してしま
う。言い換えれば、分周周波数によって出力信号振幅が
変化してしまうという問題があり、実用上好ましくな
い。
広げるためには、フリーラン周波数を可変することが有
効である。このため、従来では図４の電流源ＣＳ１の電
流値を変えることによってフリーラン周波数を可変とす
る方法が用いられている。しかし、この方法では電流源
ＣＳ１の電流値によって出力信号振幅が変化してしま
う。言い換えれば、分周周波数によって出力信号振幅が
変化してしまうという問題があり、実用上好ましくな
い。
【００１０】さらに、この従来のダイナミック型分周器
の最大分周周波数は、基本ゲート１段当たりの遅延時間
τd でほぼ決まり、１／２τd である。従って、この遅
延時間τd を短くすることが最大分周周波数を高くする
上で、すなわちより高速動作を実現する行う上で重要で
ある。しかし、この遅延時間τd は基本ゲート１段当た
りのエミッタ結合差動トランジスタ対の最小スイッチン
グ時間とエミッタフォロワの遅延時間の和であり、これ
はほぼトランジスタの性能で決まってしまうため、自ず
と限界がある。
の最大分周周波数は、基本ゲート１段当たりの遅延時間
τd でほぼ決まり、１／２τd である。従って、この遅
延時間τd を短くすることが最大分周周波数を高くする
上で、すなわちより高速動作を実現する行う上で重要で
ある。しかし、この遅延時間τd は基本ゲート１段当た
りのエミッタ結合差動トランジスタ対の最小スイッチン
グ時間とエミッタフォロワの遅延時間の和であり、これ
はほぼトランジスタの性能で決まってしまうため、自ず
と限界がある。
【００１１】
【発明が解決するための手段】上述したように、従来の
ダイナミック型分周器では使用周波数範囲を広げるため
にフリーラン周波数を可変すると、周波数によって出力
信号振幅が変化してしまうという問題と、最大分周周波
数が基本ゲート１段当たりの遅延時間でほぼ決まり、そ
の遅延時間は基本ゲート１段当たりの差動回路のエミッ
タ結合差動トランジスタ対のスイッチング時間とエミッ
タフォロワの遅延時間の和に等しく、トランジスタの性
能で決まるため、高速化に限界があった。
ダイナミック型分周器では使用周波数範囲を広げるため
にフリーラン周波数を可変すると、周波数によって出力
信号振幅が変化してしまうという問題と、最大分周周波
数が基本ゲート１段当たりの遅延時間でほぼ決まり、そ
の遅延時間は基本ゲート１段当たりの差動回路のエミッ
タ結合差動トランジスタ対のスイッチング時間とエミッ
タフォロワの遅延時間の和に等しく、トランジスタの性
能で決まるため、高速化に限界があった。
【００１２】本発明は、出力信号振幅を大きく変えるこ
となくフリーラン周波数を変えて使用周波数範囲の拡大
を図ると共に、基本ゲート１段当たりの遅延時間を短く
してより高速動作を可能とした分周器を提供することを
目的とする。
となくフリーラン周波数を変えて使用周波数範囲の拡大
を図ると共に、基本ゲート１段当たりの遅延時間を短く
してより高速動作を可能とした分周器を提供することを
目的とする。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る分周器は、第１および第２の差動回路
と、これらの出力を加算する加算手段および該加算手段
の出力を入力とし第２の差動回路によって負帰還が施さ
れたバッファ回路からなり、縦続接続されかつ２段目の
バッファ回路の出力が１段目の第１の差動回路の入力に
帰還された第１および第２の基本ゲートと、第１および
第２の基本ゲートの第１の差動回路に電流を供給する共
通の第１の電流源と、この第１の電流源と第１の差動回
路との間に挿入された第３の差動回路と、第１および第
２の基本ゲートの第２の差動回路に個別に電流を供給す
る第２および第３の電流源とを備え、第３の差動回路に
差動入力信号を入力して第２の基本ゲートのバッファ回
路の出力から分周された出力信号を取り出すようにした
ことを特徴とする。
め、本発明に係る分周器は、第１および第２の差動回路
と、これらの出力を加算する加算手段および該加算手段
の出力を入力とし第２の差動回路によって負帰還が施さ
れたバッファ回路からなり、縦続接続されかつ２段目の
バッファ回路の出力が１段目の第１の差動回路の入力に
帰還された第１および第２の基本ゲートと、第１および
第２の基本ゲートの第１の差動回路に電流を供給する共
通の第１の電流源と、この第１の電流源と第１の差動回
路との間に挿入された第３の差動回路と、第１および第
２の基本ゲートの第２の差動回路に個別に電流を供給す
る第２および第３の電流源とを備え、第３の差動回路に
差動入力信号を入力して第２の基本ゲートのバッファ回
路の出力から分周された出力信号を取り出すようにした
ことを特徴とする。
【００１４】さらに具体的には、本発明に係る分周器は
コレクタ負荷を共通とする第１および第２のエミッタ結
合差動トランジスタ対と、これら第１および第２のエミ
ッタ結合差動トランジスタ対の共通コレクタ出力を入力
とし、第２のエミッタ結合差動トランジスタ対のベース
に出力が接続された第１および第２のエミッタフォロワ
とからなり、縦続接続されかつ２段目の第１および第２
のエミッタフォロワの出力が１段目の第１のエミッタ結
合差動トランジスタ対のベースに帰還された第１および
第２の基本ゲートと、第１および第２の基本ゲートの第
１のエミッタ結合差動トランジスタ対の各々の共通エミ
ッタに各々のコレクタが接続された第３のエミッタ結合
差動トランジスタ対と、この第３のエミッタ結合差動ト
ランジスタ対の共通エミッタに接続された第１の電流源
と、第１および第２の基本ゲートの第２のエミッタ結合
差動トランジスタ対の各々の共通エミッタにそれぞれ接
続された第２および第３の電流源とを備え、第３のエミ
ッタ結合差動トランジスタ対の各々のベースに差動入力
信号を入力して２段目の基本ゲートの第１および第２の
エミッタフォロワの出力から分周された差動出力信号を
取り出すようにしたことを特徴とするこのように構成さ
れる本発明の分周器では、第１および第２の基本ゲート
の各々の第１の差動回路に第３の差動回路を介して共通
の第１の電流源から供給される電流（Ｉ1 ）と、第１お
よび第２の基本ゲートの各々の第２の差動回路に第２お
よび第３の電流源から供給される電流（平均電流Ｉ2 ）
を制御することで、分周器のフリーラン周波数が大きく
変化する。この場合、電流Ｉ1 とＩ2 の二乗平均値を一
定に保つことにより、出力信号振幅が一定に保たれる。
コレクタ負荷を共通とする第１および第２のエミッタ結
合差動トランジスタ対と、これら第１および第２のエミ
ッタ結合差動トランジスタ対の共通コレクタ出力を入力
とし、第２のエミッタ結合差動トランジスタ対のベース
に出力が接続された第１および第２のエミッタフォロワ
とからなり、縦続接続されかつ２段目の第１および第２
のエミッタフォロワの出力が１段目の第１のエミッタ結
合差動トランジスタ対のベースに帰還された第１および
第２の基本ゲートと、第１および第２の基本ゲートの第
１のエミッタ結合差動トランジスタ対の各々の共通エミ
ッタに各々のコレクタが接続された第３のエミッタ結合
差動トランジスタ対と、この第３のエミッタ結合差動ト
ランジスタ対の共通エミッタに接続された第１の電流源
と、第１および第２の基本ゲートの第２のエミッタ結合
差動トランジスタ対の各々の共通エミッタにそれぞれ接
続された第２および第３の電流源とを備え、第３のエミ
ッタ結合差動トランジスタ対の各々のベースに差動入力
信号を入力して２段目の基本ゲートの第１および第２の
エミッタフォロワの出力から分周された差動出力信号を
取り出すようにしたことを特徴とするこのように構成さ
れる本発明の分周器では、第１および第２の基本ゲート
の各々の第１の差動回路に第３の差動回路を介して共通
の第１の電流源から供給される電流（Ｉ1 ）と、第１お
よび第２の基本ゲートの各々の第２の差動回路に第２お
よび第３の電流源から供給される電流（平均電流Ｉ2 ）
を制御することで、分周器のフリーラン周波数が大きく
変化する。この場合、電流Ｉ1 とＩ2 の二乗平均値を一
定に保つことにより、出力信号振幅が一定に保たれる。
【００１５】また、電流Ｉ2 を大きくしてゆくことによ
り、バッファ回路であるエミッタフォロワの出力からの
負帰還量が増加して、基本ゲート１段当たりの遅延時間
を差動回路とエミッタフォロワの合計の遅延時間より小
さくすることができるため、最大分周周波数が大きく改
善される。
り、バッファ回路であるエミッタフォロワの出力からの
負帰還量が増加して、基本ゲート１段当たりの遅延時間
を差動回路とエミッタフォロワの合計の遅延時間より小
さくすることができるため、最大分周周波数が大きく改
善される。
【００１６】このように本発明では、出力信号振幅を大
きく変えることなくフリーラン周波数を変えて使用周波
数範囲の拡大を図ると共に、基本ゲート１段当たりの遅
延時間を差動回路のスイッチング時間より短くして、よ
り高速動作を可能とすることができる。
きく変えることなくフリーラン周波数を変えて使用周波
数範囲の拡大を図ると共に、基本ゲート１段当たりの遅
延時間を差動回路のスイッチング時間より短くして、よ
り高速動作を可能とすることができる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を説明する。図１は、本発明の一実施形態に係
る分周器の回路図である。この分周器は、二つの基本ゲ
ート１０，２０で全体としてリング発振器を構成したダ
イナミック型分周器であり、基本ゲート１０，２０は、
次のように構成される。
実施形態を説明する。図１は、本発明の一実施形態に係
る分周器の回路図である。この分周器は、二つの基本ゲ
ート１０，２０で全体としてリング発振器を構成したダ
イナミック型分周器であり、基本ゲート１０，２０は、
次のように構成される。
【００１８】１段目である第１の基本ゲート１０は、負
荷を共通とする第１および第２の差動回路１１，１２
と、バッファ回路を形成する第１および第２のエミッタ
フォロワを主体として構成されている。すなわち、第１
および第２の差動回路１１，１２はそれぞれ第１のエミ
ッタ結合差動トランジスタ対Ｑ１１，Ｑ１２および第２
のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４から
なり、トランジスタＱ１１，Ｑ１３のコレクタは負荷抵
抗Ｒ１１を共通に介して電源Ｖｃｃに接続され、トラン
ジスタＱ１２，Ｑ１４のコレクタは負荷抵抗Ｒ１２を共
通に介して電源Ｖccに接続されている。
荷を共通とする第１および第２の差動回路１１，１２
と、バッファ回路を形成する第１および第２のエミッタ
フォロワを主体として構成されている。すなわち、第１
および第２の差動回路１１，１２はそれぞれ第１のエミ
ッタ結合差動トランジスタ対Ｑ１１，Ｑ１２および第２
のエミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４から
なり、トランジスタＱ１１，Ｑ１３のコレクタは負荷抵
抗Ｒ１１を共通に介して電源Ｖｃｃに接続され、トラン
ジスタＱ１２，Ｑ１４のコレクタは負荷抵抗Ｒ１２を共
通に介して電源Ｖccに接続されている。
【００１９】トランジスタＱ１１，Ｑ１３の共通コレク
タはトランジスタＱ１６のベースに接続され、トランジ
スタＱ１２，Ｑ１４の共通コレクタはトランジスタＱ１
７のベースに接続されている。トランジスタＱ１６，Ｑ
１７のコレクタは電源Ｖccに接続されている。トランジ
スタＱ１６，Ｑ１７は、各々のエミッタとグラウンドＧ
ＮＤ間に負荷として接続された電流源ＣＳ１２，ＣＳ１
３と共に第１および第２のエミッタフォロワを構成して
いる。そして、第１および第２のエミッタフォロワの出
力であるトランジスタＱ１６，Ｑ１７のエミッタから、
第２の差動回路１２の入力である第２のエミッタ結合差
動トランジスタ対Ｑ３，Ｑ１４のベースに負帰還が施さ
れている。
タはトランジスタＱ１６のベースに接続され、トランジ
スタＱ１２，Ｑ１４の共通コレクタはトランジスタＱ１
７のベースに接続されている。トランジスタＱ１６，Ｑ
１７のコレクタは電源Ｖccに接続されている。トランジ
スタＱ１６，Ｑ１７は、各々のエミッタとグラウンドＧ
ＮＤ間に負荷として接続された電流源ＣＳ１２，ＣＳ１
３と共に第１および第２のエミッタフォロワを構成して
いる。そして、第１および第２のエミッタフォロワの出
力であるトランジスタＱ１６，Ｑ１７のエミッタから、
第２の差動回路１２の入力である第２のエミッタ結合差
動トランジスタ対Ｑ３，Ｑ１４のベースに負帰還が施さ
れている。
【００２０】２段目である第２の基本ゲート２０も第１
の基本ゲート１０と全く同様に、抵抗Ｒ２１，Ｒ２２を
共通のコレクタ負荷とする第１および第２のエミッタ結
合差動トランジスタ対Ｑ２１，Ｑ２２からなる第１およ
び第２の差動回路２１，２２と、トランジスタＱ２６，
Ｑ２７および電流源ＣＳ２２，ＣＳ２３からなる第１お
よび第２のエミッタフォロワにより構成されている。
の基本ゲート１０と全く同様に、抵抗Ｒ２１，Ｒ２２を
共通のコレクタ負荷とする第１および第２のエミッタ結
合差動トランジスタ対Ｑ２１，Ｑ２２からなる第１およ
び第２の差動回路２１，２２と、トランジスタＱ２６，
Ｑ２７および電流源ＣＳ２２，ＣＳ２３からなる第１お
よび第２のエミッタフォロワにより構成されている。
【００２１】第１の基本ゲート１０の出力である第１お
よび第２のエミッタフォロワを構成するトランジスタＱ
１６，Ｑ１７のエミッタは、出力端子対ＯＵＴ，／ＯＵ
Ｔにそれぞれ接続されると共に、第２の基本ゲート１０
の第１の差動回路２１を構成するエミッタ結合差動トラ
ンジスタ対Ｑ２１，Ｑ２２のベースにそれぞれ接続され
ている。すなわち、基本ゲート１０，２０は縦続接続さ
れている。
よび第２のエミッタフォロワを構成するトランジスタＱ
１６，Ｑ１７のエミッタは、出力端子対ＯＵＴ，／ＯＵ
Ｔにそれぞれ接続されると共に、第２の基本ゲート１０
の第１の差動回路２１を構成するエミッタ結合差動トラ
ンジスタ対Ｑ２１，Ｑ２２のベースにそれぞれ接続され
ている。すなわち、基本ゲート１０，２０は縦続接続さ
れている。
【００２２】また、第２の基本ゲートの出力である第１
および第２のエミッタフォロワを構成するトランジスタ
Ｑ２６，Ｑ２７のエミッタは、第１の基本ゲート１０の
第１の差動回路１１を構成するエミッタ結合差動トラン
ジスタ対Ｑ１２，Ｑ１１のベースにそれぞれ接続され、
負帰還が施されている。これにより、第１および第２の
基本ゲート１０，２０によってリング発振器が構成さ
れ、信号の位相が１周期で１８０°回転、すなわち反転
するようになっている。
および第２のエミッタフォロワを構成するトランジスタ
Ｑ２６，Ｑ２７のエミッタは、第１の基本ゲート１０の
第１の差動回路１１を構成するエミッタ結合差動トラン
ジスタ対Ｑ１２，Ｑ１１のベースにそれぞれ接続され、
負帰還が施されている。これにより、第１および第２の
基本ゲート１０，２０によってリング発振器が構成さ
れ、信号の位相が１周期で１８０°回転、すなわち反転
するようになっている。
【００２３】一方、第１および第２の基本ゲート１０，
２０の第１の差動回路１１，２１を構成する第１のエミ
ッタ結合差動トランジスタ対Ｑ１１，Ｑ１２およびＱ２
１，Ｑ２２の各々の共通エミッタは、第３の差動回路３
０を構成する第３のエミッタ結合差動トランジスタ対Ｑ
１５，Ｑ２５の各々のコレクタに接続され、このエミッ
タ結合差動トランジスタ対Ｑ１５，Ｑ２５の共通エミッ
タは、第１の電流源ＣＳ１０に接続されている。エミッ
タ結合差動トランジスタ対Ｑ１５，Ｑ２５の各々のベー
スは、入力端子対ＩＮ，／ＩＮにそれぞれ接続される。
２０の第１の差動回路１１，２１を構成する第１のエミ
ッタ結合差動トランジスタ対Ｑ１１，Ｑ１２およびＱ２
１，Ｑ２２の各々の共通エミッタは、第３の差動回路３
０を構成する第３のエミッタ結合差動トランジスタ対Ｑ
１５，Ｑ２５の各々のコレクタに接続され、このエミッ
タ結合差動トランジスタ対Ｑ１５，Ｑ２５の共通エミッ
タは、第１の電流源ＣＳ１０に接続されている。エミッ
タ結合差動トランジスタ対Ｑ１５，Ｑ２５の各々のベー
スは、入力端子対ＩＮ，／ＩＮにそれぞれ接続される。
【００２４】さらに、第１および第２の基本ゲート１
０，２０の第２の差動回路１２，２２を構成する第２の
エミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４および
Ｑ２３，Ｑ２４の各々の共通エミッタは、第２および第
３の電流源ＣＳ１１，ＣＳ２１にそれぞれ接続されてい
る。
０，２０の第２の差動回路１２，２２を構成する第２の
エミッタ結合差動トランジスタ対Ｑ１３，Ｑ１４および
Ｑ２３，Ｑ２４の各々の共通エミッタは、第２および第
３の電流源ＣＳ１１，ＣＳ２１にそれぞれ接続されてい
る。
【００２５】次に、図２および図３を参照して本実施形
態による分周器の動作を説明する。この分周器は、上述
したように全体として２段の基本ゲート１０，２０がリ
ング発振器を構成しており、ある周波数（フリーラン周
波数）で自励発振を行う。ここで、入力端子対ＩＮ，／
ＩＮに差動入力信号、つまり互いに逆位相の二つの入力
信号ＣＫ，／ＣＫを入力すると、この信号ＣＫ，／ＣＫ
の周波数によってリング発振器の発振周波数が強制的に
変化され、差動入力信号ＣＫ，／ＣＫの周波数を１／２
分周した差動出力信号が第２の基本ゲート２０のエミッ
タフォロワの出力から出力端子対ＯＵＴ，／ＯＵＴへ取
り出される。この基本動作は、従来のダイナミック型分
周器と同様である。
態による分周器の動作を説明する。この分周器は、上述
したように全体として２段の基本ゲート１０，２０がリ
ング発振器を構成しており、ある周波数（フリーラン周
波数）で自励発振を行う。ここで、入力端子対ＩＮ，／
ＩＮに差動入力信号、つまり互いに逆位相の二つの入力
信号ＣＫ，／ＣＫを入力すると、この信号ＣＫ，／ＣＫ
の周波数によってリング発振器の発振周波数が強制的に
変化され、差動入力信号ＣＫ，／ＣＫの周波数を１／２
分周した差動出力信号が第２の基本ゲート２０のエミッ
タフォロワの出力から出力端子対ＯＵＴ，／ＯＵＴへ取
り出される。この基本動作は、従来のダイナミック型分
周器と同様である。
【００２６】図２に、図１の分周器の等価回路を示す。
基本ゲート１０，２０内のＤＦ１およびＤＦ２は第１お
よび第２の差動回路（エミッタ結合差動トランジスタ
対）、ＥＦはエミッタフォロワであり、エミッタフォロ
ワＥＦに第２の差動回路ＤＦ２を介して負帰還がかけら
れた形となっている。
基本ゲート１０，２０内のＤＦ１およびＤＦ２は第１お
よび第２の差動回路（エミッタ結合差動トランジスタ
対）、ＥＦはエミッタフォロワであり、エミッタフォロ
ワＥＦに第２の差動回路ＤＦ２を介して負帰還がかけら
れた形となっている。
【００２７】すなわち、エミッタフォロワＥＦの出力は
第２の差動回路ＤＦ２の入力に帰還され、第２の差動回
路ＤＦ２の出力Ｖ2 は第１の差動回路ＤＦ１の出力Ｖ1
に逆相で加算され、この加算出力Ｖ0 がエミッタフォロ
ワＥＦに入力される。実際には、Ｖ1 とＶ2 の逆相加算
は図１において第１および第２の差動回路１１，１２
（２１，２２）の共通のコレクタ負荷である負荷抵抗Ｒ
１１，Ｒ１２（Ｒ２１，Ｒ２２）により電流で行われ、
さらに抵抗Ｒ１１，Ｒ１２（Ｒ２１，Ｒ２２）によって
電圧信号Ｖ1 −Ｖ2 ＝Ｖ0 に変換されることになる。
第２の差動回路ＤＦ２の入力に帰還され、第２の差動回
路ＤＦ２の出力Ｖ2 は第１の差動回路ＤＦ１の出力Ｖ1
に逆相で加算され、この加算出力Ｖ0 がエミッタフォロ
ワＥＦに入力される。実際には、Ｖ1 とＶ2 の逆相加算
は図１において第１および第２の差動回路１１，１２
（２１，２２）の共通のコレクタ負荷である負荷抵抗Ｒ
１１，Ｒ１２（Ｒ２１，Ｒ２２）により電流で行われ、
さらに抵抗Ｒ１１，Ｒ１２（Ｒ２１，Ｒ２２）によって
電圧信号Ｖ1 −Ｖ2 ＝Ｖ0 に変換されることになる。
【００２８】ここで、第１および第２の差動回路ＤＦ
１，ＤＦ２の出力Ｖ1 ，Ｖ2 とその加算出力（エミッタ
フォロワＥＦの入力）Ｖ0 の関係を図示すると、図３に
示すようになる。エミッタフォロワＥＦに第２の差動回
路ＤＦ２によってかけられた負帰還動作により、エミッ
タフォロワＥＦの入力Ｖ0 は、第１の差動回路ＤＦ１の
出力Ｖ1 に対しφだけ位相遅れを生じている。
１，ＤＦ２の出力Ｖ1 ，Ｖ2 とその加算出力（エミッタ
フォロワＥＦの入力）Ｖ0 の関係を図示すると、図３に
示すようになる。エミッタフォロワＥＦに第２の差動回
路ＤＦ２によってかけられた負帰還動作により、エミッ
タフォロワＥＦの入力Ｖ0 は、第１の差動回路ＤＦ１の
出力Ｖ1 に対しφだけ位相遅れを生じている。
【００２９】今、負荷抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ
２２の抵抗値をＲＬ、第１の電流源ＣＳ１０の電流値を
２Ｉ1 、第２および第３の電流源ＣＳ１１，ＣＳ１２の
電流値をＩ2 、出力端子対ＯＵＴ，／ＯＵＴより取り出
される出力信号の角周波数をω、差動回路の遅延時間を
τcs、エミッタフォロワの遅延時間をτefとすると、Ｖ
1 (t) ，Ｖ2 (t) は式（１），（２）で表される。な
お、式（１），（２）中のＩ1 は、第３のエミッタ結合
差動トランジスタ対Ｑ１５，Ｑ２５のコレクタに流れる
平均電流を表しており、これは第１の電流源ＣＳ１０の
電流値の１／２である。
２２の抵抗値をＲＬ、第１の電流源ＣＳ１０の電流値を
２Ｉ1 、第２および第３の電流源ＣＳ１１，ＣＳ１２の
電流値をＩ2 、出力端子対ＯＵＴ，／ＯＵＴより取り出
される出力信号の角周波数をω、差動回路の遅延時間を
τcs、エミッタフォロワの遅延時間をτefとすると、Ｖ
1 (t) ，Ｖ2 (t) は式（１），（２）で表される。な
お、式（１），（２）中のＩ1 は、第３のエミッタ結合
差動トランジスタ対Ｑ１５，Ｑ２５のコレクタに流れる
平均電流を表しており、これは第１の電流源ＣＳ１０の
電流値の１／２である。
【００３０】
【数１】 また、エミッタフォロワの入力Ｖ0 (t) は式（３）で与
えられる。
えられる。
【００３１】
【数２】 このとき、フリーラン周波数ｆfreerun は、式（４）の
ように表される。τdは基本ゲート１段当たりの遅延時
間である。
ように表される。τdは基本ゲート１段当たりの遅延時
間である。
【００３２】
【数３】 一方、図４に示した従来の分周器のフリーラン周波数ｆ
freerun は、式（５）のように表される。
freerun は、式（５）のように表される。
【００３３】
【数４】
【００３４】以上から、本発明の分周器では出力信号振
幅を大きく変えることなく、フリーラン周波数ｆ
freerun を変えて使用周波数範囲を拡大でき、かつ高速
動作が可能となる。すなわち、従来のダイナミック型分
周器ではフリーラン周波数ｆfreerun は基本ゲート１段
当たりの遅延時間τd で決まり、τd は式（５）に示さ
れるように差動回路の遅延時間τcsとエミッタフォロワ
の遅延時間τefの和である。この場合、差動回路に流す
電流を変えることである程度フリーラン周波数を変える
ことは可能であるが、出力信号振幅が変化してしまう。
幅を大きく変えることなく、フリーラン周波数ｆ
freerun を変えて使用周波数範囲を拡大でき、かつ高速
動作が可能となる。すなわち、従来のダイナミック型分
周器ではフリーラン周波数ｆfreerun は基本ゲート１段
当たりの遅延時間τd で決まり、τd は式（５）に示さ
れるように差動回路の遅延時間τcsとエミッタフォロワ
の遅延時間τefの和である。この場合、差動回路に流す
電流を変えることである程度フリーラン周波数を変える
ことは可能であるが、出力信号振幅が変化してしまう。
【００３５】これに対し、本発明では式（４）に示され
るように第１の差動回路１１，２１に供給する電流Ｉ1
を変えることにより、フリーラン周波数ｆfreerun を変
えることができる。すなわち、電流Ｉ1 を大きくすれば
フリーラン周波数ｆfreerunは高くなり、より高速動作
が可能となる。言い換えれば、本発明ではエミッタフォ
ロワの第２の差動回路によって負帰還が施されているた
め、電流Ｉ1 を大きくし負帰還量を増大させることで、
て基本ゲート１段当たりの遅延時間τd は、差動回路の
遅延時間τcsとエミッタフォロワの遅延時間τefの和よ
り小さくなり、それだけ最大分周周波数が高くなる。具
体的には、本発明による分周器は数１０ＧＨｚ帯の周波
数帯域でも十分に動作することが可能である。
るように第１の差動回路１１，２１に供給する電流Ｉ1
を変えることにより、フリーラン周波数ｆfreerun を変
えることができる。すなわち、電流Ｉ1 を大きくすれば
フリーラン周波数ｆfreerunは高くなり、より高速動作
が可能となる。言い換えれば、本発明ではエミッタフォ
ロワの第２の差動回路によって負帰還が施されているた
め、電流Ｉ1 を大きくし負帰還量を増大させることで、
て基本ゲート１段当たりの遅延時間τd は、差動回路の
遅延時間τcsとエミッタフォロワの遅延時間τefの和よ
り小さくなり、それだけ最大分周周波数が高くなる。具
体的には、本発明による分周器は数１０ＧＨｚ帯の周波
数帯域でも十分に動作することが可能である。
【００３６】しかも、式（２）から分かるように、電流
Ｉ1 とＩ2 の２乗平均値を一定に保つように電流Ｉ1 と
連動させて第２の差動回路の電流Ｉ2 を変えることによ
り、エミッタフォロワの入力Ｖ0 を一定に保ち、もって
分周器の出力信号振幅を一定に保持することができる。
すなわち、出力信号振幅を一定に保持しつつ、フリーラ
ン周波数を変えることができる。なお、上記実施形態で
は分周器をパイポーラトランジスタで構成したが、本発
明は電界効果トランジスタを用いた場合にも適用するこ
とができる。
Ｉ1 とＩ2 の２乗平均値を一定に保つように電流Ｉ1 と
連動させて第２の差動回路の電流Ｉ2 を変えることによ
り、エミッタフォロワの入力Ｖ0 を一定に保ち、もって
分周器の出力信号振幅を一定に保持することができる。
すなわち、出力信号振幅を一定に保持しつつ、フリーラ
ン周波数を変えることができる。なお、上記実施形態で
は分周器をパイポーラトランジスタで構成したが、本発
明は電界効果トランジスタを用いた場合にも適用するこ
とができる。
【００３７】
【発明の効果】以上説明したように、本発明の分周器に
よれば第１の差動回路と共に基本ゲートを構成するバッ
ファ回路（エミッタフォロワ）に第２の差動回路によっ
て負帰還を施し、二つの基本ゲートの第１の差動回路に
共通電流源から供給する電流および第２の差動回路に個
別の電流源から供給する電流を変えることによって、出
力信号振幅を大きく変えることなくフリーラン周波数を
変えて使用周波数範囲の拡大を図ることができると共
に、基本ゲート１段当たりの遅延時間を短くして、高速
動作の可能な分周器を提供することができる。
よれば第１の差動回路と共に基本ゲートを構成するバッ
ファ回路（エミッタフォロワ）に第２の差動回路によっ
て負帰還を施し、二つの基本ゲートの第１の差動回路に
共通電流源から供給する電流および第２の差動回路に個
別の電流源から供給する電流を変えることによって、出
力信号振幅を大きく変えることなくフリーラン周波数を
変えて使用周波数範囲の拡大を図ることができると共
に、基本ゲート１段当たりの遅延時間を短くして、高速
動作の可能な分周器を提供することができる。
【図１】本発明の一実施形態に係る分周器の回路構成図
【図２】図１の分周器の等価回路図
【図３】同実施形態における第１および第２の差動回路
の出力とエミッタフォロワ入力の関係を示す図
の出力とエミッタフォロワ入力の関係を示す図
【図４】従来の分周器の回路構成図
【図５】図４の分周器の等価回路図
【図６】図４の分周器の分周周波数に対する入力信号パ
ワー感度特性を示す図
ワー感度特性を示す図
【符号の説明】 １０，２０…基本ゲート １１，２１…第１の差動回路 １２，２２…第２の差動回路 ３０…第３の差動回路 ＩＮ，／ＩＮ…入力端子対 ＯＵＴ，／ＯＵＴ…出力端子対 Ｑ１１，Ｑ１２、Ｑ２１，Ｑ２２…第１のエミッタ結合
差動トランジスタ対 Ｑ１３，Ｑ１４、Ｑ２３，Ｑ２４…第２のエミッタ結合
差動トランジスタ対 Ｑ１５，Ｑ１６、Ｑ２５，Ｑ２６…エミッタフォロワの
トランジスタ Ｑ１５，Ｑ２５…第３のエミッタ結合差動トランジスタ
対 Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２…負荷抵抗 ＣＳ１０…第１の電流源 ＣＳ１１，ＣＳ２１…第２および第３の電流源
差動トランジスタ対 Ｑ１３，Ｑ１４、Ｑ２３，Ｑ２４…第２のエミッタ結合
差動トランジスタ対 Ｑ１５，Ｑ１６、Ｑ２５，Ｑ２６…エミッタフォロワの
トランジスタ Ｑ１５，Ｑ２５…第３のエミッタ結合差動トランジスタ
対 Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２…負荷抵抗 ＣＳ１０…第１の電流源 ＣＳ１１，ＣＳ２１…第２および第３の電流源
Claims (3)
- 【請求項１】第１および第２の差動回路と、これらの出
力を加算する加算手段および該加算手段の出力を入力と
し第２の差動回路によって負帰還が施されたバッファ回
路からなり、縦続接続されかつ２段目のバッファ回路の
出力が１段目の第１の差動回路の入力に帰還された第１
および第２の基本ゲートと、 第１および第２の基本ゲートの第１の差動回路に電流を
供給する共通の第１の電流源と、 この第１の電流源と第１の差動回路との間に挿入された
第３の差動回路と、 第１および第２の基本ゲートの第２の差動回路に個別に
電流を供給する第２および第３の電流源とを備え、 第３の差動回路に差動入力信号を入力して第２の基本ゲ
ートのバッファ回路の出力から分周された出力信号を取
り出すようにしたことを特徴とする分周器。 - 【請求項２】コレクタ負荷を共通とする第１および第２
のエミッタ結合差動トランジスタ対と、これら第１およ
び第２のエミッタ結合差動トランジスタ対の共通コレク
タ出力を入力とし、第２のエミッタ結合差動トランジス
タ対のベースに出力が接続された第１および第２のエミ
ッタフォロワとからなり、縦続接続されかつ２段目の第
１および第２のエミッタフォロワの出力が１段目の第１
のエミッタ結合差動トランジスタ対のベースに帰還され
た第１および第２の基本ゲートと、 第１および第２の基本ゲートの第１のエミッタ結合差動
トランジスタ対の各々の共通エミッタに各々のコレクタ
が接続された第３のエミッタ結合差動トランジスタ対
と、 この第３のエミッタ結合差動トランジスタ対の共通エミ
ッタに接続された第１の電流源と、 第１および第２の基本ゲートの第２のエミッタ結合差動
トランジスタ対の各々の共通エミッタにそれぞれ接続さ
れた第２および第３の電流源とを備え、 第３のエミッタ結合差動トランジスタ対の各々のベース
に差動入力信号を入力して２段目の基本ゲートの第１お
よび第２のエミッタフォロワの出力から分周された差動
出力信号を取り出すようにしたことを特徴とする分周
器。 - 【請求項３】第１の電流源の１／２の電流値と第２およ
び第３の電流源の電流値を両電流値の二乗平均値が一定
となるように制御するようにしたことを特徴とする請求
項１または２に記載の分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05197996A JP3350337B2 (ja) | 1996-03-08 | 1996-03-08 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05197996A JP3350337B2 (ja) | 1996-03-08 | 1996-03-08 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246957A JPH09246957A (ja) | 1997-09-19 |
| JP3350337B2 true JP3350337B2 (ja) | 2002-11-25 |
Family
ID=12901991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05197996A Expired - Fee Related JP3350337B2 (ja) | 1996-03-08 | 1996-03-08 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3350337B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007058388A1 (de) | 2007-02-22 | 2008-09-04 | Fujitsu Limited, Kawasaki | In begrenztem Frequenzbereich arbeitende dynamische Frequenzteilungsschaltung |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3631375B2 (ja) | 1998-06-30 | 2005-03-23 | 株式会社東芝 | 分周器 |
| DE10043953C2 (de) * | 2000-09-06 | 2002-08-01 | Infineon Technologies Ag | Frequenzteilerschaltung |
| EP2528232B1 (en) | 2010-01-22 | 2018-08-01 | Panasonic Intellectual Property Management Co., Ltd. | Injection-locked frequency divider and pll circuit |
-
1996
- 1996-03-08 JP JP05197996A patent/JP3350337B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007058388A1 (de) | 2007-02-22 | 2008-09-04 | Fujitsu Limited, Kawasaki | In begrenztem Frequenzbereich arbeitende dynamische Frequenzteilungsschaltung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09246957A (ja) | 1997-09-19 |
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